JP6204103B2

JP6204103B2 - 半導体装置

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Publication number: JP6204103B2
Application number: JP2013155233A
Authority: JP
Inventors: 鶴目　卓也; 卓也鶴目; 英臣須澤
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-07-27
Filing date: 2013-07-26
Publication date: 2017-09-27
Anticipated expiration: 2033-07-26
Also published as: JP2014042013A; US20140027762A1

Description

本発明の一態様は、半導体装置に関する。

なお、本明細書中において「半導体装置」とは、半導体特性を利用することで機能しうる装置全般を指し、トランジスタ、半導体回路、電気光学装置および電子機器は全て半導体装置である。

近年、酸化物半導体膜を用いて活性層（少なくとも、チャネルが形成される領域。）を形成したトランジスタが注目されている。

例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物などの酸化物半導体膜を用いて活性層（少なくとも、チャネルが形成される領域。）を形成したトランジスタが開示されている（特許文献１参照）。

酸化物半導体膜を活性層として用いたトランジスタは、液晶表示装置やＥＬ表示装置などの画素トランジスタといった、比較的設計サイズの大きな部分に用いるだけでなく、ＬＳＩやＣＰＵなどの集積回路といった、設計サイズの小さな部分についての使用も研究されている。

ＬＳＩやＣＰＵなどの集積回路に用いられるトランジスタは、画素トランジスタなどに用いられるトランジスタなどと比較して、優れたオンオフ比（以下、ＯＮ／ＯＦＦ比）特性や高い電界効果移動度といった特性が求められる。

酸化物半導体膜を活性層として用いたトランジスタにおいて上述のような特性を満たすための方法として、特許文献２では、ソース電極およびドレイン電極とチャネルが形成される活性層との間に、活性層よりも電気伝導度の小さい抵抗層を形成した構造が報告されている。

なお、上述の特許文献２では、活性層および抵抗層に酸化物半導体材料（具体的には、Ｉｎを含む酸化物、ＩｎとＺｎを含む酸化物、Ｉｎ、ＧａおよびＺｎを含む酸化物。）を用いることが好ましいとの記載がある。

特開２００６−１６５５２７号公報特開２００８−２７６２１２号公報

トランジスタを上述の特許文献２に記載の構造とした場合、ソース電極およびドレイン電極間を移動するキャリアは、活性層よりも電気伝導度の小さい抵抗層を通過する（例えば、特許文献２の図３では、ソース電極（またはドレイン電極）から注入されたキャリアは、抵抗層、活性層、抵抗層という順に半導体層内を通過してドレイン電極（またはソース電極）に移動する。）必要があるため、電界効果移動度を低減してしまうことになる。

上記内容を鑑み、優れたＯＮ／ＯＦＦ比特性および高い電界効果移動度を有する半導体装置の構造を提供することを目的とする。

酸化物半導体材料を用いた半導体層は、エネルギーギャップが３．０電子ボルト以上であり、シリコンのバンドギャップ（１．１電子ボルト）と比較して非常に大きい。

トランジスタのオフ抵抗（トランジスタがオフ状態の時における、ソースとドレイン間の抵抗をいう。）は、チャネルが形成される半導体層における熱的に励起するキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１電子ボルトであるため、室温（２００Ｋ）での熱励起キャリアの濃度は１×１０^１１ｃｍ^−３程度である。

一方、酸化物半導体のバンドギャップは一般的に３．０電子ボルト以上と大きく、例えばバンドギャップが３．２電子ボルトの場合では、熱励起キャリアの濃度は１×１０^−７ｃｍ^−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ３．２電子ボルトの半導体の抵抗率は、シリコンより１８桁も大きい。

このようにバンドギャップの広い酸化物半導体材料を半導体層に適用したトランジスタは極めて低いオフ電流を実現できる。したがって、酸化物半導体を含むトランジスタに対して、オン電流および電界効果移動度の向上を目的とした構造上の工夫を施すことで、該トランジスタに優れたＯＮ／ＯＦＦ比特性および高い電界効果移動度を付与することが可能となる。

そこで、本発明の一態様の半導体装置では、酸化物半導体層を、キャリアパスとしての機能を担うことを主目的とした第１の酸化物半導体膜と、第１の酸化物半導体膜とゲート絶縁層に挟まれ、界面準位の低減を主目的とした第２の酸化物半導体膜とを少なくとも含む積層構造とする。このような構成とすることで、酸化物半導体層中を移動するキャリアが、酸化物半導体層とゲート絶縁層の界面に発生する界面準位の影響（例えば、キャリアが界面準位にトラップされる、トラップされたキャリアに起因してキャリアが散乱するなど。）を受けにくくなる。

なお、第１の酸化物半導体膜と第２の酸化物半導体膜の界面における界面準位の発生を抑制するため、第１の酸化物半導体膜と第２の酸化物半導体膜は、同一の金属元素を主成分として含む膜とする。

例えば、第１の酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ系酸化物（つまり、Ｉｎ、ＧａおよびＺｎを主成分として含む金属酸化物。）を用いる場合、第２の酸化物半導体膜についてもＩｎ−Ｇａ−Ｚｎ系酸化物を用いた構造とする。

なお、本明細書等における「主成分」とは、組成で５原子％以上含まれる元素を示すものとする。

しかし、半導体装置を上述の構造としたのみでは、キャリアが第２の酸化物半導体膜の表面近傍を流れ、第２の酸化物半導体膜と、第２の酸化物半導体膜上に形成された層（例えば、ゲート絶縁層など。）の界面における界面準位の影響を受ける恐れがある。

そこで、第２の酸化物半導体膜の電子親和力を第１の酸化物半導体膜の電子親和力より０．１ｅＶ以上小さくして第２の酸化物半導体膜と第１の酸化物半導体膜の伝導帯下端位置にバンドオフセットを設けることにより、第１の酸化物半導体膜中をキャリアが選択的に流れる構造とする。

なお、「第２の酸化物半導体膜の電子親和力を第１の酸化物半導体膜の電子親和力より０．１ｅＶ以上小さくする」とは、第２の酸化物半導体膜の電子親和力（真空準位と伝導帯の下端とのエネルギー差）は、第１の酸化物半導体膜の電子親和力よりも小さく、かつ第２の酸化物半導体膜の伝導帯下端と、第１の酸化物半導体膜の伝導帯下端のエネルギー差が０．１電子ボルト以上であるということである。つまり、第２の酸化物半導体膜の伝導帯下端は、第１の酸化物半導体膜の伝導帯下端よりも０．１電子ボルト以上真空準位に近い位置にあるということである。

これにより、酸化物半導体層中を移動するキャリアは、界面準位の影響が低減されるため、トランジスタの電気的特性を良好なものとできる。例えば、電界効果移動度やサブスレショルド係数（Ｓ値ともいわれる。）を向上することができる。

加えて、ソース電極（またはドレイン電極）から第１の酸化物半導体膜へのキャリアの移動を容易にするため、第１の酸化物半導体膜において、第２の酸化物半導体膜と重ならず且つソース電極と重なる位置および、第２の酸化物半導体膜と重ならず且つドレイン電極と重なる位置に段差部を設け、ソース電極およびドレイン電極が当該段差部の底面（第１の酸化物半導体膜の表面と基板表面の間にあって、基板表面と略平行な面）および側面に接する構造とする。

これにより、キャリアは、ソース電極（またはドレイン電極）からキャリアパスとしての機能を担うことを主目的とした第１の酸化物半導体膜に直接注入され、また、段差部の側面からも第１の酸化物半導体膜中に注入されるため、キャリアの注入される領域の面積を増加させることができ、トランジスタの電気的特性を良好なものとすることができる。例えば、トランジスタの電界効果移動度を向上させ、又はオン電流の増加を図ることができる。

すなわち、絶縁表面上の酸化物半導体層と、酸化物半導体層上のソース電極およびドレイン電極と、酸化物半導体層、ソース電極およびドレイン電極上のゲート絶縁層と、ゲート絶縁層を挟んで酸化物半導体層と重なるゲート電極を有し、酸化物半導体層は絶縁表面上に設けられた第１の酸化物半導体膜ならびに、第１の酸化物半導体膜およびゲート絶縁層に接して挟まれた第２の酸化物半導体膜を備え、第１の酸化物半導体膜は第２の酸化物半導体膜と重ならず且つソース電極と重なる位置および、第２の酸化物半導体膜と重ならず且つドレイン電極と重なる位置に段差部を有し、第２の酸化物半導体膜の電子親和力は第１の酸化物半導体膜の電子親和力より０．１ｅＶ以上小さく、第１の酸化物半導体膜と第２の酸化物半導体膜は同一の金属元素を主成分として含み、ソース電極およびドレイン電極は段差部の底面および側面と接していることを特徴とする半導体装置である。

半導体装置を上述の構造とすることにより、酸化物半導体層中を移動するキャリアは、界面準位の影響が低減され、また、段差部の側面からも第１の酸化物半導体膜中に注入されるため、優れたＯＮ／ＯＦＦ比特性および高い電界効果移動度を実現することができる。

なお、上述の酸化物半導体層の構造において、酸化物半導体層が第１の酸化物半導体膜および第２の酸化物半導体膜に加え、絶縁表面および第１の酸化物半導体膜に挟まれ第１の酸化物半導体膜に接する第３の酸化物半導体膜を備え、第２の酸化物半導体膜および第３の酸化物半導体膜の電子親和力は、第１の酸化物半導体膜の電子親和力より０．１ｅＶ以上小さくした構造とすることが好ましい。

バックチャネル側を流れるキャリアは通常、絶縁表面（例えば、絶縁基板表面や、下地として形成した絶縁膜の表面など。）近傍における酸化物半導体層中を選択的に流れるが、上述のように第３の酸化物半導体膜を備えた３層構造として、第１の酸化物半導体膜と第３の酸化物半導体膜の接触部分においても伝導帯下端位置にバンドオフセットを生じさせることで、バックチャネル側を流れるキャリアは第３の酸化物半導体膜界面近傍における第１の酸化物半導体膜中を選択的に流れ、絶縁表面と酸化物半導体層の界面における界面準位の影響を受けにくい。したがって、半導体装置の電気特性を更に向上することができる。

また、上述の酸化物半導体層の構造において更に、加熱処理により酸素を放出する酸化物絶縁膜を備える第１の絶縁層が、絶縁表面上に接して存在し、加熱処理により酸素を放出する酸化物絶縁膜を備える第２の絶縁層が、ソース電極及びドレイン電極上に接して存在する構造とすることが好ましい。すなわち、加熱処理により酸素を放出する酸化物絶縁膜を備える第１の絶縁層および第２の絶縁層によって、酸化物半導体層を包囲する構成とすることが好ましい。

酸化物半導体層は、膜中に酸素欠損が存在すると、酸素欠損がキャリアの生成要因となり、半導体装置の電気特性が悪化することがある。例えば、膜中に酸素欠損を含む酸化物半導体層にチャネルが形成されるトランジスタでは、ゲート電極に電圧を印加しなくてもチャネルが存在して、トランジスタにドレイン電流が流れてしまう現象（いわゆる、トランジスタのノーマリーオン化。）などが起こることがある。

このため、上述構造のように、加熱処理により酸素を放出する酸化物絶縁膜を備えた第１の絶縁層および第２の絶縁層で酸化物半導体層を包囲することにより、加熱処理を行って酸化物半導体層に酸素供給を行うことができ、酸化物半導体層中の酸素欠損を低減することができる。したがって、電気特性の悪化を更に抑制することができる。

また、上述の酸化物半導体層の構造において、第１の絶縁層は、酸化物絶縁膜に加え、絶縁表面と酸化物絶縁膜間に第１の窒化物絶縁膜を備え、第２の絶縁層は、酸化物絶縁膜に加え、酸化物絶縁膜上に第２の窒化物絶縁膜を備える構造とすることで、加熱処理により酸化物絶縁膜から放出される酸素の外方拡散を抑制することができ、酸化物半導体層に酸素を効率的に供給できる。したがって、電気特性の悪化を更に抑制することができる。

酸化物半導体層を、キャリアパスとしての機能を担うことを主目的とした第１の酸化物半導体膜と、第１の酸化物半導体膜とゲート絶縁膜に挟まれ、界面準位の低減を主目的とした第２の酸化物半導体膜を少なくとも含む積層構造とし、第２の酸化物半導体膜の電子親和力を第１の酸化物半導体膜の電子親和力より０．１ｅＶ以上小さくし、第１の酸化物半導体膜と第２の酸化物半導体膜が同一の金属元素を主成分として含む構造とすることにより、酸化物半導体層中を移動するキャリアは、界面準位の影響が低減されるため、電界効果移動度やサブスレショルド係数（Ｓ値）などを向上でき、トランジスタの電気的特性を良好なものとできる。

また、第１の酸化物半導体膜が、第２の酸化物半導体膜と重ならず且つソース電極と重なる位置および、第２の酸化物半導体膜と重ならず且つドレイン電極と重なる位置に段差部を有し、ソース電極およびドレイン電極が段差部の底面および側面と接した構造とすることにより、キャリアは、ソース電極（またはドレイン電極）からキャリアパスとしての機能を担うことを主目的とした第１の酸化物半導体膜に直接注入され、また、段差部の側面からも第１の酸化物半導体膜中に注入されるため、電界効果移動度やオン電流などを向上でき、トランジスタの電気的特性を良好なものとできる。

本発明の一態様によって、優れたＯＮ／ＯＦＦ比特性および高い電界効果移動度を有する半導体装置の構造を提供することができる。

半導体装置の構造を説明する図。半導体装置の特徴を説明する図。半導体装置の構造を説明する図。半導体装置の作製方法を説明する図。半導体装置の作製方法を説明する図。半導体装置の作製方法を説明する図。ＮＡＮＤ回路の回路構成および構造を説明する図。ＮＯＲ回路の回路構成説明する図。接続電極の構造を説明する図。メモリセルの回路構成を説明する図。ＣＰＵおよび記憶装置を説明する図。電子機器を説明する図。

以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本発明の一態様は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明の一態様は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、以下に説明する実施の形態において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。

また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

また、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であることを限定するものではない。例えば、「絶縁表面上の酸化物半導体層」の表現であれば、絶縁表面と酸化物半導体層との間に他の構成要素を含むものを除外しない。「下」についても同様である。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

（実施の形態１）
本実施の形態では、半導体装置の一例として、トランジスタの構成等を図１乃至図３を用いて説明すると共に、当該トランジスタの作製方法の一例を、図４および図５を用いて説明する。

＜半導体装置の構造＞
図１は、本実施の形態に記載するトランジスタの構造を示す図であり、図１（Ａ）はトランジスタ１５０の平面図、図１（Ｂ）は図１（Ａ）の一点鎖線Ａ１−Ａ２の断面図、図１（Ｃ）は図１（Ａ）の一点鎖線Ｂ１−Ｂ２の断面図である。

トランジスタ１５０は、図１のように、基板１００上に設けられた第１の絶縁層１０２と、第１の絶縁層１０２上に設けられた第１の酸化物半導体膜１０４ａおよび第２の酸化物半導体膜１０４ｂを備える酸化物半導体層１０４と、第１の酸化物半導体膜１０４ａの段差部底面および側面と接し、かつ第２の酸化物半導体膜１０４ｂ上に端部を有するソース電極１０８ａおよびドレイン電極１０８ｂと、第２の酸化物半導体膜１０４ｂ、ソース電極１０８ａおよびドレイン電極１０８ｂ上のゲート絶縁層１１０と、ゲート絶縁層１１０を挟んで酸化物半導体層１０４と重なるゲート電極１１２とを有した構造である。また、トランジスタ１５０上には第２の絶縁層１１４および第３の絶縁層１１６が形成されている。

なお、トランジスタ１５０において、第１の酸化物半導体膜１０４ａは、第２の酸化物半導体膜１０４ｂと重なり、第１の膜厚を有する第１の領域と、ソース電極１０８ａまたはドレイン電極１０８ｂと重なり、第２の膜厚を有する第２の領域と、を有する。第２の膜厚は第１の膜厚よりも薄い。上述の段差部とは、第１の領域と第２の領域との段差の部分に相当する。

本実施の形態の構造における第１の特徴は、酸化物半導体層１０４を、キャリアパスとしての機能を担うことを主目的とした第１の酸化物半導体膜１０４ａと、第１の酸化物半導体膜１０４ａとゲート絶縁層１１０に接して挟まれ、界面準位の低減を主目的とした第２の酸化物半導体膜１０４ｂを少なくとも含む積層構造とし、第１の酸化物半導体膜１０４ａと第２の酸化物半導体膜１０４ｂを同一の金属元素を主成分として含む膜とし、第２の酸化物半導体膜１０４ｂの電子親和力を第１の酸化物半導体膜１０４ａの電子親和力より０．１ｅＶ以上小さくすることにある。

一般に、酸化物半導体層の上面にソース電極およびドレイン電極を接続する、いわゆるトップコンタクト型のトランジスタでは、酸化物半導体層と酸化物半導体層に接して形成される絶縁膜（例えば、ゲート絶縁膜。）との界面にて界面準位が発生するため、ＯＮ／ＯＦＦ比特性、電界効果移動度、サブスレショルド係数の低下など、電気特性に様々な悪影響が生じる。

これに対し、図１に示すトランジスタ１５０では、上述第１の特徴を備えた構造とすることにより、酸化物半導体層１０４においてキャリアは、第２の酸化物半導体膜１０４ｂ近傍における第１の酸化物半導体膜１０４ａ中を選択的に流れる。そして、第１の酸化物半導体膜１０４ａと第２の酸化物半導体膜１０４ｂの界面（つまり、チャネル領域近傍の界面）における界面準位は、酸化物半導体層１０４がゲート絶縁層１１０と直接接している場合と比較して低減されているため、ＯＮ／ＯＦＦ比特性、電界効果移動度、サブスレショルド係数の低下などの電気特性への悪影響を抑制することができる。

なお、第１の酸化物半導体膜１０４ａに接して、第１の酸化物半導体膜１０４ａより電子親和力が０．１ｅＶ以上小さい第２の酸化物半導体膜１０４ｂを形成することによる、キャリア伝導の概念を、図２を用いて簡潔に説明する。

図２（Ａ）は、図１（Ｃ）の一点鎖線Ｃ１−Ｃ２において、積層された各々の膜の伝導帯下端（Ｅｃ）の位置関係を模式的に表した図である。なお、ゲート電極１１２についてはフェルミ準位を記載している。

電子親和力は、真空準位（ＶＬ）を基準とした伝導帯下端のエネルギーに相当する。例えば、第２の酸化物半導体膜１０４ｂでは矢印部Ｘが電子親和力に相当する。

なお、図２（Ａ）では、第１の絶縁層１０２およびゲート絶縁層１１０を単層の酸化シリコン膜と仮定している。また、各層の接合によるバンドの曲がり（バンドの歪み、とも表現できる。）については考慮していない。

第１の酸化物半導体膜１０４ａの電子親和力よりも０．１ｅＶ以上小さい電子親和力を有する膜を、第２の酸化物半導体膜１０４ｂとして用いた場合、図２（Ａ）のように、第１の酸化物半導体膜１０４ａの伝導帯下端（図中では「Ｅｃ＿ｏｘ１」と記載する）は、第２の酸化物半導体膜１０４ｂの伝導帯下端（図中では「Ｅｃ＿ｏｘ２」と記載する。）よりも０．１ｅＶ以上低い位置となるため、キャリアは第２の酸化物半導体膜１０４ｂとの界面近傍における第１の酸化物半導体膜１０４ａ中（つまり、図２（Ａ）の黒丸の記載された位置。ただし、あくまでも模式図であるため、正確な位置ではない。）を選択的に流れやすくなる。

なお、第２の酸化物半導体膜１０４ｂは、より好ましくは第１の酸化物半導体膜１０４ａの電子親和力より０．２ｅＶ以上小さい電子親和力を有する膜を用い、さらに好ましくは０．３ｅＶ以上小さい電子親和力を有する膜を用いる事が望ましい。

なお、図１のようにチャネルが形成される領域を含む層（ここでは、第１の酸化物半導体膜１０４ａ）が第１の絶縁層１０２と直接接する構造の場合、バックチャネル側である、第１の絶縁層１０２近傍における第１の酸化物半導体膜１０４ａ中（図２（Ａ）の領域２００に相当。）にも、少なからずキャリアが流れる場合がある。特に、酸化物半導体層１０４の膜厚が非常に薄い場合、例えば、酸化物半導体層１０４の膜厚が１０ｎｍ以下の場合に、当該現象が顕著に表れる傾向にある。

当該キャリアの流れは、第１の絶縁層１０２と第１の酸化物半導体膜１０４ａとの界面の界面準位に大きく影響される。以下にて、当該影響を抑制する方法についての説明を記載する。

上述の界面準位の影響を抑制する方法としては、図３に示すように、第１の酸化物半導体膜１０４ａと第１の絶縁層１０２（絶縁表面とも表現できる。）の間に第３の酸化物半導体膜１０４ｃを設けた構造とし、第１の酸化物半導体膜１０４ａとして用いる膜の電子親和力より０．１ｅＶ以上電子親和力が小さい膜を、第３の酸化物半導体膜１０４ｃとして用いた構造とすればよい。なお、第３の酸化物半導体膜１０４ｃと第２の酸化物半導体膜１０４ｂを同じ材料でなる膜としてもよい。

つまり、図２（Ｂ）に示すように、第１の酸化物半導体膜１０４ａの伝導帯下端（Ｅｃ＿ｏｘ１）が、第２の酸化物半導体膜１０４ｂの伝導帯下端（Ｅｃ＿ｏｘ２）および第３の酸化物半導体膜１０４ｃの伝導帯下端（図中では「Ｅｃ＿ｏｘ３」と記載する）より０．１ｅＶ以上小さく（好ましくは０．２ｅＶ以上小さく、更に好ましくは０．３ｅＶ以上小さく。）して、第１の酸化物半導体膜１０４ａの伝導帯下端（Ｅｃ＿ｏｘ２）が凹んでいる構造とする。

これにより、酸化物半導体層１０４中のバックチャネル側を流れるキャリアは、第３の酸化物半導体膜１０４ｃとの界面近傍における第１の酸化物半導体膜１０４ａ中（つまり、図２（Ｂ）の黒丸の記載された位置。ただし、あくまでも模式図であるため、正確な位置ではない。）を選択的に流れやすくなる。

したがって、図３に記載の構造とすることにより、フロントチャネル側およびバックチャネル側の両方において、キャリアの流れが界面準位に影響を受けることを抑制することができる。

また、本実施の形態の構造における第２の特徴は、第１の酸化物半導体膜１０４ａにおいて、第２の酸化物半導体膜１０４ｂと重ならず且つソース電極１０８ａと重なる位置および、第２の酸化物半導体膜１０４ｂと重ならず且つドレイン電極１０８ｂと重なる位置に段差部を設け、ソース電極１０８ａおよびドレイン電極１０８ｂが当該段差部の底面および側面に接する構造とすることにある。

第１の酸化物半導体膜１０４ａが段差部を有することで、第１の酸化物半導体膜１０４ａに段差部を有さない場合（例えば、第１の酸化物半導体膜１０４ａの端部がテーパ形状の場合）と比較して、ソース電極（またはドレイン電極）と接する表面積を増加させることができる。これによって、キャリアを効果的に第１の酸化物半導体膜１０４ａへと注入することが可能となるため、トランジスタ１５０のＯＮ／ＯＦＦ比特性、電界効果移動度などの電気特性を良好なものにすることができる。

＜半導体装置の作製方法＞
次に、トランジスタ１５０等の作製方法を、図４乃至図６を用いて説明する。

まず、絶縁表面を有する基板１００を準備し、基板１００上に第１の絶縁層１０２を形成する（図４（Ａ）参照。）。

絶縁表面を有する基板１００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどの無アルカリガラス基板、セラミック基板、石英基板、サファイア基板などの基板を用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能である。

なお、基板１００は、予め基板１００の歪み点より低い温度で加熱処理を行い、基板１００をシュリンク（熱収縮とも言われる。）させておくことが好ましい。これにより、トランジスタ１５０作製工程で行われる加熱工程により生じる基板１００のシュリンク量を抑えることができるため、例えば、露光工程などでのマスクずれを抑制することができる。また、当該加熱処理により、基板１００の表面に付着した水分や有機物などを取り除くことができる。

第１の絶縁層１０２は、基板１００から酸化物半導体層１０４への不純物（例えば、アルミニウム、マグネシウム、ストロンチウム、ボロンなどの金属元素や、窒素原子、水素原子、水分など。）の拡散を抑制し、トランジスタ１５０への電気特性の悪影響（例えば、トランジスタのノーマリーオン化（しきい値電圧の負方向へのシフト）、しきい値電圧バラツキの発生、電界効果移動度の低下など。）を抑制する役割を担う。

第１の絶縁層１０２としては、例えば、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：ＰｈｙｓｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）や、プラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）を用いて、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などを、単層でまたは積層して形成することができる。

なお、本明細書中において、酸化窒化膜とは、その組成として、窒素よりも酸素の含有量が多いものを指し、窒化酸化膜とは、その組成として、酸素よりも窒素の含有量が多いものを指す。

第１の絶縁層１０２は、生産性および上述の不純物拡散防止の観点を鑑みると、５０ｎｍ以上５００ｎｍ以下の膜厚とすることが好ましいが、必ずしも当該範囲内である必要はない。

また、半導体層として酸化物半導体層１０４を用いる場合、第１の絶縁層１０２は、加熱処理により１×１０^１９［原子／ｃｍ^３］以上の酸素放出が可能な酸化物絶縁膜を含む構造とすることが望ましい。

酸化物半導体層１０４は、膜中に酸素欠損が存在すると、酸素欠損がキャリアの生成要因となり、半導体装置の特性に悪影響（例えば、トランジスタにゲート電圧を印加しなくてもチャネルが存在して、トランジスタにドレイン電流が流れてしまう（いわゆる、トランジスタのノーマリーオン化）など。）を及ぼす恐れがあるため、第１の絶縁層１０２として上述の酸素放出が可能な酸化物絶縁膜を形成することにより、酸化物絶縁膜を形成後に当該膜に対して加熱処理を行うことにより、酸化物半導体層１０４に酸素供給を行うことができる。これにより、酸化物半導体層１０４の酸素欠損を低減できるため、酸化物半導体層１０４を半導体層として用いたトランジスタ１５０の電気特性を良好なものとできる。

なお、上述の「加熱処理により酸素を放出する」とは、ＴＤＳ（ＴｈｅｒｍａｌＤｅｓｏｒｐｔｉｏｎＳｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）にて、酸素分子の放出量が１．０×１０^１８分子／ｃｍ^３以上、好ましくは３．０×１０^１９分子／ｃｍ^３以上、さらに好ましくは１．０×１０^２０分子／ｃｍ^３以上であることをいう。

特に、第１の絶縁層１０２中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、第１の絶縁層１０２として酸化シリコンを用いる場合、ＳｉＯ_２＋α（ただし、α＞０）で表される酸化シリコン膜を用いることが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域（以下、酸素過剰領域とも記載する。）は、第１の絶縁層１０２の少なくとも一部に存在していればよい。

熱処理により酸化物半導体層１０４に酸素を供給する機能を第１の絶縁層１０２に持たせる場合、第１の絶縁層１０２から脱離する酸素が酸化物半導体層１０４に効率的に供給されるように、第１の絶縁層１０２を、酸素透過性の低い膜（例えば、酸化アルミニウム膜、窒化シリコン膜、窒化酸化シリコン膜など。）と酸素供給性の高い膜（上述の化学量論的組成を超える量の酸素を含む膜。）を備えた積層構造とし、酸素透過性の低い膜を、絶縁表面（ここでは、基板１００の表面）と酸素供給性の高い膜の間に形成することが好ましい。これにより、酸素供給性の高い膜から加熱処理によって放出される酸素は、酸素透過性の低い膜より下側（基板１００側）にはほとんど拡散せず、酸化物半導体層１０４に効率的に供給される。

なお、上述の酸素透過性が低い膜と酸素供給性の高い膜の間に更に別の膜が存在すると、酸素供給性の高い膜から放出された酸素が、別の膜中に取り込まれる、といった可能性もあるため、酸素透過性が低い膜と酸素供給性の高い膜は、直接接していることが好ましい。

また、第１の絶縁層１０２は、膜中に極力水素原子を含まないことが望ましい。これは、後の工程にて成膜する酸化物半導体層１０４中に水素原子が含まれると、水素原子が酸化物半導体と結合することによって水素の一部がキャリアの生成要因となり、トランジスタのしきい値電圧が負方向にシフトしてしまうからである。このため、膜中の水素原子を低減するという観点から考えると、第１の絶縁層１０２の成膜には水素を含むガスを用いる必要の無いスパッタリング法などの物理気相成長法を用いることが好ましい。

しかし、面内バラツキ、パーティクル混入および成膜タクトを低減する観点から、ＣＶＤ法を用いて第１の絶縁層１０２を成膜する必要がある場合もある。

ＣＶＤ法を用いて第１の絶縁層１０２を成膜する場合は、成膜ガス種としてシランガス（ＳｉＨ_４）などのように水素を含むガスを用いることがあるため、第１の絶縁層１０２中には多量の水素が含まれてしまうことがある。

このため、例えば、ＣＶＤ法により第１の絶縁層１０２を成膜した場合は、成膜後の第１の絶縁層１０２に対して、膜中の水素原子除去を目的とした熱処理（以下、本明細書において、膜中から水素原子を除去することを目的とした加熱を、「脱水化処理」または「脱水素化処理」と記載する。）を行うことが好ましい。

当該熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上６００℃以下、または基板の歪み点未満とする。例えば、熱処理装置の一つである電気炉に基板を導入し、第１の絶縁層１０２に対して真空（減圧）雰囲気下において３５０℃で１時間の加熱処理を行えばよい。

上述の熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、熱処理装置としてＧＲＴＡ装置を用いる場合には、その処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。

熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下で行えばよく、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

第１の絶縁層１０２に対して上述の熱処理を行った場合、水素と共に酸素の一部も第１の絶縁層１０２中から除去されてしまう可能性がある。そこで、上述の熱処理を行った後に、第１の絶縁層１０２に対して酸素を添加する処理（以下、本明細書において、膜中に酸素を添加することを目的とした処理を、「加酸素化処理」または「過酸素化処理」と記載する。）を行うことが好ましい。

なお、加酸素化処理により第１の絶縁層１０２に添加される酸素は、少なくとも酸素ラジカル、オゾン、酸素原子、酸素イオン（分子イオン、クラスタイオンを含む）のいずれか一つ以上が含まれている。脱水化処理又は脱水素化処理を行った第１の絶縁層１０２に酸素導入処理を行うことにより、第１の絶縁層１０２中に酸素を含有させることができ、脱水化処理または脱水素化処理によって第１の絶縁層１０２から脱離した酸素を補填することができる。

第１の絶縁層１０２への加酸素化処理は、例えば、酸素雰囲気下で加熱処理を行えばよい。また、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いることができる。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。

酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ_２ガス、Ｎ_２Ｏガス、ＣＯ_２ガス、ＣＯガス、ＮＯ_２ガス等を用いることができる。なお、酸素の供給ガスに希ガス（例えばＡｒ）を含有させてもよい。

イオン注入法で加酸素化処理行う場合、酸素のドーズ量は１×１０^１３ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とするのが好ましい。なお、酸素の注入深さは、注入条件により適宜制御すればよい。

上述の加酸素化処理および脱水化処理の一方または両方は、複数回行ってもよい。例えば、第１の加酸素化処理、脱水化処理（または脱水素化処理）、第２の加酸素化処理というように過酸素化処理を２回行うことにより、第１の加酸素化処理により第１の絶縁層１０２の結晶構造に歪みが形成されているため、第２の加酸素化処理において、結晶構造内に酸素をより多く導入することができる。

また、酸化物半導体層１０４成膜後に加熱処理を行ってもよい。酸化物半導体層１０４成膜後の加熱処理により第１の絶縁層１０２から脱離する酸素は、酸化物半導体層１０４中の酸素欠損を補うだけでなく、第１の絶縁層１０２と酸化物半導体層１０４との界面準位密度を低減する効果もある。このため、酸化物半導体層と第１の絶縁層１０２との界面にキャリアが捕獲されることを抑制することができ、信頼性の高いトランジスタを得ることができる。

なお、脱水化処理（又は脱水素化処理）は、水素の含有量を極めて低くした環境中で第１の絶縁層１０２を形成する場合（例えば、スパッタリング装置を用いて第１の絶縁層１０２を形成するなど。）は、必ずしも行う必要はない。

第１の絶縁層１０２は、上述のように加熱処理により酸素を供給する機能以外に、表面平坦性が高いことが好ましい。

これは、第１の絶縁層１０２の平坦性が低いと、後の工程で形成される酸化物半導体層１０４の平坦性も低くなり、トランジスタ１５０の電気特性が悪化する場合があるためである。例えば、酸化物半導体層１０４の平坦性が低い場合、チャネル部に凹凸が存在することによる移動度の低下などが起こる恐れがある。

第１の絶縁層１０２表面平坦性を高めるための処理（以下、膜の表面平坦性を高める処理のことを、平坦化処理と記載する。）としては、例えば、化学機械研磨（ＣＭＰ：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）処理やドライエッチング法などを用いることができる。なお、ＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行ってもよい。

第１の絶縁層１０２の表面平坦性としては、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とするとよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、酸化物半導体を形成する面の平坦性をより向上させることができる。

なお、ここで、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術線平均粗さ（Ｒａ）を、曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の数式（１）にて定義される。

ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ_１，ｙ_１，ｆ（ｘ_１，ｙ_１））、（ｘ_１，ｙ_２，ｆ（ｘ_１，ｙ_２））、（ｘ_２，ｙ_１，ｆ（ｘ_２，ｙ_１））、（ｘ_２，ｙ_２，ｆ（ｘ_２，ｙ_２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ_０、基準面の高さ（指定面の平均の高さ）をＺ_０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて測定可能である。

次に、第１の絶縁層１０２上に第１の酸化物半導体膜１０４ａを形成する（図４（Ｂ）参照。）。

第１の酸化物半導体膜１０４ａは、例えば、ＰＶＤ法やＣＶＤ法などを用いて酸化物半導体膜を成膜し、当該膜上にフォトリソグラフィ法などによりレジストマスクを形成した後に、ドライエッチング法やウェットエッチング法などを用いて酸化物半導体膜を選択的に除去することにより形成すればよい。

酸化物半導体材料としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体材料として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体材料として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

なお、第１の酸化物半導体膜１０４ａに水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がキャリアの生成要因となり、トランジスタのしきい値電圧が負方向にシフトしてしまう。そのため、酸化物半導体層１０４において、水素濃度は、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下、更に好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以下とすることが望ましい。なお、上述の第１の酸化物半導体膜１０４ａ中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。

このため、第１の酸化物半導体膜１０４ａとして酸化物半導体膜を成膜する際は、成膜に用いるガスとして、水、水素、水酸基又は水素化物などの不純物が含まれないことが好ましい。

例えば、純度が６Ｎ以上好ましくは７Ｎ以上（即ち、ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）の成膜ガスを用いる、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いることが望ましい。

また、成膜室内の水分（水、水蒸気、水素、水酸基または水酸化物を含む）を除去するために、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等を排気可能であるため、クライオポンプを用いて排気した成膜室で成膜した酸化物半導体膜に含まれる水素、水分などの不純物の濃度を低減できる。

加えて、第１の酸化物半導体膜１０４ａには窒素も極力含まれていないことが好ましい。これは、水素の場合と同様に、酸化物半導体と結合することによって、窒素の一部がドナーとなり、キャリアである電子を生じてしまうためである。そのため、第１の酸化物半導体膜１０４ａを加熱してＴＤＳ測定を行った場合において、当該膜からのアンモニア分子の放出量のピークが５．０×１０^２１［分子／ｃｍ^３］以下、好ましくは１．０×１０^２１［分子／ｃｍ^３］以下、より好ましくは８．０×１０^２１［分子／ｃｍ^３］以下である膜を用いることが望ましい。

更に、第１の酸化物半導体膜１０４ａは、アルカリ金属またはアルカリ土類金属の濃度が、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下であることが望ましい。これは、上述の水素や窒素と同様に、アルカリ金属およびアルカリ土類金属が、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。

第１の酸化物半導体膜１０４ａは、単結晶酸化物半導体膜、多結晶（ポリクリスタルともいう。）酸化物半導体膜、微結晶（ナノクリスタルともいう。）酸化物半導体膜、または非晶質酸化物半導体膜などの状態をとる。また、酸化物半導体層１０４をＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜としてもよい。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、第１の酸化物半導体膜１０４ａは、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

なお、図３の説明にて記載したように、第１の絶縁層１０２と第１の酸化物半導体膜１０４ａの間に、第３の酸化物半導体膜１０４ｃを備えた構造としてもよい。その際は、図３の説明にて記載したように、第１の酸化物半導体膜１０４ａより電子親和力が０．１ｅＶ以上小さい膜を、第３の酸化物半導体膜１０４ｃとして用いる。第３の酸化物半導体膜１０４ｃの形成方法等については、後述の第２の酸化物半導体膜１０４ｂの説明を参酌することができる。

酸化物半導体膜は、材料中の主成分である金属元素の構成比率を変更することにより、電子親和力の異なる膜を作製することができる。

例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜の場合、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２という金属元素の構成比率を持つ３種類の膜について、エリプソメトリー法を用いたバンドギャップ値の評価結果および紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ＿Ｐｈｏｔｏｅｌｅｃｔｒｏｎ＿Ｓｐｅｃｔｒｏｓｃｏｐｙ）法を用いた仕事関数測定結果を元に各々の電子親和力を導出したところ、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の場合で４．７５〜４．８５ｅＶ、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の場合で４．９〜５．０ｅＶ、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の場合で４．３〜４．７ｅＶという結果が得られた。

このため、例えば第１の酸化物半導体膜１０４ａとしてＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用い、第３の酸化物半導体膜１０４ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ−Ｚｎ−Ｏ膜またはＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いることにより、第３の酸化物半導体膜１０４ｃの電子親和力を第１の酸化物半導体膜１０４ａより０．１ｅＶ以上小さい構造とすることができる。

なお、勿論ではあるがＩｎ−Ｇａ−Ｚｎ−Ｏ膜における金属元素の構成比率が、上述の構成比率に限定されるものではない。第１の酸化物半導体膜１０４ａより電子親和力が０．１ｅＶ以上小さい膜を、第３の酸化物半導体膜１０４ｃとして用いる限り、金属元素の構成比率に特段の限定はない。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜以外の酸化物半導体材料についても、第１の酸化物半導体膜１０４ａより電子親和力が０．１ｅＶ以上小さい膜を、第３の酸化物半導体膜１０４ｃとして用いる限り、金属元素の構成比率に特段の限定はない。

以上のように、第３の酸化物半導体膜１０４ｃを設けることにより、トランジスタ１５０のバックチャネル側を流れるキャリアの界面準位による影響を抑制でき、トランジスタ１５０の電気特性を良好なものとすることができる。

なお、第３の酸化物半導体膜１０４ｃを設けることは、上述の界面準位の低減以外にもメリットがある。

第１の酸化物半導体膜１０４ａを形成する際において、第１の絶縁層１０２から第１の酸化物半導体膜１０４ａ中にシリコン原子が拡散する場合がある。例えば、スパッタリング法により酸化物半導体膜を成膜する際に、酸化物半導体膜を構成する金属元素（例えば、Ｉｎ、Ｇａ、Ｚｎなど。）が第１の絶縁層１０２に勢いよく衝突することで、第１の絶縁層１０２を構成するＳｉ原子が第１の絶縁層１０２から放出され、第１の酸化物半導体膜１０４ａに拡散する場合がある（ミキシングなどとも言われる。）。

しかし、上述のように第１の絶縁層１０２と第１の酸化物半導体膜１０４ａの間に第３の酸化物半導体膜１０４ｃを設けた構造とした場合、第１の絶縁層１０２からの不純物の拡散を第３の酸化物半導体膜１０４ｃ中で止めることができ、また、キャリアは第３の酸化物半導体膜１０４ｃ近傍における第１の酸化物半導体膜１０４ａ中を選択的に流れるため、第１の絶縁層１０２側からの不純物拡散に起因したトランジスタ１５０の電気特性の悪化を抑制することができる。

上記のように、第３の酸化物半導体膜１０４ｃにより第１の絶縁層１０２側からの不純物の拡散を抑制するためには、第３の酸化物半導体膜１０４ｃの厚さは２ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上３０ｎｍ以下、より好ましくは５ｎｍ以上２０ｎｍ以下とすることが望ましい。

次に、第１の酸化物半導体膜１０４ａ上に第２の酸化物半導体膜１０４ｂを設け、酸化物半導体層１０４を形成する（図４（Ｃ）参照。）。

第２の酸化物半導体膜１０４ｂは、第１の酸化物半導体膜１０４ａが主成分として含む金属元素を主成分として含む膜を、第１の酸化物半導体膜１０４ａと同様に、スパッタリング法、ＰＶＤ法やＣＶＤ法などを用いて成膜し、当該膜上にフォトリソグラフィ法などによりレジストマスクを形成した後に、ドライエッチング法やウェットエッチング法などを用いて該膜を選択的に除去することにより形成すればよい。

また、第２の酸化物半導体膜１０４ｂを形成するためのエッチング加工処理により、第１の酸化物半導体膜１０４ａに段差部（図４（Ｃ）の領域１０５が段差部に相当する。）を形成する。

図４（Ｃ）では、第１の酸化物半導体膜１０４ａにおいて、島状の第２の酸化物半導体膜１０４ｂから露出した端部に段差部を有する構成を示すが、図６（Ｂ）に示すように、第２の酸化物半導体膜１０４ｂに開口部を設け、該開口部から露出した第１の酸化物半導体膜１０４ａに段差部（図６（Ｂ）の領域６００が段差部に相当する。）が形成された構造であってもよい。

第１の酸化物半導体膜１０４ａとして、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いた場合は、第２の酸化物半導体膜１０４ｂには少なくともＩｎ、Ｇａ、Ｚｎのいずれか一つを主成分として含む酸化物半導体膜を用いる。好ましくは、Ｉｎ、Ｇａ、Ｚｎの全てを主成分として含む酸化物半導体膜を用いる。

また、第２の酸化物半導体膜１０４ｂには、第１の酸化物半導体膜１０４ａの電子親和力よりも０．１ｅＶ以上小さい電子親和力を持つ膜を用いる。

例えば、第１の酸化物半導体膜１０４ａおよび第３の酸化物半導体膜１０４ｃの説明にて記載した内容を参酌し、第１の酸化物半導体膜１０４ａとしてＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩｎ−Ｇａ−Ｚｎ−Ｏ膜（電子親和力：４．９〜５．０ｅＶ）を用い、第２の酸化物半導体膜１０４ｂとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ−Ｚｎ−Ｏ膜（電子親和力：４．７５〜４．８５ｅＶ）またはＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ−Ｚｎ−Ｏ膜（電子親和力：４．３〜４．７ｅＶ）を用いることにより、第２の酸化物半導体膜１０４ｂの電子親和力を第１の酸化物半導体膜１０４ａの電子親和力より０．１ｅＶ以上小さなものとできる。

勿論、第１の酸化物半導体膜１０４ａおよび第３の酸化物半導体膜１０４ｃの説明にて記載したように、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜における金属元素の構成比率が、上述の構成比率に限定されるものではなく、第１の酸化物半導体膜１０４ａの電子親和力よりも０．１ｅＶ以上小さい膜電子親和力を持つ膜を第２の酸化物半導体膜１０４ｂとして用いる限り、金属元素の構成比率に特段の限定はない。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜以外の酸化物半導体材料についても、第１の酸化物半導体膜１０４ａの電子親和力よりも０．１ｅＶ以上小さい電子親和力を持つ膜を第２の酸化物半導体膜１０４ｂとして用いる限り、金属元素の構成比率に特段の限定はない。

次に、第１の酸化物半導体膜１０４ａの段差部底面および側面と少なくとも接し、かつ第２の酸化物半導体膜１０４ｂ上に端部を有するソース電極１０８ａおよびドレイン電極１０８ｂを形成する（図４（Ｄ）参照。）。

ソース電極１０８ａおよびドレイン電極１０８ｂに用いる材料としては、トランジスタ１５０の作製工程にて行われる加熱処理に耐えられる材料を用いればよい。例えばＰＶＤ法を用いて、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜など。）の単層膜または積層膜を形成すればよい。

ソース電極１０８ａおよびドレイン電極１０８ｂに低抵抗性および耐熱性の両方を付与するために、例えば、アルミニウム、銅などの抵抗率の低い金属膜の上面および下面の一方又は両方にチタン、モリブデン、タングステンなどの高融点金属膜又はそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成とすればよい。

なお、ソース電極１０８ａおよびドレイン電極１０８ｂの一部に銅を用いる場合、トランジスタ１５０の形成時に行われる加熱処理により酸化物半導体層１０４に銅の成分が拡散する恐れがあるため、酸化物半導体層１０４への銅の拡散を防止するため、酸化物半導体層１０４と接する面にバリア膜を形成することが好ましい。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができる。

なお、本実施の形態では、第１の酸化物半導体膜１０４ａにおいて、島状の第２の酸化物半導体膜１０４ｂから露出した領域に段差部を有し、当該段差部の底面および側面に接するようにソース電極１０８ａおよびドレイン電極１０８ｂが形成されているが、図６（Ｂ）に示すように、開口部を有する第２の酸化物半導体膜１０４ｂから露出した第１の酸化物半導体膜１０４ａに段差部（図６（Ｂ）の領域６００が段差部に相当する。）が形成され、当該段差部の底面および側面に接するようにソース電極１０８ａおよびドレイン電極１０８ｂが形成された構造（図６（Ｃ）参照。）としてもよい。

次に、第２の酸化物半導体膜１０４ｂ、ソース電極１０８ａおよびドレイン電極１０８ｂ上にゲート絶縁層１１０を形成し、ゲート絶縁層１１０を挟んで酸化物半導体層１０４と重なるゲート電極１１２を形成する（図５（Ａ）参照。）。

ゲート絶縁層１１０は、例えば、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：ＰｈｙｓｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）や、プラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）を用いて、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、酸化窒化ハフニウム膜、ハフニウムシリケート膜、窒素を含むハフニウムシリケート膜などの酸化膜や酸化窒化膜などを単層でまたは積層して用いることができる。

ゲート絶縁層１１０には、絶縁耐圧の優れた膜を用いる必要があるが、例えばシリコン窒化膜やシリコン窒化酸化膜などをＣＶＤ法（例えば、プラズマＣＶＤ法など。）を用いて成膜した場合、水素を含んだガスが成膜ガスとして用いられる場合がある。

なお、半導体層として酸化物半導体材料を用いた場合、上述のように膜中に酸素欠損が存在すると、酸素欠損がキャリアの生成要因となり、半導体装置の特性に悪影響を及ぼす恐れがある。

そのため、ゲート絶縁層１１０に水素原子が多量に含まれた膜を用いると、トランジスタ１５０の作製工程にて行われる加熱処理等により、ゲート絶縁層１１０から脱離した水素原子が酸化物半導体層１０４の酸素と結合して水となり脱離し、酸化物半導体層１０４中の酸素欠損を増加させる恐れがある。

しかし、本実施の形態等のように、キャリアパスとしての機能を担うことを主目的とした第１の酸化物半導体膜１０４ａと、ゲート絶縁層１１０との間に設けられた第２の酸化物半導体膜１０４ｂを含むことで、ゲート絶縁層１１０から脱離した水素は第２の酸化物半導体膜１０４ｂの酸素と結合しうるため、キャリアの主な経路となる第１の酸化物半導体膜１０４ａの酸素欠損の増加を抑制することができる。

ゲート電極１１２は、例えば、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：ＰｈｙｓｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）を用いて、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料の単層構造あるいはこれらの材料を用いた積層構造の導電膜を形成し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を選択的に除去することで形成すればよい。

また、ゲート電極１１２としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。

また、ゲート電極１１２の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。

また、ゲート絶縁層と接するゲート電極１１２の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。

ゲート電極１１２の膜厚に特段の限定は無いが、薄くするほどゲート電極１１２の抵抗が高くなりトランジスタ１５０の電気特性に影響を及ぼす可能性があり、また、厚くするほどゲート電極１１２の形成に要する時間が増加するため、５０ｎｍ以上５００ｎｍ以下の膜厚とすることが好ましい。

以上の工程を経ることにより、トランジスタ１５０が形成される（図５（Ａ）参照。）。

なお、外部から酸化物半導体層１０４に水分などの不純物が侵入する事を防止するため、トランジスタ１５０上に第２の絶縁層１１４を設けた構造としてもよい（図５（Ｂ）参照）。

第２の絶縁層１１４としては、第１の絶縁層１０２と同様の方法および材料を用いればよいが、第１の絶縁層１０２の説明にて記載したように、半導体層として酸化物半導体層１０４を用いる場合、加熱処理により１×１０^１９［原子／ｃｍ^３］上の酸素放出が可能な酸化物絶縁膜を含むように、第２の絶縁層１１４中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、第２の絶縁層１１４として酸化シリコンを用いる場合、ＳｉＯ_２＋α（ただし、α＞０）で表される酸化シリコン膜を用いることが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域（以下、酸素過剰領域とも記載する。）は、第２の絶縁層１１４の少なくとも一部に存在していればよい。

また、第２の絶縁層１１４から脱離する酸素が酸化物半導体層１０４側に効率的に供給されるように、第２の絶縁層１１４を、酸素透過性の低い膜と酸素供給性の高い膜の積層構造とすることが好ましい。例えば、第２の絶縁層を、酸素透過性の低い酸化アルミニウム膜、窒化シリコン膜、窒化酸化シリコン膜（ゲート電極１１２に接する側に成膜。）と上述の化学量論的組成を超える量の酸素を含む酸化シリコン膜（酸化物半導体層１０４に接する側に成膜。）の積層構造としてもよい（図５（Ｂ）参照。）。

また、トランジスタ１５０上に更に半導体装置を形成する、配線等を引き回すといった構造を作製する場合、第２の絶縁層１１４上に平坦化を目的とした第３の絶縁層１１６を形成した構造としてもよい（図５（Ｂ）参照。）。

第３の絶縁層１１６としては、例えば、スピンコート法、印刷法、ディスペンス法またはインクジェット法などを用いて絶縁性を有する材料を塗布し、塗布した材料に応じた硬化処理（例えば、加熱処理や光照射処理など）を行って層を形成した後に、当該層上にフォトリソグラフィ法やインクジェット法などを用いて、加工したいパターン形状に応じたレジストマスクを形成し、ドライエッチング法やウェットエッチング法などを用いて、当該層を選択的に除去することにより形成すればよい。

なお、絶縁性を有する材料としては、例えば、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、エポキシ樹脂等の有機樹脂、第１の絶縁層１０２に用いた無機材料および有機ポリシロキサンなどの有機無機混合材料を用いることができる。

第３の絶縁層１１６は、第２の絶縁層１１４の形成段階において基板表面に形成されている凹凸を平坦化できる厚さがあればよいが、厚すぎるとトランジスタ１５０の生産性が低下するため、５００ｎｍ以上５０００ｎｍ以下、好ましくは５００ｎｍ以上３０００ｎｍ以下であることが望ましい。

なお、本実施の形態では、水分バリア性および平坦性を考慮して、トランジスタ１５０上に第２の絶縁層１１４および第３の絶縁層１１６を形成する構造を記載したが、どのような膜を形成するかは実施者が適宜決定すればよく、上述の構造に限定されることはない。

（実施の形態２）
本実施の形態では、実施の形態１にて記載したトランジスタを用いた半導体装置の一例として、ＮＡＮＤ型回路の構造を、図７を用いて説明する。

図７（Ａ）は、実施の形態１にて記載した、半導体層として酸化物半導体材料を用いたトランジスタを含むＮＡＮＤ型回路の一例である。また、図７（Ｂ）は、図７（Ａ）に示すＮＡＮＤ回路の断面構造の一例を示す図であり、単結晶シリコン基板７００上に、ｐチャネル型トランジスタとして活性層に単結晶シリコンを用いた第１のトランジスタ７５０および第２のトランジスタ７６０が設けられた、当該トランジスタ上にｎチャネル型トランジスタとして、実施の形態１と同様に活性層として酸化物半導体材料を用いた第３のトランジスタ７７０および第４のトランジスタ７８０が設けられた構造である。

第１のトランジスタ７５０および第２のトランジスタ７６０は、単結晶シリコン基板７００中に設けられた、ソースまたはドレインとして機能する低抵抗領域７０４と、単結晶シリコン基板中に位置し、低抵抗領域７０４に挟まれた領域に形成されるチャネル形成領域７０１と、チャネル形成領域７０１上のゲート絶縁膜７０６と、ゲート絶縁膜７０６を挟んでチャネル形成領域７０１上に設けられたゲート電極７０８を含んで構成されている。

なお、第１のトランジスタ７５０と第２のトランジスタ７６０は、単結晶シリコン基板７００中に設けられた分離層７０２により分離されており、第１のトランジスタ７５０および第２のトランジスタ７６０を覆う第１の層間膜７１０上に設けられた第１の導電膜７１２を介して、第１のトランジスタ７５０のドレインとして機能する低抵抗領域７０４と第２のトランジスタ７６０のソースとして機能する低抵抗領域７０４が電気的に接続されている。また、ゲート電極７０８には、ゲート電極７０８の側壁を覆う側壁絶縁膜７０９が設けられている。

分離層７０２、低抵抗領域７０４、ゲート絶縁膜７０６、ゲート電極７０８、側壁絶縁膜７０９、第１の層間膜７１０および第１の導電膜７１２に用いる材料や形成方法については特段の限定はなく、公知の技術を用いればよい。

第３のトランジスタ７７０および第４のトランジスタ７８０には、実施の形態１にて記載したトランジスタ１５０と同様の構造を用いることができ、第１の絶縁層１０２上に設けられた第１の酸化物半導体膜１０４ａと、第１の酸化物半導体膜１０４ａ上に設けられた第２の酸化物半導体膜１０４ｂと、第１の酸化物半導体膜１０４ａの段差部の底面及び側面と接し、第２の酸化物半導体膜１０４ｂ上に端部を有するソース電極１０８ａおよびドレイン電極１０８ｂと、第２の酸化物半導体膜１０４ｂ、ソース電極１０８ａおよびドレイン電極１０８ｂ上に設けられたゲート絶縁層１１０と、ゲート絶縁層１１０を挟んで第１の酸化物半導体膜１０４ａ上に設けられたゲート電極１１２を含んで構成されている。また、第３のトランジスタ７７０および第４のトランジスタ７８０上には、実施の形態１と同様に、第２の絶縁層１１４と、第３の絶縁層１１６に相当する第５の層間膜７２１と、が設けられている。

また、第１のトランジスタ７５０および第２のトランジスタ７６０と、第３のトランジスタ７７０および第４のトランジスタ７８０との間に、複数の層間膜（第２の層間膜７１３、第３の層間膜７１５および第４の層間膜７１７）や複数の導電膜（第２の導電膜７１４、第３の導電膜７１６および第４の導電膜７１８）を形成してもよい。

第２の層間膜７１３上に設けられた第２の導電膜７１４は、第１の導電膜７１２を介して、第１のトランジスタ７５０および第２のトランジスタ７６０のゲート電極と電気的に接続され、第２の層間膜７１３上において配線の引き回しが行われている。また、第２の導電膜７１４は、上層の導電膜と下層の導電膜を繋ぐプラグ（接続電極）としても用いられている。

第３の層間膜７１５上に設けられた第３の導電膜７１６は、第１の導電膜７１２および第２の導電膜７１４を介して、第２のトランジスタ７６０のドレイン電極と電気的に接続され、第３の層間膜７１５上において配線の引き回しが行われている。また、第３の導電膜７１６は、上層の導電膜と下層の導電膜を繋ぐプラグ（接続電極）としても用いられている。

第４の層間膜７１７上に設けられた、絶縁膜７１９に埋め込まれた第４の導電膜７１８は、上層の導電膜と下層の導電膜を繋ぐプラグ（接続電極）としても用いられていると共に、第３のトランジスタ７７０のバックゲート電極７２０ａおよび第４のトランジスタ７８０のバックゲート電極７２０ｂを形成する。

バックゲート電極７２０ａおよびバックゲート電極７２０ｂを形成することにより、当該電極に電圧を印加して第３のトランジスタ７７０および第４のトランジスタ７８０のしきい値電圧を制御することができるため、第３のトランジスタ７７０および第４のトランジスタ７８０がノーマリーオン状態となることを抑制できる。

なお、図７（Ａ）に示すＮＡＮＤ型回路では、第３のトランジスタ７７０のバックゲート電極７２０ａと第４のトランジスタ７８０のバックゲート電極７２０ｂが電気的に接続された構造であるが、それぞれが独立して電気的に制御される構造であってもよい。

そして、第１の導電膜７１２、第２の導電膜７１４、第３の導電膜７１６および第４の導電膜７１８を介して、第３のトランジスタ７７０のソース電極および第４のトランジスタ７８０のソース電極と、第２のトランジスタ７６０のドレイン電極が電気的に接続されている（なお、第３のトランジスタ７７０のソース電極と第２のトランジスタ７６０のドレイン電極は図中では接続されていないが、当該断面に記載されない部分で電気的に接続されている。）。

また、第３のトランジスタ７７０および第４のトランジスタ７８０上には、複数の層間膜（例えば、第５の層間膜７２１、第６の層間膜７２３）や複数の導電膜（例えば、第５の導電膜７２２、第６の導電膜７２４）を形成してもよい。

第５の層間膜７２１（実施の形態１における第３の絶縁層１１６に相当する。）上に設けられた第５の導電膜７２２は、第３のトランジスタ７７０のゲート電極および第４のトランジスタ７８０のゲート電極と電気的に接続され、第５の層間膜７２１上において配線の引き回しが行われている。また、第１の導電膜７１２、第２の導電膜７１４、第３の導電膜７１６、第４の導電膜７１８および第３のトランジスタ７７０（および第４のトランジスタ７８０。）のソース電極（およびドレイン電極）と同じ膜で形成された導電膜を介して、第１のトランジスタ７５０および第２のトランジスタ７６０のゲート電極と電気的に接続されている（なお、第３のトランジスタ７７０のゲート電極と第２のトランジスタ７６０のゲート電極は図中では接続されていないが、当該断面に記載されない部分で電気的に接続されている。）。また、第５の導電膜７２２は、上層の導電膜と下層の導電膜を繋ぐプラグ（接続電極）としても用いられている。

第６の層間膜７２３上に設けられた第６の導電膜７２４は、第３のトランジスタ７７０のドレイン電極および第４のトランジスタ７８０のドレイン電極と電気的に接続され、第６の層間膜７２３上において配線の引き回しが行われている。

なお、上述の第１の層間膜７１０乃至第６の層間膜７２３としては、実施の形態１にて記載した第３の絶縁層１１６と同様の方法および材料を用いて形成することができる。

また、上述の第１の導電膜７１２乃至第６の導電膜７２４としては、実施の形態１にて記載したソース電極１０８ａやドレイン電極１０８ｂと同様の方法および材料を用いる形成することができる。

各導電膜は図９（Ａ）に示すように、プラグ（接続電極）部において、第１の金属膜９０１が、第２の金属膜９０２および第３の金属膜９０３に包囲された構造であってもよい。

例えば、プラグ（接続電極）部分を低抵抗化したい場合、第１の金属膜９０１として銅や銅合金などの低抵抗金属膜を用いる。そして、第１の金属膜９０１からの銅の拡散を抑制するため、第２の金属膜９０２および第３の金属膜９０３に、銅の拡散防止能力の高い金属膜を用いる。当該金属膜としては、例えば窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜などを用いることができる。

各導電膜のプラグ（接続電極）部を図９（Ａ）のような構造とするためには、まず第５の層間膜７２１に設けられた開口部に第２の金属膜９０２および第１の金属膜９０１を形成し（図９（Ｂ）参照。）、第５の層間膜７２１が露出する状態になるまでＣＭＰ処理などの除去処理を行い（図９（Ｃ）参照。）、その後、第３の金属膜９０３を形成すればよい。

上述のように、ＮＡＮＤ回路に含まれるトランジスタの一部に実施の形態１に記載した構成のトランジスタを用いることにより、当該トランジスタはＯＮ／ＯＦＦ比特性、電界効果移動度などの電気特性に優れているため、ＮＡＮＤ回路を高性能なものとすることができる。また、実施の形態１に記載のトランジスタはオフ電流が極めて低いため、当該トランジスタを一部に用いたＮＡＮＤ回路は、消費電力を低減できる。

なお、本実施の形態では、実施の形態１に記載したトランジスタ１５０をＮＡＮＤ回路に適用した場合の説明を行ったが、ＮＯＲ回路を構成するトランジスタの一部に、実施の形態１に記載したトランジスタ１５０を用いてもよい。

図８は、実施の形態１にて記載した、半導体層として酸化物半導体材料を用いたトランジスタを含むＮＯＲ型回路の一例である。ＮＡＮＤ型回路と同様に、ｐチャネル型トランジスタとして活性層に単結晶シリコンを用いた第５のトランジスタ８５０および第６のトランジスタ８６０が設けられ、当該トランジスタ上にｎチャネル型トランジスタとして、実施の形態１と同様に活性層として酸化物半導体材料を用いた第７のトランジスタ８７０および第８のトランジスタ８８０が設けられた構造である。

ＮＯＲ型回路の断面図についての説明はここでは割愛するが、ＮＡＮＤ型回路と同様に、活性層として単結晶シリコンを用いた第５のトランジスタ８５０および第６のトランジスタ８６０と、活性層として酸化物半導体材料を用いた第７のトランジスタ８７０および第８のトランジスタ８８０の間に複数の層間膜や導電膜を形成して配線を引き回し、また、第７のトランジスタ８７０および第８のトランジスタ８８０の上にも複数の層間膜や導電膜を形成して配線を引き回すことで形成できる。

上述のように、ＮＯＲ型回路に含まれるトランジスタの一部に実施の形態１にて記載した構造のトランジスタを用いることにより、当該トランジスタはＯＮ／ＯＦＦ比特性、電界効果移動度などの電気特性に優れているため、ＮＡＮＤ型回路と同様に、回路の高性能化や低消費電力化を実現できる。

以上が、実施の形態１にて記載したトランジスタを用いたＮＡＮＤ型回路（およびＮＯＲ型回路）についての説明である。

（実施の形態３）
本実施の形態では、実施の形態１にて記載した、トランジスタ１５０を構成要素の一部に使用した、不揮発性の特性を備えるメモリセルの構造についての説明を記載する。

不揮発性の特性を備えるメモリセルとしては、例えば図１０に示す構成を挙げることができる。

図１０（Ａ）は、不揮発性の特性を備えるメモリセルの構造の一例であり、トランジスタ１０００と容量素子１００２が直列に接続されている。構造自体はＤＲＡＭなどで一般的に用いられている回路構成であるが、トランジスタ１０００としてＯＳトランジスタが用いられている。そして、トランジスタ１０００のソースおよびドレインの一方がビット線１００４に、ゲートがワード線１００６と接続されている。また、容量素子１００２を構成する一方の電極はトランジスタ１０００のソースおよびドレインの他方と接続されており、他方の電極は定電位（例えば接地電位など。）に接続されている。

実施の形態１にて記載したように、半導体層に酸化物半導体材料を適用したトランジスタは極めて低いオフ電流を実現できるため、図１０（Ａ）のように容量素子１００２に接続されたトランジスタ１０００（容量素子１００２への信号の入出力を管理するトランジスタ、とも表現できる。）を酸化物半導体材料を半導体層に適用したトランジスタとし、まず、ワード線１００６からの信号によりトランジスタ１０００をオン状態とし、ビット線１００４からの信号を、容量素子１００２を構成する電極の一方に与えた状態で、ワード線１００６からの信号によりトランジスタ１０００をオフ状態とする。これにより、メモリセルに電源の供給が行われない状況でもトランジスタ１０００のソースおよびドレインの他方と容量素子１００２を構成する電極の一方の間の領域（図中のノード１００８に相当。）に、ビット線１００４を通して入力された信号を長期間保持できる（書き込み。）。

その後、ワード線１００６からの信号によりトランジスタ１０００をオン状態とすることで、ノード１００８に保存されたデータを読み出すことができる（読み出し。）。なお、信号読み出しに際し、当該信号が微小な場合は、必要に応じて出力経路にセンスアンプなどの信号増幅器を設けてもよい。

図１０（Ｂ）は、不揮発性の特性を備えるメモリセルの構造の一例であり、第１のトランジスタ１０１０、第２のトランジスタ１０１２および容量素子１０１４を有し、第１のトランジスタ１０１０のソースおよびドレインの一方が第１の配線１０２１（１ｓｔＬｉｎｅ）と、ゲートが第２の配線１０２２（２ｎｄ＿Ｌｉｎｅ）接続され、第２のトランジスタ１０１２のソースおよびドレインの一方が第３の配線１０２３（３ｒｄ＿Ｌｉｎｅ）と、他方が第４の配線１０２４（４ｔｈ＿Ｌｉｎｅ）と接続されている。また、容量素子１０１４を構成する電極の一方が第１のトランジスタ１０１０のソースおよびドレインの他方ならびに第２のトランジスタ１０１２のゲートと接続されており、電極の他方は第５の配線１０２５（５ｔｈ＿Ｌｉｎｅ）に接続されている。

図１０（Ｂ）のように、第１のトランジスタ１０１０は酸化物半導体材料を半導体層に適用したトランジスタであるため、第２の配線１０２２からの信号により第１のトランジスタ１０１０をオン状態とし、第１の配線１０２１からの信号を第２のトランジスタ１０１２のゲートおよび容量素子１０１４を構成する電極の一方に与えた状態で、第２の配線１０２２からの信号により第１のトランジスタ１０１０をオフ状態とする。これにより、メモリセルに電源の供給が行われない状況でも第１のトランジスタ１０１０のソースおよびドレインの他方、第２のトランジスタ１０１２のゲートおよび容量素子１０１４を構成する電極の一方の間の領域（図中のノード１０１８に相当。）に、第１の配線１０２１を通して入力された信号を長期間保持できる（書き込み。）。

データの読み出しについては、まず第３の配線１０２３に所定の電位（定電位）を与えた状態で、第５の配線１０２５に適切な電位（読み出し電位）を与えると、ノード１０１８に保持された電荷量に応じて、第４の配線１０２４は異なる電位をとる。一般に、第２のトランジスタ１０１２をｎチャネル型とすると、第２のトランジスタ１０１２のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖ_ｔｈ＿Ｈは、第２のトランジスタ１０１２のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、第２のトランジスタ１０１２を「オン状態」とするために必要な第５の配線１０２５の電位をいうものとする。したがって、第５の配線１０２５の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、第２のトランジスタ１０１２のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベルの電荷が与えられていた場合には、第５の配線１０２５の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、第２のトランジスタ１０１２は「オン状態」となる。Ｌｏｗレベルの電荷が与えられていた場合には、第５の配線１０２５の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、第２のトランジスタ１０１２は「オフ状態」のままである。このため、第４の配線１０２４の電位を見ることで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、第２のトランジスタ１０１２のゲートの状態にかかわらず第２のトランジスタ１０１２が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線１０２５に与えればよい。または、第２のトランジスタ１０１２のゲートの状態にかかわらず第２のトランジスタ１０１２が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線１０２５に与えればよい。

上述のように、不揮発性の特性を備えるメモリセルの一部に実施の形態１に記載のトランジスタを用いることにより、当該トランジスタはオフ電流が極めて低いため、リフレッシュ動作等の電力消費を伴う処理を行うことなく長期間に渡ってデータを保持可能なメモリセルとすることができる。また、実施の形態１に記載のトランジスタはＯＮ／ＯＦＦ比特性、電界効果移動度などの電気特性に優れているため、メモリセルを高性能なものとすることができる。

また、酸化物半導体材料を半導体層に適用したトランジスタ１０００や第１のトランジスタ１０１０は、シリコンなどの薄膜トランジスタと同様の装置や方法を用いることが可能であり、新たな設備投資や作製方法検討の負担が少ないという長所もある。なお、酸化物半導体材料を半導体層に適用したトランジスタは、実施の形態２にて記載したように、半導体層として酸化物半導体材料以外を用いたトランジスタ（例えば、半導体層として単結晶シリコンを用いたトランジスタなど。）と積層させた構造とすることができる。

（実施の形態４）
本実施の形態では、半導体装置の一例として、実施の形態１に記載したトランジスタ１５０、実施の形態２にて記載したＮＡＮＤ回路およびＮＯＲ型回路、実施の形態３にて記載した不揮発性の特性を備えるメモリセルなどを少なくとも一部に用いたＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）について説明する。

図１１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１１（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（ＢｕｓＩ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭＩ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

ＣＰＵに備えられた各構成要素には論理回路が複数設けられており、当該論理回路にＮＡＮＤ回路やＮＯＲ回路が設けられている場合は、上述実施の形態２に開示したＮＡＮＤ回路やＮＯＲ回路を用いることができる。これにより、各ＮＡＮＤ回路やＮＯＲ回路の電気特性を良好なものとでき、また、消費電力を低減できるため、ＣＰＵの高性能化や低消費電力化に寄与する。

図１１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、上記実施の形態３に開示したメモリセル等を用いることができる。これにより、レジスタ１１９６の備えるメモリセルを、リフレッシュ動作等の電力消費を伴う処理を行うことなく長期間に渡ってデータを保持可能なメモリセルとすることができ、また、書き込み処理や読み出し処理を高速で行うことができるため、ＣＰＵの高性能化や低消費電力化に寄与する。

図１１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

電源停止に関しては、図１１（Ｂ）または図１１（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１１（Ｂ）及び図１１（Ｃ）の回路の説明を行う。

図１１（Ｂ）及び図１１（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、実施の形態１に記載したトランジスタ１５０等を用いることができる。当該トランジスタはＯＮ／ＯＦＦ比特性、電界効果移動度などの電気特性に優れ、また、オフ電流が極めて低く、スイッチング素子を高速かつ正確に動作でき、非動作時の電力消費も抑制できるため、ＣＰＵの高性能化や低消費電力化に寄与する。

図１１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、実施の形態３に記載されているメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図１１（Ｂ）では、スイッチング素子１１４１として、実施の形態１に記載のトランジスタを用いており、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。

なお、図１１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、図１１（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。

また、図１１（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等のＬＳＩにも応用可能である。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態５）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１２に示す。

図１２（Ａ）において、室内機３３００および室外機３３０４を有するエアコンディショナーは、上述実施の形態に記載した半導体装置を備える電子機器の一例である。具体的には、室内機３３００は、筐体３３０１、送風口３３０２、制御装置３３０３等を有している。図１２（Ａ）において、制御装置３３０３が、室内機３３００に設けられている場合を例示しているが、制御装置３３０３は室外機３３０４に設けられていてもよい。或いは、室内機３３００と室外機３３０４の両方に、制御装置３３０３が設けられていてもよい。

制御装置３３０３を、実施の形態１にて記載したトランジスタ、実施の形態２にて記載したＮＡＮＤ型回路やＮＯＲ型回路を含む論理回路、実施の形態３にて記載した不揮発性の特性を備えるメモリセル、実施の形態４にて記載したＣＰＵの少なくともいずれかを備えた構造とすることにより、エアコンディショナーを高性能かつ低消費電力なものとすることができる。

図１２（Ａ）において、電気冷凍冷蔵庫３３１０は、上述実施の形態に記載した半導体装置を備える電子機器の一例である。具体的には、電気冷凍冷蔵庫３３１０は、筐体３３１１、冷蔵室用扉３３１２、冷凍室用扉３３１３、野菜室用扉３３１４、筐体３３１１内部に設けられた制御装置３３１５等を有している。

制御装置３３１５を、実施の形態１にて記載したトランジスタ、実施の形態２にて記載したＮＡＮＤ型回路やＮＯＲ型回路を含む論理回路、実施の形態３にて記載した不揮発性の特性を備えるメモリセル、実施の形態４にて記載したＣＰＵの少なくともいずれかを備えた構造とすることにより、電気冷凍冷蔵庫３３１０を高性能かつ低消費電力なものとすることができる。

図１２（Ａ）において、映像表示装置３３２０は、上述実施の形態に記載した半導体装置を備える電子機器の一例である。具体的には、映像表示装置３３２０は、筐体３３２１、表示部３３２２、筐体３３２１内部に設けられた制御装置３３２３等を有している。

制御装置３３２３を、実施の形態１にて記載したトランジスタ、実施の形態２にて記載したＮＡＮＤ型回路やＮＯＲ型回路を含む論理回路、実施の形態３にて記載した不揮発性の特性を備えるメモリセル、実施の形態４にて記載したＣＰＵの少なくともいずれかを備えた構造とすることにより、映像表示装置３３２０を高性能かつ低消費電力なものとすることができる。

図１２（Ｂ）において、電子機器の一例である電気自動車の例を示す。電気自動車３３３０には、二次電池３３３１が搭載されている。二次電池３３３１の電力は、制御装置３３３２により出力が調整されて、駆動装置３３３３に供給される。制御装置３３３２はＲＯＭ（図示しない）、ＲＡＭ（図示しない）、ＣＰＵ（図示しない）等を有している。

制御装置３３３２に備えられたＲＯＭ、ＲＡＭ、ＣＰＵなどの各種電子部品について、実施の形態１にて記載したトランジスタ、実施の形態２にて記載したＮＡＮＤ型回路やＮＯＲ型回路を含む論理回路、実施の形態３にて記載した不揮発性の特性を備えるメモリセル、実施の形態４にて記載したＣＰＵの少なくともいずれかを備えた構造とすることにより、電気自動車３３３０の備える制御装置を高性能かつ低消費電力なものとすることができ、電気自動車３３３０の高性能化に寄与できる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

１００基板
１０２第１の絶縁層
１０４ａ第１の酸化物半導体膜
１０４ｂ第２の酸化物半導体膜
１０４ｃ第３の酸化物半導体膜
１０５領域
１０８ａソース電極
１０８ｂドレイン電極
１１０ゲート絶縁層
１１２ゲート電極
１１４第２の絶縁層
１１６第３の絶縁層
１５０トランジスタ
２００領域
６００領域
７００単結晶シリコン基板
７０１チャネル形成領域
７０２分離層
７０４低抵抗領域
７０６ゲート絶縁膜
７０８ゲート電極
７０９側壁絶縁膜
７１０第１の層間膜
７１２第１の導電膜
７１３第２の層間膜
７１４第２の導電膜
７１５第３の層間膜
７１６第３の導電膜
７１７第４の層間膜
７１８第４の導電膜
７１９絶縁膜
７２０ａバックゲート電極
７２０ｂバックゲート電極
７２１第５の層間膜
７２２第５の導電膜
７２３第６の層間膜
７２４第６の導電膜
７５０第１のトランジスタ
７６０第２のトランジスタ
７７０第３のトランジスタ
７８０第４のトランジスタ
８５０第５のトランジスタ
８６０第６のトランジスタ
８７０第７のトランジスタ
８８０第８のトランジスタ
９０１第１の金属膜
９０２第２の金属膜
９０３第３の金属膜
１０００トランジスタ
１００２容量素子
１００４ビット線
１００６ワード線
１００８ノード
１０１０第１のトランジスタ
１０１２第２のトランジスタ
１０１４容量素子
１０１８ノード
１０２１第１の配線
１０２２第２の配線
１０２３第３の配線
１０２４第４の配線
１０２５第５の配線
１１４１スイッチング素子
１１４２メモリセル
１１４３メモリセル群
１１８９ＲＯＭインターフェース
１１９０基板
１１９１ＡＬＵ
１１９２ＡＬＵコントローラ
１１９３インストラクションデコーダ
１１９４インタラプトコントローラ
１１９５タイミングコントローラ
１１９６レジスタ
１１９７レジスタコントローラ
１１９８バスインターフェース
１１９９ＲＯＭ
３３００室内機
３３０１筐体
３３０２送風口
３３０３制御装置
３３０４室外機
３３１０電気冷凍冷蔵庫
３３１１筐体
３３１２冷蔵室用扉
３３１３冷凍室用扉
３３１４野菜室用扉
３３１５制御装置
３３２０映像表示装置
３３２１筐体
３３２２表示部
３３２３制御装置
３３３０電気自動車
３３３１二次電池
３３３２制御装置
３３３３駆動装置

Claims

絶縁表面上の酸化物半導体層と、
前記酸化物半導体層上のソース電極およびドレイン電極と、
前記酸化物半導体層、前記ソース電極および前記ドレイン電極上のゲート絶縁層と、
前記ゲート絶縁層を挟んで前記酸化物半導体層と重なるゲート電極と、を有し、
前記酸化物半導体層は、第１の酸化物半導体膜と、前記第１の酸化物半導体膜上に位置し、前記ゲート絶縁層と接する領域を有する第２の酸化物半導体膜とを有し、
前記第１の酸化物半導体膜は、前記第２の酸化物半導体膜と重なる第１の領域と、前記第２の酸化物半導体膜と重ならず、且つ前記ソース電極と重なる第２の領域と、前記第２の酸化物半導体膜と重ならず、且つ前記ドレイン電極と重なる第３の領域とを有し、
前記第２の領域は、段差部を有し、
前記第３の領域は、段差部を有し、
前記第２の酸化物半導体膜の電子親和力は、前記第１の酸化物半導体膜の電子親和力より０．１ｅＶ以上小さく、
前記第１の酸化物半導体膜と前記第２の酸化物半導体膜は、同一の金属元素を主成分として含み、
前記第１の酸化物半導体膜のチャネル長方向の長さは、前記ゲート電極のチャネル長方向の長さよりも大きく、
前記第２の酸化物半導体膜のチャネル長方向の長さは、前記ゲート電極のチャネル長方向の長さよりも小さいことを特徴とする半導体装置。
請求項１において、
前記酸化物半導体層は、前記絶縁表面と前記第１の酸化物半導体膜との間に位置する第３の酸化物半導体膜を有し、
前記第３の酸化物半導体膜の電子親和力は、前記第１の酸化物半導体膜の電子親和力より０．１ｅＶ以上小さいことを特徴とする半導体装置。