JP6158674B2 - プログラマブルロジックデバイスの駆動方法 - Google Patents

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Description

本発明は、半導体装置に関する。特に、プログラマブルロジックデバイスの駆動方法に関する。
プログラマブルロジックデバイスは、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）とも呼ばれ、製造時に全ての回路が固定される通常の集積回路に対し、出荷後にユーザが現場で所望の回路構成を設定して機能させることができるデバイスである。このようにユーザがプログラム可能なデバイスとして、小規模なＰＡＬ（Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ Ｌｏｇｉｃ）やＧＡＬ（Ｇｅｎｅｒｉｃ Ａｒｒａｙ Ｌｏｇｉｃ）、規模の大きなＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）が挙げられるが、本明細書においてはこれらを含めてＰＬＤという。
従来のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）やゲートアレイなどに比べ、ＰＬＤは開発期間の短縮や設計仕様の変更に対する柔軟性などの利点を有している。また近年では微細加工の技術の進展と相まって、電子機器等への採用が急速に進んでいる。
ＰＬＤは、例えば、複数のロジックエレメント（Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ：以下、ＬＥという。）と、ＬＥ間の配線と、で構成される。各ＬＥの機能や、ＬＥ間の接続経路を変更することで、ＰＬＤの機能を変更することができる。
ＬＥの機能は、例えば、ルックアップテーブル（以下、ＬＵＴ）及びマルチプレクサ（以下、ＭＵＸ）のそれぞれが有するコンフィギュレーションメモリに、ＬＥの機能を定義するためのデータ（コンフィギュレーションデータ）を設定することで特定することができる。またＬＥ間の接続経路は、配線間に設けられるスイッチのオン又はオフの状態を記憶するコンフィギュレーションメモリに、スイッチの状態を特定するためのコンフィギュレーションデータを設定することで特定することができる。
また、動的再構成（ダイナミックリコンフィギュレーション）が可能なＰＬＤが注目されている。動的再構成が可能なＰＬＤの中でも、マルチコンテキスト方式が注目されている。マルチコンテキスト方式は、ＬＥ又はスイッチの状態を記憶するコンフィギュレーションメモリに、コンフィギュレーションデータを一時的に格納することで、動的再構成を実現する手法である。
動的再構成が可能なＰＬＤとして、特許文献１では、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に複数の回路構成に対応した各々のコンフィギュレーションデータを各々異なるアドレスに格納しておき、コンフィギュレーションメモリをＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とする構成について開示している。
ＤＲＡＭやＳＲＡＭを用いた記憶素子は、微細加工の技術の進展に伴う電源線間のリーク電流の増大によって、消費電力の増大が引き起こされるといった問題が生じる。
この消費電力の増大の問題に対し、電源電圧の供給の必要ないわずかな期間を見つけてその期間に電源電圧の供給を遮断するパワーゲーティング技術等の低消費電力化技術を駆使して解決しようとする試みがなされている。例えば特許文献２では、コンフィギュレーションメモリにフリップフロップと不揮発性メモリを用いて、電源電圧の供給を遮断してもコンフィギュレーションデータの保持が可能な構成について開示している。
特開平１０−２８５０１４号公報 特開２０１０−１６６２５５号公報
特許文献２のような不揮発性メモリを用いたＰＬＤでは、電源電圧の供給の間欠的な動作について、複数の状態をとる必要がある。例えば、コンフィギュレーションを伴う電源電圧の供給の開始を行う状態、及びコンフィギュレーションを伴わない電源電圧の供給の開始を行う状態、を挙げることができる。
またコンフィギュレーションを伴う電源電圧の供給の開始を行う状態は、さらに細分化した複数の状態を挙げることができる。例えば、初期状態からのコンフィギュレーションを伴う電源電圧の供給の開始を行う状態、及びリコンフィギュレーションを伴う電源電圧の供給の開始を行う状態、に場合分けすることができる。
なおコンフィギュレーションデータをコンフィギュレーションメモリに設定することをコンフィギュレーションという。またコンフィギュレーションデータを更新するために、別のコンフィギュレーションデータをコンフィギュレーションメモリに再設定することをリコンフィギュレーションという。
具体的に、コンフィギュレーションを伴わない電源電圧の供給の開始を行う状態とは、過去にコンフィギュレーションデータがコンフィギュレーションメモリに格納済の状態で、ＰＬＤに電源電圧の供給の開始を行う状態のことをいう。また、初期状態からのコンフィギュレーションを伴う電源電圧の供給の開始を行う状態とは、出荷直後などにおいて、コンフィギュレーションデータがコンフィギュレーションメモリに未格納又はコンフィギュレーションデータが不定の状態で、ＰＬＤに電源電圧の供給の開始を行う状態のことをいう。また、リコンフィギュレーションを伴う電源電圧の供給の開始を行う状態とは、コンフィギュレーションデータを更新するために、コンフィギュレーションデータをコンフィギュレーションメモリに再設定を行う状態で、ＰＬＤに電源電圧の供給の開始を行う状態のことをいう。
不揮発性メモリを用いたＰＬＤの特徴を有効に活用するには、上述したような、電源電圧の供給時の状態による場合分け、コンフィギュレーションデータの設定の状態による場合分け等、複数の状態に応じた制御を行う必要がある。
そこで本発明の一態様は、不揮発性メモリを用いることで電源電圧の供給の間欠的な動作を行う場合に、複数の状態に応じたコンフィギュレーション又はリコンフィギュレーションを行うためのプログラマブルロジックデバイスの駆動方法を提案することを課題の一とする。
本発明の一態様は、電源電圧の供給を停止又は開始することができる、コンフィギュレーションメモリが設けられたロジックエレメントを有するプログラマブルロジックデバイスにおいて、コンフィギュレーションを伴う電源電圧の供給の開始時の動作は、コンフィギュレーションデータをコンフィギュレーションメモリに設定する動作が起こらない第１の状態と、コンフィギュレーションメモリを初期化する第２の状態と、コンフィギュレーションデータをコンフィギュレーションメモリに設定可能な第３の状態と、に順に遷移させて行い、コンフィギュレーションを伴わない電源電圧の供給の開始時の動作は、コンフィギュレーションデータをコンフィギュレーションメモリに設定する動作が起こらない第４の状態と、第３の状態と、に順に遷移させて行い、第１の状態乃至第４の状態は、第１の状態信号及び第２の状態信号の制御により、いずれか一の状態に切り替えられるプログラマブルロジックデバイスの駆動方法である。
本発明の一態様において、第１の状態乃至第４の状態の遷移は、第１の状態信号及び第２の状態信号のいずれか一方の信号の変化により行われるプログラマブルロジックデバイスの駆動方法が好ましい。
本発明の一態様において、第１の状態では、第１の状態信号を第１レベルの信号、第２の状態信号を第２レベルの信号とし、第２の状態では、第１の状態信号を第２レベルの信号、第２の状態信号を第２レベルの信号とし、第３の状態では、第１の状態信号を第２レベルの信号、第２の状態信号を第１レベルの信号とし、第４の状態では、第１の状態信号を第１レベルの信号、第２の状態信号を第１レベルの信号とするプログラマブルロジックデバイスの駆動方法が好ましい。
本発明の一態様において、コンフィギュレーションを伴う電源電圧の供給の開始時の動作は、コンフィギュレーションデータが記憶された記憶回路への電源電圧の供給を行った後に行うプログラマブルロジックデバイスの駆動方法が好ましい。
本発明の一態様において、コンフィギュレーションを伴わない電源電圧の供給の開始時の動作は、コンフィギュレーションデータが記憶された記憶回路への電源電圧の供給を、プログラマブルロジックデバイスへの電源電圧の供給を停止する期間において、継続して行うプログラマブルロジックデバイスの駆動方法が好ましい。
本発明の一態様により、不揮発性メモリを用いることで電源電圧の供給の間欠的な動作を行う場合に、複数の状態に応じたコンフィギュレーション又はリコンフィギュレーションを行うプログラマブルロジックデバイスの駆動方法を提供することができる。
また本発明の一態様では、第１の状態信号及び第２の状態信号による制御を行う際に、第１の状態信号又は第２の状態信号のいずれかの値を変化させて別の状態に移行する構成とすることで、信頼性の高いプログラマブルロジックデバイスの駆動方法を提供することができる。
ＰＬＤのブロック図。 ＰＬＤの駆動方法を説明する図。 ＰＬＤの駆動方法を説明する図。 ＰＬＤの駆動方法を説明する図。 ロジックアレイの構成を説明する図。 スイッチ部及びスイッチ群の一例を示す図。 ＬＥの構成を説明する図。 コンフィギュレーションメモリの構成を説明する図。 コンフィギュレーションメモリの一例を示す図。 電子機器の一例を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また本明細書等において、トランジスタとは、ゲート（ゲート端子又はゲート電極）と、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路や領域においては同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面におけるブロック図の各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域においては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
（実施の形態１）
本実施の形態について、図面を参照しながら説明する。なお本実施の形態での説明は、以下の順序で行う。
１．ＰＬＤのブロック図について
２．ＰＬＤの駆動方法について
３．ＰＬＤの駆動方法の変形例について
４．ＰＬＤの構成要素の詳細
４−１．ロジックアレイの構成について
４−２．スイッチ部の構成について
４−３．ＬＥの構成について
４−４．コンフィギュレーションメモリの構成について
４−５．酸化物半導体を用いたトランジスタの特徴について
５．本明細書で開示されるＰＬＤの駆動方法による作用及び効果について
〈１．ＰＬＤのブロック図について〉
まず始めに、ＰＬＤのブロック図について説明する。
図１に示すブロック図は、本発明の一態様によるＰＬＤの駆動方法で動作するＰＬＤを含む図である。図１は、ＰＬＤ１００の他、記憶回路１１０及び電源制御回路１２０を示している。
ＰＬＤ１００は、ＰＬＤ制御回路１０１、データ線駆動回路１０２、ワード線駆動回路１０３及びロジックアレイ１０４を有する。
ロジックアレイ１０４は、ＬＥ１０５及びスイッチ部１０６を有する。ＬＥ１０５及びスイッチ部１０６は、それぞれコンフィギュレーションメモリ１０７を有する。
ＰＬＤ制御回路１０１は、外部より与えられる信号をもとに、データ線駆動回路１０２及びワード線駆動回路１０３を制御する信号を生成する回路である。例えば、データ線駆動回路１０２及びワード線駆動回路１０３をシフトレジスタで構成する場合、クロック信号及びスタートパルス等の信号を生成する回路である。
データ線駆動回路１０２及びワード線駆動回路１０３は、コンフィギュレーションメモリ１０７へのコンフィギュレーションデータの書き込みを制御する回路である。
データ線駆動回路１０２は、複数のデータ線に接続される。データ線駆動回路１０２は、一例として、シフトレジスタを有する構成である。データ線は、コンフィギュレーションデータを各コンフィギュレーションメモリ１０７に与えるための配線である。
ワード線駆動回路１０３は、複数のワード線に接続される。ワード線駆動回路１０３は、一例として、シフトレジスタを有する構成である。ワード線は、データ線に与えられたコンフィギュレーションデータを各コンフィギュレーションメモリ１０７内に取り込む信号を与えるための配線である。
なおコンフィギュレーションメモリ１０７は、ロジックアレイ１０４内で、論理的に行列状に配置される。この場合、ワード線駆動回路１０３により、コンフィギュレーションデータを書き込む行を選択し、データ線駆動回路１０２により、コンフィギュレーションデータを書き込む列を選択する。そして、選択したコンフィギュレーションメモリ１０７に、コンフィギュレーションデータを書き込むことができる。
コンフィギュレーションメモリ１０７は、不揮発性メモリを有する。そのため、ＰＬＤ１００に電源電圧の供給を停止又は開始する動作をしても、一度設定されたコンフィギュレーションデータを記憶し続けることができる。そのため、コンフィギュレーションメモリ１０７を有するＬＥ１０５及びスイッチ部１０６は、一度設定された機能を保持し続けることができる。
行列状とは、コンフィギュレーションメモリ１０７が行方向及び列方向で縦横に配列していることをいう。なおコンフィギュレーションメモリ１０７が有する不揮発性メモリは、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フローティングゲート型ＥＥＰＲＯＭ、強誘電体メモリ（ＦｅＲＡＭ）、磁気メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化メモリ（ＲｅＲＡＭ）等を挙げることができる。
ロジックアレイ１０４は、複数のＬＥ１０５、及びＬＥ１０５間の接続経路を切り替えるためのスイッチ部１０６、を有する。ＬＥ１０５及びスイッチ部１０６は、それぞれコンフィギュレーションメモリ１０７を有する。ＰＬＤ１００は、コンフィギュレーションメモリ１０７に書き込まれたコンフィギュレーションデータに応じて、各ＬＥの機能や、ＬＥ間の接続経路を変更することで、機能を変更することができる。
ＬＥ１０５は、例えば、ＬＵＴ及びＭＵＸを有している。ＬＵＴのデータは、コンフィギュレーションメモリに格納されたコンフィギュレーションデータを設定することで特定することができる。また、ＭＵＸの入力信号の選択情報は、コンフィギュレーションメモリに格納されたコンフィギュレーションデータを設定することで特定することができる。
スイッチ部１０６は、ロジックアレイ１０４内に配設された配線の接続状態を切り替えることで、ＬＥ間の接続経路を変更することができる。配線の接続状態は、コンフィギュレーションメモリに格納されたコンフィギュレーションデータを設定することで特定することができる。
ロジックアレイ１０４は、ＬＥ１０５及びスイッチ部１０６の他に、入出力端子ＩＯを設けることができる。入出力端子ＩＯは、設定によって、入力ピン又は出力ピンの区別がなされる端子である。入力ピンであれば、入力信号の同期又は非同期などの機能が設定される。出力ピンであれば、ハイインピーダンスの可否、オープンドレインの可否、出力信号の同期又は非同期などの機能が設定される。入出力端子ＩＯにおける、入力ピン又は出力ピンでの各機能は、コンフィギュレーションメモリに格納されたコンフィギュレーションデータによって決まる。
またＰＬＤ１００は、電源制御回路１２０から延設された、複数の配線でなる電源線Ｐｏｗｅｒ＿ＰＬＤを介して、高電源電位ＶＤＤ＿ＰＬＤ及び低電源電位ＶＳＳ＿ＰＬＤが与えられ、電源電圧が供給される。なおＰＬＤ１００における電源電圧の供給の停止とは、例えば、高電源電位ＶＤＤ＿ＰＬＤが与えられる配線の電位を低電源電位ＶＳＳ＿ＰＬＤに切り替えることをいう。又はＰＬＤ１００における電源電圧の供給の停止とは、高電源電位ＶＤＤ＿ＰＬＤ及び低電源電位ＶＳＳ＿ＰＬＤが与えられる配線とＰＬＤ１００との間にスイッチを設け、該スイッチをオフすることでもよい。なお低電源電位ＶＳＳ＿ＰＬＤは、グラウンド電位ＧＮＤであってもよい。
記憶回路１１０は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を有する。ＲＯＭは、コンフィギュレーションデータを格納する。コンフィギュレーションデータは、信号線ＣＯＮＦ＿ＤＡＴＡを介して、ＰＬＤ制御回路１０１に出力される。コンフィギュレーションデータの出力は、ＰＬＤ制御回路１０１による制御や、ＰＬＤ１００における電源電圧の供給の切り替えに対応して行われる。また記憶回路１１０は、第１のコンフィギュレーション制御信号を、信号線ＣＯＮＦ＿ＣＴＬ１を介してＰＬＤ制御回路１０１に入力する。また記憶回路１１０は、第２のコンフィギュレーション制御信号が、信号線ＣＯＮＦ＿ＣＴＬ２を介して、ＰＬＤ制御回路１０１より入力される。
なお記憶回路１１０は、書き換え可能な不揮発性メモリでもよい。書き換え可能な不揮発性メモリとしては、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フローティングゲート型ＥＥＰＲＯＭ、強誘電体メモリ、磁気メモリ、相変化メモリ、抵抗変化メモリ等を挙げることができる。
また、第１のコンフィギュレーション制御信号は、コンフィギュレーションデータの送信が可能であることを、記憶回路１１０からＰＬＤ制御回路１０１に通知するための信号である。また第２のコンフィギュレーション制御信号は、コンフィギュレーションデータの送信要求をＰＬＤ制御回路１０１から記憶回路１１０に通知するための信号である。記憶回路１１０からＰＬＤ制御回路１０１に出力される第１のコンフィギュレーション制御信号は、記憶回路１１０への電源電圧の供給の開始に従って、ＬレベルからＨレベルに切り替わる構成とすることが好ましい。
なお記憶回路１１０は、第２のコンフィギュレーション制御信号が信号線ＣＯＮＦ＿ＣＴＬ２を介して入力された際に、コンフィギュレーションデータをＰＬＤ制御回路１０１に出力する構成とすることが好ましい。また、記憶回路１１０は、コンフィギュレーションデータをＰＬＤ制御回路１０１に出力する際に、当該コンフィギュレーションデータと同期させたクロック信号を同時に出力する構成が有効である。このような構成とすることで、少ない信号線の数でＰＬＤ１００及び記憶回路１１０を構成することが可能となる。
また、ＰＬＤ制御回路１０１は、第１のコンフィギュレーション制御信号を受信後直ちに第２のコンフィギュレーション制御信号を出力する構成が有効である。特に、電源制御回路１２０がコンフィギュレーションデータの変更のタイミングを制御する機能を有する構成とすることで、ＰＬＤ１００が動作中にコンフィギュレーションデータの変更が可能な構成を容易に実現することができ、ＰＬＤ１００の機能変更に柔軟性をもたせることができる。
また記憶回路１１０は、電源制御回路１２０から延設された、複数の配線でなる電源線Ｐｏｗｅｒ＿ＲＯＭを介して、高電源電位ＶＤＤ＿ＲＯＭ及び低電源電位ＶＳＳ＿ＲＯＭが与えられ、電源電圧が供給される。なお記憶回路１１０における電源電圧の供給の停止とは、例えば、高電源電位ＶＤＤ＿ＲＯＭが与えられる配線の電位を低電源電位ＶＳＳ＿ＲＯＭに切り替えることをいう。又は記憶回路１１０における電源電圧の供給の停止とは、高電源電位ＶＤＤ＿ＲＯＭ及び低電源電位ＶＳＳ＿ＲＯＭが与えられる配線と記憶回路１１０との間にスイッチを設け、該スイッチをオフすることでもよい。なお低電源電位ＶＳＳ＿ＲＯＭは、グラウンド電位ＧＮＤであってもよい。
電源制御回路１２０は、ＰＬＤ１００及び記憶回路１１０の電源電圧の供給の停止及び再開を切り替えるための回路である。また電源制御回路１２０は、信号線ＭＯＤＥ＿ＳＥＬを介して、第１の状態信号ＭＯＤＥ１及び第２の状態信号ＭＯＤＥ２を、ＰＬＤ制御回路１０１に出力する。また電源制御回路１２０は、第１のコンフィギュレーション制御信号を、信号線ＣＯＮＦ＿ＣＴＬ１を介して、ＰＬＤ制御回路１０１に入力する。
第１の状態信号ＭＯＤＥ１及び第２の状態信号ＭＯＤＥ２は、それぞれＨレベル（第１レベルともいう）又はＬレベル（第２レベルともいう）の２値で制御される。第１の状態信号ＭＯＤＥ１及び第２の状態信号ＭＯＤＥ２の取りうる２値の状態より、ＰＬＤ１００は複数の状態に切り替えられる。
記憶回路１１０からＰＬＤ制御回路１０１に第１のコンフィギュレーション制御信号が送信されない場合、記憶回路１１０の代わりに電源制御回路１２０からＰＬＤ制御回路１０１へ第１のコンフィギュレーション制御信号が送信される。例えば、記憶回路１１０への電源電圧の供給の開始に従って第１のコンフィギュレーション制御信号がＬレベルからＨレベルに切り替わる構成の場合、記憶回路１１０の電源電圧の供給が継続されたままでは、第１のコンフィギュレーション制御信号が送信されないことになる。そのため、電源制御回路１２０が記憶回路１１０の代わりにＰＬＤ制御回路１０１へ第１のコンフィギュレーション制御信号を送信する構成とすることが好ましい。
また、ＰＬＤ制御回路１０１は、第１のコンフィギュレーション制御信号を受信後直ちに第２のコンフィギュレーション制御信号を出力する構成が有効である。特に、電源制御回路１２０がコンフィギュレーションデータの変更のタイミングを制御する機能を有する構成とすることで、ＰＬＤ１００が動作中にコンフィギュレーションデータの変更が可能な構成を容易に実現することができ、ＰＬＤ１００の機能変更に柔軟性をもたせることができる。
なお、以下の説明においては、第１の状態信号ＭＯＤＥ１及び第２の状態信号ＭＯＤＥ２の２値の値に応じて、第１の状態乃至第４の状態を取りうるものとして説明する。具体的に第１の状態乃至第４の状態を特定する第１の状態信号ＭＯＤＥ１及び第２の状態信号ＭＯＤＥ２の２値の値は、次の通りである。
第１の状態には、第１の状態信号ＭＯＤＥ１をＨレベル、第２の状態信号ＭＯＤＥ２をＬレベルとすることで切り替えられる。第１の状態は、コンフィギュレーションデータをコンフィギュレーションメモリに設定する動作が起こらない状態をいう。
第２の状態には、第１の状態信号ＭＯＤＥ１をＬレベル、第２の状態信号ＭＯＤＥ２をＬレベルとすることで切り替えられる。第２の状態は、出荷直後などのような、コンフィギュレーションデータがコンフィギュレーションメモリに未格納又はコンフィギュレーションデータが不定の状態から、同じ値のコンフィギュレーションデータを全てのコンフィギュレーションメモリに設定する動作を行う状態をいう。
なお、第２の状態のように、同じ値のコンフィギュレーションデータを全てのコンフィギュレーションメモリに設定することを、コンフィギュレーションメモリを初期化する、という。
第３の状態には、第１の状態信号ＭＯＤＥ１をＬレベル、第２の状態信号ＭＯＤＥ２をＨレベルとすることで切り替えられる。第３の状態は、コンフィギュレーションデータをコンフィギュレーションメモリに設定可能な状態、又はコンフィギュレーションデータを更新するために、別のコンフィギュレーションデータをコンフィギュレーションメモリに再設定可能な状態をいう。
第４の状態には、第１の状態信号ＭＯＤＥ１をＨレベル、第２の状態信号ＭＯＤＥ２をＨレベルとすることで切り替えられる。第４の状態は、第１の状態と同様に、コンフィギュレーションデータをコンフィギュレーションメモリに設定する動作が起こらない状態をいう。
〈２．ＰＬＤの駆動方法について〉
次いで、電源制御回路１２０から出力される第１の状態信号ＭＯＤＥ１、第２の状態信号ＭＯＤＥ２による、ＰＬＤ１００の電源電圧の供給を開始する動作についてタイミングチャート図を参照して詳述する。
なお図２に示すタイミングチャート図では、説明のため、電源線Ｐｏｗｅｒ＿ＰＬＤの電位をＬレベルからＨレベルに切り替えることで、ＰＬＤ１００への電源電圧の供給を開始することを表すものとする。
始めに、第１の状態信号ＭＯＤＥ１及び第２の状態信号ＭＯＤＥ２を切り替えることによる、複数の状態について場合分けを行い、それぞれについて説明する。
図２（Ａ）は、コンフィギュレーションを伴う電源電圧の供給の開始を行う状態で、特に初期状態からのコンフィギュレーションを伴う電源電圧の供給の開始を行う状態について示す図である。また図２（Ｂ）は、電源電圧の供給が継続され、且つリコンフィギュレーションを行う状態について示す図である。また図２（Ｃ）は、コンフィギュレーションを伴わない電源電圧の供給の開始を行う状態について示す図である。
図２（Ａ）で示す初期状態からのコンフィギュレーションを伴う電源電圧の供給の開始を行うタイミングチャート図では、コンフィギュレーションデータをコンフィギュレーションメモリ１０７に設定する動作が起こらない第１の状態と、コンフィギュレーションメモリ１０７を初期化する第２の状態と、コンフィギュレーションデータをコンフィギュレーションメモリ１０７に設定可能な第３の状態と、に順に遷移させて行う、動作について示している。
図２（Ａ）では、時刻Ｔ０１において、電源電圧の供給を開始する。この時、コンフィギュレーションデータをコンフィギュレーションメモリ１０７に設定する動作が起こらない第１の状態とするため、電源制御回路１２０は、ＰＬＤ制御回路１０１に、第１の状態信号ＭＯＤＥ１をＨレベル、第２の状態信号ＭＯＤＥ２をＬレベルとした信号を入力する。ＰＬＤ制御回路１０１は、該信号に応じてデータ線駆動回路１０２及びワード線駆動回路１０３を制御する。
具体的に第１の状態では、ワード線駆動回路１０３に接続されたワード線の信号によって、コンフィギュレーションメモリ１０７を選択せず、且つデータ線駆動回路１０２に接続されたデータ線の信号によってコンフィギュレーションデータが出力されない状態となる。
なお、電源電圧の供給を安定した状態とするために、時刻Ｔ０１の前の時刻において、第１の状態信号ＭＯＤＥ１をＨレベル、第２の状態信号ＭＯＤＥ２をＬレベルとする構成が好ましい。当該構成とすることで、時刻Ｔ０１での、第１の状態信号ＭＯＤＥ１及び第２の状態信号ＭＯＤＥ２の変化、並びに電源電圧の供給に伴う、変化時間のずれによる誤動作を防ぐことができる。
また、第１の状態である間に、ＰＬＤ１００の他の回路部、例えば、ＰＬＤ制御回路１０１の初期化を行う構成が好ましい。当該構成とすることで、時刻Ｔ０１での、不要な入出力信号によるＰＬＤ１００の誤動作をより確実に防ぐことができる。
また、第１の状態である間に、データ線駆動回路１０２及びワード線駆動回路１０３を構成するシフトレジスタの初期化を行う構成が好ましい。この場合、第１の状態信号ＭＯＤＥ１を、シフトレジスタを初期化するリセット信号として用いる構成が好ましい。当該構成とすることで、別途リセット信号を生成するための回路、及びリセット信号を与えるための配線等を省略することができる。
なお第１の状態信号ＭＯＤＥ１は、揮発性記憶部及び不揮発性記憶部で構成されるデータ退避型のメモリにおいて、揮発性記憶部から不揮発性記憶部に退避したデータを復帰させるための制御信号に用いる構成が好ましい。当該構成とすることで、別途制御信号を生成するための回路、及び該制御信号を与えるための配線等を省略することができる。
次いで図２（Ａ）では、時刻Ｔ０２において、同じ値のコンフィギュレーションデータを全てのコンフィギュレーションメモリ１０７に設定する動作を行う第２の状態とするため、電源制御回路１２０は、ＰＬＤ制御回路１０１に、第１の状態信号ＭＯＤＥ１をＬレベル、第２の状態信号ＭＯＤＥ２をＬレベルとした信号を入力する。ＰＬＤ制御回路１０１は、該信号に応じてデータ線駆動回路１０２及びワード線駆動回路１０３を制御する。
具体的に第２の状態では、ワード線駆動回路１０３に接続されたワード線の信号によって、コンフィギュレーションメモリ１０７を選択し、且つデータ線駆動回路１０２に接続されたデータ線の信号を初期値であるＬレベルの信号にして、同じ値のコンフィギュレーションデータを全てのコンフィギュレーションメモリ１０７に設定する。つまりコンフィギュレーションメモリ１０７を初期化する。
なお、初期値を設定することで、ＰＬＤ１００における配線の不要な短絡を防ぐことができる。例えば、複数のスイッチ部１０６が導通すると、異なる電位の出力信号同士が短絡してしまう。この短絡を防止するため、全てのスイッチ部１０６を非導通とすることが好ましい。なお別の構成として、上記目的を達成するに必要なコンフィギュレーションメモリのみに初期値であるＬレベルを書き込む構成も有効である。なお、初期値は、Ｈレベル信号であってもよい。
次いで図２（Ａ）では、時刻Ｔ０３において、コンフィギュレーションデータをコンフィギュレーションメモリ１０７に設定可能な第３の状態とするため、電源制御回路１２０は、ＰＬＤ制御回路１０１に、第１の状態信号ＭＯＤＥ１をＬレベル、第２の状態信号ＭＯＤＥ２をＨレベルとした信号を入力する。ＰＬＤ制御回路１０１は、該信号に応じてデータ線駆動回路１０２及びワード線駆動回路１０３を制御する。
具体的に第３の状態では、ワード線駆動回路１０３は、クロック信号及びスタートパルスを供給すれば、ワード線によるコンフィギュレーションメモリ１０７の選択が可能な状態となる。またデータ線駆動回路１０２は、クロック信号及びスタートパルスを供給すれば、データ線を介して、コンフィギュレーションデータをコンフィギュレーションメモリ１０７に設定可能な状態となる。
なお、ＰＬＤ制御回路１０１が、第１のコンフィギュレーション制御信号が与えられる信号線ＣＯＮＦ＿ＣＴＬ１のＬレベルからＨレベルへの切り替わりをトリガ信号として、ワード線駆動回路１０３にクロック信号及びスタートパルスの供給を開始し、またデータ線駆動回路１０２にクロック信号、スタートパルス及びコンフィギュレーションデータの供給を開始する機能を有する構成が好ましい。当該構成とすることで、入力する信号数を増やすことなく、信号の遅延等による誤動作を防ぐことができる。なお図２（Ａ）では、時刻Ｔ０１乃至時刻Ｔ０２間で第１のコンフィギュレーション制御信号がＬレベルからＨレベルに切り替わる構成を示したが、ＰＬＤ制御回路１０１が信号の切り替わりを有効に検出できる期間であれば、別の期間とする構成としてもよい。
図２（Ｂ）で示す電源電圧の供給が継続され、且つリコンフィギュレーションを行う状態のタイミングチャート図で、コンフィギュレーションデータをコンフィギュレーションメモリ１０７に設定可能な第３の状態を、維持しながら行う動作について示している。
図２（Ｂ）の時刻Ｔ１１乃至時刻Ｔ１２の期間において、第３の状態とするため、電源制御回路１２０は、ＰＬＤ制御回路１０１に、第１の状態信号ＭＯＤＥ１をＬレベル、第２の状態信号ＭＯＤＥ２をＨレベルとした信号を入力する。そして第３の状態を維持しながら、時刻Ｔ１１で第１のコンフィギュレーション制御信号をＬレベルの信号に切り替える。時刻Ｔ１２で第１のコンフィギュレーション制御信号をＨレベルに切り替えると、第１のコンフィギュレーション制御信号が与えられる信号線ＣＯＮＦ＿ＣＴＬ１のＬレベルからＨレベルへの変化をトリガ信号として、コンフィギュレーションを開始することができる。具体的に信号線ＣＯＮＦ＿ＣＴＬ１のＬレベルからＨレベルへの切り替わりは、記憶回路１１０への電源電圧の供給を停止状態から開始状態へ切り替える動作、又はＰＬＤ制御回路１０１による動作、に基づいて行われる構成が好ましい。また、コンフィギュレーション対象のコンテキストを適宜指定することで、所望のコンフィギュレーションデータをコンフィギュレーションメモリ１０７に設定することができる。
なお、ＰＬＤ制御回路１０１は、第１のコンフィギュレーション制御信号を有効に検出した後、当該信号をトリガ信号に第２のコンフィギュレーション制御信号を記憶回路１１０に出力する構成が好ましい。また、記憶回路１１０は、第２のコンフィギュレーション制御信号を検出した後、当該信号をトリガ信号にコンフィギュレーションデータをＰＬＤ１００に出力する構成が好ましい。このような構成とすることで、ＰＬＤ１００、記憶回路１１０、電源制御回路１２０を容易に構成することができる。
図２（Ｃ）で示すコンフィギュレーションを伴わない電源電圧の供給の開始を行うタイミングチャート図では、コンフィギュレーションデータをコンフィギュレーションメモリ１０７に設定する動作が起こらない第４の状態と、上記説明した第３の状態と、に順に遷移させて行う状態について示す図である。
図２（Ｃ）では、時刻Ｔ２１において、電源電圧の供給を開始する。この時、コンフィギュレーションデータをコンフィギュレーションメモリ１０７に設定する動作が起こらない第４の状態とするため、電源制御回路１２０は、ＰＬＤ制御回路１０１に、第１の状態信号ＭＯＤＥ１をＨレベル、第２の状態信号ＭＯＤＥ２をＨレベルとした信号を入力する。ＰＬＤ制御回路１０１は、該信号に応じてデータ線駆動回路１０２及びワード線駆動回路１０３を制御する。
具体的に第４の状態では、ワード線駆動回路１０３に接続されたワード線の信号によって、コンフィギュレーションメモリ１０７を選択せず、且つデータ線駆動回路１０２に接続されたデータ線の信号によってコンフィギュレーションデータが出力されない状態となる。
なお、電源電圧の供給を安定した状態とするために、時刻Ｔ２１の前の時刻において、第１の状態信号ＭＯＤＥ１をＨレベル、第２の状態信号ＭＯＤＥ２をＨレベルとする構成が好ましい。当該構成とすることで、時刻Ｔ２１での、信号の遅延等による誤動作を防ぐことができる。
また、データ線駆動回路１０２及びワード線駆動回路１０３が第４の状態である間に、ＰＬＤ１００の他の回路部、例えば、ＰＬＤ制御回路１０１の初期化を行う構成が好ましい。当該構成とすることで、時刻Ｔ２１での、不要な入出力信号によるＰＬＤ１００の誤動作をより確実に防ぐことができる。
また、データ線駆動回路１０２及びワード線駆動回路１０３が第４の状態である間に、データ線駆動回路１０２及びワード線駆動回路１０３を構成するシフトレジスタの初期化を行う構成が好ましい。この場合、第１の状態信号ＭＯＤＥ１を、シフトレジスタを初期化するリセット信号として用いる構成が好ましい。当該構成とすることで、別途リセット信号を生成するための回路、及びリセット信号を与えるための配線等を省略することができる。
また、電源電圧の供給が停止した状態から再開する際には、データ線駆動回路１０２及びワード線駆動回路１０３が第４の状態である間に、コンフィギュレーションメモリ１０７が有する不揮発性メモリの復帰動作も同時に行う構成が望ましい。このときＰＬＤ１００では、信号線ＣＯＮＦ＿ＣＴＬ１がＬレベルからＨレベルに切り替わるが、ＰＬＤ１００に電源電圧が供給されていないため、応答しない。
次いで図２（Ｃ）では、時刻Ｔ２２において、コンフィギュレーションデータをコンフィギュレーションメモリ１０７に設定可能な第３の状態とするため、電源制御回路１２０は、ＰＬＤ制御回路１０１に、第１の状態信号ＭＯＤＥ１をＬレベル、第２の状態信号ＭＯＤＥ２をＨレベルとした信号を入力する。ＰＬＤ制御回路１０１は、該信号に応じてデータ線駆動回路１０２及びワード線駆動回路１０３を制御する。
具体的に第３の状態では、ワード線駆動回路１０３は、クロック信号及びスタートパルスを供給すれば、ワード線によるコンフィギュレーションメモリ１０７の選択が可能な状態となる。またデータ線駆動回路１０２は、クロック信号及びスタートパルスを供給すれば、データ線を介して、コンフィギュレーションデータをコンフィギュレーションメモリ１０７に設定可能な状態となる。
なお、第１の状態乃至第４の状態は、第１の状態信号ＭＯＤＥ１及び第２の状態信号ＭＯＤＥ２のいずれか一方の信号の変化により行う構成としている。当該構成とすることで、第１の状態から第２の状態への遷移は、第１の状態信号ＭＯＤＥ１のみ変化させれば良い。また、第２の状態から第３の状態への遷移は、第２の状態信号ＭＯＤＥ２のみ変化させれば良い。また、第４の状態から第３の状態への遷移は、第１の状態信号ＭＯＤＥ１のみ変化させれば良い。そのため、状態遷移の途中で、第１の状態信号ＭＯＤＥ１及び第２の状態信号ＭＯＤＥ２が共に変化する場合に生じる、第１の状態信号ＭＯＤＥ１と第２の状態信号ＭＯＤＥ２の変化時間のずれによる誤動作を防ぐことができる。
なお上記の考え方を応用し、例えば、第１の状態乃至第４の状態を特定する第１の状態信号ＭＯＤＥ１及び第２の状態信号ＭＯＤＥ２の２値の値は、次のようにすることができる。
第１の状態は、第１の状態信号ＭＯＤＥ１をＬレベル、第２の状態信号ＭＯＤＥ２をＬレベルとして切り替える。また第２の状態は、第１の状態信号ＭＯＤＥ１をＬレベル、第２の状態信号ＭＯＤＥ２をＨレベルとして切り替える。また第３の状態は、第１の状態信号ＭＯＤＥ１をＨレベル、第２の状態信号ＭＯＤＥ２をＨレベルとして切り替える。また第４の状態は、第１の状態信号ＭＯＤＥ１をＨレベル、第２の状態信号ＭＯＤＥ２をＬレベルとして切り替える。
このような構成とすることで、状態遷移の途中で、第１の状態信号ＭＯＤＥ１、第２の状態信号ＭＯＤＥ２の変化時間のずれによる誤動作を低減することができ、ＰＬＤの信頼性を向上することができる。
以上説明したＰＬＤの駆動方法とすることで、電源電圧の供給の開始時におけるコンフィギュレーションメモリの有無に伴う場合分け等、複数の状態を制御することができる。そして電源電圧の供給の間欠的な動作を行う場合に、複数の状態に応じたコンフィギュレーションデータの設定を行うことができる。
また以上説明したＰＬＤの駆動方法とすることで、第１の状態信号及び第２の状態信号による制御を行う際に、第１の状態信号又は第２の状態信号のいずれかの値を変化させて別の状態に移行する構成とすることで、信頼性の向上を図ることができる。
〈３．ＰＬＤの駆動方法の変形例について〉
次いで、上述のＰＬＤの駆動方法における変形例について説明する。
なお図３及び図４に示すタイミングチャート図では、説明のため、電源線Ｐｏｗｅｒ＿ＲＯＭの電位をＬレベルからＨレベルに切り替えることで、記憶回路１１０への電源電圧の供給を開始することを表すものとする。
図３（Ａ）に示すタイミングチャート図は、上述した図２（Ａ）において、電源線Ｐｏｗｅｒ＿ＰＬＤの電位をＬレベルからＨレベルに切り替えると共に、電源線Ｐｏｗｅｒ＿ＲＯＭの電位をＬレベルからＨレベルに切り替える構成について示したものである。
図３（Ａ）に示すように、ＰＬＤ１００の電源電圧の供給の開始に伴い、記憶回路１１０の電源電圧の供給を開始する。そして電源線Ｐｏｗｅｒ＿ＲＯＭの電位をＬレベルからＨレベルへの切り替えに対応して、第１のコンフィギュレーション制御信号が与えられる信号線ＣＯＮＦ＿ＣＴＬ１は、ＬレベルからＨレベルに切り替わる。すると信号線ＣＯＮＦ＿ＣＴＬ１の電位のＬレベルからＨレベルへの切り替わりがトリガ信号となり、ＰＬＤ制御回路１０１はワード線駆動回路１０３にクロック信号及びスタートパルスの供給を開始し、またデータ線駆動回路１０２にクロック信号、スタートパルス及びコンフィギュレーションデータの供給を開始する。なお図３（Ａ）では、時刻Ｔ０１乃至時刻Ｔ０２間で第１のコンフィギュレーション制御信号がＬレベルからＨレベルに切り替わる構成を示したが、ＰＬＤ制御回路１０１が信号の切り替わりを有効に検出できる期間であれば、図３（Ｂ）に示すような時刻Ｔ０２乃至時刻Ｔ０３といった別の期間とする構成としてもよい。
該構成とすることで、時刻Ｔ０１におけるＰＬＤ１００への電源電圧の供給の開始とほぼ同時に、当該記憶回路１１０の電源電圧の供給を併せて開始すると、記憶回路１１０が生成するトリガ信号に伴い、第３の状態に遷移した後、直ちにコンフィギュレーションを開始することができる。
なお、トリガ信号をＰＬＤ制御回路１０１が受信し、ＰＬＤ制御回路１０１が記憶回路１１０に応答信号を返答し、当該応答信号を記憶回路１１０が受信した後にコンフィギュレーションデータの出力を開始する、所謂ハンドシェイク型の送受信シーケンスとすることが有効である。
なお、ＰＬＤ制御回路１０１は、初期化が終了した後、より具体的には、時刻Ｔ０２と時刻Ｔ０３との間でトリガ信号を受信する構成が好ましい。また、記憶回路１１０は、時刻Ｔ０３以降にコンフィギュレーションデータの出力を開始する構成が好ましい。なお、上記条件を満たせば、記憶回路１１０の電源電圧の供給の開始は、時刻Ｔ０１と異なる時刻にすることもできる。また、上記条件を満たすべく、適宜記憶回路１１０を選択することが可能であり、時刻Ｔ０１乃至時刻Ｔ０３の間で、トリガ信号を受信するよう設定することができる。当該構成とすることで、入力する信号数を増やすことなく、信号の遅延等による誤動作を防ぐことができる。
また、図４（Ａ）に示すタイミングチャート図は、上述した図２（Ｃ）において、電源線Ｐｏｗｅｒ＿ＰＬＤの電位をＬレベルからＨレベルに切り替える際に、電源線Ｐｏｗｅｒ＿ＲＯＭの電位をＨレベルに維持し続ける構成について示したものである。
図４（Ａ）に示すタイミングチャート図のようにコンフィギュレーションを伴わない電源電圧の供給の開始時には、記憶回路１１０の電源電圧の供給が開始されることに伴うトリガ信号の生成をなくすことができる。そのため図４（Ａ）に示すタイミングチャート図では、第３の状態に遷移した後、直ちにはコンフィギュレーションを開始しない構成とすることができる。当該構成とすることで、不要な入出力信号によるＰＬＤ１００の誤動作をより確実に防ぐことができる。
また、図４（Ｂ）に示すタイミングチャート図は、上述した図２（Ｃ）において、電源線Ｐｏｗｅｒ＿ＰＬＤの電位をＬレベルからＨレベルに切り替える際に、時刻Ｔ２１の前の時刻において、電源線Ｐｏｗｅｒ＿ＲＯＭの電位をＬレベルからＨレベルに切り替える構成について示したものである。
図４（Ｂ）に示すタイミングチャート図のようにコンフィギュレーションを伴わないＰＬＤ１００への電源電圧の供給の開始時には、記憶回路１１０への電源電圧の供給が開始されることに伴うトリガ信号が生成するものの、ＰＬＤ１００への電源電圧の供給を行う前の状態のため、ＰＬＤ１００は該トリガ信号を検出しない構成とすることができる。そのため図４（Ｂ）に示すタイミングチャート図の構成としても、図４（Ａ）の構成と同様に、第３の状態に遷移した後、直ちにはコンフィギュレーションを開始しない構成とすることができる。当該構成とすることで、不要な入出力信号によるＰＬＤ１００の誤動作をより確実に防ぐことができる。
〈４．ＰＬＤの構成要素の詳細〉
続いて、ＰＬＤが有する構成要素の詳細について説明する。
〔４−１．ロジックアレイの構成について〕
図５は図１で示したロジックアレイ１０４の一部を概念的に示したものである。ロジックアレイ１０４は、アレイ状の複数のＬＥ１０５を有する。ここでアレイ状とは、ロジックエレメントが周期的に配列していることを指し、配列は図５の配列に限られない。
また、ＬＥ１０５を囲むように、複数の配線が形成されている。図５においては、これらの配線は複数の水平な配線群２０１と複数の垂直な配線群２０２とにより構成される。配線群とは、複数の配線からなる配線の束である。水平な配線群２０１と垂直な配線群２０２とが交わる部分にはスイッチ部１０６が設けられている。また、水平な配線群２０１及び垂直な配線群２０２は入出力端子２０３に接続され、ロジックアレイ１０４の外部回路と信号の授受を行う。
複数のＬＥ１０５の入出力端子は、それぞれ周囲に設けられた水平な配線群２０１や垂直な配線群２０２に接続している。例えば、ＬＥ１０５の入出力端子は図５においてそれぞれ上下左右の側で水平な配線群２０１や垂直な配線群２０２と接続している。この入出力端子を用いることで、ＬＥ１０５は他のＬＥ１０５に接続することができる。
〔４−２．スイッチ部の構成について〕
任意のＬＥ１０５と、これと異なるＬＥ１０５との接続経路は、スイッチ部１０６内に設けられた配線間の接続を切り替えるためのスイッチによって決定される。図６（Ａ）に、スイッチ部１０６の拡大図を示す。例えば、水平な配線群２０１がｎ本の配線（配線２０１＿１乃至２０１＿ｎ）、垂直な配線群２０２がｍ本の配線（配線２０２＿１乃至２０２＿ｍ）で構成されている場合、図６（Ａ）に示すように設けられる。具体的に、配線間の接続を切り替えるためのスイッチ群２１１は、交差する配線によって形成される、各列又は各行でのいずれか一つの交点に設ける。
スイッチ群２１１の構成を図６（Ｂ）に示す。スイッチ群２１１は、図６（Ａ）で示した水平な配線群２０１に含まれる１本の配線２０１＿１と、垂直な配線群２０２に含まれる１本の配線２０２＿１との交点に設けられている。スイッチ群２１１は、水平な配線群２０１に含まれる配線２０１＿１と垂直な配線群２０２に含まれる配線２０２＿１の接続構造を制御する機能を有する。
具体的に、スイッチ群２１１は、スイッチ２２１乃至スイッチ２２６を有する。スイッチ２２１は、配線２０１＿１におけるノードＡと、配線２０２＿１におけるノードＢとの接続を制御する機能を有する。スイッチ２２２は、配線２０１＿１におけるノードＣと、配線２０２＿１におけるノードＢの接続を制御する機能を有する。スイッチ２２３は、配線２０２＿１におけるノードＢとノードＤの接続を制御する機能を有する。スイッチ２２４は、配線２０１＿１におけるノードＡとノードＣの接続を制御する機能を有する。スイッチ２２５は、配線２０１＿１におけるノードＡと配線２０２＿１におけるノードＤの接続を制御する機能を有する。スイッチ２２６は、配線２０１＿１におけるノードＣと配線２０２＿１におけるノードＤの接続を制御する機能を有する。
スイッチ２２１乃至スイッチ２２６は、コンフィギュレーションメモリ１０７に接続され、コンフィギュレーションメモリ１０７にはコンフィギュレーションデータが記憶される。該コンフィギュレーションデータに従って、スイッチ２２１乃至スイッチ２２６のオン又はオフが切り替えられる。
〔４−３．ＬＥの構成について〕
図７は図１で示したＬＥ１０５のブロック図である。図７に示すＬＥ１０５は、一例として、ＬＵＴ２３１、レジスタ２３２及びコンフィギュレーションメモリ１０７を有する。
ＬＵＴ２３１は、コンフィギュレーションメモリ１０７に記憶されたコンフィギュレーションデータの内容によって、定められる論理装置が異なる。そして、コンフィギュレーションデータが確定すると、ＬＵＴ２３１は、入力端子２３３に与えられた複数の入力信号の入力値に対する、一の出力値が定まる。そして、ＬＵＴ２３１からは、上記出力値を含む信号が出力される。レジスタ２３２は、ＬＵＴ２３１から出力される信号を保持し、クロック信号ＣＬＫに同期して当該信号に対応した出力信号を、第１出力端子２３４及び第２出力端子２３５から出力する。
なお、ＬＥ１０５がさらにマルチプレクサ回路を有し、当該マルチプレクサ回路によって、ＬＵＴ２３１からの出力信号がレジスタ２３２を経由するか否かを選択できるようにしても良い。
また、コンフィギュレーションデータによって、レジスタ２３２の種類を定義できる構成にしても良い。具体的には、コンフィギュレーションデータによって、レジスタ２３２がＤ型レジスタ、Ｔ型レジスタ、ＪＫ型レジスタ、又はＲＳ型レジスタのいずれかの機能を有するようにしても良い。
〔４−４．コンフィギュレーションメモリの構成について〕
図８は、図１に示したデータ線駆動回路１０２、ワード線駆動回路１０３及びコンフィギュレーションメモリ１０７のブロック図である。
図８に示すブロック図では、行列状に配置した複数のコンフィギュレーションメモリ１０７を示している。ここで行列状とは、コンフィギュレーションメモリ１０７が行方向及び列方向で縦横に配列していることを指し、配列は図８の配列に限られない。
図８において、コンフィギュレーションメモリ１０７は、データ線駆動回路１０２に接続された複数のデータ線２４１＿１乃至２４１＿Ｘ、ワード線駆動回路１０３に接続された複数の第１のワード線２４２＿１乃至２４２＿Ｙ、及び複数の第２のワード線２４３＿１乃至２４３＿Ｙによって制御される。コンフィギュレーションメモリ１０７は、コンフィギュレーションデータが設定されることで、スイッチでのオン又はオフ、及びＬＵＴによるＬＥの機能の特定を制御することができる。
コンフィギュレーションメモリ１０７は、不揮発性メモリであればよく、ＥＰＲＯＭ、ＥＥＰＲＯＭ、強誘電体メモリ、磁気メモリ、相変化メモリ、抵抗変化メモリ等を用いることができる。
なお特にコンフィギュレーションメモリ１０７に用いる不揮発性メモリとしては、酸化物半導体を用いたトランジスタのオフ電流が低いという特性を利用して、データの保持を行うメモリが好適である。酸化物半導体を用いたトランジスタでコンフィギュレーションメモリ１０７を形成することで、トランジスタの作製工程によりコンフィギュレーションメモリ１０７を作製することができ、且つトランジスタ同士を積層して作製することができる等、低コスト化の点でメリットが大きい。
図９（Ａ）に、一例として、トランジスタで構成することのできる、コンフィギュレーションメモリ１０７を含むスイッチ２５０を示す。スイッチ２５０は、コンフィギュレーションメモリ１０７のノードｍｅｍに保持されるコンフィギュレーションデータに従って、端子Ｓ１と端子Ｓ２との接続を制御する。
図９（Ａ）に示すスイッチ２５０は、トランジスタ２５１、トランジスタ２５２及びトランジスタ２５３並びに容量素子２５４を有する。
また図９（Ｂ）に、一例として、コンフィギュレーションメモリ１０７Ａ、１０７Ｂを含む、ＬＵＴ等を制御可能な記憶回路２６０を示す。コンフィギュレーションメモリ１０７Ａ、１０７Ｂは、ノードｍｅｍ１、ｍｅｍ２に保持されるコンフィギュレーションデータに従って、出力端子ＯＵＴの信号を制御する。電位ＶＨ及び電位ＶＬは、それぞれＬＵＴを制御するための信号である。
図９（Ｂ）に示す記憶回路２６０は、トランジスタ２６１、トランジスタ２６２、トランジスタ２６３、容量素子２６４、トランジスタ２６５、トランジスタ２６６、トランジスタ２６７及び容量素子２６８を有する。
トランジスタ２５１、トランジスタ２６１及びトランジスタ２６５にはシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いる。トランジスタ２５１、トランジスタ２６１及びトランジスタ２６５として酸化物半導体をチャネル形成領域に用いる。一方トランジスタ２５２、トランジスタ２５３、トランジスタ２６２、トランジスタ２６３、トランジスタ２６６及びトランジスタ２６７は、例えばシリコンなどの半導体材料をチャネル形成領域に用いた、トランジスタ２５１、トランジスタ２６１及びトランジスタ２６５よりも高速にスイッチングが可能なトランジスタを用いるとよい。
なお図面において、トランジスタ２５１、トランジスタ２６１及びトランジスタ２６５は、酸化物半導体をチャネル形成領域に具備するトランジスタであることを示すために、ＯＳの符号を付している。
スイッチ２５０の詳細について図９（Ａ）を参照して説明する。図９（Ａ）に示すように、トランジスタ２５１のゲートは、第１のワード線２４２＿１に接続している。また、トランジスタ２５１のソース及びドレインの一方はデータ線２４１＿１に接続されている。また、トランジスタ２５１のソース及びドレインの他方は、トランジスタ２５２のゲート及び容量素子２５４に接続されている。トランジスタ２５２のソース及びドレインの一方は、端子Ｓ１に接続されている。トランジスタ２５２のソース及びドレインの他方は、トランジスタ２５３のソース及びドレインの一方に接続されている。トランジスタ２５３のゲートは、第２のワード線２４３＿１に接続されている。トランジスタ２５３のソース及びドレインの他方は、端子Ｓ２に接続されている。
図９（Ａ）に示すスイッチ２５０では、コンフィギュレーションメモリ１０７のノードｍｅｍにＨレベル又はＬレベルに対応する電位をコンフィギュレーションデータとして保持する。トランジスタ２５１は、オフ電流が極めて小さいトランジスタを用いることで、ノードｍｅｍにコンフィギュレーションデータを記憶することができる。コンフィギュレーションデータの電位に応じてスイッチ２５０では、トランジスタ２５２の導通状態が制御される。そしてトランジスタ２５３を導通状態とするタイミングで、スイッチ２５０のオン又はオフの制御を実現することができる。
また、スイッチ２５０では、トランジスタ２５１が非導通状態にあるときノードｍｅｍが浮遊状態になることから、以下に述べるブースティング効果が期待できる。すなわち、トランジスタ２５２では、ノードｍｅｍが浮遊状態にあると、端子Ｓ１の電位がＬレベルからＨレベルに変化するのに伴い、トランジスタ２５２のソースとゲートの間に形成される容量Ｃｇｓにより、ノードｍｅｍの電位が上昇する。そして、そのノードｍｅｍの電位の上昇幅は、トランジスタ２５２のゲートに入力されたコンフィギュレーションデータの論理レベルによって異なる。具体的に、スイッチ２５０に書き込まれたコンフィギュレーションデータが”０”、すなわちＬレベルの場合、トランジスタ２５２は弱反転モードにあるため、ノードｍｅｍの電位の上昇に寄与する容量Ｃｇｓには、ゲート電極の電位、すなわちノードｍｅｍの電位に依存しない容量Ｃｏｓが含まれる。具体的に、容量Ｃｏｓには、ゲート電極とソース領域とが重畳する領域に形成されるオーバーラップ容量と、ゲート電極とソース電極の間に形成される寄生容量などが含まれる。一方、スイッチ２５０に書き込まれたコンフィギュレーションデータが”１”、すなわちＨレベルの場合、トランジスタ２５２は強反転モードにあるため、ノードｍｅｍの電位の上昇に寄与する容量Ｃｇｓには、上述した容量Ｃｏｓに加えて、ゲート電極とドレイン電極の間に形成される容量Ｃｏｄと、チャネル形成領域とゲート電極の間に形成される容量Ｃｏｘの一部が含まれる。したがって、コンフィギュレーションデータが”１”の場合、ノードｍｅｍの電位の上昇に寄与する容量Ｃｇｓが、コンフィギュレーションデータが”０”の場合よりも大きいこととなる。よって、スイッチ２５０では、コンフィギュレーションデータが”１”の場合の方が、コンフィギュレーションデータが”０”の場合よりも、端子Ｓ１の電位の変化に伴い、ノードｍｅｍの電位をより高く上昇させるというブースティング効果を得ることができる。よって、コンフィギュレーションデータが”１”の場合に、トランジスタ２５１の閾値電圧分、ノードｍｅｍの電位が降下していたとしても、ブースティング効果によりノードｍｅｍの電位を上昇させることができるので、トランジスタ２５２の導通状態を確保することができ、スイッチ２５０のスイッチ速度を向上させることができる。また、コンフィギュレーションデータが”０”の場合には、トランジスタ２５２の非導通状態を確保することができる。
そして、本発明の一態様では、ＰＬＤに供給する電源電圧を小さくすることで、トランジスタ２５２のゲートに入力される信号の電圧が小さくなっても、すなわち、当該ゲートに与えられる電位が低くなっても、上記ブースティング効果により、スイッチ２５０を正常に動作させることができる。よって、ＰＬＤに供給する電源電圧を小さくしても、ＬＥから出力される信号の論理レベルが変化するのを防ぎ、ＰＬＤが正常に動作しない事態が生じうるのを防ぐことができる。
次いで記憶回路２６０の詳細について図９（Ｂ）を参照して説明する。図９（Ｂ）に示すように、トランジスタ２６１のゲートは、第１のワード線２４２＿１に接続している。また、トランジスタ２６１のソース及びドレインの一方はデータ線２４１＿１に接続されている。また、トランジスタ２６１のソース及びドレインの他方は、トランジスタ２６２のゲート及び容量素子２６４に接続されている。トランジスタ２６２のソース及びドレインの一方は、電位ＶＨが与えられる配線に接続されている。トランジスタ２６２のソース及びドレインの他方は、トランジスタ２６３のソース及びドレインの一方に接続されている。トランジスタ２６３のゲートは、第２のワード線２４３＿１に接続されている。トランジスタ２６３のソース及びドレインの他方は、出力端子ＯＵＴに接続されている。トランジスタ２６５のゲートは、第１のワード線２４２＿１に接続している。また、トランジスタ２６５のソース及びドレインの一方は、インバータ回路２６９を介して、データ線２４１＿１に接続されている。また、トランジスタ２６５のソース及びドレインの他方は、トランジスタ２６６のゲート及び容量素子２６８に接続されている。トランジスタ２６６のソース及びドレインの一方は、電位ＶＬが与えられる配線に接続されている。トランジスタ２６６のソース及びドレインの他方は、トランジスタ２６７のソース及びドレインの一方に接続されている。トランジスタ２６７のゲートは、第２のワード線２４３＿１に接続されている。トランジスタ２６７のソース及びドレインの他方は、出力端子ＯＵＴに接続されている。
図９（Ｂ）に示す記憶回路２６０では、コンフィギュレーションメモリ１０７Ａ、１０７Ｂのノードｍｅｍ１、ｍｅｍ２にＨレベル、Ｌレベルの組み合わせ、又はＬレベル、Ｈレベルの組み合わせに対応する電位をコンフィギュレーションデータとして保持する。トランジスタ２６１、２６５は、オフ電流が極めて小さいトランジスタを用いることで、ノードｍｅｍ１、ｍｅｍ２にコンフィギュレーションデータを記憶することができる。コンフィギュレーションデータの電位に応じて記憶回路２６０では、トランジスタ２６２、２６６の導通状態が制御される。そしてトランジスタ２６３、２６７を導通状態とするタイミングで、出力端子ＯＵＴより出力される信号を電位ＶＨ又は電位ＶＬに切り替える制御を実現することができる。
このような構成とすることで、複数のコンフィギュレーションデータを格納する記憶回路からの読み出し回路や読み出しに要する時間を削減することができる。従って、高速なコンフィギュレーションデータの切り替えが可能なＰＬＤを提供することができる。
〔４−５．酸化物半導体を用いたトランジスタの特徴について〕
ここで、酸化物半導体を用いたトランジスタの特徴について記載する。酸化物半導体を用いたトランジスタはｎチャネル型トランジスタである。また、酸化物半導体に含まれる酸素欠損はキャリアを生成することがあり、トランジスタの電気特性及び信頼性を低下させる恐れがある。例えば、トランジスタのしきい値電圧をマイナス方向に変動し、ゲート電圧が０Ｖの場合にドレイン電流が流れてしまうことがある。このように、ゲート電圧が０Ｖの場合にドレイン電流が流れてしまうことをノーマリーオン特性という。なお、ゲート電圧が０Ｖの場合にドレイン電流が流れていないとみなすことができるトランジスタをノーマリーオフ特性という。
そこで、酸化物半導体膜を用いる際、酸化物半導体膜に含まれる欠陥、代表的には酸素欠損はできる限り低減されていることが好ましい。例えば、磁場の向きを膜面に対して平行に印加した電子スピン共鳴法によるｇ値＝１．９３のスピン密度（酸化物半導体膜に含まれる欠陥密度に相当する。）は、測定器の検出下限以下まで低減されていることが好ましい。酸化物半導体膜に含まれる欠陥、代表的には酸素欠損をできる限り低減することで、トランジスタがノーマリーオン特性となることを抑制することができ、トランジスタの電気特性及び信頼性を向上させることができる。
トランジスタのしきい値電圧のマイナス方向への変動は酸素欠損だけではなく、酸化物半導体膜に含まれる水素（水などの水素化合物を含む。）によっても引き起こされることがある。酸化物半導体膜に含まれる水素は金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（又は酸素が脱離した部分）に欠損（酸素欠損ともいえる。）を形成する。また、水素の一部が酸素と反応することで、キャリアである電子を生成してしまう。従って、水素が含まれている酸化物半導体膜を有するトランジスタはノーマリーオン特性となりやすい。
上記より、トランジスタの酸化物半導体膜において水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体膜において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜は、二次イオン質量分析法により得られるアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流を増大させることがある。
また、酸化物半導体に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を有するトランジスタはノーマリーオン特性となりやすい。従って、酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、例えば、窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、酸化物半導体にシリコン及び炭素などの第１４族元素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。そこで、酸化物半導体膜を有するトランジスタにおいて、二次イオン質量分析法により得られるシリコン濃度は、３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、界面において、二次イオン質量分析法により得られる炭素濃度は、３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
上記より、不純物（水素、窒素、シリコン、炭素、アルカリ金属又はアルカリ土類金属など）をできる限り低減させ、高純度化させた酸化物半導体膜を用いることで、トランジスタがノーマリーオン特性となることを抑制でき、トランジスタのオフ電流を極めて低減することができる。なお、高純度化させた酸化物半導体は、真性又は実質的に真性な半導体といえる。
また、トランジスタはエンハンスメント型のトランジスタであり、酸化物半導体膜はキャリア密度を意図的に増大させ、導電率を増大させる不純物を添加する処理などが行われていない酸化物半導体膜であることから、酸化物半導体膜のキャリア密度は、１×１０１７／ｃｍ３以下であり、又は１×１０１６／ｃｍ３以下、又は１×１０１５／ｃｍ３以下、又は１×１０１４／ｃｍ３以下、又は１×１０１３／ｃｍ３以下である。
なお、高純度化された酸化物半導体膜を用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で除した数値に相当するオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、保持容量とトランジスタとを接続して、保持容量に流入又は保持容量から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、保持容量の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜を用いたトランジスタは、オフ電流が著しく小さい。
上述したように、コンフィギュレーションデータの保持するために設けられるトランジスタは、半導体層に酸化物半導体を用いることにより、オフ電流が低いといった特徴を有する。オフ電流が低いトランジスタを用いることで、長時間のデータの保持を行っても、データに対応する電位の、オフ電流に起因する変動は小さい。
〈５．本明細書で開示されるＰＬＤの駆動方法による作用及び効果について〉
本明細書で開示されるＰＬＤの駆動方法によると、第１の状態信号ＭＯＤＥ１及び第２の状態信号ＭＯＤＥ２の２値の値を切り替えることで、第１の状態乃至第４の状態を特定することができる。
そのため、電源電圧の供給の間欠的な動作を行う場合に、複数の状態に応じたコンフィギュレーションデータの設定を行うことができる。
また本明細書で開示されるＰＬＤの駆動方法によると、第１の状態から第２の状態への遷移は、第１の状態信号ＭＯＤＥ１のみ変化させれば良い。第２の状態から第３の状態への遷移は、第２の状態信号ＭＯＤＥ２のみ変化させれば良い。第４の状態から第３の状態への遷移は、第１の状態信号ＭＯＤＥ１のみ変化させれば良い。すなわち、本明細書で開示されるＰＬＤの駆動方法では、第１の状態信号又は第２の状態信号のいずれかの値を変化させて別の状態に移行する構成とすることができる。
そのため、状態遷移の途中で、第１の状態信号ＭＯＤＥ１、第２の状態信号ＭＯＤＥ２の変化時間のずれによる誤動作を防ぐことができる。その結果、ＰＬＤの信頼性の向上を図ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本発明の一態様に係るＰＬＤは、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係るＰＬＤを用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１０に示す。
図１０（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１０（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１０（Ｂ）は携帯情報端末であり、第１の筐体５６０１、第２の筐体５６０２、第１の表示部５６０３、第２の表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１の表示部５６０３は第１の筐体５６０１に設けられており、第２の表示部５６０４は第２の筐体５６０２に設けられている。そして、第１の筐体５６０１と第２の筐体５６０２とは、接続部５６０５により接続されており、第１の筐体５６０１と第２の筐体５６０２の間の角度は、接続部５６０５により変更可能となっている。第１の表示部５６０３における映像の切り替えを、接続部５６０５における第１の筐体５６０１と第２の筐体５６０２との間の角度に従って、行う構成としても良い。また、第１の表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１０（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
図１０（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
図１０（Ｅ）はビデオカメラであり、第１の筐体５８０１、第２の筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１の筐体５８０１に設けられており、表示部５８０３は第２の筐体５８０２に設けられている。そして、第１の筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１の筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更可能となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１の筐体５８０１と第２の筐体５８０２との間の角度に従って行う構成としても良い。
図１０（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
ＭＯＤＥ１ 第１の状態信号
ＭＯＤＥ２ 第２の状態信号
Ｓ１ 端子
Ｓ２ 端子
Ｔ０１ 時刻
Ｔ０２ 時刻
Ｔ０３ 時刻
Ｔ１１ 時刻
Ｔ１２ 時刻
Ｔ２１ 時刻
Ｔ２２ 時刻
１００ ＰＬＤ
１０１ ＰＬＤ制御回路
１０２ データ線駆動回路
１０３ ワード線駆動回路
１０４ ロジックアレイ
１０５ ＬＥ
１０６ スイッチ部
１０７ コンフィギュレーションメモリ
１０７Ａ コンフィギュレーションメモリ
１０７Ｂ コンフィギュレーションメモリ
１１０ 記憶回路
１２０ 電源制御回路
２０１ 配線群
２０１＿ｎ 配線
２０１＿１ 配線
２０２ 配線群
２０２＿ｍ 配線
２０２＿１ 配線
２０３ 入出力端子
２１１ スイッチ群
２２１ スイッチ
２２２ スイッチ
２２３ スイッチ
２２４ スイッチ
２２５ スイッチ
２２６ スイッチ
２３１ ＬＵＴ
２３２ レジスタ
２３３ 入力端子
２３４ 出力端子
２３５ 出力端子
２４１＿Ｘ データ線
２４１＿１ データ線
２４２＿Ｙ ワード線
２４２＿１ ワード線
２４３＿Ｙ ワード線
２４３＿１ ワード線
２５０ スイッチ
２５１ トランジスタ
２５２ トランジスタ
２５３ トランジスタ
２５４ 容量素子
２６０ 記憶回路
２６１ トランジスタ
２６２ トランジスタ
２６３ トランジスタ
２６４ 容量素子
２６５ トランジスタ
２６６ トランジスタ
２６７ トランジスタ
２６８ 容量素子
２６９ インバータ回路
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカ
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (5)

  1. 電源電圧の供給を停止または開始することができる、コンフィギュレーションメモリが設けられたロジックエレメントを有するプログラマブルロジックデバイスにおいて、
    コンフィギュレーションを伴う電源電圧の供給の開始時の動作は、コンフィギュレーションデータを前記コンフィギュレーションメモリに設定する動作が起こらない第１の状態と、前記コンフィギュレーションメモリを初期化する第２の状態と、前記コンフィギュレーションデータを前記コンフィギュレーションメモリに設定可能な第３の状態と、に順に遷移させて行い、
    前記コンフィギュレーションを伴わない電源電圧の供給の開始時の動作は、前記コンフィギュレーションデータを前記コンフィギュレーションメモリに設定する動作が起こらない第４の状態と、前記第３の状態と、に順に遷移させて行い、
    前記第１の状態乃至第４の状態は、第１の状態信号及び第２の状態信号の制御により、いずれか一の状態に切り替えられることを特徴とするプログラマブルロジックデバイスの駆動方法。
  2. 請求項１において、前記第１の状態乃至第４の状態の遷移は、前記第１の状態信号及び前記第２の状態信号のいずれか一方の信号の変化により行われることを特徴とするプログラマブルロジックデバイスの駆動方法。
  3. 請求項１または請求項２において、前記第１の状態では、前記第１の状態信号を第１レベルの信号、前記第２の状態信号を第２レベルの信号とし、前記第２の状態では、前記第１の状態信号を第２レベルの信号、前記第２の状態信号を第２レベルの信号とし、前記第３の状態では、前記第１の状態信号を第２レベルの信号、前記第２の状態信号を第１レベルの信号とし、前記第４の状態では、前記第１の状態信号を第１レベルの信号、前記第２の状態信号を第１レベルの信号とする、ことを特徴とするプログラマブルロジックデバイスの駆動方法。
  4. 請求項１乃至請求項３のいずれか一において、コンフィギュレーションを伴う電源電圧の供給の開始時の動作は、前記コンフィギュレーションデータが記憶された記憶回路への電源電圧の供給を行った後に行うことを特徴とするプログラマブルロジックデバイスの駆動方法。
  5. 請求項１乃至請求項４のいずれか一において、コンフィギュレーションを伴わない電源電圧の供給の開始時の動作は、前記コンフィギュレーションデータが記憶された記憶回路への電源電圧の供給を、前記プログラマブルロジックデバイスへの電源電圧の供給を停止する期間において、継続して行うことを特徴とするプログラマブルロジックデバイスの駆動方法。
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