JP6134493B2

JP6134493B2 - 半導体装置

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Publication number: JP6134493B2
Application number: JP2012231322A
Authority: JP
Inventors: 俊成佐々木; 耕生野田; 裕平佐藤; 佑太遠藤
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2011-10-21
Filing date: 2012-10-19
Publication date: 2017-05-24
Anticipated expiration: 2032-10-19
Also published as: JP2020123741A; JP7508632B2; US20150084050A1; TWI567985B; JP2017126801A; JP2022070880A; KR102214971B1; JP7257563B2; JP6694477B2; US9960279B2; US20130099237A1; JP2024117805A; JP2023086756A; JP2015057859A; TW201320347A; JP2018160692A; JP2013102158A; JP5785655B2; KR20130044150A; US8927990B2

Description

半導体装置およびその作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。

絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような半導体装置に広く応用されている。トランジスタに適用可能な半導体としてシリコン系半導体が知られているが、近年では酸化物半導体が注目されている。

例えば、トランジスタのチャネル領域に、電子キャリア濃度が１０^１８／ｃｍ^３未満であるインジウム、ガリウムおよび亜鉛を含む非晶質酸化物膜を用いたトランジスタが開示されている（特許文献１参照。）。

酸化物半導体膜を用いたトランジスタは、非晶質シリコンを用いたトランジスタよりも動作が速く、多結晶シリコンを用いたトランジスタよりも製造が容易であるものの、電気特性が変動しやすく信頼性が低いという問題点が知られている。具体的には、バイアス−熱ストレス試験（ＢＴ試験）後に、トランジスタのしきい値電圧の変動が生じてしまうことなどが挙げられる。

特開２００６−１６５５２８号公報

トランジスタの動作に起因する電気特性（しきい値電圧など）の変動は、トランジスタを有する半導体装置の信頼性を低下させる。

酸化物半導体膜を用いたトランジスタにおいて、電気特性の変動の一因として、酸化物半導体膜中の水素に由来する不純物準位、および酸素欠損に由来する欠陥準位にキャリアが捕獲されることがある。

なお、酸化物半導体膜に対し、４５０℃以上の温度で加熱処理を行うことにより水素濃度を大幅に低減することが可能であるが、同時に酸化物半導体膜の酸素欠損を増大させてしまう。

そこで、酸化物半導体膜の水素濃度および酸素欠損を低減することを課題の一とする。

また、酸化物半導体膜を用いたトランジスタを有する半導体装置の信頼性を向上させることを課題の一とする。

酸化物半導体膜の酸素欠損の評価として、電子スピン共鳴（ＥＳＲ：ＥｌｅｃｔｒｏｎＳｐｉｎＲｅｓｏｎａｎｃｅ）を用いることができる。具体的には、酸化物半導体膜が酸素欠損を含む場合、ＥＳＲにてｇ値が１．９３で信号を表す。

従って、水素濃度が低く、かつＥＳＲにてｇ値が１．９３で信号を表さない場合、酸化物半導体膜において、水素に由来する不純物準位、および酸素欠損に由来する欠陥準位をほとんど有さないことになる。そのため、該酸化物半導体膜を用いたトランジスタは、トランジスタの動作に起因する電気特性の変動が小さくなる。

同様に、下地絶縁膜が加熱処理により酸素を放出する膜の場合、ＥＳＲにてｇ値が２．０１で信号を表す。

例えば、酸化物半導体膜の酸素欠損を、加熱処理することで下地絶縁膜から放出される酸素によって低減することが可能である。そのためには、下地絶縁膜として、ＥＳＲにてｇ値が２．０１で信号を表す膜を用いることが好ましい。

なお、下地絶縁膜およびゲート絶縁膜で酸化物半導体膜を挟み、加熱処理を行うことで、下地絶縁膜から放出させた酸素を、効率よく酸化物半導体膜に供給することができる。また、該加熱処理を、４５０℃以上７００℃以下の温度で行うと、酸化物半導体膜の水素濃度を低減することも可能となる。

ただし、膜種や形成方法などによっては、加熱処理により、下地絶縁膜は、ＥＳＲにてｇ値が２．０１で信号を表さなくなってしまう。トランジスタの電気特性の変動を低減するという観点では、加熱処理後も下地絶縁膜はＥＳＲにてｇ値が２．０１で信号を表すことが好ましい。

また、トランジスタの作製工程において酸化物半導体膜を加工した場合、酸化物半導体膜の形成されていない領域で、下地絶縁膜から放出する酸素が外方拡散してしまう。結果、加熱処理により、ＥＳＲにてｇ値が２．０１で信号を表さない下地絶縁膜になってしまう。

ここで、ＥＳＲにてｇ値が２．０１で信号を表す下地絶縁膜、およびＥＳＲにてｇ値が１．９３で信号を表さず、かつ水素濃度の低い酸化物半導体膜を用いたトランジスタを複数有する半導体装置において、酸化物半導体膜はキャリア密度が極めて低く、ほとんど導電性を示さない。そのため、該半導体装置において、酸化物半導体膜を島状に加工しなくても異なるトランジスタ間に意図しない電流が流れることはない。

即ち、半導体装置が複数のトランジスタを有する場合、従来においては、トランジスタ間を電気的に分離するために酸化物半導体膜を島状に加工することが一般的であった。ところが、本発明の一態様に係る半導体装置は、トランジスタ間を電気的に分離するために酸化物半導体膜を島状に加工しない。そのため、従来の半導体装置と比較し、下地絶縁膜から放出する酸素の外方拡散が起こりにくい。即ち、下地絶縁膜は、加熱処理後もＥＳＲにてｇ値が２．０１で信号を表しやすい。従って、本発明の一態様に係るトランジスタは、トランジスタの動作などに起因して生じる電気特性の変動を低減することができる。

そこで、本発明の一態様は、下地絶縁膜と下地絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜に重畳して設けられたゲート電極と、を有し、下地絶縁膜は、ＥＳＲにてｇ値が２．０１で信号を表し、酸化物半導体膜は、ＥＳＲにてｇ値が１．９３で信号を表さない半導体装置である。

また、第１の領域および第２の領域を有する下地絶縁膜を形成し、該下地絶縁膜上に酸化物半導体膜を成膜し、該酸化物半導体膜上にゲート絶縁膜を成膜した後に加熱処理を行うことで、導電性の異なる第３の領域および第４の領域を有する酸化物半導体膜を形成することができる。

なお、酸化物半導体膜の第３の領域は下地絶縁膜の第１の領域と重なる領域に、酸化物半導体膜の第４の領域は下地絶縁膜の第２の領域と重なる領域に、それぞれ形成される。

例えば、酸化物半導体膜を用いたトランジスタを複数有する半導体装置において、酸化物半導体膜の第３の領域を、ＥＳＲにてｇ値が１．９３で信号を表さず、かつ水素濃度の低い領域とすることで、第３の領域は極めて高抵抗となり、酸化物半導体膜を島状に加工しなくても異なるトランジスタ間に意図しない電流が流れることはない。

そこで、本発明の一態様に係る半導体装置は、第１の領域および第２の領域を有する下地絶縁膜と、下地絶縁膜上に設けられた第３の領域および第４の領域を有する酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜の第４の領域に重畳して設けられたゲート電極と、を有し、酸化物半導体膜の第３の領域は、下地絶縁膜の前記第１の領域と重なる領域であり、酸化物半導体膜の第４の領域は、下地絶縁膜の第２の領域と重なる領域であり、下地絶縁膜の第２の領域は、ＥＳＲにてｇ値が２．０１で信号を表し、酸化物半導体膜の第３の領域は、ＥＳＲにてｇ値が１．９３で信号を表さない半導体装置である。

また、下地絶縁膜の第１の領域を、シリコンを含み、ＥＳＲにてｇ値が２．０１で信号を表さない領域とすることで、該領域に作製したトランジスタのオン電流を向上させることができる。トランジスタのオン電流とは、トランジスタをオン状態としたときのソース領域−ドレイン領域間を流れる電流（ドレイン電流ともいう。）をいう。また、トランジスタのオン状態とは、ゲート電極に、トランジスタのしきい値電圧以上の電位が印加された状態をいう。なお、本明細書において、しきい値電圧とは、トランジスタを「オン状態」にするために必要なゲート電圧をいう。そして、ゲート電圧とは、ソースの電位を基準としたときのゲートの電位との電位差をいう。

高温で加熱処理を行うことで、酸化物半導体膜の水素濃度を低減することができる。また、下地絶縁膜から酸素が供給されることで、酸化物半導体膜の酸素欠損を低減することができる。

水素による不純物準位および酸素欠損による欠陥準位が低減されることにより、酸化物半導体膜を用いたトランジスタを有する半導体装置の信頼性を向上させることができる。

本発明の一態様に係るトランジスタの一例を示す上面図および断面図。本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。本発明の一態様に係るトランジスタの一例を示す上面図および断面図。本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。本発明の一態様に係るトランジスタの一例を示す上面図および断面図。本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。本発明の一態様に係るトランジスタの一例を示す上面図および断面図。本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。ＥＳＲスペクトルを示した図。ＴＤＳによるＭ／ｚが３２であるガスのイオン強度。ＴＤＳによるＭ／ｚが２であるガスのイオン強度。試料のホール効果測定結果を示す図。試料のホール効果測定結果を示す図。本発明の一態様に係る液晶表示装置の一例を示す回路図。本発明の一態様に係る半導体記憶装置の一例を示す回路図および電気特性を示す図。本発明の一態様に係る半導体記憶装置の一例を示す回路図および電気特性を示す図。本発明の一態様に係るＣＰＵの具体例を示すブロック図およびその一部の回路図。本発明の一態様に係る電子機器の一例を示す斜視図。

本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。

なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。

（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタおよびその作製方法について図１乃至図３を用いて説明する。

図１（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図１（Ｂ）に示す。なお、簡単のため、図１（Ａ）においては、層間絶縁膜１１８、ゲート絶縁膜１１２などを省略して示す。

図１（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた第１の領域１０６ａ、第２の領域１０６ｂおよび第３の領域１０６ｃを有する酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２を介して酸化物半導体膜１０６の第３の領域１０６ｃの一部と重畳するゲート電極１０４と、を有する。

なお、図１（Ａ）において、酸化物半導体膜１０６の第１の領域１０６ａの一側端および第２の領域１０６ｂの一側端は、それぞれゲート電極１０４の長手方向に平行な側端部と重なる。即ち、図１（Ｂ）において、酸化物半導体膜１０６の第１の領域１０６ａの一端および第２の領域１０６ｂの一端は、それぞれゲート電極１０４の下端部と重なる。

なお、酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂは、トランジスタのソース領域およびドレイン領域として機能する。また、酸化物半導体膜１０６の第３の領域１０６ｃのうち、ゲート電極１０４下にあり、かつ第１の領域１０６ａおよび第２の領域１０６ｂに挟まれた領域はトランジスタのチャネル領域として機能する。

また、酸化物半導体膜１０６の第３の領域１０６ｃのうち、チャネル領域以外の領域は、絶縁領域として機能する。そのため、酸化物半導体膜１０６が複数のトランジスタのチャネル領域として用いられる場合でも、トランジスタ間を電気的に分離することができる。

なお、図１（Ｂ）に示すトランジスタは、ゲート電極１０４およびゲート絶縁膜１１２上に設けられた層間絶縁膜１１８と、層間絶縁膜１１８およびゲート絶縁膜１１２に設けられた、酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂに達する開口部にて酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂとそれぞれ接して設けられた配線１１６ａおよび配線１１６ｂと、を有してもよい。

また、配線１１６ａおよび配線１１６ｂと同一層で設けられた配線と、ゲート電極１０４と、を接続してもよい。

下地絶縁膜１０２は、ＥＳＲにてｇ値が２．０１で信号を表す絶縁膜である。

なお、ＥＳＲによる電子スピンの評価には、日本電子株式会社製電子スピン共鳴装置ＪＥＳ−ＦＡ３００や、ブルカー・バイオスピン株式会社製Ｅ５００ＣＷ−ＥＰＲスペクトロメーターなどを用いればよい。

なお、本明細書において、ＥＳＲにてｇ値が２．０１で信号を表すという場合、ＥＳＲにてｇ値が２．０１近傍（２．００５以上２．０１５以下）に中心が位置する非対称性の信号を表すことを示す。該信号は、絶縁膜を構成する酸素原子のダングリングボンドを示す。ＥＳＲにてｇ値が２．０１で信号を表すという場合、酸素原子のダングリングボンドが５×１０^１７ｓｐｉｎｓ／ｃｍ^３以上であることを示す。また、ＥＳＲにてｇ値が２．０１で信号を表さないという場合、酸素原子のダングリングボンドが５×１０^１７ｓｐｉｎｓ／ｃｍ^３未満であることを示す。

下地絶縁膜１０２としては、具体的には、マグネシウム、アルミニウム、バナジウム、クロム、ゲルマニウム、イットリウム、ランタン、ハフニウム、ジルコニウムおよびタンタルから選ばれた一種以上を含む酸化物膜を用い、単層または積層で用いればよい。

下地絶縁膜１０２は、４５０℃以上７００℃以下の温度における加熱処理により酸素を放出する絶縁膜を用いると好ましい。

「加熱処理により酸素を放出する」とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは３．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上であることをいう。

ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。

測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。

例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（Ｎ_Ｏ２）は、数式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出されるガスの全てが酸素分子由来と仮定する。Ｍ／ｚが３２であるガスとしてほかにＣＨ_３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数が１７の酸素原子および質量数が１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０^１６ａｔｏｍｓ／ｃｍ^２の水素原子を含むシリコンウェハを用いて測定した。

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。

なお、Ｎ_Ｏ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。

下地絶縁膜１０２は十分な平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となるように下地となる膜を設ける。上述の数値以下のＲａとすることで、酸化物半導体膜１０６に結晶領域が形成されやすくなる。なお、Ｒａとは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式（２）にて定義される。

ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ_１，ｙ_１，ｆ（ｘ_１，ｙ_１）），（ｘ_１，ｙ_２，ｆ（ｘ_１，ｙ_２）），（ｘ_２，ｙ_１，ｆ（ｘ_２，ｙ_１）），（ｘ_２，ｙ_２，ｆ（ｘ_２，ｙ_２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ_０、基準面の高さ（指定面の平均の高さ）をＺ_０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて測定可能である。

酸化物半導体膜１０６は、ＥＳＲにてｇ値が１．９３で信号を表さないと好ましい。少なくとも、酸化物半導体膜１０６の第３の領域１０６ｃは、ＥＳＲにてｇ値が１．９３で信号を表さない。

なお、本明細書において、ＥＳＲにてｇ値が１．９３で信号を表すという場合、ＥＳＲにてｇ値が１．９３近傍（１．８８以上１．９８以下、より詳細には１．９１以上１．９５以下）に中心が位置する対称性の信号を表すことを示す。該信号は、酸化物半導体膜を構成する金属原子のダングリングボンドを示す。ＥＳＲにてｇ値が１．９３で信号を表すという場合、金属原子のダングリングボンドが５×１０^１６ｓｐｉｎｓ／ｃｍ^３以上であることを示し、ＥＳＲにてｇ値が１．９３で信号を表さないという場合、金属原子のダングリングボンドが５×１０^１６ｓｐｉｎｓ／ｃｍ^３未満であることを示す。

また、酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂは、酸化物半導体膜を低抵抗化する不純物を含む。

酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂは、具体的には、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上の不純物を含む領域である。

酸化物半導体膜１０６として、Ｉｎ−Ｍ−Ｚｎ酸化物膜を用いればよい。ここで、Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ酸化物膜から酸素が脱離することを抑制する機能を有する元素である。Ｍの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。

Ｍは、具体的にはＡｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。

なお、酸化物半導体膜１０６は広いバンドギャップを有し、水素濃度が低く、ＥＳＲにてｇ値が１．９３で信号を表さない酸化物半導体膜である。従って、酸化物半導体膜１０６を用いたトランジスタはオフ電流の極めて小さいトランジスタとすることができる。具体的には、オフ電流を１×１０^−２１Ａ以下、好ましくは１×１０^−２４Ａ以下とすることができる。

酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。

好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜１０６の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、該トランジスタは、信頼性が高い。

基板１００に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。

また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。

ゲート絶縁膜１１２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。

ゲート電極１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ酸窒化物などを用いればよい。

層間絶縁膜１１８は、ゲート絶縁膜１１２として示した絶縁膜から選択して用いればよい。

層間絶縁膜１１８は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例えば、比誘電率が３．８程度である酸化シリコン膜を用い、３００ｎｍ以上１０００ｎｍ以下の厚さで設ければよい。層間絶縁膜１１８の表面は、大気成分などの影響で僅かに固定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、層間絶縁膜１１８は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率および厚さとすることが好ましい。同様の理由で、層間絶縁膜１１８上に樹脂膜を形成することで、表面に生じる電荷の影響を低減しても構わない。

配線１１６ａおよび配線１１６ｂは、ゲート電極１０４として示した導電膜から選択して用いればよい。なお、配線１１６ａおよび配線１１６ｂは、同一層とすればよい。

なお、図１（Ｃ）に示すトランジスタは、図１（Ｂ）に示すトランジスタとゲート絶縁膜の形状が異なる以外は同様である。具体的には、図１（Ｂ）に示すトランジスタではゲート絶縁膜１１２が酸化物半導体膜１０６を覆って設けられるのに対し、図１（Ｃ）に示すトランジスタではゲート絶縁膜１１３はゲート電極１０４と同様の上面形状となる。

以下に図１（Ｂ）に示すトランジスタの作製方法を示す。

まず、基板１００を準備し、基板１００上に下地絶縁膜１０２を成膜する（図２（Ａ）参照。）。下地絶縁膜１０２は、スパッタリング法、化学気相成長（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：ＰｕｌｓｅＬａｓｅｒＤｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。

下地絶縁膜１０２は、好ましくはスパッタリング法を用いる。この際、酸化性ガス（酸素、オゾンまたは亜酸化窒素）を、５％以上、好ましくは１０％以上、さらに好ましくは２０％以上、さらに好ましくは５０％以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度が低いガスを用いる。また、成膜時の基板加熱温度は室温以上２００℃以下、好ましくは室温以上１５０℃以下、さらに好ましくは室温以上１２０℃以下とする。以上のような方法で下地絶縁膜１０２を成膜すると、水素などの不純物濃度が低く、かつ酸素を余剰に含みやすいため、下地絶縁膜１０２に酸素原子のダングリングボンドが形成されやすい。即ち、ＥＳＲにてｇ値が２．０１で信号を表す絶縁膜を成膜することができる。なお、室温は、代表的には２０℃または２５℃である。

次に、下地絶縁膜１０２上に酸化物半導体膜１３７を成膜する（図２（Ｂ）参照。）。酸化物半導体膜１３７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

酸化物半導体膜１３７は、好ましくはスパッタリング法を用いる。この際、酸化性ガスを、５％以上、好ましくは１０％以上、さらに好ましくは２０％以上、さらに好ましくは５０％以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度の低いガスを用いる。また、成膜時の基板加熱温度は室温以上４５０℃以下、好ましくは１００℃以上４００℃以下、さらに好ましくは１５０℃以上３５０℃以下とする。以上のような方法で酸化物半導体膜１３７を成膜すると、水素などの不純物濃度が低く、かつ酸素欠損が生じにくいため、金属原子のダングリングボンドが形成されにくい。即ち、ＥＳＲにてｇ値が１．９３で信号を表さない酸化物半導体膜を成膜することができる。

次に、酸化物半導体膜１３７上にゲート絶縁膜１１２を成膜する（図２（Ｃ）参照。）。ゲート絶縁膜１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

ゲート絶縁膜１１２は、下地絶縁膜１０２と同様の方法で成膜してもよい。こうすることで、ゲート絶縁膜１１２を、ＥＳＲにてｇ値が２．０１で信号を表す絶縁膜とすることができる。

ゲート絶縁膜１１２の成膜後、第１の加熱処理を行い、酸化物半導体膜１３７を水素濃度が低い酸化物半導体膜１３６にする。第１の加熱処理は、不活性ガス（窒素、またはヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの希ガス）雰囲気、酸化性ガスを、１０ｐｐｍ以上、好ましくは１％以上、さらに好ましくは１０％以上含む雰囲気、または減圧状態（１０Ｐａ以下）において、４５０℃以上７００℃以下、好ましくは５００℃以上７００℃以下、さらに好ましくは５５０℃以上７００℃以下の温度で行う。

第１の加熱処理によって、酸化物半導体膜１３７の水素濃度が低減する。また、通常４５０℃以上７００℃以下の温度で加熱処理を行うと、酸化物半導体膜の酸素欠損が増加するが、本実施の形態では、第１の加熱処理により下地絶縁膜１０２などから酸素が放出され、該酸素が酸化物半導体膜１３７へ供給されるため、第１の加熱処理に起因する酸化物半導体膜１３７の酸素欠損の増加を抑制できる。むしろ、酸化物半導体膜１３６は、酸化物半導体膜１３７を成膜した直後よりも酸素欠損が低減される場合もある。

即ち、第１の加熱処理を行うことで、酸化物半導体膜１３６を、ＥＳＲにてｇ値が１．９３で信号を表さず、かつ水素濃度の低い酸化物半導体膜とすることができる。即ち、酸化物半導体膜１３６は、極めて水素濃度が低く、酸素欠損の少ない高抵抗な酸化物半導体膜である。

なお、第１の加熱処理後も、下地絶縁膜１０２に加熱処理によって放出する酸素が残存することが好ましい。具体的には、第１の加熱処理後も下地絶縁膜１０２は、ＥＳＲにてｇ値が２．０１で信号を表すと好ましい。

また、下地絶縁膜１０２およびゲート絶縁膜１１２で酸化物半導体膜１３７を挟み、第１の加熱処理を行うことで、下地絶縁膜１０２から放出される酸素の外方拡散が起こりにくい。即ち、下地絶縁膜１０２は、第１の加熱処理後もＥＳＲにてｇ値が２．０１で信号を表しやすい。

次に、ゲート絶縁膜１１２を介して酸化物半導体膜１３６上にゲート電極１０４となる導電膜を成膜する。該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、ゲート電極１０４となる導電膜を加工し、ゲート電極１０４を形成する（図３（Ａ）参照。）。なお、本明細書において、単に「加工する」と記載する場合、例えばフォトリソグラフィ工程により形成したレジストマスクを用いて、膜を所望の形状にすることを示す。

次に、フォトリソグラフィ工程により形成したレジストマスクおよびゲート電極１０４をマスクとし、酸化物半導体膜１３６に不純物を添加することで、第１の領域１０６ａ、第２の領域１０６ｂおよび第３の領域１０６ｃを形成する。ここで、不純物は、酸化物半導体膜を低抵抗化する不純物である。具体的には、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を添加すればよい。なお、その方法は、イオン注入法、イオンドーピング法で行えばよい。または、酸化物半導体膜を低抵抗化する不純物を含む雰囲気でのプラズマ処理もしくは加熱処理を行えばよい。好ましくはイオン注入法を用いる。

なお、イオン注入法にて酸化物半導体膜を低抵抗化する不純物を添加した後、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の加熱処理とすればよい。なお、第２の加熱処理を、第１の加熱処理に代えて行ってもよい。なお、第３の領域１０６ｃは、前述の不純物の添加されない領域である。不純物添加の後、第２の加熱処理を行うことによって、酸化物半導体膜１３６を、第１の領域１０６ａ、第２の領域１０６ｂおよび第３の領域１０６ｃを有する酸化物半導体膜１０６としてもよい（図３（Ｂ）参照。）。

第２の加熱処理後も、下地絶縁膜１０２に加熱処理によって放出する酸素が残存することが好ましい。具体的には、第２の加熱処理後も下地絶縁膜１０２は、ＥＳＲにてｇ値が２．０１で信号を表すと好ましい。

下地絶縁膜１０２およびゲート絶縁膜１１２で酸化物半導体膜１３６を挟み、第２の加熱処理を行うことで、下地絶縁膜１０２から放出される酸素の外方拡散が起こりにくい。即ち、下地絶縁膜１０２は、第２の加熱処理後もＥＳＲにてｇ値が２．０１で信号を表しやすい。

次に、ゲート絶縁膜１１２およびゲート電極１０４上に層間絶縁膜１１８を成膜する。層間絶縁膜１１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

層間絶縁膜１１８は、下地絶縁膜１０２と同様の方法で成膜してもよい。こうすることで、層間絶縁膜１１８を、ＥＳＲにてｇ値が２．０１で信号を表す絶縁膜とすることができる。

次に、層間絶縁膜１１８およびゲート絶縁膜１１２を加工して、酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂを露出する開口部を形成する。該開口部の形成は、酸化物半導体膜１０６がなるべくエッチングされないような条件で行うが、これに限定されない。具体的には、該開口部を形成する際に、酸化物半導体膜１０６を貫通し、下地絶縁膜１０２を露出してしまっても構わない。

次に、層間絶縁膜１１８、ならびに露出された酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂ上に、配線１１６ａおよび配線１１６ｂとなる導電膜を成膜する。該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、配線１１６ａおよび配線１１６ｂとなる導電膜を加工し、配線１１６ａおよび配線１１６ｂを形成する（図３（Ｃ）参照。）。

以上の工程により、図１（Ｂ）に示すトランジスタを作製することができる。

なお、図１（Ｃ）に示すトランジスタは、図１（Ｂ）に示すトランジスタとゲート絶縁膜の形状が異なるのみである。そのため、図１（Ｃ）のトランジスタの作製方法の詳細は図１（Ｂ）のトランジスタの作製方法を参酌すればよい。

本実施の形態によって得られたトランジスタは、酸素欠損が少なく、かつ水素濃度の低い酸化物半導体膜、および加熱処理により酸素を放出する下地絶縁膜を用いている。そのため、トランジスタの動作に起因する電気特性の変動が小さく、また、該トランジスタを用いた半導体装置は高い信頼性を有する。

本実施の形態は、適宜他の実施の形態と組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタとは異なる構造を有するトランジスタおよびその作製方法について、図４乃至図８を用いて説明する。

図４（Ａ）は本発明の一態様に係るトランジスタの上面図である。図４（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図４（Ｂ）に示す。なお、簡単のため、図４（Ａ）においては、層間絶縁膜２１８、ゲート絶縁膜２１２などを省略して示す。

図４（Ｂ）に示すトランジスタは、基板２００上に設けられた第１の領域２０２ａおよび第２の領域２０２ｂを有する下地絶縁膜２０２と、下地絶縁膜２０２上に設けられた第３の領域２０６ａ、第４の領域２０６ｂ、第５の領域２０６ｃおよび第６の領域２０６ｄを有する酸化物半導体膜２０６と、酸化物半導体膜２０６上に設けられたゲート絶縁膜２１２と、ゲート絶縁膜２１２を介して酸化物半導体膜２０６の第５の領域２０６ｃと重畳するゲート電極２０４と、を有する。

なお、図４（Ａ）において、酸化物半導体膜２０６の第３の領域２０６ａの一側端および第４の領域２０６ｂの一側端は、それぞれゲート電極２０４の長手方向に平行な側端部と重なる。即ち、図４（Ｂ）において、酸化物半導体膜２０６の第３の領域２０６ａの一端および第４の領域２０６ｂの一端は、それぞれゲート電極２０４の下端部と重なる。

ここで、酸化物半導体膜２０６の第６の領域２０６ｄは、下地絶縁膜２０２の第２の領域２０２ｂと重なる領域とすればよい。また、酸化物半導体膜２０６の第３の領域２０６ａ、第４の領域２０６ｂおよび第５の領域２０６ｃを併せた領域は、下地絶縁膜２０２の第１の領域２０２ａと重なる領域とすればよい。こうすると、トランジスタの作製時に下地絶縁膜２０２と酸化物半導体膜２０６でフォトマスクを共用できるため好ましい。また、酸化物半導体膜２０６の第５の領域２０６ｃは、酸化物半導体膜２０６の第３の領域２０６ａおよび第４の領域２０６ｂに挟まれた領域であり、図４（Ａ）において、二端がゲート電極２０４の長手方向に平行な側端部と重なる。即ち、図４（Ｂ）において、酸化物半導体膜２０６の第５の領域２０６ｃの二端は、それぞれゲート電極２０４の下端部と重なる。

なお、酸化物半導体膜２０６の第３の領域２０６ａおよび第４の領域２０６ｂは、トランジスタのソース領域およびドレイン領域として機能する。また、酸化物半導体膜２０６の第５の領域２０６ｃはトランジスタのチャネル領域として機能する。

また、酸化物半導体膜２０６の第６の領域２０６ｄは、絶縁領域として機能する。そのため、同一層に複数のトランジスタが設けられる場合でも、トランジスタ間を電気的に分離することができる。

なお、図４（Ｂ）に示すトランジスタは、ゲート電極２０４およびゲート絶縁膜２１２上に設けられた層間絶縁膜２１８と、層間絶縁膜２１８およびゲート絶縁膜２１２に設けられた、酸化物半導体膜２０６の第３の領域２０６ａおよび第４の領域２０６ｂに達する開口部にて酸化物半導体膜２０６の第３の領域２０６ａおよび第４の領域２０６ｂとそれぞれ接して設けられた配線２１６ａおよび配線２１６ｂと、を有してもよい。

また、配線２１６ａおよび配線２１６ｂと同一層で設けられた配線と、ゲート電極２０４と、を接続してもよい。

ここで、下地絶縁膜２０２の第２の領域２０２ｂは、下地絶縁膜１０２と同様の絶縁膜を用いればよい。

また、下地絶縁膜２０２の第１の領域２０２ａは、ＥＳＲにてｇ値が２．０１で信号を表さない絶縁膜である。

下地絶縁膜２０２の第１の領域２０２ａは、シリコンを有する。具体的には、酸化シリコン膜または酸化窒化シリコン膜を単層または積層で用いればよい。

下地絶縁膜２０２の第１の領域２０２ａは、２００℃以上４５０℃未満の温度における加熱処理により酸素を放出する絶縁膜を用いると好ましい。

酸化物半導体膜２０６は、酸化物半導体膜１０６と同様の酸化物膜を用いればよい。

また、酸化物半導体膜２０６の第３の領域２０６ａおよび第４の領域２０６ｂは、酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂと同様の領域とすればよい。

基板２００は、基板１００と同様の基板を用いればよい。

ゲート絶縁膜２１２は、ゲート絶縁膜１１２と同様の絶縁膜を用いればよい。

ゲート電極２０４は、ゲート電極１０４と同様の導電膜を用いればよい。

層間絶縁膜２１８は、層間絶縁膜１１８と同様の絶縁膜を用いればよい。

配線２１６ａおよび配線２１６ｂは、配線１１６ａおよび配線１１６ｂと同様の導電膜を用いればよい。

なお、図４（Ｃ）に示すトランジスタは、図４（Ｂ）に示すトランジスタとゲート絶縁膜の形状が異なる以外は同様である。具体的には、図４（Ｂ）に示すトランジスタではゲート絶縁膜２１２が酸化物半導体膜２０６を覆って設けられるのに対し、図４（Ｃ）に示すトランジスタではゲート絶縁膜２１３はゲート電極２０４と同様の上面形状となる。

本実施の形態に示すトランジスタは、下地絶縁膜２０２の第１の領域２０２ａがＥＳＲにてｇ値が２．０１で信号を表さない領域である。従って、下地絶縁膜２０２の第１の領域２０２ａ上に設けられた、酸化物半導体膜２０６の第３の領域２０６ａおよび第４の領域２０６ｂを低抵抗化しやすく、かつ高抵抗化しにくいため、トランジスタのオン電流を高めることができる。

以下に図４（Ｂ）に示すトランジスタの作製方法を示す。

第１の領域２０２ａおよび第２の領域２０２ｂを有する下地絶縁膜２０２の作製方法について、図５を用いて説明する。

まず、基板２００を準備し、基板２００上に第１の領域２０２ａとなる絶縁膜を成膜する。第１の領域２０２ａとなる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、第１の領域２０２ａとなる絶縁膜を加工し、第１の領域２０２ａを形成する（図５（Ａ）参照。）。

次に、第１の領域２０２ａおよび基板２００を覆って絶縁膜２０３ｂを成膜する（図５（Ｂ）参照。）。絶縁膜２０３ｂは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

このとき、第１の領域２０２ａの端部がテーパー角を有すると、第１の領域２０２ａ上に絶縁膜２０３ｂを良好に被覆することができ、段差部などに隙間ができにくくなる。

なお、「テーパー角を有する」とは、テーパー角の角度θが２０°以上９０°未満（好ましくは、４０°以上８５°未満）をいう。

次に、第１の領域２０２ａの露出処理を行い、第１の領域２０２ａおよび第２の領域２０２ｂを有する下地絶縁膜２０２を形成する（図５（Ｃ）参照。）。なお、第１の領域２０２ａの露出処理を行うことで、第１の領域２０２ａおよび第２の領域２０２ｂは表面の高さが同程度となる。

第１の領域２０２ａの露出処理は、絶縁膜２０３ｂが平坦になるよう上面から除去していき、第１の領域２０２ａを露出させる処理のことである。具体的には化学機械研磨（ＣＭＰ：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）処理、エッチング処理などを、第１の領域２０２ａが露出するまで行えばよい。

なお、エッチング処理により第１の領域２０２ａを露出するためには、絶縁膜２０３ｂ上に平坦化膜を形成し、その後、該平坦化膜と第２の絶縁膜２０３ｂとが同程度のエッチングレートとなる条件でエッチング処理を行えばよい。

同様に、図５で説明した方法とは異なる方法で、第１の領域２０２ａおよび第２の領域２０２ｂを有する下地絶縁膜２０２を作製する方法を図６を用いて説明する。

まず、基板２００を準備し、基板２００上に第２の領域２０２ｂとなる絶縁膜を成膜する。第２の領域２０２ｂとなる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、第２の領域２０２ｂとなる絶縁膜を加工し、第２の領域２０２ｂを形成する（図６（Ａ）参照。）。

次に、第２の領域２０２ｂおよび基板２００を覆って絶縁膜２０３ａを成膜する（図６（Ｂ）参照。）。絶縁膜２０３ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

このとき、第２の領域２０２ｂの端部がテーパー角を有すると、第２の領域２０２ｂ上に絶縁膜２０３ａを良好に被覆することができ、段差部などに隙間ができにくくなる。

次に、第２の領域２０２ｂの露出処理を行い、第１の領域２０２ａおよび第２の領域２０２ｂを有する下地絶縁膜２０２を形成する（図６（Ｃ）参照。）。なお、第２の領域２０２ｂの露出処理を行うことで、第１の領域２０２ａおよび第２の領域２０２ｂは表面の高さが同程度となる。

第２の領域２０２ｂの露出処理は、図５で説明した第１の領域２０２ａの露出処理と同様の方法で行えばよい。具体的にはＣＭＰ処理、エッチング処理などによって行えばよい。

以上のように、第１の領域２０２ａおよび第２の領域２０２ｂを有する下地絶縁膜２０２を形成することができる。

次に、下地絶縁膜２０２上に酸化物半導体膜２３７を成膜する（図７（Ａ）参照。）。酸化物半導体膜２３７は、酸化物半導体膜１３７と同様の方法を用いて成膜すればよい。

次に、酸化物半導体膜２３７上にゲート絶縁膜２１２を成膜する（図７（Ｂ）参照。）。

次に、第１の加熱処理を行い、第３の領域２０７ａおよび第４の領域２０７ｂを有する酸化物半導体膜２０７を形成する（図７（Ｃ）参照。）。

第１の加熱処理は、実施の形態１で示した第１の加熱処理と同様の加熱処理とすればよい。

ここで、酸化物半導体膜２０７の第３の領域２０７ａは、下地絶縁膜２０２の第１の領域２０２ａと重なる領域である。また、酸化物半導体膜２０７の第４の領域２０７ｂは、下地絶縁膜２０２の第２の領域２０２ｂと重なる領域である。これは、第１の加熱処理によって、下地絶縁膜２０２から酸化物半導体膜２３７へ供給される酸素の量が、下地絶縁膜２０２の第１の領域２０２ａおよび第２の領域２０２ｂで異なるためである。

なお、下地絶縁膜２０２の第１の領域２０２ａは、第１の加熱処理により、酸化物半導体膜２０６に供給可能な酸素のほとんどを放出してしまう。従って、下地絶縁膜２０２の第１の領域２０２ａは、第１の加熱処理後にＥＳＲにてｇ値が２．０１で信号を表さなくなる。一方、下地絶縁膜２０２の第２の領域２０２ｂは、第１の加熱処理後もＥＳＲにてｇ値が２．０１で信号を表す。

下地絶縁膜２０２およびゲート絶縁膜２１２で酸化物半導体膜２３７を挟み、第１の加熱処理を行うことで、下地絶縁膜２０２から放出される酸素の外方拡散が起こりにくい。即ち、下地絶縁膜２０２の第１の領域２０２ａは、第１の加熱処理後にＥＳＲにてｇ値が２．０１で信号を表さなくなるが、該領域に形成した酸化物半導体膜２０６は、その後の工程における第１の加熱処理の温度以下の処理では、酸素欠損が生じにくい。

次に、ゲート絶縁膜２１２上にゲート電極２０４を形成する（図８（Ａ）参照。）。なお、ゲート絶縁膜２１２の成膜後に代えて、ゲート電極２０４の形成後に第１の加熱処理を行ってもよい。

次に、フォトリソグラフィ工程により形成したレジストマスクおよびゲート電極２０４をマスクとし、酸化物半導体膜２０７に不純物を添加することで、第３の領域２０６ａ、第４の領域２０６ｂ、第５の領域２０６ｃおよび第６の領域２０６ｄを形成する。ここで、不純物添加は、実施の形態１で示した方法で行えばよい。

なお、不純物を添加した後に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の加熱処理とすればよい。なお、第２の加熱処理を、第１の加熱処理に代えて行ってもよい。なお、第５の領域２０６ｃおよび第６の領域２０６ｄは、前述の不純物の添加されない領域である。不純物添加の後、第２の加熱処理を行うことによって、酸化物半導体膜２０７を、第３の領域２０６ａ、第４の領域２０６ｂ、第５の領域２０６ｃおよび第６の領域２０６ｄを有する酸化物半導体膜２０６としてもよい（図８（Ｂ）参照。）。

なお、下地絶縁膜２０２の第１の領域２０２ａがＥＳＲにてｇ値が２．０１で信号を表さない領域である。従って、下地絶縁膜２０２の第１の領域２０２ａ上に設けられた、酸化物半導体膜２０６の第３の領域２０６ａおよび第４の領域２０６ｂは前述の不純物添加により低抵抗化しやすく、かつ第２の加熱処理により高抵抗化しにくいため、トランジスタのオン電流を高めることができる。

なお、前述の不純物添加において、フォトリソグラフィ工程で用いるフォトマスクは、下地絶縁膜２０２の第１の領域２０２ａおよび第２の領域２０２ｂを形成するために用いたフォトマスクを用いてもよい。

次に、ゲート絶縁膜２１２およびゲート電極２０４上に層間絶縁膜２１８を成膜する。

次に、層間絶縁膜２１８およびゲート絶縁膜２１２を加工して、酸化物半導体膜２０６の第３の領域２０６ａおよび第４の領域２０６ｂを露出する開口部を形成する。該開口部の形成は、酸化物半導体膜２０６がなるべくエッチングされないような条件で行うが、これに限定されない。具体的には、該開口部を形成する際に、酸化物半導体膜２０６を貫通し、下地絶縁膜２０２を露出してしまっても構わない。

次に、層間絶縁膜２１８、ならびに露出された酸化物半導体膜２０６の第３の領域２０６ａおよび第４の領域２０６ｂ上に、配線２１６ａおよび配線２１６ｂを形成する（図８（Ｃ）参照。）。

以上の工程により、図４（Ｂ）に示すトランジスタを作製することができる。

なお、図４（Ｃ）に示すトランジスタは、図４（Ｂ）に示すトランジスタとゲート絶縁膜の形状が異なるのみである。そのため、図４（Ｃ）のトランジスタの作製方法の詳細は図４（Ｂ）のトランジスタの作製方法を参酌すればよい。

また、トランジスタのソース領域およびドレイン領域として、低抵抗化しやすく、高抵抗化しにくい領域を有するため、オン電流の高いトランジスタを作製することができる。

（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２で示したトランジスタとは異なる構造を有するトランジスタおよびその作製方法について、図９および図１０を用いて説明する。

図９（Ａ）は本発明の一態様に係るトランジスタの上面図である。図９（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図９（Ｂ）に示す。なお、簡単のため、図９（Ａ）においては、ゲート絶縁膜３１２などを省略して示す。

図９（Ｂ）に示すトランジスタは、基板３００上の下地絶縁膜３０２と、下地絶縁膜３０２上に設けられた酸化物半導体膜３０６と、酸化物半導体膜３０６上に電気的に分離して設けられた電極３１６ａおよび電極３１６ｂと、酸化物半導体膜３０６、電極３１６ａおよび電極３１６ｂ上のゲート絶縁膜３１２と、ゲート絶縁膜３１２を介し、電極３１６ａと電極３１６ｂとの間の領域と重畳して設けられたゲート電極３０４と、を有する。

酸化物半導体膜３０６は、酸化物半導体膜１３７と同様の酸化物膜を用いればよい。

下地絶縁膜３０２は、下地絶縁膜１０２と同様の絶縁膜を用いればよい。

基板３００は、基板１００と同様の基板を用いればよい。

電極３１６ａおよび電極３１６ｂは、配線１１６ａおよび配線１１６ｂと同様の導電膜を用いればよい。

ゲート絶縁膜３１２は、ゲート絶縁膜１１２と同様の絶縁膜を用いればよい。

ゲート電極３０４は、ゲート電極１０４と同様の導電膜を用いればよい。

なお、ゲート電極３０４は、電極３１６ａおよび電極３１６ｂと一部が重畳して設けられる。

以下に図９（Ｂ）に示すトランジスタの作製方法を示す。

まず、基板３００を準備し、基板３００上に下地絶縁膜３０２および酸化物半導体膜３０７を、この順番で成膜する（図１０（Ａ）参照。）。

次に、酸化物半導体膜３０７上に電極３１６ａおよび電極３１６ｂとなる導電膜を成膜し、加工して電極３１６ａおよび電極３１６ｂを形成する（図１０（Ｂ）参照。）。

次に、酸化物半導体膜３０７、電極３１６ａおよび電極３１６ｂ上にゲート絶縁膜３１２を成膜する。

次に、第１の加熱処理を行う。第１の加熱処理は、実施の形態１で示した第１の加熱処理と同様の加熱処理とすればよい。

第１の加熱処理によって、酸化物半導体膜３０７の水素濃度が低減する。また、通常４５０℃以上７００℃以下の温度で加熱処理を行うと、酸化物半導体膜の酸素欠損が増加するが、本実施の形態では、第１の加熱処理により下地絶縁膜３０２などから酸素が放出され、該酸素によって第１の加熱処理に起因する酸化物半導体膜３０７の酸素欠損の増加を抑制できる。むしろ、酸化物半導体膜３０６は、酸化物半導体膜３０７を成膜した直後よりも酸素欠損が低減される場合がある。

即ち、第１の加熱処理を行うことで、酸化物半導体膜３０６を、水素濃度が低く、かつＥＳＲにてｇ値が１．９３で信号を表さない酸化物半導体膜とすることができる。即ち、酸化物半導体膜３０６は、極めて水素濃度が低く、酸素欠損の少ない高抵抗な酸化物半導体膜である。

なお、第１の加熱処理によって下地絶縁膜３０２から酸素が放出し切らないことが好ましい。具体的には、第１の加熱処理後も下地絶縁膜３０２は、ＥＳＲにてｇ値が２．０１で信号を表すと好ましい。

下地絶縁膜３０２およびゲート絶縁膜３１２で酸化物半導体膜３０７を挟み、第１の加熱処理を行うことで、下地絶縁膜３０２から放出される酸素の外方拡散が起こりにくい。即ち、下地絶縁膜３０２は、第１の加熱処理後もＥＳＲにてｇ値が２．０１で信号を表しやすい。

次に、ゲート絶縁膜３１２上にゲート電極３０４となる導電膜を成膜し、該導電膜を加工してゲート電極３０４を形成する（図１０（Ｃ）参照。）。

なお、ゲート絶縁膜３１２の成膜後に代えて、ゲート電極３０４の形成後に第１の加熱処理を行ってもよい。

以上の工程により、図９（Ｂ）に示すトランジスタを作製することができる。

以上に示した工程では、電極３１６ａおよび電極３１６ｂ、ならびにゲート電極３０４のみフォトリソグラフィ工程を行えばよい。フォトリソグラフィ工程数を低減することができるため、トランジスタの作製に係るコストを大幅に低減することができる。

また、本実施の形態によって得られたトランジスタは、酸素欠損が少なく、かつ水素濃度の低い酸化物半導体膜、および加熱処理により酸素を放出する下地絶縁膜を用いている。そのため、トランジスタの動作に起因する電気特性の変動が小さく、また、該トランジスタを用いた半導体装置は高い信頼性を有する。

（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３で示したトランジスタとは異なる構造を有するトランジスタおよびその作製方法について、図１１および図１２を用いて説明する。

図１１（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１１（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図１１（Ｂ）に示す。なお、簡単のため、図１１（Ａ）においては、ゲート絶縁膜４１２などを省略して示す。

図１１（Ｂ）に示すトランジスタは、基板４００上の第１の領域４０２ａおよび第２の領域４０２ｂを有する下地絶縁膜４０２と、下地絶縁膜４０２上に設けられた第３の領域４０６ａおよび第４の領域４０６ｂを有する酸化物半導体膜４０６と、酸化物半導体膜４０６上に電気的に分離して設けられた電極４１６ａおよび電極４１６ｂと、酸化物半導体膜４０６、電極４１６ａおよび電極４１６ｂ上のゲート絶縁膜４１２と、ゲート絶縁膜４１２を介し、酸化物半導体膜４０６の第４の領域４０６ｂと重畳して設けられたゲート電極４０４と、を有する。

酸化物半導体膜４０６は、酸化物半導体膜２０７と同様の酸化物膜を用いればよい。

第１の領域４０２ａおよび第２の領域４０２ｂを有する下地絶縁膜４０２は、第１の領域２０２ａおよび第２の領域２０２ｂを有する下地絶縁膜２０２と同様の絶縁膜を用いればよい。

なお、図１１（Ｂ）に示すトランジスタは、図９（Ｂ）に示すトランジスタと、下地絶縁膜および酸化物半導体膜の構成が異なる以外同様である。

基板４００は、基板１００と同様の基板を用いればよい。

電極４１６ａおよび電極４１６ｂは、電極３１６ａおよび電極３１６ｂと同様の導電膜を用いればよい。

ゲート絶縁膜４１２は、ゲート絶縁膜３１２と同様の絶縁膜を用いればよい。

ゲート電極４０４は、ゲート電極３０４と同様の導電膜を用いればよい。

なお、ゲート電極４０４は、電極４１６ａおよび電極４１６ｂと一部が重畳して設けられる。

以下に図１１（Ｂ）に示すトランジスタの作製方法を示す。

まず、基板４００を準備し、基板４００上に第１の領域４０２ａおよび第２の領域４０２ｂを有する下地絶縁膜４０２を形成する。第１の領域４０２ａおよび第２の領域４０２ｂを有する下地絶縁膜４０２は、実施の形態２で示した下地絶縁膜２０２と同様の方法で形成すればよい。

次に、下地絶縁膜４０２上に酸化物半導体膜４０７を成膜する（図１２（Ａ）参照。）。

次に、酸化物半導体膜４０７上に電極４１６ａおよび電極４１６ｂとなる導電膜を成膜し、加工して電極４１６ａおよび電極４１６ｂを形成する（図１２（Ｂ）参照。）。

次に、酸化物半導体膜４０７、電極４１６ａおよび電極４１６ｂ上にゲート絶縁膜４１２を成膜する。

次に、第１の加熱処理を行い、第３の領域４０６ａおよび第４の領域４０６ｂを有する酸化物半導体膜４０６を形成する。

ここで、酸化物半導体膜４０６の第３の領域４０６ａは、下地絶縁膜４０２の第１の領域４０２ａと重なる領域である。また、酸化物半導体膜４０６の第４の領域４０６ｂは、下地絶縁膜４０２の第２の領域４０２ｂと重なる領域である。これは、第１の加熱処理によって、下地絶縁膜４０２から酸化物半導体膜４０７へ供給される酸素の量が、下地絶縁膜４０２の第１の領域４０２ａおよび第２の領域４０２ｂで異なるためである。

なお、下地絶縁膜４０２の第１の領域４０２ａは、第１の加熱処理により、酸化物半導体膜４０６に供給可能な酸素をほとんど放出してしまう。そのため、下地絶縁膜４０２の第１の領域４０２ａは、第１の加熱処理後にＥＳＲにてｇ値が２．０１で信号を表さない。一方、下地絶縁膜４０２の第２の領域４０２ｂは、第１の加熱処理後もＥＳＲにてｇ値が２．０１で信号を表す。

酸化物半導体膜４０６の第３の領域４０６ａは、酸化物半導体膜４０６の第４の領域４０６ｂよりも高抵抗化しにくい。そのため、該領域に作製したトランジスタのオン電流を高めることができる。

次に、ゲート絶縁膜４１２上にゲート電極４０４となる導電膜を成膜し、該導電膜を加工してゲート電極４０４を形成する（図１２（Ｃ）参照。）。

なお、ゲート絶縁膜４１２の成膜後に代えて、ゲート電極４０４の形成後に第１の加熱処理を行ってもよい。

以上の工程により、図１１（Ｂ）に示すトランジスタを作製することができる。

以上に示した工程では、下地絶縁膜４０２、電極４１６ａおよび電極４１６ｂ、ならびにゲート電極４０４のみフォトリソグラフィ工程を行えばよい。フォトリソグラフィ工程数を低減することができるため、トランジスタの作製に係るコストを大幅に低減することができる。

また、トランジスタの形成領域において、高抵抗化しにくい酸化物半導体膜の領域を形成することで、オン電流の高いトランジスタを作製することができる。

（実施の形態５）
本実施の形態では実施の形態１乃至実施の形態４のいずれかに示すトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、発光装置の一つであるＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到しうるものである。

図１８にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２２００を有する。画素２２００は、トランジスタ２２３０と、キャパシタ２２２０と、液晶素子２２１０と、を含む。こうした画素２２００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載することもある。

トランジスタ２２３０は、実施の形態１乃至実施の形態４のいずれかで示すトランジスタを用いる。実施の形態１乃至実施の形態４のいずれかで示すトランジスタは電気的特性が良好な酸化物半導体を用いたトランジスタであるため、表示品位の高い表示装置を得ることができる。

ゲート線ＧＬはトランジスタ２２３０のゲートと接続し、ソース線ＳＬはトランジスタ２２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一方の容量電極および液晶素子２２１０の一方の画素電極と接続する。キャパシタ２２２０の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線ＧＬと同一層で設けてもよい。

また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１乃至実施の形態４のいずれかで示すトランジスタを含んでもよい。

また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１乃至実施の形態４のいずれかで示すトランジスタを含んでもよい。

なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基板上に形成し、ＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）、ワイヤボンディング、またはＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）などの方法を用いてそれぞれゲート線ＧＬ、ソース線ＳＬと接続してもよい。

また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。

ゲート線ＧＬにトランジスタ２２３０のしきい値電圧以上になるように電圧を印加すると、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャパシタ２２２０に蓄積される。１行分の充電後、該行にあるトランジスタ２２３０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２２０に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２２０の充電に移る。このようにして、１行からｂ行の充電を行う。ドレイン電流は、トランジスタにおいてチャネルを介してドレイン−ソース間を流れる電流のことである。ドレイン電流はゲート電圧がしきい値電圧よりも大きいときに流れる。

なお、トランジスタ２２３０はオフ電流が小さいため、キャパシタ２２２０に蓄積された電荷の保持時間が長くなる。そのため、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また、キャパシタ２２２０の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。

また、トランジスタ２２３０はトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い液晶表示装置を得ることができる。

以上のように、本発明の一態様によって、表示品位が高く、消費電力の小さく、信頼性に優れる液晶表示装置を提供することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態４のいずれかで示すトランジスタを用いて、半導体記憶装置を作製する例について説明する。

揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）がある。

不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にフローティングゲートを有し、該フローティングゲートに電荷を保持することで記憶を行うフラッシュメモリがある。

上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１乃至実施の形態４のいずれかで示すトランジスタを適用することができる。

まずは、実施の形態１乃至実施の形態４のいずれかで示すトランジスタを適用した半導体記憶装置のメモリセルについて図１９を用いて説明する。

メモリセルは、トランジスタＴｒと、キャパシタＣと、を有し、トランジスタＴｒのソースまたはドレインの一方はビット線ＢＬと電気的に接続し、トランジスタＴｒのソースまたはドレインの他方はキャパシタＣと電気的に接続し、トランジスタＴｒのゲートはワード線ＷＬと電気的に接続し、ビット線ＢＬはセンスアンプＳＡｍｐと電気的に接続する（図１９（Ａ）参照。）。

キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１９（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。

ここで、トランジスタＴｒに実施の形態１乃至実施の形態４のいずれかで示すトランジスタを適用すると、該トランジスタはオフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、メモリセルに、オフ電流が１×１０^−２１Ａ以下、好ましくは１×１０^−２４Ａ以下となった酸化物半導体膜を用いたトランジスタを用いると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。

また、トランジスタＴｒに実施の形態１乃至実施の形態４のいずれかで示すトランジスタを適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い半導体記憶装置のメモリセルを得ることができる。

以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい半導体記憶装置を得ることができる。

次に、上述した半導体記憶装置とは異なる構成の、実施の形態１乃至実施の形態４のいずれかで示すトランジスタを適用した半導体記憶装置のメモリセルについて図２０を用いて説明する。

図２０（Ａ）は、メモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、トランジスタＴｒ＿２と、キャパシタＣと、を有し、トランジスタＴｒ＿１のゲートはワード線ＷＬ＿１と電気的に接続し、トランジスタＴｒ＿１のソースはソース線ＳＬ＿１と電気的に接続し、トランジスタＴｒ＿２のソースはソース線ＳＬ＿２と電気的に接続し、トランジスタＴｒ＿２のドレインはドレイン線ＤＬ＿２と電気的に接続し、キャパシタＣの一端は容量線ＣＬと電気的に接続し、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートはノードＮと電気的に接続する。

なお、該メモリセルは、ノードＮの電位に応じて、トランジスタＴｒ＿２の見た目のしきい値電圧が変動することを利用することでデータを記憶できる。例えば、図２０（Ｂ）は容量線ＣＬの電圧Ｖ_ＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉ_ｄ＿２との関係を説明する図である。

ここで、ノードＮは、トランジスタＴｒ＿１を介して電圧を調整することができる。例えば、ソース線ＳＬ＿１の電位をＶＤＤとする。このとき、ワード線ＷＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノードＮの電位をＨＩＧＨにすることができる。また、ワード線ＷＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることができる。

そのため、Ｎ＝ＬＯＷで示したＶ_ＣＬ−Ｉ_ｄ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶ_ＣＬ−Ｉ_ｄ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、Ｖ_ＣＬ＝０ＶにてＩ_ｄ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、Ｖ_ＣＬ＝０ＶにてＩ_ｄ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。

ここで、トランジスタＴｒ＿１に実施の形態１乃至実施の形態４のいずれかで示すトランジスタを適用すると、該トランジスタはオフ電流を小さくすることができるため、ノードＮに蓄積された電荷がトランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。

また、トランジスタＴｒ＿１に実施の形態１乃至実施の形態４のいずれかで示すトランジスタを適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い半導体記憶装置を得ることができる。

なお、トランジスタＴｒ＿２に、実施の形態１乃至実施の形態４のいずれかで示すトランジスタを適用しても構わない。

以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さい半導体記憶装置を得ることができる。

（実施の形態７）
実施の形態１乃至実施の形態４のいずれかで示すトランジスタまたは実施の形態６に示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）を構成することができる。

図２１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２１（Ａ）に示すＣＰＵは、基板１１９０上に、演算論理装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（ＢｕｓＩ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭＩ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。

図２１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態６に示す半導体記憶装置を用いることができる。

図２１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタによるデータの保持を行う。フリップフロップによってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。

電源停止に関しては、図２１（Ｂ）または図２１（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図２１（Ｂ）および図２１（Ｃ）の回路の説明を行う。

図２１（Ｂ）および図２１（Ｃ）では、記憶素子への電源電圧の供給を制御するスイッチング素子に実施の形態１乃至実施の形態４のいずれかに示すトランジスタを用いた構成の一例を示す。

図２１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、実施の形態６に示す記憶素子を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図２１（Ｂ）では、スイッチング素子１１４１として、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。

なお、図２１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、図２１（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）などのＬＳＩにも応用可能である。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態７を適用した電子機器の例について説明する。

図２２（Ａ）は携帯型情報端末である。図２２（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。表示部９３０３およびカメラ９３０５に他の実施の形態を適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に他の実施の形態を適用することもできる。

図２２（Ｂ）は、ディスプレイである。図２２（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。表示部９３１１に他の実施の形態を適用することができる。その結果、表示部９３１１のサイズを大きくしたときにも表示品位の高く、信頼性の高いディスプレイとすることができる。

図２２（Ｃ）は、デジタルスチルカメラである。図２２（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。表示部９３２３に他の実施の形態を適用することができる。また、図示しないが、記憶回路またはイメージセンサに他の実施の形態を適用することもできる。

図２２（Ｄ）は２つ折り可能な携帯型情報端末である。図２２（Ｄ）に示す２つ折り可能な携帯型情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。表示部９６３１ａおよび表示部９６３１ｂに他の実施の形態を適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に他の実施の形態を適用することもできる。

なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。

従って、本発明の一態様に係る電子機器は、性能が高く、信頼性の高い電子機器である。

本実施例では、ＥＳＲを用い、酸化物半導体膜および下地絶縁膜を有する試料のスピン評価を行った。

なお、ＥＳＲは、日本電子株式会社製電子スピン共鳴装置ＪＥＳ−ＦＡ３００を用いた。

以下に試料の作製方法を示す。

まず、石英基板を準備し、石英基板上に下地絶縁膜を成膜した。下地絶縁膜は、酸化アルミニウム膜または酸化シリコン膜とした。

酸化アルミニウム膜は、スパッタリング法により成膜した。具体的には、酸化アルミニウムターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を２５０℃、成膜電力を２．５ｋＷ（１３．５６ＭＨｚ）として３００ｎｍの厚さで成膜した。

酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を１００℃、成膜電力を５ｋＷ（１３．５６ＭＨｚ）として３００ｎｍの厚さで成膜した。

次に、下地絶縁膜上に酸化物半導体膜を成膜した。

酸化物半導体膜は、スパッタリング法により成膜した。具体的には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）ターゲットを用い、酸素を４５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を４００℃、成膜電力を５００Ｗ（ＤＣ）として１００ｎｍの厚さで成膜した。

次に、窒素ガス雰囲気において、４５０℃の温度で１時間、第１の加熱処理を行った。

次に、酸化物半導体膜上に保護絶縁膜を成膜した。

保護絶縁膜は、プラズマＣＶＤ法により成膜した。具体的にはモノシランを１ｓｃｃｍおよび亜酸化窒素を８００ｓｃｃｍ含む雰囲気において、圧力を４０Ｐａに制御し、成膜時の基板加熱温度を４００℃、電極に１５０Ｗ（６０ＭＨｚ）を印加して１００ｎｍの厚さで成膜した。

次に、各基板を３ｍｍ×２０ｍｍのサイズに分割した。

次に、分割した基板を窒素ガス雰囲気において、１時間の第２の加熱処理を行った。第２の加熱処理は、２５０℃、３００℃、３５０℃、４００℃、４５０℃、５００℃、５５０℃または６００℃の温度で行った。

次に、各試料を２枚重ねてＥＳＲを評価した。なお、ＥＳＲは、室温にて行い、マイクロ波電力を２０ｍＷ（９．２ＧＨｚ）とした。また、磁場の向きが基板表面と平行となるように各試料を設置した。

結果を図１３に示す。ここで、図１３（Ａ）は、下地絶縁膜として酸化アルミニウム膜を用いた試料のＥＳＲスペクトルを示す。また、図１３（Ｂ）は、下地絶縁膜として酸化シリコン膜を用いた試料のＥＳＲスペクトルを示す。なお、図１３中のＥＳＲスペクトルに付した温度は、第２の加熱処理の温度を示す。また、図１３中のＥＳＲスペクトルに付したａｓ−ｄｅｐｏの表記は、第２の加熱処理を行っていないことを示す。

図１３において、ｇ値が２．０１で表される信号に着目する。図１３（Ａ）より、下地絶縁膜に酸化アルミニウム膜を用いた試料では、第２の加熱処理の温度を高めるに従い、該信号に相当するスピンのスピン密度が低減していった。また、第２の加熱処理を６００℃で行った試料においても、該信号を表した。また、図１３（Ｂ）より、下地絶縁膜に酸化シリコン膜を用いた試料でも、第２の加熱処理の温度を高めるに従い、該信号に相当するスピンのスピン密度が低減していった。ところが、第２の加熱処理を５５０℃または６００℃で行った試料においては、該信号が消失したか、極めて小さくなった。なお、ｇ値が２．０１で表される信号に相当するスピンのスピン密度を定量した値を下記表１に示す。

上記表１より、下地絶縁膜に酸化アルミニウム膜を用いた試料では、６００℃以下の加熱処理後もｇ値が２．０１で表される信号に相当するスピンのスピン密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以上であることがわかった。

同様に、図１３において、ｇ値が１．９３で表される信号に着目する。図１３（Ａ）より、下地絶縁膜に酸化アルミニウム膜を用いた試料では、ａｓ−ｄｅｐｏおよび第２の加熱処理が４００℃の試料において、該信号が確認された。そのほかの試料では、該信号は確認されなかった。一方、図１３（Ｂ）より、下地絶縁膜に酸化シリコン膜を用いた試料でも、ａｓ−ｄｅｐｏおよび第２の加熱処理が２５０℃乃至４００℃の試料において、該信号が確認された。そのほかの試料では、該信号は確認されなかった。

以上に示すように、下地絶縁膜に酸化アルミニウム膜を用いた試料のＥＳＲスペクトルにおいて、下地絶縁膜および保護絶縁膜で酸化物半導体膜を挟み、２５０℃乃至６００℃の範囲にあるいずれかの温度で加熱処理を行った試料で、ｇ値が２．０１で信号を表した。また、ａｓ−ｄｅｐｏおよび該加熱処理の温度が４００℃の試料を除き、ｇ値が１．９３で信号を表さなかった。

一方、下地絶縁膜に酸化シリコン膜を用いた試料のＥＳＲスペクトルにおいて、下地絶縁膜および保護絶縁膜で酸化物半導体膜を挟み、２５０℃乃至５００℃の範囲にあるいずれかの温度で加熱処理を行った試料で、ｇ値が２．０１で信号を表した。ところが、該加熱処理の温度が５５０℃または６００℃のときは、ｇ値が２．０１で信号を表さなかった。また、ａｓ−ｄｅｐｏおよび該加熱処理の温度が２５０℃乃至４００℃の試料を除き、ｇ値が１．９３で信号を表さなかった。

本実施例より、下地絶縁膜が酸化アルミニウム膜のとき、下地絶縁膜上に設けられた酸化物半導体膜は４５０℃乃至６００℃のいずれかの温度で加熱処理後に、ＥＳＲにてｇ値が１．９３で信号を表さず、かつ下地絶縁膜は該加熱処理後もｇ値が２．０１で信号を表すことがわかる。

一方、下地絶縁膜が酸化シリコン膜のとき、下地絶縁膜上に設けられた酸化物半導体膜は４５０℃または５００℃の温度で加熱処理後に、ＥＳＲにてｇ値が１．９３で信号を表さず、かつ下地絶縁膜は該加熱処理後もｇ値が２．０１で信号を表すことがわかる。また、５５０℃または６００℃の温度で加熱処理後に、ＥＳＲにてｇ値が１．９３で信号を表さず、かつ下地絶縁膜は該加熱処理後もｇ値が２．０１で信号を表さないことがわかる。

本実施例では、ＴＤＳを用い、絶縁膜を有する試料の放出ガスの評価を行った。

放出ガスの評価は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用いた。

以下に試料の作製方法を示す。

まず、シリコンウェハを準備し、シリコンウェハ上に熱酸化膜を成膜した。熱酸化膜の成膜は、３％ＨＣｌを含む酸素雰囲気にて、９５０℃の温度で行い、厚さは１００ｎｍとした。

次に、熱酸化膜上に絶縁膜として、酸化アルミニウム膜または酸化シリコン膜を成膜した。

酸化アルミニウム膜は、スパッタリング法により成膜した。具体的には、酸化アルミニウムターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を２５０℃、成膜電力を２．５ｋＷ（１３．５６ＭＨｚ）として１００ｎｍの厚さで成膜した。

酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲットを用い、酸素を５０ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を１００℃、成膜電力を２ｋＷ（１３．５６ＭＨｚ）として３００ｎｍの厚さで成膜した。

次に、各試料の放出ガスの量を評価した。

ＴＤＳによるＭ／ｚが３２であるガスのイオン強度を図１４に示す。ここで、図１４（Ａ）は、絶縁膜として酸化アルミニウム膜を用いた試料の、ＴＤＳによる放出ガスのイオン強度を示す。また、図１４（Ｂ）は、絶縁膜として酸化シリコン膜を用いた試料のＴＤＳによる放出ガスのイオン強度を示す。

図１４（Ａ）に示す、絶縁膜に酸化アルミニウム膜を用いた試料の、ＴＤＳによる放出ガスのイオン強度より、基板温度が４５０℃以上でＭ／ｚが３２であるガスの放出が確認された。測定の都合上、基板温度が６００℃以上での放出ガスの評価を行うことができていないが、Ｍ／ｚが３２であるガスの放出量がもっとも高くなる温度は６００℃よりも高いことが予測される。

一方、図１４（Ｂ）に示す、絶縁膜に酸化シリコン膜を用いた試料の、ＴＤＳによる放出ガスのイオン強度より、基板温度が１００℃以上５００℃以下でＭ／ｚが３２であるガスの放出が確認された。なお、放出量を酸素原子に換算すると５．０×１０^２０ａｔｏｍｓ／ｃｍ^３であった。測定の都合上、基板温度が６００℃以上での放出ガスの評価を行うことができていないが、少なくともＭ／ｚが３２であるガスの放出は、基板温度が５００℃以上６００℃以下の範囲ではほとんど生じないことがわかる。

本実施例より、酸化アルミニウム膜は、酸素の放出温度が酸化シリコン膜よりも高いことがわかった。そのため、４５０℃以上の温度で加熱処理を行っても、放出可能な酸素が十分残存することがわかる。

また、酸化シリコン膜は、４５０℃以上の温度で加熱処理を行うことで、放出可能な酸素がほとんど失われてしまうことがわかる。

次に、ＴＤＳによるＭ／ｚが２であるガスのイオン強度を図１５に示す。ここで、図１５（Ａ）は、絶縁膜として酸化アルミニウム膜を用いた試料の、ＴＤＳによる放出ガスのイオン強度を示す。また、図１５（Ｂ）は、絶縁膜として酸化シリコン膜を用いた試料の、ＴＤＳによる放出ガスのイオン強度を示す。

図１５（Ａ）に示す、絶縁膜に酸化アルミニウム膜を用いた試料の、ＴＤＳによる放出ガスのイオン強度より、基板温度が３２０℃および４１０℃で、Ｍ／ｚが２であるガスの放出量の極大値が確認された。測定の都合上、基板温度が６００℃以上での放出ガスの評価を行うことができていないが、Ｍ／ｚが２の放出量は基板温度が高いほど増大していくことが予測される。

一方、図１５（Ｂ）に示す、絶縁膜に酸化シリコン膜を用いた試料のＴＤＳによる放出ガスのイオン強度より、基板温度が３５０℃に、Ｍ／ｚが２であるガスの放出量の極大値が確認された。また、測定の都合上、基板温度が６００℃以上での放出ガスの評価を行うことができていないが、Ｍ／ｚが２であるガスの放出量は基板温度が高いほど増大していくと予測される。

また、下地絶縁膜からの水素の放出量の極大値となる温度を越える温度、例えば３５０℃以上、好ましくは４５０℃以上、さらに好ましくは５００℃以上で加熱処理を行うことで、下地絶縁膜から効果的に水素を放出させられることがわかる。

本実施例では、下地絶縁膜および保護絶縁膜に挟まれた酸化物半導体膜の比抵抗率、キャリア密度およびホール（Ｈａｌｌ）移動度を、ホール効果測定により評価した。

ホール効果測定は、株式会社東陽テクニカ製ＲｅｓｉＴｅｓｔ８３００シリーズを用いた。

以下に試料の作製方法を示す。

まず、ガラス基板を準備し、ガラス基板上に下地絶縁膜を成膜した。下地絶縁膜は、酸化アルミニウム膜または酸化シリコン膜とした。

次に、下地絶縁膜上に酸化物半導体膜を成膜した。

酸化物半導体膜は、スパッタリング法により成膜した。具体的には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）ターゲットを用い、酸素を４５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を４００℃、成膜電力を５００Ｗ（ＤＣ）として３０ｎｍの厚さで成膜した。

次に、ホール効果測定用の四端子電極として直径１ｍｍの円状の電極（Ｔｉ）を４つ形成した。なお、各電極は正方形状に配置し、その中心と中心との間隔を８ｍｍとした。

次に、電極および酸化物半導体膜上に保護絶縁膜を成膜した。

次に、保護絶縁膜を加工し、各電極のみを露出する開口部を形成した。

次に、４つの電極が入るよう、各基板を１０ｍｍ×１０ｍｍのサイズに分割した。

次に、各試料の比抵抗率、キャリア密度およびホール移動度を評価した。

結果を図１６および図１７に示す。

ここで、図１６は、下地絶縁膜として酸化アルミニウム膜を用いた試料のホール効果測定結果を示す。なお、図１６（Ａ）は第２の加熱処理の温度と比抵抗値との関係を示し、図１６（Ｂ）は第２の加熱処理の温度とキャリア密度との関係を示し、図１６（Ｃ）は第２の加熱処理の温度とホール移動度との関係を示す。

図１６（Ａ）より、第２の加熱処理が４００℃を超えたところから急激に比抵抗値が増大した。また、第２の加熱処理が４５０℃以上では、ホール効果測定の測定限界である比抵抗値が３ｋΩ・ｃｍ以上であることがわかった。

なお、図１６（Ｂ）および図１６（Ｃ）より、第２の加熱処理の温度を高めると、ホール移動度は大きく変化せず、キャリア密度が著しく低下していることがわかった。

酸化物半導体膜のキャリア発生源は水素および酸素欠損であるため、第２の加熱処理を４００℃以上で行うことで、酸化物半導体膜の水素および／または酸素欠損を低減することができたといえる。

次に、図１７は、下地絶縁膜として酸化シリコン膜を用いた試料のホール効果測定結果を示す。なお、図１７（Ａ）は第２の加熱処理の温度と比抵抗値との関係を示し、図１７（Ｂ）は第２の加熱処理の温度とキャリア密度との関係を示し、図１７（Ｃ）は第２の加熱処理の温度とホール移動度との関係を示す。

図１７（Ａ）より、第２の加熱処理が３５０℃以上では、ホール効果測定の測定限界である比抵抗値が３ｋΩ・ｃｍ以上であることがわかった。

酸化物半導体膜のキャリア発生源は水素および酸素欠損であるから、第２の加熱処理を３５０℃以上で行うことで、酸化物半導体膜の水素および／または酸素欠損を低減することができたといえる。

実施例２によれば、酸化シリコン膜は酸化アルミニウム膜よりも低い温度で酸素を放出する。実施例３の結果を鑑みれば、下地絶縁膜からの酸素の放出と酸化物半導体膜の比抵抗値の増大（キャリア密度の低減）に関連があることは明らかである。

また、実施例１および実施例２より、下地絶縁膜から酸素が放出可能な試料では、ＥＳＲにてｇ値が２．０１で信号を表すことも明らかである。

従って、酸化物半導体膜のキャリア密度を低減させるためには、下地絶縁膜としてＥＳＲにてｇ値が２．０１で信号を表す絶縁膜を用いて、酸化物半導体膜の酸素欠損を低減させることが好ましい。ただし、酸化物半導体膜のもう一つのキャリア発生源である下地絶縁膜の水素濃度を低減させるには、４５０℃以上での加熱処理が有効であるため、４５０℃以上の加熱処理後も、加熱処理によって放出する酸素が残存する下地絶縁膜の形成が重要であることがわかる。

１００基板
１０２下地絶縁膜
１０４ゲート電極
１０６酸化物半導体膜
１０６ａ第１の領域
１０６ｂ第２の領域
１０６ｃ第３の領域
１１２ゲート絶縁膜
１１３ゲート絶縁膜
１１６ａ配線
１１６ｂ配線
１１８層間絶縁膜
１３６酸化物半導体膜
１３７酸化物半導体膜
２００基板
２０２下地絶縁膜
２０２ａ第１の領域
２０２ｂ第２の領域
２０３ａ絶縁膜
２０３ｂ絶縁膜
２０４ゲート電極
２０６酸化物半導体膜
２０６ａ第３の領域
２０６ｂ第４の領域
２０６ｃ第５の領域
２０６ｄ第６の領域
２０７酸化物半導体膜
２０７ａ第３の領域
２０７ｂ第４の領域
２１２ゲート絶縁膜
２１３ゲート絶縁膜
２１６ａ配線
２１６ｂ配線
２１８層間絶縁膜
２３７酸化物半導体膜
３００基板
３０２下地絶縁膜
３０４ゲート電極
３０６酸化物半導体膜
３０７酸化物半導体膜
３１２ゲート絶縁膜
３１６ａ電極
３１６ｂ電極
４００基板
４０２下地絶縁膜
４０２ａ第１の領域
４０２ｂ第２の領域
４０４ゲート電極
４０６酸化物半導体膜
４０６ａ第３の領域
４０６ｂ第４の領域
４０７酸化物半導体膜
４１２ゲート絶縁膜
４１６ａ電極
４１６ｂ電極
１１４１スイッチング素子
１１４２記憶素子
１１４３記憶素子群
１１８９ＲＯＭインターフェース
１１９０基板
１１９１ＡＬＵ
１１９２ＡＬＵコントローラ
１１９３インストラクションデコーダ
１１９４インタラプトコントローラ
１１９５タイミングコントローラ
１１９６レジスタ
１１９７レジスタコントローラ
１１９８バスインターフェース
１１９９ＲＯＭ
２２００画素
２２１０液晶素子
２２２０キャパシタ
２２３０トランジスタ
９３００筐体
９３０１ボタン
９３０２マイクロフォン
９３０３表示部
９３０４スピーカ
９３０５カメラ
９３１０筐体
９３１１表示部
９３２０筐体
９３２１ボタン
９３２２マイクロフォン
９３２３表示部
９６３０筐体
９６３１ａ表示部
９６３１ｂ表示部
９６３３留め具
９６３８操作スイッチ

Claims

複数のトランジスタを有し、
前記トランジスタは第１の絶縁膜と、
前記第１の絶縁膜と接する領域を有する、酸化物半導体膜と、
前記酸化物半導体膜と接する領域を有する、ゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記酸化物半導体膜と重なる領域を有する、ゲート電極と、を有し、
前記第１の絶縁膜は、酸化アルミニウム又は酸化シリコンを有し、
前記第１の絶縁膜において、電子スピン共鳴にて測定される、ｇ値の信号が、２．００５以上２．０１５以下に表れ、
前記酸化物半導体膜は、比抵抗率が３ｋΩ・ｃｍ以上の範囲内にあり、
前記酸化物半導体膜は、前記複数のトランジスタ間を電気的に分離するために島状に加工されていないことを特徴とする半導体装置。
複数のトランジスタを有し、
前記トランジスタは第１の絶縁膜と、
前記第１の絶縁膜と接する領域を有する、酸化物半導体膜と、
前記酸化物半導体膜と接する領域を有する、ゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記酸化物半導体膜と重なる領域を有する、ゲート電極と、を有し、
前記第１の絶縁膜は、酸化アルミニウム又は酸化シリコンを有し、
前記第１の絶縁膜において、電子スピン共鳴にて測定される、ｇ値の信号が、２．００５以上２．０１５以下に表れ、
前記酸化物半導体膜において、電子スピン共鳴にて測定される、ｇ値の信号が、１．８８以上１．９８以下に表れず、
前記酸化物半導体膜は、比抵抗率が３ｋΩ・ｃｍ以上の範囲内にあり、
前記酸化物半導体膜は、前記複数のトランジスタ間を電気的に分離するために島状に加工されていないことを特徴とする半導体装置。