JP6125850B2 - 半導体装置及び半導体装置の作製方法 - Google Patents

Description

本発明は、ハードウェアの構成を変更することができるプログラマブルロジックデバイスと、上記プログラマブルロジックデバイスを用いた半導体装置の作製方法に関する。

プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）と呼ばれる半導体装置は、適当な規模のプログラマブルロジックエレメント（基本ブロック）で論理回路が構成されており、各プログラマブルロジックエレメントの機能や、プログラマブルロジックエレメント間の接続構造を、製造後において変更できることを特徴とする。ＰＬＤは、従来のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）やゲートアレイなどに比べて、開発期間の短縮や設計仕様の変更に対する柔軟性などの利点を有しているため、近年、利用が進んでいる。

上記ＰＬＤには、各プログラマブルロジックエレメントの機能やプログラマブルロジックエレメント間の接続構造についてのデータ（コンフィギュレーションデータ）を格納するための記憶装置が必要である。よって、ＰＬＤは、回路規模の増大、チップのコスト上昇が避けられず、試作品もしくは少量生産に採用されることが多い。その一方で、ＰＬＤで検証した回路構成に対応したフォトマスクを作製し、ＡＳＩＣとすることで、チップのコストを低減する方法が提案されている。この場合、ゲートアレイと同様に上位数層のマスクのみの変更で、所望の仕様の半導体装置を比較的安価に提供することができる。

下記の非特許文献１では、プログラマブルロジックエレメントとして機能するロジック回路の上層に、コンフィギュレーションデータを格納するためのＳＲＡＭをポリシリコンＴＦＴで形成し、コンフィギュレーションデータが確定した後に、当該データに対応した新たなフォトマスクを用いてＡＳＩＣを作製する構成を、提案している。当該ＡＳＩＣは、上記ＳＲＡＭを含まず、チップ上にはロジック回路のみとなるため、回路規模の増大を抑制できる。

Ｔ． Ｎａｉｔｏ ｅｔ ａｌ．，"Ｗｏｒｌｄ’ｓ ｆｉｒｓｔ ｍｏｎｏｌｉｔｈｉｃ ３Ｄ−ＦＰＧＡ ｗｉｔｈ ＴＦＴ ＳＲＡＭ ｏｖｅｒ ９０ｎｍ ９ ｌａｙｅｒ Ｃｕ ＣＭＯＳ"，２０１０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，２０１０，ｐｐ．２１９−２２０．

ところが、上記非特許文献１の構成では、ビットあたりの素子数が多いＳＲＡＭをロジック回路の上層に形成するため、不良が発生しやすく、高い歩留まりでＰＬＤを作製するのが難しい。

また、ポリシリコンＴＦＴで構成されたＳＲＡＭは、ポリシリコンＴＦＴのオフ電流により、動作時のみならず非動作時にも少なからず電力が消費されており、ＰＬＤの消費電力には、ＳＲＡＭにおいて消費される上記電力が含まれている。そのため、ＰＬＤを元に作製される半導体装置の消費電力を、ＰＬＤの検証段階において正確に見積もることができない。

さらに、ＰＬＤを元に半導体装置を作製する際、ポリシリコンＴＦＴのＳＲＡＭを配線で置き換えているために、ロジック回路の上層のレイアウトが大幅に変更される。従って、各種配線の寄生容量による動作遅延や消費電力についても、ＰＬＤの検証段階で正確に見積もることができない。

上述したような技術的背景のもと、本発明は、メモリエレメントにおいて、ビットあたりの素子数を小さく抑えることができるプログラマブルロジックデバイスの提供を、課題の一つとする。或いは、本発明は、検証段階での消費電力または動作周波数の見積もりを正確に行うことのできるプログラマブルロジックデバイスの提供を、課題の一つとする。

或いは、本発明は、プログラマブルロジックデバイスによる検証段階での消費電力または動作周波数の見積もりを正確に行うことのできる半導体装置の作製方法の提供を、課題の一つとする。

本発明の一態様では、プログラマブルロジックデバイスにおいて、コンフィギュレーションデータによって論理回路が構成される複数のプログラマブルロジックエレメント上に、上記コンフィギュレーションデータが記憶されるメモリエレメントを設ける。プログラマブルロジックエレメントとメモリエレメントとは電気的に接続されており、メモリエレメントが有する複数の記憶素子は、プログラマブルロジックエレメントとメモリエレメントの電気的な接続を為すノードに、上記コンフィギュレーションデータによって定められた量の電荷を、供給、保持、放出するためのスイッチと、当該ノードとの間にそれぞれ容量が形成される複数の配線とを、それぞれ有する。

本発明の一態様では、各記憶素子にスイッチを構成するトランジスタが少なくとも一つ設けられていれば良い。よって、ＳＲＡＭをメモリエレメントに用いた場合に比べて、ビットあたりの素子数を小さく抑えることができる。

そして、上記プログラマブルロジックデバイスでは、複数のプログラマブルロジックエレメントにおいて構成される論理回路が、コンフィギュレーションデータによって異なる。本発明の一態様では、コンフィギュレーションデータが確定した後、別途用意した複数のプログラマブルロジックエレメント上に、上記複数のプログラマブルロジックエレメントにコンフィギュレーションデータに従って接続されるように、複数の配線を形成することで、半導体装置を作製する。

本発明の一態様では、プログラマブルロジックデバイスの上層に設けられたメモリエレメントを、複数の配線に置き換えることで、半導体装置を作製するものである。そして、本発明の一態様では、プログラマブルロジックデバイスのメモリエレメントに既に上記複数の配線が含まれているため、プログラマブルロジックデバイスと半導体装置とでは、下層のプログラマブルロジックエレメントと上層の配線との間に生じる寄生容量の差が、小さく抑えられる。よって、プログラマブルロジックデバイスの検証によって、上記寄生容量に起因した半導体装置における消費電力または動作周波数の見積もりを、正確に行うことができる。

さらに、本発明の一態様では、オフ電流の小さいトランジスタで、記憶素子に設けられたスイッチを構成することを、構成要件に加えても良い。例えば、バンドギャップが広く、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された半導体を、チャネル形成領域に含むトランジスタは、オフ電流が著しく小さい。本発明の一態様では、上記構成を有するトランジスタをスイッチとして用いることで、ノードにおいて保持されている電荷のリークを防ぐことができる。よって、本発明の一態様では、ポリシリコンＴＦＴで構成されたＳＲＡＭを用いる場合よりも、メモリエレメントにおいて、トランジスタのオフ電流に起因する消費電力を小さく抑えることができる。そのため、プログラマブルロジックデバイスを元に作製される半導体装置の消費電力を、プログラマブルロジックデバイスの検証段階において正確に見積もることができる。

具体的に、本発明の一態様に係るプログラマブルロジックデバイスは、複数のプログラマブルロジックエレメントと、上記複数のプログラマブルロジックエレメントにおいてそれぞれ行われる論理演算を定義するための、コンフィギュレーションデータが記憶されたメモリエレメントと、を有し、上記メモリエレメントは記憶素子を複数有し、上記記憶素子は、プログラマブルロジックエレメントとメモリエレメントの電気的な接続を為すノードに、上記コンフィギュレーションデータによって定められた量の電荷を、供給、保持、放出するためのスイッチと、当該ノードとの間にそれぞれ容量が形成される複数の配線とを、それぞれ有する。

具体的に、本発明の一態様に係るプログラマブルロジックデバイスは、複数のプログラマブルロジックエレメントと、配線エレメントと、上記複数のプログラマブルロジックエレメントにおいてそれぞれ行われる論理演算を定義するため、或いは、上記配線エレメントによって行われる上記複数のプログラマブルロジックエレメント間の接続を定めるための、コンフィギュレーションデータが記憶されたメモリエレメントと、を有し、上記メモリエレメントは記憶素子を複数有し、上記記憶素子は、プログラマブルロジックエレメントとメモリエレメントの電気的な接続を為すノードに、上記コンフィギュレーションデータによって定められた量の電荷を、供給、保持、放出するためのスイッチと、当該ノードとの間にそれぞれ容量が形成される複数の配線とを、それぞれ有する。

具体的に、本発明の一態様に係る半導体装置の作製方法では、複数の第１プログラマブルロジックエレメント上に、上記複数の第１プログラマブルロジックエレメントにおいてそれぞれ行われる論理演算を定義するための、コンフィギュレーションデータが記憶されるメモリエレメントを設けることで、プログラマブルロジックデバイスを形成し、上記プログラマブルロジックデバイスにおいて上記コンフィギュレーションデータが確定した後、複数の第２プログラマブルロジックエレメント上に、上記複数の第２プログラマブルロジックエレメントにコンフィギュレーションデータに従って接続された複数の配線を形成する。そして、上記メモリエレメントは記憶素子を複数有し、上記記憶素子は、第１プログラマブルロジックエレメントとメモリエレメントの電気的な接続を為すノードに、上記コンフィギュレーションデータによって定められた量の電荷を、供給、保持、放出するためのスイッチと、当該ノードとの間にそれぞれ容量が形成される複数の配線とを、それぞれ有する。

本発明の一態様により、メモリエレメントにおいて、ビットあたりの素子数を小さく抑えることができるプログラマブルロジックデバイスを提供することができる。本発明の一態様により、検証段階での消費電力または動作周波数の見積もりを正確に行うことのできるプログラマブルロジックデバイスを提供することができる。本発明の一態様により、プログラマブルロジックデバイスによる検証段階での消費電力または動作周波数の見積もりを正確に行うことのできる半導体装置の作製方法を提供することができる。

プログラマブルロジックデバイスの構成を示す図。 プログラマブルロジックエレメントの構成を示す図。 半導体装置の構成を示す図。 ロジックアレイとスイッチの構成を示す図。 プログラマブルロジックデバイスの下層の構成を示す図。 記憶素子の構成と、配線とノードの接続構造を示す図。 記憶素子の構成と、配線とノードの接続構造を示す図。 メモリエレメントの構成を示すブロック図。 記憶素子、センスアンプ、プリチャージ回路、スイッチ回路、及びメインアンプの接続構造を示す図。 タイミングチャート。 ルックアップテーブルの回路図。 ＰＬＤの作製方法を示す図。 ＰＬＤの作製方法を示す図。 ＰＬＤの作製方法を示す図。 半導体装置の断面図。 電子機器の図。 記憶素子のレイアウトと、導電膜のレイアウトを示す図。 記憶素子のレイアウトと、導電膜のレイアウトを示す図。 記憶素子のレイアウトと、導電膜のレイアウトを示す図。 記憶素子のレイアウトと、導電膜のレイアウトを示す図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、本発明の半導体装置は、マイクロプロセッサ、画像処理回路、半導体表示装置用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また、本発明の半導体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの各種装置も、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。

（実施の形態１）
図１（Ａ）に、本発明の一態様に係るＰＬＤの構成例を、模式的に示す。図１（Ａ）に示すＰＬＤ１００は、複数のＰＬＥ（プログラマブルロジックエレメント）１０１を有するロジックアレイ１０２と、複数の記憶素子１０３を有するメモリエレメント１０４とを有する。メモリエレメント１０４は、ロジックアレイ１０２が形成されている層の上に設けられている。

各ＰＬＥ１０１は、実行される論理演算、すなわち入力値に対する出力値の組み合わせが、コンフィギュレーションデータ１０５に従って定められる論理素子である。コンフィギュレーションデータ１０５により、各ＰＬＥ１０１で行われる論理演算が定められることで、ロジックアレイ１０２において構成される論理回路の機能が定められる。

メモリエレメント１０４は、コンフィギュレーションデータ１０５を記憶する機能を有する。そして、メモリエレメント１０４には、各記憶素子１０３に電源電位を供給する複数の配線が設けられている。図１（Ａ）では、配線１０８及び配線１０９がメモリエレメント１０４に設けられている場合を例示している。

図１（Ｂ）に、記憶素子１０３の具体的な構成例と、記憶素子１０３とＰＬＥ１０１との接続構造の一例を、模式的に示す。なお、図１（Ｂ）では、複数の記憶素子１０３のいずれかに相当する、記憶素子１０３ａと記憶素子１０３ｂとが、ＰＬＥ１０１の一つに対応している場合を例示している。

図１（Ｂ）の記憶素子１０３ａ及び記憶素子１０３ｂで例示するように、記憶素子１０３は、スイッチ１０６と、配線１０７乃至配線１０９とを有する。配線１０７は、各記憶素子１０３にコンフィギュレーションデータ１０５を送る機能を有する。また、配線１０８及び配線１０９は、各記憶素子１０３に電源電位を供給する機能を有する。なお、図１（Ｂ）では、ハイレベルの電源電位を記憶素子１０３に供給するための配線１０８と、ローレベルの電源電位を記憶素子１０３に供給するための配線１０９とが、各記憶素子１０３に設けられている場合を例示しているが、電源電位を各記憶素子１０３に供給するための配線が３つ以上、各記憶素子１０３に設けられていても良い。

また、ＰＬＥ１０１と記憶素子１０３との電気的な接続は、ノード１１０によって為されている。そして、記憶素子１０３では、ノード１１０と配線１０８及び配線１０９との間に容量が形成されている。図１（Ｂ）では、ノード１１０と配線１０８の間に形成される容量を、容量素子１１１として示し、ノード１１０と配線１０９の間に形成される容量を、容量素子１１２として示す。

なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの素子を介して間接的に接続している状態も、その範疇に含む。

配線１０７によって送られてきたコンフィギュレーションデータ１０５は、スイッチ１０６を介してノード１１０に書き込まれる。具体的には、コンフィギュレーションデータ１０５によって定められた量の電荷が、オン（導通状態）のスイッチ１０６を介して配線１０７からノード１１０、容量素子１１１、及び容量素子１１２に供給されることで、コンフィギュレーションデータ１０５がノード１１０に書き込まれる。次いで、スイッチ１０６がオフ（非導通状態）になり、上記電荷がノード１１０、容量素子１１１、及び容量素子１１２において保持されることで、コンフィギュレーションデータ１０５が記憶素子１０３において保持される。そして、スイッチ１０６を再度オンにすることで、ノード１１０、容量素子１１１、及び容量素子１１２において保持されている電荷を、配線１０７に放出させることができる。

ＰＬＥ１０１には、ノード１１０を介して記憶素子１０３からコンフィギュレーションデータ１０５が送られる。図１（Ｂ）では、記憶素子１０３ａ及び記憶素子１０３ｂのそれぞれから、一のＰＬＥ１０１にコンフィギュレーションデータ１０５が送られる構成を例示しているが、３つ以上の記憶素子１０３から一のＰＬＥ１０１にコンフィギュレーションデータ１０５が送られる構成としても良い。或いは、一の記憶素子１０３から一のＰＬＥ１０１にコンフィギュレーションデータ１０５が送られる構成としても良い。

図２（Ａ）に、ＰＬＥ１０１の一形態を例示する。図２（Ａ）に示すＰＬＥ１０１は、ＬＵＴ（ルックアップテーブル）１１３と、レジスタ１１４とを有する。ＬＵＴ１１３は、コンフィギュレーションデータ１０５の内容によって、実行される論理演算が異なる。そして、コンフィギュレーションデータ１０５が確定すると、ＬＵＴ１１３は、複数の入力値に対する一の出力値が定まる。そして、ＬＵＴ１１３からは、上記出力値を含む出力信号が出力される。レジスタ１１４は、ＬＵＴ１１３からの出力信号を保持し、クロック信号ＣＬＫに同期して当該出力信号に対応した信号を出力する。

なお、ＰＬＥ１０１がさらにマルチプレクサ回路を有し、当該マルチプレクサ回路によって、ＬＵＴ１１３からの出力信号がレジスタ１１４を経由するか否かを選択できるようにしても良い。

また、コンフィギュレーションデータ１０５によって、レジスタ１１４の種類を定義できる構成にしても良い。具体的には、コンフィギュレーションデータ１０５によって、レジスタ１１４がＤ型レジスタ、Ｔ型レジスタ、ＪＫ型レジスタ、またはＲＳ型レジスタのいずれかの機能を有するようにしても良い。

また、ＰＬＥ１０１が、記憶素子１０３から送られてきたコンフィギュレーションデータ１０５を記憶するための記憶装置（コンフィギュレーションメモリ）を有していても良い。図２（Ｂ）に示すＰＬＥ１０１は、図２（Ａ）に示したＰＬＥ１０１に、コンフィギュレーションメモリ１１５をさらに追加した構成を有する。コンフィギュレーションメモリ１１５を設けることで、同一のコンフィギュレーションデータ１０５に従って、ＰＬＥ１０１にて実行される論理演算を再度定める動作を、記憶素子１０３から直接送られてきたコンフィギュレーションデータ１０５を用いる場合よりも、より高速で行うことができる。

そして、本発明の一態様では、コンフィギュレーションデータ１０５が確定した後、別途用意したロジックアレイ１０２上に、複数のＰＬＥ１０１にコンフィギュレーションデータ１０５に従って接続されるように、複数の配線を形成することで、半導体装置を作製する。

図３（Ａ）に、本発明の一態様に係る半導体装置１２０の構成例を、模式的に示す。図３（Ａ）に示す半導体装置１２０は、ロジックアレイ１０２を有し、当該ロジックアレイ１０２が複数のＰＬＥ１０１を有する点において、図１（Ａ）に示したＰＬＤ１００と同じである。しかし、半導体装置１２０は、メモリエレメント１０４の代わりに、メモリエレメント１０４において電源電位の供給に用いられた複数の配線が、当該ロジックアレイ１０２が形成されている層の上に設けられている点において、図１（Ａ）に示したＰＬＤ１００と異なっている。

図３（Ａ）では、電源電位の供給に用いられた複数の配線として、配線１０８及び配線１０９が、ロジックアレイ１０２上に設けられている場合を例示している。

図３（Ｂ）に、配線１０８及び配線１０９とＰＬＥ１０１との接続構造の一例を、模式的に示す。なお、図３（Ｂ）では、図１（Ｂ）に示した記憶素子１０３ａ及び記憶素子１０３ｂが、配線１０８及び配線１０９にそれぞれ置き換えられた場合を例示している。

そして、本発明の一態様に係る半導体装置では、コンフィギュレーションデータ１０５に従って選択された、配線１０８及び配線１０９のいずれか一つと、ＰＬＥ１０１とが、ノード１１０を介して接続されている。具体的に、図３（Ｂ）では、記憶素子１０３ａの代わりに設けられた配線１０８及び配線１０９のうち、配線１０８が選択され、当該配線１０８とＰＬＥ１０１とがノード１１０を介して接続されている場合を例示している。また、図３（Ｂ）では、記憶素子１０３ｂの代わりに設けられた配線１０８及び配線１０９のうち、配線１０９が選択され、当該配線１０９とＰＬＥ１０１とがノード１１０を介して接続されている場合を例示している。

ＰＬＥ１０１は、配線１０８及び配線１０９から与えられる電源電位に従って、その論理演算が定められる。そして、各ＰＬＥ１０１で実行される論理演算が定められることで、ロジックアレイ１０２において構成される論理回路の機能が定められる。

本発明の一態様では、ＰＬＤ１００の上層に設けられたメモリエレメント１０４を、配線１０８及び配線１０９などの複数の配線に置き換えることで、半導体装置１２０を作製するものである。そして、本発明の一態様では、ＰＬＤ１００のメモリエレメント１０４に既に上記複数の配線が含まれている。そのため、ＰＬＤ１００と半導体装置１２０とでは、下層のロジックアレイ１０２と、上層の複数の配線との間に生じる寄生容量の差が、小さく抑えられる。よって、ＰＬＤ１００の検証によって、上記寄生容量に起因した半導体装置１２０における消費電力または動作周波数の見積もりを、正確に行うことができる。

なお、コンフィギュレーションデータ１０５によって定められるのは、ＰＬＥ１０１で実行される論理演算だけではない。ＰＬＥ１０１どうしの接続構造も、コンフィギュレーションデータ１０５によって定められる。具体的に、ＰＬＥ１０１どうしの接続は、ロジックアレイ１０２に設けられた配線エレメントによって行われる。配線エレメントは、複数の配線で構成される配線群と、配線群を構成する配線どうしの接続を制御するスイッチとを有する。

図４（Ａ）にロジックアレイ１０２の構造の一部を、一例として模式的に示す。図４（Ａ）に示すロジックアレイ１０２は、複数のＰＬＥ１０１と、複数のＰＬＥ１０１のいずれかに接続された配線群１２１と、配線群１２１を構成する配線どうしの接続を制御するスイッチ１２２とを有する。配線群１２１及びスイッチ１２２が、配線エレメント１２３に相当する。スイッチ１２２によって制御される配線どうしの接続構造は、コンフィギュレーションデータ１０５によって定められる。

図４（Ｂ）に、スイッチ１２２の構成例を示す。図４（Ｂ）に示すスイッチ１２２は、配線群１２１に含まれる配線１２５と配線１２６の接続構造を制御する機能を有する。具体的に、スイッチ１２２は、トランジスタ１２７乃至トランジスタ１３２を有する。トランジスタ１２７は、配線１２５におけるＰｏｉｎｔＡと、配線１２６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。トランジスタ１２８は、配線１２５におけるＰｏｉｎｔＢと、配線１２６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。トランジスタ１２９は、配線１２５におけるＰｏｉｎｔＡと、配線１２６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トランジスタ１３０は、配線１２５におけるＰｏｉｎｔＢと、配線１２６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トランジスタ１３１は、配線１２５におけるＰｏｉｎｔＡとＰｏｉｎｔＢの電気的な接続を制御する機能を有する。トランジスタ１３２は、配線１２６におけるＰｏｉｎｔＣとＰｏｉｎｔＤの電気的な接続を制御する機能を有する。

そして、トランジスタ１２７乃至トランジスタ１３２のオンまたはオフの選択（スイッチング）は、メモリエレメント１０４に保持されているコンフィギュレーションデータ１０５により定まる。具体的に、ＰＬＤ１００の場合、トランジスタ１２７乃至トランジスタ１３２のゲート電極は、ノード１１０を介して複数の記憶素子１０３にそれぞれ接続されている。また、半導体装置１２０の場合、トランジスタ１２７乃至トランジスタ１３２のゲート電極は、ノード１１０を介して配線１０８または配線１０９に接続されている。

また、スイッチ１２２は、配線群１２１と、ロジックアレイ１０２の出力端子１２４の、電気的な接続を制御する機能を有する。出力端子１２４は、ロジックアレイ１０２、メモリエレメント１０４以外の、ＰＬＤ１００を構成する回路群に、接続される。

図５に、ＰＬＤ１００における、メモリエレメント１０４の下層の構成を一例として示す。図５では、メモリエレメント１０４の下層において、ロジックアレイ１０２の他に、Ｉ／Ｏエレメント１４０、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋ ｌｏｏｐ）１４１、ＲＡＭ１４２、乗算器１４３が設けられている。Ｉ／Ｏエレメント１４０は、ＰＬＤ１００の外部回路からの信号の入力、または外部回路への信号の出力を制御する、インターフェースとしての機能を有する。ＰＬＬ１４１は、クロック信号ＣＬＫを生成する機能を有する。ＲＡＭ１４２は、論理演算に用いられるデータを格納する機能を有する。乗算器１４３は、乗算専用の論理回路に相当する。ロジックアレイ１０２に乗算を行う機能が含まれていれば、乗算器１４３は必ずしも設ける必要はない。

次いで、記憶素子１０３の具体的な構成例を、図６（Ａ）に模式的に示す。なお、図６（Ａ）では、複数の記憶素子１０３のいずれかに相当する、記憶素子１０３ａと記憶素子１０３ｂとを例示している。

図６（Ａ）の記憶素子１０３ａ及び記憶素子１０３ｂで例示するように、記憶素子１０３は、スイッチ１０６として機能するトランジスタ１０６ｔと、配線１０７乃至配線１０９と、配線１５０とを有する。具体的に、トランジスタ１０６ｔのゲート電極は、配線１５０に接続されている。トランジスタ１０６ｔのソース端子とドレイン端子は、一方が配線１０７に接続されており、他方がノード１１０に接続されている。

なお、トランジスタのソース端子とは、活性層の一部であるソース領域、或いは活性層に接続されたソース電極を意味する。同様に、トランジスタのドレイン端子とは、活性層の一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。

トランジスタが有するソース端子とドレイン端子は、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソース端子と呼ばれ、高い電位が与えられる端子がドレイン端子と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレイン端子と呼ばれ、高い電位が与えられる端子がソース端子と呼ばれる。本明細書では、便宜上、ソース端子とドレイン端子とが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソース端子とドレイン端子の呼び方が入れ替わる。

また、ノード１１０と配線１０８及び配線１０９との間に容量が形成されている。図６（Ａ）では、ノード１１０と配線１０８の間に形成される容量を、容量素子１１１として示し、ノード１１０と配線１０９の間に形成される容量を、容量素子１１２として示す。ノード１１０を介して記憶素子１０３からコンフィギュレーションデータ１０５が出力される。

図６（Ｂ）に、図６（Ａ）に示した記憶素子１０３ａ及び記憶素子１０３ｂが、配線１０８及び配線１０９にそれぞれ置き換えられた様子を例示する。図６（Ｂ）では、記憶素子１０３ａの代わりに設けられた配線１０８及び配線１０９のうち、配線１０８がコンフィギュレーションデータ１０５により選択され、当該配線１０８がノード１１０に接続されている場合を例示している。また、図６（Ｂ）では、記憶素子１０３ｂの代わりに設けられた配線１０８及び配線１０９のうち、配線１０９がコンフィギュレーションデータ１０５により選択され、当該配線１０９がノード１１０に接続されている場合を例示している。

次いで、図６（Ａ）とは異なる、記憶素子１０３の具体的な構成例を、図７（Ａ）に模式的に示す。なお、図７（Ａ）では、複数の記憶素子１０３のいずれかに相当する、記憶素子１０３ａと記憶素子１０３ｂとを例示している。

図７（Ａ）の記憶素子１０３ａ及び記憶素子１０３ｂで例示するように、記憶素子１０３は、スイッチ１０６として機能するトランジスタ１０６ｔと、配線１０７乃至配線１０９と、配線１５０と、トランジスタ１５１ｔとを有する。具体的に、トランジスタ１０６ｔのゲート電極は、配線１５０に接続されている。トランジスタ１０６ｔのソース端子とドレイン端子は、一方が配線１０７に接続されており、他方がノード１１０に接続されている。トランジスタ１５１ｔのゲート電極は、ノード１１０に接続されている。トランジスタ１５１ｔのソース端子とドレイン端子は、一方が配線１０７に接続されており、他方が接地電位などの固定の電位が与えられているノードに接続されている。

また、ノード１１０と配線１０８及び配線１０９との間に容量が形成されている。図７（Ａ）では、ノード１１０と配線１０８の間に形成される容量を、容量素子１１１として示し、ノード１１０と配線１０９の間に形成される容量を、容量素子１１２として示す。ノード１１０を介して、記憶素子１０３からコンフィギュレーションデータ１０５が出力される。また、外部回路からの要求に応じて、記憶素子１０３に保持されているコンフィギュレーションデータ１０５を、トランジスタ１５１ｔを介して読み出すことができる。

図７（Ｂ）に、図７（Ａ）に示した記憶素子１０３ａ及び記憶素子１０３ｂが、配線１０８及び配線１０９にそれぞれ置き換えられた様子を例示する。図７（Ｂ）では、記憶素子１０３ａの代わりに設けられた配線１０８及び配線１０９のうち、配線１０８がコンフィギュレーションデータ１０５により選択され、当該配線１０８がノード１１０に接続されている場合を例示している。また、図７（Ｂ）では、記憶素子１０３ｂの代わりに設けられた配線１０８及び配線１０９のうち、配線１０９がコンフィギュレーションデータ１０５により選択され、当該配線１０９がノード１１０に接続されている場合を例示している。

なお、図６（Ａ）または図７（Ａ）にて例示した記憶素子１０３は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。

また、図６（Ａ）及び図７（Ａ）では、トランジスタ１０６ｔがゲート電極を活性層の片側にのみ有している場合を示している。トランジスタ１０６ｔが、活性層を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはスイッチングを制御するための信号が与えられ、他方のゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ１０６ｔの閾値電圧を制御することができる。

また、図６（Ａ）または図７（Ａ）にて例示した記憶素子１０３は、一のトランジスタ１０６ｔをスイッチ１０６として用いている場合について示しているが、本発明はこの構成に限定されない。スイッチ１０６として機能する複数のトランジスタを用いていても良い。複数のトランジスタがスイッチ１０６として機能する場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。

本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１のトランジスタのソース端子またはドレイン端子の一方のみが、第２のトランジスタのソース端子またはドレイン端子の一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタのソース端子またはドレイン端子の一方が第２のトランジスタのソース端子またはドレイン端子の一方に接続され、第１のトランジスタのソース端子またはドレイン端子の他方が第２のトランジスタのソース端子またはドレイン端子の他方に接続されている状態を意味する。

本発明の一態様では、トランジスタ１０６ｔの活性層に、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体が用いられていても良いし、酸化物半導体などのワイドギャップの半導体が用いられていても良い。シリコンとしては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

なお、非特許文献１の場合、Ｆｉｇ．１１、Ｆｉｇ．１４を参照すると、ＳＲＡＭを構成するＴＦＴのオフ電流が、ソース端子とドレイン端子間の電圧（ドレイン電圧）が３．３Ｖのときに１ｐＡ程度である。よって、非特許文献１の場合、データを保持するのに費やされるＳＲＡＭの消費電力Ｗ_ＳＲＡＭは、６．６ｐＷ程度と見積もることができる。

また、一般的なＤＲＡＭに用いられている容量素子の容量値は、２０ｆＦ程度とされている（Ｙ．Ｙａｎａｇａｗａ，Ｔ．Ｓｅｋｉｇｕｃｈｉ，Ａ．Ｋｏｔａｂｅ，Ｋ．Ｏｎｏ，ａｎｄ Ｒ．Ｔａｋｅｍｕｒａ，「Ｉｎ−ｓｕｂｓｔｒａｔｅ−ｂｉｔｌｉｎｅ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ ｗｉｔｈ Ａｒｒａｙ−ｎｏｉｓｅ−ｇａｔｉｎｇ Ｓｃｈｅｍｅ ｆｏｒ Ｌｏｗ−ｎｏｉｓｅ ４Ｆ^２ ＤＲＡＭ Ａｒｒａｙ Ｏｐｅｒａｂｌｅ ａｔ １０−ｆＦ Ｃｅｌｌ Ｃａｐａｃｉｔａｎｃｅ」、２０１１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．２３０−２３１．）。上記容量素子に保持されている電荷量を読み出すことができる配線の寄生容量は、大きく見積もっても、２０ｆＦの５０倍に相当する１ｐＦ程度であると考えられる。本発明の一態様に係るメモリエレメントにおいて、配線１０７に付加された寄生容量の容量値Ｃ_１０７が１ｐＦであり、コンフィギュレーションデータを有する信号のハイレベルの電位Ｖ_ｄａｔａが３．３Ｖであり、１秒間にＮ回のリフレッシュを行う場合を想定する。この場合、配線１０７の電位を電位Ｖ_ｄａｔａに設定するのに費やされる消費電力Ｗ_１０７は、（１／２）×Ｃ_１０７×Ｖ_ｄａｔａ ^２×Ｎで表され、約５．４ＮｐＷと見積もることができる。よって、消費電力Ｗ_ＳＲＡＭよりも消費電力Ｗ_１０７を小さくするためには、Ｎを約１．２よりも小さく、すなわちリフレッシュの間隔（リフレッシュサイクル）ｔを約０．８秒より長くする必要がある。

また、本発明の一態様に係るメモリエレメントにおいて、記憶素子１０３に配線１０８を介して与えられるハイレベルの電源電位ＶＤＤを３．３Ｖとし、ノード１１０の電位がその半分に達したら、リフレッシュを行う場合を想定する。また、容量素子１１１の容量値Ｃ_１１１を、一般的なＤＲＡＭと同程度の２０ｆＦとする。トランジスタ１０６ｔのオフ電流をＩ_ｏｆｆとし、リフレッシュの間隔（リフレッシュサイクル）をｔとすると、ｔ＝Ｃ_１１１×ＶＤＤ×（１／２）／Ｉ_ｏｆｆ＝３３ｆＦ／Ｉ_ｏｆｆが成り立つ。よって、ｔを約０．８秒より長くするためには、Ｉ_ｏｆｆを約４０ｆＡより小さくする必要がある。

従って、本発明の一態様では、ドレイン電圧が３．３Ｖのときに、スイッチ１０６に用いるトランジスタのオフ電流が４０ｆＡより小さいことで、ノード１１０に保持されている電荷がリークしにくくなり、メモリエレメント１０４に記憶されているコンフィギュレーションデータを再度書き込む動作（リフレッシュ）の間隔を、長くすることができる。リフレッシュの間隔が長い、すなわち単位時間あたりのリフレッシュの回数が少ないと、リフレッシュに要する消費電力を小さく抑えることができるので、ＰＬＤ１００を元に作製される半導体装置１２０の消費電力を、ＰＬＤ１００の検証段階においてより正確に見積もることができる。

なお、トランジスタ１０６ｔが酸化物半導体などのバンドギャップが広い半導体をチャネル形成領域に含むことで、オフ電流が極めて小さく、なおかつ高耐圧であるトランジスタ１０６ｔを実現することができる。そして、上記構成を有するトランジスタ１０６ｔを記憶素子１０３のスイッチ１０６として用いることで、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタを用いた場合に比べて、ノード１１０、容量素子１１１、及び容量素子１１２に蓄積された電荷のリークを防ぐことができる。

なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲート電極よりも高い電位とした状態において、ソース端子の電位を基準としたときのゲート電極の電位が０Ｖ以下であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲート電極よりも低い電位とした状態において、ソース端子の電位を基準としたときのゲート電極の電位が０Ｖ以上であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。

酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さいという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を小さくすることができる。

具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍのトランジスタであっても、ソース端子とドレイン端子間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下である。よって、上記トランジスタの場合、チャネル幅を４×１０^５μｍより小さくすることで、酸化物半導体を半導体膜に用いたトランジスタのオフ電流を４０ｆＡより小さくすることができる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース端子とドレイン端子間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。

本発明の一態様では、オフ電流の極めて小さいトランジスタ１０６ｔを用いることで、ノード１１０、容量素子１１１、及び容量素子１１２からの電荷リークを防ぐことができる。よって、本発明の一態様では、ポリシリコンＴＦＴで構成されたＳＲＡＭを用いる場合よりも、メモリエレメント１０４において、トランジスタのオフ電流に起因する消費電力を小さく抑えることができる。そのため、ＰＬＤ１００を元に作製される半導体装置１２０の消費電力を、ＰＬＤ１００の検証段階において正確に見積もることができる。

酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。

酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。

酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。

なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。

なお、酸化物半導体膜は、例えば、単結晶を有してもよい。

酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。

ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。

（実施の形態２）
本実施の形態では、メモリエレメント１０４の構成例について説明する。

図８に、メモリエレメント１０４の構成を、ブロック図で一例として示す。なお、図８に示すブロック図では、メモリエレメント１０４内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。

図８に示すメモリエレメント１０４は、記憶素子１０３を複数有するセルアレイ１６０と、駆動回路１６１とを有する。そして、駆動回路１６１は、入出力バッファ１６２と、メインアンプ１６３と、カラムデコーダ１６４と、ローデコーダ１６５と、スイッチ回路１６６と、プリチャージ回路１６７と、センスアンプ１６８と、書き込み回路１６９とを有する。

入出力バッファ１６２は、駆動回路１６１またはセルアレイ１６０の駆動に用いる各種信号、及び、セルアレイ１６０に書き込まれるコンフィギュレーションデータの、メモリエレメント１０４への入力を制御する機能を有する。また、入出力バッファ１６２は、セルアレイ１６０から読み出されたコンフィギュレーションデータの、メモリエレメント１０４からの出力を制御する機能を有する。

ローデコーダ１６５は、例えば図６（Ａ）に示した記憶素子１０３の場合だと、配線１５０に与える電位を制御することで、セルアレイ１６０において記憶素子１０３を、指定されたアドレスに従って行ごとに選択する機能を有する。カラムデコーダ１６４は、スイッチ回路１６６の動作を制御することで、コンフィギュレーションデータの書き込み時、または読み出し時の、列方向における記憶素子１０３の選択を、指定されたアドレスに従って行う機能を有する。

スイッチ回路１６６は、例えば図６（Ａ）に示した記憶素子１０３の場合だと、配線１０７とメインアンプ１６３の間の接続と、配線１０７と書き込み回路１６９の間の接続とを行う機能を有する。書き込み回路１６９は、指定されたアドレスの記憶素子１０３に、スイッチ回路１６６を介してコンフィギュレーションデータを書き込む機能を有する。

センスアンプ１６８は、記憶素子１０３からコンフィギュレーションデータを読み出すときに、配線１０７の電位の変化を増幅させる機能を有する。また、センスアンプ１６８は、記憶素子１０３に書き込まれたコンフィギュレーションデータ、或いは記憶素子１０３から読み出されたコンフィギュレーションデータを、一時的に記憶する機能を有する。

メインアンプ１６３は、センスアンプ１６８により増幅された配線１０７の電位を用いて、コンフィギュレーションデータを読み出す機能を有する。プリチャージ回路１６７は、コンフィギュレーションデータの読み出し前に、配線１０７の電位をリセットする機能を有する。

なお、メモリエレメント１０４は、指定された記憶素子１０３のアドレスを、一時的に記憶することができるアドレスバッファを、有していても良い。

なお、本発明の一態様では、メモリエレメント１０４が駆動回路１６１を必ずしも含んでいる必要はなく、駆動回路１６１をＰＬＤの外部に設けるようにしても良い。或いは、駆動回路１６１をロジックアレイ１０２と同じ層に設け、駆動回路１６１及びロジックアレイ１０２上にセルアレイ１６０を設けるようにしても良い。

次いで、図９に、一列の記憶素子１０３に対応した、センスアンプ１６８、プリチャージ回路１６７、スイッチ回路１６６、及びメインアンプ１６３の接続構造を例示する。なお、図９では、図６（Ａ）に示した記憶素子１０３の一つを、例示している。

記憶素子１０３はトランジスタ１０６ｔと容量素子１１１及び容量素子１１２とを有している。そして、記憶素子１０３は、配線１０７ａに接続されている。また、センスアンプ１６８、プリチャージ回路１６７、及びスイッチ回路１６６は、配線１０７ａ及び配線１０７ｂに接続されている。配線１０７ａ及び配線１０７ｂは、複数の記憶素子１０３にそれぞれ接続された複数の配線１０７の一つに、それぞれ相当するものとする。ただし、配線１０７ａ及び配線１０７ｂに接続された全ての記憶素子１０３は、互いに異なる配線１５０に接続されているものとする。

具体的に、図９では、センスアンプ１６８がラッチ型である場合を例示している。センスアンプ１６８は、ｐチャネル型のトランジスタ５１５及びトランジスタ５１６と、ｎチャネル型のトランジスタ５１７及びトランジスタ５１８とを有している。トランジスタ５１５は、ソース端子またはドレイン端子の一方が端子ＳＰに接続され、他方がトランジスタ５１６及びトランジスタ５１８のゲート電極と、配線１０７ａとに接続されている。トランジスタ５１７は、ソース端子またはドレイン端子の一方がトランジスタ５１６及びトランジスタ５１８のゲート電極と、配線１０７ａとに接続され、他方が端子ＳＮに接続されている。トランジスタ５１６は、ソース端子またはドレイン端子の一方が端子ＳＰに接続され、他方がトランジスタ５１５及びトランジスタ５１７のゲート電極と、配線１０７ｂとに接続されている。トランジスタ５１８は、ソース端子またはドレイン端子の一方がトランジスタ５１５及びトランジスタ５１７のゲート電極と、配線１０７ｂとに接続され、他方が端子ＳＮに接続されている。

また、プリチャージ回路１６７は、ｎチャネル型のトランジスタ５１９乃至トランジスタ５２１を有している。トランジスタ５１９乃至トランジスタ５２１は、ｐチャネル型であっても良い。トランジスタ５１９のソース端子またはドレイン端子は、一方が配線１０７ａに接続され、他方が端子Ｐｒｅに接続されている。トランジスタ５２０のソース端子またはドレイン端子は、一方が配線１０７ｂに接続され、他方が端子Ｐｒｅに接続されている。トランジスタ５２１のソース端子またはドレイン端子は、一方が配線１０７ａに接続され、他方が配線１０７ｂに接続されている。そして、トランジスタ５１９乃至トランジスタ５２１は、それぞれのゲート電極が配線ＰＬに接続されている。

スイッチ回路１６６は、ｎチャネル型のトランジスタ５２２及びトランジスタ５２３を有している。トランジスタ５２２及びトランジスタ５２３は、ｐチャネル型トランジスタであっても良い。トランジスタ５２２のソース端子またはドレイン端子は、一方が配線１０７ａに接続され、他方が配線ＩＯａに接続されている。トランジスタ５２３のソース端子またはドレイン端子は、一方が配線１０７ｂに接続され、他方が配線ＩＯｂに接続されている。そして、トランジスタ５２２及びトランジスタ５２３は、それぞれのゲート電極が端子ＣＳＬに接続されている。端子ＣＳＬの電位は、カラムデコーダ１６４によって制御される。

配線ＩＯａ及び配線ＩＯｂは、メインアンプ１６３に接続されている。また、書き込み回路１６９は、コンフィギュレーションデータに従って、配線ＩＯａ及び配線ＩＯｂへの電位の供給を行う機能を有する。

なお、センスアンプ１６８は上述したようなラッチ型に限定されず、カレントミラー型やシングルエンド型であっても良い。シングルエンド型のセンスアンプ１６８を用いる場合、配線１０７ｂの電位をリセットする必要がないので、プリチャージ回路１６７においてトランジスタ５２０及びトランジスタ５２１を省略することができる。

また、配線１０７ａ及び配線１０７ｂの組み合わせは、アレイ方式によって適宜決めることができる。本発明の一態様では、折り返し方式、クロスポイント方式、開放方式などのアレイ方式を用いることができ、これらのアレイ方式に合わせて、複数の記憶素子１０３にそれぞれ接続された複数の配線１０７のうち、いずれか２つの配線１０７と、メインアンプ１６３とを、スイッチ回路１６６により接続すれば良い。ただし、上述したように、配線１０７ａ及び配線１０７ｂに接続された全ての記憶素子１０３は、互いに異なる配線１５０に接続されているものとする。

次いで、コンフィギュレーションデータの読み出し時における、図９に示した記憶素子１０３、センスアンプ１６８、プリチャージ回路１６７、スイッチ回路１６６、及びメインアンプ１６３の動作の一例について、図１０に示したタイミングチャートを用いて説明する。

まず、期間Ｔ１では、プリチャージ回路１６７が有するトランジスタ５１９乃至トランジスタ５２１をオンにして、配線１０７ａ及び配線１０７ｂの電位をリセットする。具体的に、本実施の形態では、配線ＰＬにハイレベルの電位ＶＨ＿ＰＬを与え、プリチャージ回路１６７においてトランジスタ５１９乃至トランジスタ５２１をオンにする。上記構成により、配線１０７ａ及び配線１０７ｂに、端子Ｐｒｅの電位Ｖｐｒｅが与えられる。

なお、期間Ｔ１では、端子ＣＳＬにはローレベルの電位ＶＬ＿ＣＳＬが与えられており、スイッチ回路１６６においてトランジスタ５２２及びトランジスタ５２３はオフの状態にある。また、配線１５０（図１０のＷＬに対応）にはローレベルの電位ＶＬ＿ＷＬが与えられており、記憶素子１０３においてトランジスタ１０６ｔはオフの状態にある。また、端子ＳＰ及び端子ＳＮには、電位Ｖｐｒｅが与えられており、センスアンプ１６８はオフの状態にある。

次いで、配線ＰＬにローレベルの電位ＶＬ＿ＰＬを与え、プリチャージ回路１６７においてトランジスタ５１９乃至トランジスタ５２１をオフにする。そして、期間Ｔ２では、配線１５０を選択する。具体的に、本実施の形態では、配線１５０にハイレベルの電位ＶＨ＿ＷＬを与えることで、配線１５０を選択し、記憶素子１０３においてトランジスタ１０６ｔをオンにする。上記構成により、配線１０７ａと容量素子１１１及び容量素子１１２とがトランジスタ１０６ｔを介して接続される。そして、配線１０７ａと容量素子１１１及び容量素子１１２とが電気的に接続されると、容量素子１１１及び容量素子１１２に保持されている電荷量に従って、配線１０７ａの電位が変動する。

図１０に示すタイミングチャートでは、容量素子１１１及び容量素子１１２に蓄積されている電荷量が多い場合を例示している。具体的に、容量素子１１１及び容量素子１１２に蓄積されている電荷量が多い場合、容量素子１１１及び容量素子１１２から配線１０７ａへ電荷が放出されることで、電位ＶｐｒｅからΔＶ１だけ配線１０７ａの電位が上昇する。逆に、容量素子１１１及び容量素子１１２に蓄積されている電荷量が少ない場合は、配線１０７ａから容量素子１１１及び容量素子１１２へ電荷が流入することで、配線１０７ａの電位は電位ＶｐｒｅからΔＶ２だけ下降する。

なお、期間Ｔ２では、端子ＣＳＬにはローレベルの電位ＶＬ＿ＣＳＬが与えられたままであり、スイッチ回路１６６においてトランジスタ５２２及びトランジスタ５２３はオフの状態を維持する。また、端子ＳＰ及び端子ＳＮには、電位Ｖｐｒｅが与えられたままであり、センスアンプ１６８はオフの状態を維持する。

次いで、期間Ｔ３では、端子ＳＰにハイレベルの電位ＶＨ＿ＳＰを与え、端子ＳＮにローレベルの電位ＶＬ＿ＳＮを与えることで、センスアンプ１６８をオンにする。センスアンプ１６８は、配線１０７ａ及び配線１０７ｂの電位差（図１０の場合はΔＶ１）を増幅させる機能を有する。よって、図１０に示すタイミングチャートの場合、センスアンプ１６８がオンになることで、配線１０７ａの電位は、電位Ｖｐｒｅ＋ΔＶ１から、端子ＳＰの電位ＶＨ＿ＳＰに近づいていく。また、配線１０７ｂの電位は、電位Ｖｐｒｅから、端子ＳＮの電位ＶＬ＿ＳＮに近づいていく。

なお、期間Ｔ３の開始当初、配線１０７ａの電位が電位Ｖｐｒｅ−ΔＶ２である場合は、センスアンプ１６８がオンになることで、配線１０７ａの電位は、電位Ｖｐｒｅ−ΔＶ２から、端子ＳＮの電位ＶＬ＿ＳＮに近づいていく。また、配線１０７ｂの電位は、電位Ｖｐｒｅから、端子ＳＰの電位ＶＨ＿ＳＰに近づいていく。

なお、期間Ｔ３では、配線ＰＬにはローレベルの電位ＶＬ＿ＰＬが与えられたままであり、プリチャージ回路１６７においてトランジスタ５１９乃至トランジスタ５２１はオフの状態を維持する。また、端子ＣＳＬにはローレベルの電位ＶＬ＿ＣＳＬが与えられたままであり、スイッチ回路１６６においてトランジスタ５２２及びトランジスタ５２３はオフの状態を維持する。配線１５０にはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、記憶素子１０３においてトランジスタ１０６ｔはオンの状態を維持する。

次いで、期間Ｔ４では、端子ＣＳＬに与える電位を制御することで、スイッチ回路１６６をオンにする。具体的に、本実施の形態では、端子ＣＳＬにハイレベルの電位ＶＨ＿ＣＳＬを与え、スイッチ回路１６６においてトランジスタ５２２及びトランジスタ５２３をオンにする。上記構成により、配線１０７ａの電位と、配線１０７ｂの電位とが、配線ＩＯａ及び配線ＩＯｂを介してメインアンプ１６３に与えられる。メインアンプ１６３では、配線ＩＯｂの電位に対して配線ＩＯａの電位が高いか低いかにより、出力される電位Ｖｏｕｔのレベルが異なる。よって、電位Ｖｏｕｔを有する信号には、コンフィギュレーションデータが含まれることになる。

なお、期間Ｔ４では、配線ＰＬにはローレベルの電位ＶＬ＿ＰＬが与えられたままであり、プリチャージ回路１６７においてトランジスタ５１９乃至トランジスタ５２１はオフの状態を維持する。また、配線１５０にはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、記憶素子１０３においてトランジスタ１０６ｔはオンの状態を維持する。端子ＳＰにはハイレベルの電位ＶＨ＿ＳＰが与えられたままであり、端子ＳＮにはローレベルの電位ＶＬ＿ＳＮが与えられたままであり、センスアンプ１６８はオンの状態を維持する。

期間Ｔ４が終了すると、端子ＣＳＬに与える電位を制御することで、スイッチ回路１６６をオフにする。具体的に、本実施の形態では、端子ＣＳＬにローレベルの電位ＶＬ＿ＣＳＬを与え、スイッチ回路１６６においてトランジスタ５２２及びトランジスタ５２３をオフにする。また、配線１５０の選択を終了する。具体的に本実施の形態では、配線１５０にローレベルの電位ＶＬ＿ＷＬを与えることで、配線１５０を非選択の状態にし、記憶素子１０３においてトランジスタ１０６ｔをオフにする。

上述した期間Ｔ１乃至期間Ｔ４における動作により、記憶素子１０３からのコンフィギュレーションデータの読み出しが行われる。

なお、読み出されたコンフィギュレーションデータを再度記憶素子１０３に書き込む場合、コンフィギュレーションデータの読み出しが行われた後、当該コンフィギュレーションデータの書き込みが再度行われるまで、センスアンプ１６８をオンの状態に維持しておく。上記構成により、配線１０７ａ及び配線１０７ｂの電位は、コンフィギュレーションデータの読み出しが行われた後も、センスアンプ１６８により保持される。そして、コンフィギュレーションデータの読み出しが行われた後、スイッチ回路１６６においてトランジスタ５２２及びトランジスタ５２３をオフにする。次いで、配線１５０を選択し、トランジスタ１０６ｔをオンにすることで、配線１０７ａと容量素子１１１及び容量素子１１２を接続する。そして、配線１０７ａの電位に従い容量素子１１１及び容量素子１１２に電荷が蓄積されることで、記憶素子１０３に、読み出されたコンフィギュレーションデータが再度書き込まれる。

また、書き込み回路１６９から新たなコンフィギュレーションデータを記憶素子１０３に書き込む場合、まず、端子ＳＰにハイレベルの電位ＶＨ＿ＳＰを与え、端子ＳＮにローレベルの電位ＶＬ＿ＳＮを与えることで、センスアンプ１６８をオンの状態とする。そして、書き込み回路１６９によって、配線ＩＯａ及び配線ＩＯｂの電位を、コンフィギュレーションデータに従った高さに制御し、スイッチ回路１６６においてトランジスタ５２２及びトランジスタ５２３をオンにする。上記構成により、配線１０７ａに配線ＩＯａの電位が与えられ、配線１０７ｂに配線ＩＯｂの電位が与えられる。次いで、配線１５０を選択し、トランジスタ１０６ｔをオンにすることで、配線１０７ａと容量素子１１１及び容量素子１１２を接続する。そして、配線１０７ａの電位に従い容量素子１１１及び容量素子１１２に電荷が蓄積されることで、記憶素子１０３にコンフィギュレーションデータが書き込まれる。

なお、配線１０７ａに配線ＩＯａの電位が与えられ、配線１０７ｂに配線ＩＯｂの電位が与えられた後は、スイッチ回路１６６においてトランジスタ５２２及びトランジスタ５２３をオフにしても、センスアンプ１６８がオンの状態にあるならば、配線１０７ａの電位と配線１０７ｂの電位の高低の関係は、センスアンプ１６８により保持される。よって、スイッチ回路１６６においてトランジスタ５２２及びトランジスタ５２３をオンからオフに変更するタイミングは、配線１５０を選択する前であっても、後であっても、どちらでも良い。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、ＰＬＥ１０１が有するＬＵＴ１１３の構成例について説明する。ＬＵＴ１１３は複数のマルチプレクサを用いて構成することができる。そして、複数のマルチプレクサの入力端子及び制御端子のうちのいずれかにコンフィギュレーションデータ１０５が入力される構成とすることができる。

図１１（Ａ）に、ＰＬＥ１０１が有するＬＵＴ１１３の一態様を示す。

図１１（Ａ）において、ＬＵＴ１１３は、２入力のマルチプレクサを７つ（マルチプレクサ３１、マルチプレクサ３２、マルチプレクサ３３、マルチプレクサ３４、マルチプレクサ３５、マルチプレクサ３６、マルチプレクサ３７）用いて構成されている。マルチプレクサ３１乃至マルチプレクサ３４の各入力端子が、ＬＵＴ１１３の入力端子Ｍ１乃至Ｍ８に相当する。

マルチプレクサ３１乃至マルチプレクサ３４の各制御端子は電気的に接続されており、上記制御端子が、ＬＵＴ１１３の入力端子ＩＮ３に相当する。マルチプレクサ３１の出力端子、及びマルチプレクサ３２の出力端子は、マルチプレクサ３５の２つの入力端子と電気的に接続され、マルチプレクサ３３の出力端子、及びマルチプレクサ３４の出力端子は、マルチプレクサ３６の２つの入力端子と電気的に接続されている。マルチプレクサ３５及びマルチプレクサ３６の各制御端子は電気的に接続されており、上記制御端子が、ＬＵＴ１１３の入力端子ＩＮ２に相当する。マルチプレクサ３５の出力端子、及びマルチプレクサ３６の出力端子は、マルチプレクサ３７の２つの入力端子と電気的に接続されている。マルチプレクサ３７の制御端子は、ＬＵＴ１１３の入力端子ＩＮ１に相当する。マルチプレクサ３７の出力端子がＬＵＴ１１３の出力端子ＯＵＴに相当する。

入力端子Ｍ１乃至入力端子Ｍ８に、記憶素子１０３からコンフィギュレーションデータ１０５を入力することによって、ＬＵＴ１１３によって行われる論理演算の種類を定めることができる。

例えば、図１１（Ａ）のＬＵＴ１１３において、入力端子Ｍ１乃至入力端子Ｍ８に、デジタル値が”０”、”１”、”０”、”１”、”０”、”１”、”１”、”１”であるコンフィギュレーションデータ１０５をそれぞれ入力した場合、図１１（Ｃ）に示す等価回路の機能を実現することができる。

図１１（Ｂ）に、ＰＬＥ１０１が有するＬＵＴ１１３の別の一態様を示す。

図１１（Ｂ）において、ＬＵＴ１１３は、２入力のマルチプレクサを３つ（マルチプレクサ４１、マルチプレクサ４２、マルチプレクサ４３）と、２入力のＯＲ回路４４とを用いて構成されている。

マルチプレクサ４１の出力端子、及びマルチプレクサ４２の出力端子は、マルチプレクサ４３の２つの入力端子と電気的に接続されている。ＯＲ回路４４の出力端子はマルチプレクサ４３の制御端子に電気的に接続されている。マルチプレクサ４３の出力端子がＬＵＴ１１３の出力端子ＯＵＴに相当する。

そして、マルチプレクサ４１の制御端子Ａ１、入力端子Ａ２及び入力端子Ａ３、マルチプレクサ４２の制御端子Ａ６、入力端子Ａ４及び入力端子Ａ５、ＯＲ回路４４の入力端子Ａ７及び入力端子Ａ８のいずれかに、記憶素子１０３からコンフィギュレーションデータ１０５を入力することによって、ＬＵＴ１１３によって行われる論理演算の種類を定めることができる。

例えば、図１１（Ｂ）のＬＵＴ１１３において、入力端子Ａ２、入力端子Ａ４、入力端子Ａ５、制御端子Ａ６、入力端子Ａ８に、記憶素子１０３から、デジタル値が”０”、”１”、”０”、”０”、”０”であるコンフィギュレーションデータ１０５をそれぞれ入力した場合、図１１（Ｃ）に示す等価回路の機能を実現することができる。なお、上記構成の場合、制御端子Ａ１、入力端子Ａ３、入力端子Ａ７がそれぞれ入力端子ＩＮ１、入力端子ＩＮ２、入力端子ＩＮ３に相当する。

なお、図１１（Ａ）及び図１１（Ｂ）では、２入力のマルチプレクサを用いて構成したＬＵＴ１１３の例を示したが、より多くの入力のマルチプレクサを用いて構成したＬＵＴ１１３であっても良い。

また、ＬＵＴ１１３は、マルチプレクサの他に、ダイオード、抵抗素子、論理回路（或いは論理素子）、スイッチのいずれかまたは全てを更に有していても良い。論理回路（或いは論理素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。

また、図１１（Ａ）や図１１（Ｂ）に示したＬＵＴ１１３を用いて、図１１（Ｃ）の様な３入力１出力の論理演算を行う場合について示したがこれに限定されない。ＬＵＴ１１３及び入力するコンフィギュレーションデータ１０５を適宜定めることによって、より多くの入力、多くの出力の論理演算を実現することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、図６（Ａ）に示した記憶素子１０３において、トランジスタ１０６ｔの活性層に酸化物半導体を用い、プログラマブルロジックエレメントが有するトランジスタ２３０の活性層にシリコンを用いる場合を例に挙げて、ＰＬＤ及び半導体装置の作製方法について説明する。

ただし、プログラマブルロジックエレメントが有するトランジスタ２３０は、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたトランジスタは、シリコンウェハなどの単結晶半導体基板、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。

本実施の形態では、まず、図１２（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体膜７０２とを形成する。

基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。

また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、プログラマブルロジックエレメントが有するトランジスタの作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ^２以上５００Ｎ／ｃｍ^２以下、好ましくは１１Ｎ／ｃｍ^２以上２０Ｎ／ｃｍ^２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。

半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、又はパターニングにより形成された半導体膜７０２に対しても行っても良い。

なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニール結晶化法などを用いても良い。

次に、図１２（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成した後、ゲート絶縁膜７０３上にゲート電極７０４を形成する。

ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７０２の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる。例えば、亜酸化窒素（Ｎ_２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０Ｐａ〜３０Ｐａの圧力にて３ｋＷ〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜７０２の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ_２Ｏ）とシラン（ＳｉＨ_４）を導入し、１０Ｐａ〜３０Ｐａの圧力にて３ｋＷ〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。

上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲート絶縁膜７０３と半導体膜７０２との界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜７０２を直接酸化又は窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。

また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又は積層させることで、ゲート絶縁膜７０３を形成しても良い。

なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。

ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、膜厚２０ｎｍ程度の、酸化窒化珪素を含む単層の絶縁膜を形成し、ゲート絶縁膜７０３として用いる。

ゲート電極７０４は、ゲート絶縁膜７０３を覆うように導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。

なお、ゲート電極７０４は、単層の導電膜で形成されていても良いし、積層された複数の導電膜で形成されていても良い。

２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。

３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。

また、ゲート電極７０４に酸化インジウム、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。

本実施の形態では、膜厚３０ｎｍ程度の窒化タンタル上に、膜厚１７０ｎｍ程度のタングステンを積層したゲート電極７０４を用いる。

なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０４を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。

また、ゲート電極７０４は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。

次に、図１２（Ｃ）に示すように、ゲート電極７０４をマスクとして一導電性を付与する不純物元素を半導体膜７０２に添加することで、ゲート電極７０４と重なるチャネル形成領域７０５と、チャネル形成領域７０５を間に挟む一対の不純物領域７０６とが、半導体膜７０２に形成される。

本実施の形態では、半導体膜７０２にｎ型を付与する不純物元素（例えばリン）を添加する場合を例に挙げる。

次いで、図１２（Ｄ）に示すように、ゲート絶縁膜７０３、ゲート電極７０４を覆うように、絶縁膜７０７、絶縁膜７０８、及び絶縁膜７０９を形成する。具体的に、絶縁膜７０７、絶縁膜７０８、及び絶縁膜７０９は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、誘電率の低い（ｌｏｗ−ｋ）材料を絶縁膜７０７、絶縁膜７０８、及び絶縁膜７０９に用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７０７、絶縁膜７０８、及び絶縁膜７０９に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。

本実施の形態では、絶縁膜７０７として膜厚５０ｎｍの酸化窒化珪素膜、絶縁膜７０８として膜厚１００ｎｍ程度の窒化酸化珪素膜、絶縁膜７０９として膜厚４５０ｎｍの酸化窒化珪素膜を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０４上に絶縁膜７０７、絶縁膜７０８、及び絶縁膜７０９を形成している場合を例示しているが、本発明はゲート電極７０４上に絶縁膜を１層だけ形成していても良いし、３層以外の複数の絶縁膜を積層するように形成していても良い。

次いで、図１３（Ａ）に示すように、エッチング等によりゲート絶縁膜７０３、絶縁膜７０７、絶縁膜７０８、及び絶縁膜７０９に開口部を形成し、一対の各不純物領域７０６の一部、及びゲート電極７０４の一部を露出させた後、一対の各不純物領域７０６に接する導電膜７１０及び導電膜７１１と、ゲート電極７０４に接する導電膜７１２とを形成する。そして、導電膜７１０乃至導電膜７１２を覆うように、絶縁膜７０９上に絶縁膜７１３を形成する。

導電膜７１０乃至導電膜７１２となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。

また、導電膜７１０乃至導電膜７１２となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。

また、導電膜７１０乃至導電膜７１２となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。

本実施の形態では、膜厚５０ｎｍ程度のチタン膜と、膜厚２００ｎｍ程度のアルミニウム膜と、膜厚１００ｎｍ程度のチタン膜とを積層させた導電膜を、導電膜７１０乃至導電膜７１２として用いる。

絶縁膜７１３は単層構造でも２層以上の積層構造でもよいが、その表面は高い平坦性を有することが好ましい。絶縁膜７１３として、例えば、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などを用いることができる。そして、絶縁膜７１３は、プラズマＣＶＤ法、光ＣＶＤ法、熱ＣＶＤ法などのＣＶＤ法を用いて形成することができる。

また、絶縁膜７１３として、有機シランを用いて化学気相成長法により作製される酸化珪素膜を用いることもできる。有機シランとしては、珪酸エチル（ＴＥＯＳ：Ｓｉ（ＯＣ_２Ｈ_５）_４）、トリメチルシラン（ＴＭＳ：（ＣＨ_３）_３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）等を用いることができる。もちろん、モノシラン、ジシラン、又はトリシラン等の無機シランを用いて、酸化珪素、酸化窒化珪素、窒化珪素、窒化酸化珪素などを形成しても良い。

本実施の形態では、ＴＥＯＳを用いて、膜厚１．５μｍ程度の酸化珪素を含む絶縁膜７１３を形成する。

以上の工程により、プログラマブルロジックエレメントが有するトランジスタ２３０を形成することができる。トランジスタ２３０は、半導体膜７０２と、半導体膜７０２上のゲート絶縁膜７０３と、ゲート絶縁膜７０３上において半導体膜７０２と重なる位置に形成されたゲート電極７０４と、半導体膜７０２が有する不純物領域７０６に接続された、ソース電極またはドレイン電極として機能する導電膜７１０及び導電膜７１１とを有する。

次いで、図１３（Ｂ）に示すように、絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、導電膜７１２の表面を露出させる。なお、後に形成されるトランジスタ１０６ｔの特性を向上させるために、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。

次いで、トランジスタ１０６ｔの作製方法について説明する。まず、図１３（Ｃ）に示すように、絶縁膜７１３及び導電膜７１２上に、絶縁膜７１４を形成した後、絶縁膜７１４上に酸化物半導体膜７１５を形成する。

絶縁膜７１４は、絶縁膜７０７乃至絶縁膜７０９と同様の材料を用いて形成することができる。本実施の形態では、膜厚３００ｎｍ程度の酸化窒化珪素膜を、絶縁膜７１４として用いる。

酸化物半導体膜７１５は、絶縁膜７１４上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。

なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜７１４の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるターゲットを用いる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。

なお、酸化物半導体膜としてＩｎ−Ｚｎ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。

また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、金属元素の原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または４：９：７で示されるＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いる。

本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。

また、スパッタリング装置の処理室のリークレートを１×１０^−１０Ｐａ・ｍ^３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。

また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。

なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１４までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７１９の成膜前に、導電膜７１７及び導電膜７１８まで形成した基板７００にも同様に行ってもよい。

なお、酸化物半導体膜７１５を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。

ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。

ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。

酸化物半導体膜７１５を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜７１５及び絶縁膜７１４の表面に付着しているレジスト残渣などを除去することが好ましい。

なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜７１５に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜７１５に加熱処理を施す。

酸化物半導体膜７１５に加熱処理を施すことで、酸化物半導体膜７１５中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。

本実施の形態では、加熱処理装置の一つである電気炉を用いる。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

以上の工程により、酸化物半導体膜７１５中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。

なお、酸化物半導体膜は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体膜としては、ｃ軸配向を有した結晶（ＣＡＡＣ）を含むＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。

ＣＡＡＣ−ＯＳ膜で構成された酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってＣＡＡＣ−ＯＳ膜を得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。

次いで、図１４（Ａ）に示すように、絶縁膜７１３及び絶縁膜７１４に、エッチング等により開口部を形成することで導電膜７１０の一部を露出させた後、開口部において導電膜７１０に接し、なおかつ酸化物半導体膜７１５に接する導電膜７１７と、酸化物半導体膜７１５に接する導電膜７１８とを形成する。導電膜７１７及び導電膜７１８は、ソース電極又はドレイン電極として機能する。

具体的に、導電膜７１７及び導電膜７１８は、開口部を覆うようにスパッタ法や真空蒸着法で絶縁膜７１４上に導電膜を形成した後、当該導電膜を所定の形状に加工（パターニング）することで、形成することができる。

導電膜７１７及び導電膜７１８となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。

また、導電膜７１７及び導電膜７１８となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１７及び導電膜７１８に用いることで、酸化膜である絶縁膜７１４と、導電膜７１７及び導電膜７１８との密着性を高めることができる。

また、導電膜７１７及び導電膜７１８となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。

導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。

本実施の形態では、導電膜７１７及び導電膜７１８として、膜厚１５０ｎｍのタングステン膜を用いる。

なお、導電膜のエッチングの際に、酸化物半導体膜７１５がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体膜７１５の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。

本実施の形態では、導電膜７１７及び導電膜７１８となる導電膜に、タングステン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に上記導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と、水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、四弗化炭素（ＣＦ_４）、塩素（Ｃｌ_２）、酸素を含むガスを用いて、上記導電膜をドライエッチングしても良い。

なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。

また、酸化物半導体膜７１５と、ソース電極又はドレイン電極として機能する導電膜７１７及び導電膜７１８との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。

例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、導電膜７１７及び導電膜７１８を形成するためのパターニングとを一括で行うようにしても良い。

ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体膜７１５と導電膜７１７及び導電膜７１８の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。

次いで、Ｎ_２Ｏ、Ｎ_２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。

なお、プラズマ処理を行った後、図１４（Ｂ）に示すように、導電膜７１７及び導電膜７１８と、酸化物半導体膜７１５とを覆うように、ゲート絶縁膜７１９を形成する。そして、ゲート絶縁膜７１９上において、酸化物半導体膜７１５と重なる位置にゲート電極７２０を形成し、導電膜７１７と重なる位置に導電膜７２１を形成する。

ゲート絶縁膜７１９は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７１９は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７１９に水素が含まれると、その水素が酸化物半導体膜７１５へ侵入し、又は水素が酸化物半導体膜７１５中の酸素を引き抜き、酸化物半導体膜７１５が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７１９はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７１９には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜７１５に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１７及び導電膜７１８及び酸化物半導体膜７１５と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜７１５内、ゲート絶縁膜７１９内、或いは、酸化物半導体膜７１５と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜７１５に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜７１５に接するのを防ぐことができる。

本実施の形態では、スパッタ法で形成された膜厚３０ｎｍの酸化窒化珪素膜をゲート絶縁膜７１９として用いる。成膜時の基板温度は、室温以上４００℃以下とすればよく、本実施の形態では３００℃とする。

なお、ゲート絶縁膜７１９を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７１７及び導電膜７１８を形成する前に、水分又は水素を低減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７１９が設けられた後に、加熱処理が施されることによって、酸化物半導体膜７１５に対して行った先の加熱処理により、酸化物半導体膜７１５に酸素欠損が発生していたとしても、ゲート絶縁膜７１９から酸化物半導体膜７１５に酸素が供与される。そして、酸化物半導体膜７１５に酸素が供与されることで、酸化物半導体膜７１５において、ドナーとなる酸素欠損を低減し、化学量論的組成を満たすことが可能である。酸化物半導体膜には化学量論的組成を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体膜７１５をｉ型に近づけることができ、酸素欠損によるトランジスタの電気的特性のばらつきを軽減し、電気的特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７１９の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体膜７１５をｉ型に近づけることができる。

また、酸素雰囲気下で酸化物半導体膜７１５に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体膜７１５中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜７１５に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜７１５に添加すれば良い。

また、ゲート電極７２０及び導電膜７２１は、ゲート絶縁膜７１９上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。ゲート電極７２０及び導電膜７２１は、ゲート電極７０４、或いは導電膜７１７及び導電膜７１８と同様の材料を用いて形成することが可能である。

ゲート電極７２０及び導電膜７２１の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜３００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極７２０及び導電膜７２１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

以上の工程により、トランジスタ１０６ｔが形成される。

なお、ゲート絶縁膜７１９を間に挟んで導電膜７１７と導電膜７２１とが重なる部分が、容量素子１１１に相当する。なお、本実施の形態では容量素子１１２を図示していないが、容量素子１１１と同様に、ゲート絶縁膜７１９を間に挟んで導電膜７１７と重なる導電膜を、導電膜７２１とは別にゲート絶縁膜７１９上に設けることで、容量素子１１２を形成することができる。

また、トランジスタ１０６ｔはシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。

なお、酸化物半導体膜７１５に接する絶縁膜（本実施の形態においては、絶縁膜７１４及びゲート絶縁膜７１９が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。

第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。

例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。

また、酸化物半導体膜７１５に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。

酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ型に限りなく近くすることができる。

なお、化学量論的組成より酸素が多い領域を有する絶縁膜は、酸化物半導体膜７１５に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成より酸素が多い領域を有する絶縁膜を、酸化物半導体膜７１５に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体膜７１５を挟む構成とすることで、上記効果をより高めることができる。

また、酸化物半導体膜７１５の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。また、酸化物半導体膜７１５に接する絶縁膜は、化学量論的組成より酸素が多い領域を有する絶縁膜の積層としても良い。

次に、図１４（Ｃ）に示すように、ゲート絶縁膜７１９、導電膜７２１、ゲート電極７２０を覆うように、絶縁膜７２２を形成する。絶縁膜７２２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２２の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２２を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。

次に、ゲート絶縁膜７１９、絶縁膜７２２に開口部７２５を形成し、導電膜７２１の一部を露出させる。その後、絶縁膜７２２上に、上記開口部７２５において導電膜７２１と接する配線７２６を形成する。

配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をパターニングすることによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。

本実施の形態では、スパッタ法で膜厚５０ｎｍ程度のチタン膜、膜厚２００ｎｍ程度のアルミニウム膜、膜厚５０ｎｍ程度のチタン膜を順に積層することで形成される導電膜を、配線７２６として用いる。チタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７１８）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、ＰＬＤを作製することができる。

なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１７及び導電膜７１８が、酸化物半導体膜７１５の後に形成されている。よって、図１４（Ｂ）に示すように、上記作製方法によって得られるトランジスタ１０６ｔは、導電膜７１７及び導電膜７１８が、酸化物半導体膜７１５の上に形成されている。しかし、トランジスタ１０６ｔは、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体膜７１５の下、すなわち、酸化物半導体膜７１５と絶縁膜７１４の間に設けられていても良い。

なお、図１４（Ｃ）において、導電膜７１０及び導電膜７１７が、図６（Ａ）に示したノード１１０に相当する。また、図１４（Ｃ）において、導電膜７２１が、図６（Ａ）に示した配線１０８に相当する。次いで、上記ＰＬＤを用いて作製される半導体装置の断面図を、図１５に示す。図１５に示す半導体装置では、絶縁膜７１４より下の層に、上述したＰＬＤと同じ構成を用いることができる。そして、絶縁膜７１３及び絶縁膜７１４には開口部が形成されており、当該開口部を介して導電膜７１０に接続される配線８００が、絶縁膜７１４上に設けられている。配線８００は、導電膜７１８と同様の材料、同様の積層構造を用いて形成するのが望ましい。また、配線８００のレイアウトが、導電膜７１８のレイアウトに近い形状にするのが望ましい。配線８００を上記構成とすることで、半導体装置における配線８００とプログラマブルロジックエレメント間の寄生容量を、ＰＬＤにおけるメモリエレメントとプログラマブルロジックエレメント間の寄生容量に近づけることができる。その結果、ＰＬＤの検証段階において、半導体装置の消費電力を正確に見積もることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、記憶素子１０３のレイアウトの一例と、記憶素子１０３が配線にそれぞれ置き換えられたレイアウトの一例とについて、説明する。

図１７（Ａ）に、図６（Ａ）に示した記憶素子１０３ａ及び記憶素子１０３ｂの、レイアウトの一例を示す。図１７（Ａ）に示す記憶素子１０３ａ及び記憶素子１０３ｂは、配線１０７として機能する導電膜１０７ｃと、配線１０８として機能する導電膜１０８ｃと、配線１０９として機能する導電膜１０９ｃと、配線１５０として機能する導電膜１５０ｃとを有する。導電膜１０７ｃは、トランジスタ１０６ｔのソース端子またはドレイン端子の一方としても機能する。導電膜１５０ｃは、トランジスタ１０６ｔのゲート電極としても機能する。

また、記憶素子１０３ａ及び記憶素子１０３ｂは、導電膜１７０と、導電膜１７０に接続された導電膜１１０ｃとを有する。導電膜１７０は、トランジスタ１０６ｔのソース端子またはドレイン端子の他方としても機能する。

また、導電膜１１０ｃは、ノード１１０の一部として機能する。そして、図示してはいないが、導電膜１１０ｃは、記憶素子１０３ａ及び記憶素子１０３ｂの下層に設けられたプログラマブルロジックエレメントに、電気的に接続されている。なお、本発明の一態様において、ノード１１０は、メモリエレメントとプログラマブルロジックエレメントの電気的な接続を為す機能を有しており、ノード１１０として機能する一または複数の導電膜は、メモリエレメントとプログラマブルロジックエレメントのいずれか一方または両方に含まれると言える。

また、ゲート絶縁膜（図示せず）を間に挟んで導電膜１０８ｃと導電膜１１０ｃとが重なっている領域が、容量素子１１１として機能する。ゲート絶縁膜（図示せず）を間に挟んで導電膜１０９ｃと導電膜１１０ｃとが重なっている領域が、容量素子１１２として機能する。

図１７（Ｂ）に、図１７（Ａ）に示した記憶素子１０３ａ及び記憶素子１０３ｂを、導電膜１１０ｃ、導電膜１０８ｃ及び導電膜１０９ｃにそれぞれ置き換えた場合の、レイアウトの一例を示す。

図１７（Ｂ）では、記憶素子１０３ａの代わりに設けられた導電膜１０８ｃ及び導電膜１０９ｃのうち、導電膜１０８ｃがコンフィギュレーションデータにより選択され、当該導電膜１０８ｃが導電膜１１０ｃに接続されている場合を例示している。また、図１７（Ｂ）では、記憶素子１０３ｂの代わりに設けられた導電膜１０８ｃ及び導電膜１０９ｃのうち、導電膜１０９ｃがコンフィギュレーションデータにより選択され、当該導電膜１０９ｃが導電膜１１０ｃに接続されている場合を例示している。

なお、図１７（Ｂ）では、導電膜１１０ｃ、導電膜１０８ｃ及び導電膜１０９ｃのみならず、導電膜１０７ｃ及び導電膜１７０も記憶素子１０３ａの代わりに設けられている場合を例示しているが、導電膜１０７ｃ及び導電膜１７０は必ずしも半導体装置に設ける必要はない。ただし、ＰＬＤと同様に導電膜１０７ｃ及び導電膜１７０も半導体装置に設けることで、寄生容量に起因した半導体装置の消費電力または動作周波数の見積もりを、ＰＬＤの検証段階においてより正確に行うことができる。

なお、図１７（Ａ）及び図１７（Ｂ）では、トランジスタ１０６ｔがボトムゲート型である場合を例示している。よって、図１７（Ａ）では、導電膜１５０ｃ及び導電膜１１０ｃは第１の層に形成されており、導電膜１０７ｃ、導電膜１０８ｃ、導電膜１０９ｃ、及び導電膜１７０は、第１の層の上に位置する第２の層に形成されている。

図１８（Ａ）及び図１８（Ｂ）に、トランジスタ１０６ｔがトップゲート型である場合の、記憶素子１０３ａ及び記憶素子１０３ｂのレイアウトと、記憶素子１０３ａ及び記憶素子１０３ｂを配線にそれぞれ置き換えた場合のレイアウトとを、それぞれ例示する。図１８（Ａ）及び図１８（Ｂ）では、導電膜１０７ｃ、導電膜１０８ｃ、導電膜１０９ｃ、及び導電膜１７０が第１の層に形成されており、導電膜１５０ｃ及び導電膜１１０ｃが、第１の層の上に位置する第２の層に形成されている。

図１９（Ａ）に、図７（Ａ）に示した記憶素子１０３ａ及び記憶素子１０３ｂの、レイアウトの一例を示す。図１９（Ａ）に示す記憶素子１０３ａ及び記憶素子１０３ｂは、配線１０７として機能する導電膜１０７ｃと、配線１０８として機能する導電膜１０８ｃと、配線１０９として機能する導電膜１０９ｃと、配線１５０として機能する導電膜１５０ｃとを有する。導電膜１０７ｃは、トランジスタ１０６ｔのソース端子またはドレイン端子の一方として、なおかつ、トランジスタ１５１ｔのソース端子またはドレイン端子の一方としても機能する。導電膜１０８ｃは、トランジスタ１５１ｔのソース端子またはドレイン端子の他方としても機能する。導電膜１５０ｃは、トランジスタ１０６ｔのゲート電極としても機能する。

また、記憶素子１０３ａ及び記憶素子１０３ｂは、導電膜１７１と、導電膜１７１に接続された導電膜１１０ｃとを有する。導電膜１７１は、トランジスタ１０６ｔのソース端子またはドレイン端子の他方としても機能する。導電膜１１０ｃは、トランジスタ１５１ｔのゲート電極として機能する。

また、導電膜１１０ｃは、ノード１１０の一部としても機能する。そして、図示してはいないが、導電膜１１０ｃは、記憶素子１０３ａ及び記憶素子１０３ｂの下層に設けられたプログラマブルロジックエレメントに、電気的に接続されている。

また、ゲート絶縁膜（図示せず）を間に挟んで導電膜１０８ｃと導電膜１１０ｃとが重なっている領域が、容量素子１１１として機能する。ゲート絶縁膜（図示せず）を間に挟んで導電膜１０９ｃと導電膜１１０ｃとが重なっている領域が、容量素子１１２として機能する。

図１９（Ｂ）に、図１９（Ａ）に示した記憶素子１０３ａ及び記憶素子１０３ｂを、導電膜１１０ｃ、導電膜１０８ｃ及び導電膜１０９ｃにそれぞれ置き換えた場合の、レイアウトの一例を示す。

図１９（Ｂ）では、記憶素子１０３ａの代わりに設けられた導電膜１０８ｃ及び導電膜１０９ｃのうち、導電膜１０８ｃがコンフィギュレーションデータにより選択され、当該導電膜１０８ｃが導電膜１１０ｃに接続されている場合を例示している。また、図１９（Ｂ）では、記憶素子１０３ｂの代わりに設けられた導電膜１０８ｃ及び導電膜１０９ｃのうち、導電膜１０９ｃがコンフィギュレーションデータにより選択され、当該導電膜１０９ｃが導電膜１１０ｃに接続されている場合を例示している。

なお、図１９（Ｂ）では、導電膜１１０ｃ、導電膜１０８ｃ及び導電膜１０９ｃのみならず、導電膜１０７ｃ及び導電膜１７１も記憶素子１０３ａの代わりに設けられている場合を例示しているが、導電膜１０７ｃ及び導電膜１７１は必ずしも半導体装置に設ける必要はない。ただし、ＰＬＤと同様に導電膜１０７ｃ及び導電膜１７１も半導体装置に設けることで、寄生容量に起因した半導体装置の消費電力または動作周波数の見積もりを、ＰＬＤの検証段階においてより正確に行うことができる。

なお、図１９（Ａ）及び図１９（Ｂ）では、トランジスタ１０６ｔ及びトランジスタ１５１ｔがボトムゲート型である場合を例示している。よって、図１９（Ａ）では、導電膜１５０ｃ及び導電膜１１０ｃは第１の層に形成されており、導電膜１０７ｃ、導電膜１０８ｃ、導電膜１０９ｃ、及び導電膜１７１は、第１の層の上に位置する第２の層に形成されている。

図２０（Ａ）及び図２０（Ｂ）に、トランジスタ１０６ｔ及びトランジスタ１５１ｔがトップゲート型である場合の、記憶素子１０３ａ及び記憶素子１０３ｂのレイアウトと、記憶素子１０３ａ及び記憶素子１０３ｂを配線にそれぞれ置き換えた場合のレイアウトとを、それぞれ例示する。図２０（Ａ）及び図２０（Ｂ）では、導電膜１０７ｃ、導電膜１０８ｃ、導電膜１０９ｃ、及び導電膜１７１が第１の層に形成されており、導電膜１５０ｃ及び導電膜１１０ｃが、第１の層の上に位置する第２の層に形成されている。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態６）
本発明の一態様に係る半導体装置またはプログラマブルロジックデバイスは、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置またはプログラマブルロジックデバイスを用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１６に示す。

図１６（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１６（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１６（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更できる。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１６（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。

図１６（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。

図１６（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更できる。表示部５８０３における映像の切り替えを、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って行う構成としても良い。

図１６（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

３１ マルチプレクサ
３２ マルチプレクサ
３３ マルチプレクサ
３４ マルチプレクサ
３５ マルチプレクサ
３６ マルチプレクサ
３７ マルチプレクサ
４１ マルチプレクサ
４２ マルチプレクサ
４３ マルチプレクサ
４４ ＯＲ回路
１００ ＰＬＤ
１０１ ＰＬＥ
１０２ ロジックアレイ
１０３ 記憶素子
１０３ａ 記憶素子
１０３ｂ 記憶素子
１０４ メモリエレメント
１０５ コンフィギュレーションデータ
１０６ スイッチ
１０６ｔ トランジスタ
１０７ 配線
１０７ａ 配線
１０７ｂ 配線
１０７ｃ 導電膜
１０８ 配線
１０８ｃ 導電膜
１０９ 配線
１０９ｃ 導電膜
１１０ ノード
１１０ｃ 導電膜
１１１ 容量素子
１１２ 容量素子
１１３ ＬＵＴ
１１４ レジスタ
１１５ コンフィギュレーションメモリ
１２０ 半導体装置
１２１ 配線群
１２２ スイッチ
１２３ 配線エレメント
１２４ 出力端子
１２５ 配線
１２６ 配線
１２７ トランジスタ
１２８ トランジスタ
１２９ トランジスタ
１３０ トランジスタ
１３１ トランジスタ
１３２ トランジスタ
１４０ Ｉ／Ｏエレメント
１４１ ＰＬＬ
１４２ ＲＡＭ
１４３ 乗算器
１５０ 配線
１５０ｃ 導電膜
１５１ｔ トランジスタ
１６０ セルアレイ
１６１ 駆動回路
１６２ 入出力バッファ
１６３ メインアンプ
１６４ カラムデコーダ
１６５ ローデコーダ
１６６ スイッチ回路
１６７ プリチャージ回路
１６８ センスアンプ
１６９ 回路
１７０ 導電膜
１７１ 導電膜
２３０ トランジスタ
５１５ トランジスタ
５１６ トランジスタ
５１７ トランジスタ
５１８ トランジスタ
５１９ トランジスタ
５２０ トランジスタ
５２１ トランジスタ
５２２ トランジスタ
５２３ トランジスタ
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ ゲート絶縁膜
７０４ ゲート電極
７０５ チャネル形成領域
７０６ 不純物領域
７０７ 絶縁膜
７０８ 絶縁膜
７０９ 絶縁膜
７１０ 導電膜
７１１ 導電膜
７１２ 導電膜
７１３ 絶縁膜
７１４ 絶縁膜
７１５ 酸化物半導体膜
７１７ 導電膜
７１８ 導電膜
７１９ ゲート絶縁膜
７２０ ゲート電極
７２１ 導電膜
７２２ 絶縁膜
７２５ 開口部
７２６ 配線
７２７ 絶縁膜
８００ 配線
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (8)

1. プログラマブルロジックエレメントと、
   記憶素子と、を有し、
   前記記憶素子は、第１のスイッチを有し、
   前記記憶素子は、前記第１のスイッチを介して書き込まれるコンフィギュレーションデータを記憶する機能を有し、
   前記プログラマブルロジックエレメントと前記記憶素子とに電気的に接続されたノードに、前記コンフィギュレーションデータに応じた電荷が与えられ、
   前記ノードは、複数の配線のそれぞれと絶縁膜を介して重なる領域を有し、
   前記絶縁膜は、酸化珪素又は酸化窒化珪素を含む半導体装置。
2. 複数のプログラマブルロジックエレメントと、
   配線エレメントと、
   記憶素子と、を有し、
   前記記憶素子は、第１のスイッチを有し、
   前記記憶素子は、前記第１のスイッチを介して書き込まれるコンフィギュレーションデータを記憶する機能を有し、
   前記プログラマブルロジックエレメントと前記記憶素子とに電気的に接続されたノードに、前記コンフィギュレーションデータに応じた電荷が与えられ、
   前記ノードは、複数の配線のそれぞれと絶縁膜を介して重なる領域を有し、
   前記絶縁膜は、酸化珪素又は酸化窒化珪素を含み、
   前記複数のプログラマブルロジックエレメントは、前記コンフィギュレーションデータに従って定義された論理演算を行う機能を有し、
   前記配線エレメントは、前記コンフィギュレーションデータに従って前記複数のプログラマブルロジックエレメント間の電気的な接続状態を制御する機能を有する半導体装置。
3. プログラマブルロジックエレメントと、
   記憶素子と、を有し、
   前記記憶素子は、第１のスイッチと、第２のスイッチと、を有し、
   前記記憶素子は、前記第１のスイッチを介して書き込まれるコンフィギュレーションデータを記憶する機能を有し、
   前記第２のスイッチは、前記記憶素子において記憶される前記コンフィギュレーションデータを読み出す機能を有し、
   前記プログラマブルロジックエレメントと前記記憶素子とに電気的に接続されたノードに、前記コンフィギュレーションデータに応じた電荷が与えられ、
   前記ノードは、複数の配線のそれぞれと絶縁膜を介して重なる領域を有し、
   前記絶縁膜は、酸化珪素又は酸化窒化珪素を含む半導体装置。
4. 複数のプログラマブルロジックエレメントと、
   配線エレメントと、
   記憶素子と、を有し、
   前記記憶素子は、第１のスイッチと、第２のスイッチと、を有し、
   前記記憶素子は、前記第１のスイッチを介して書き込まれるコンフィギュレーションデータを記憶する機能を有し、
   前記第２のスイッチは、前記記憶素子において記憶される前記コンフィギュレーションデータを読み出す機能を有し、
   前記プログラマブルロジックエレメントと前記記憶素子とに電気的に接続されたノードに、前記コンフィギュレーションデータに応じた電荷が与えられ、
   前記ノードは、複数の配線のそれぞれと絶縁膜を介して重なる領域を有し、
   前記絶縁膜は、酸化珪素又は酸化窒化珪素を含み、
   前記複数のプログラマブルロジックエレメントは、前記コンフィギュレーションデータに従って定義された論理演算を行う機能を有し、
   前記配線エレメントは、前記コンフィギュレーションデータに従って前記複数のプログラマブルロジックエレメント間の電気的な接続状態を制御する機能を有する半導体装置。
5. 請求項１乃至請求項４のいずれか一において、
   前記第１のスイッチは、チャネル形成領域に酸化物半導体を含むトランジスタを有する半導体装置。
6. 請求項５において、
   前記プログラマブルロジックエレメントが有するトランジスタの上層に、前記第１のスイッチが有するトランジスタが位置する半導体装置。
7. 請求項５又は請求項６において、
   前記トランジスタのゲート絶縁膜は、化学量論的組成よりも多い酸素を含む領域を有する半導体装置。
8. 請求項５乃至請求項７のいずれか一において、
   前記トランジスタは、前記トランジスタのゲート絶縁膜から前記チャネル形成領域に酸素が供給される工程を経て形成される半導体装置の作製方法。

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