JP6109905B2 - 半導体デバイス - Google Patents

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Description

本発明は、半導体技術分野に関し、特に半導体デバイスに関する。
ＧａＮ半導体デバイスは、大きなバンドギャップ、高い電子移動度、高い破壊電界強度、耐高温などの著しい利点を有し、第１世代半導体のシリコンおよび第２世代半導体のヒ化ガリウムよりも、高温、高電圧、高周波、およびハイパワーの電子デバイスの製造に好適であり、広い応用の見通しを持っている。
ＧａＮ半導体デバイスが大きなパワーおよび大きな電流の環境で動作するため、ＧａＮ半導体デバイスによって生じた熱が高い。ＧａＮ半導体デバイスにおける一部の構造は、温度から受ける影響が大きく、例えば、ショットキー接触やキャリア移動度などである。ショットキー接触に局所的な高温が生じると、ショットキー接触が悪化し、バリアの高さを低下させることで、ゲートのリーク電流の増大を引き起こし、ひどい場合には、ＧａＮ半導体デバイスの失効を引き起こす。ショットキーバリアが高温で変化しなくても、温度が上がるにつれて、ＧａＮ半導体デバイスにおけるキャリアのエネルギーも大きくなり、前記キャリアがバリア層を超えることはより容易になるため、同様にゲートのリーク電流の増大を引き起こす。また、温度が上がるにつれて、チャネルにおける二次元電子ガス（２ＤＥＧ：Ｔｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ ＥｌｅｃｔｒｏｎＧａｓ）の受けるフォノン散乱が大きくなるため、２ＤＥＧの移動度が迅速に低下し、デバイスの出力電流も迅速に低下することにより、パワーデバイスの出力パワーに影響を及ぼし、さらに、デバイスの無線周波数性能、マイクロ波性能の悪化を引き起こす。
従来技術におけるＧａＮ半導体デバイスは、主に、下記の経路を経て放熱する。即ち、ＧａＮ半導体デバイスによって生じた熱の大部分は、基板を介して、熱伝導性能が良い基盤に縦方向に伝わること；熱は、ＧａＮ半導体デバイスの内部の金属電極接続線および半導体材料を介して、能動領域の外部に横方向に伝わること；ＧａＮ半導体デバイスの上面の空気を介して放熱することである。しかし、ＧａＮ半導体デバイスの表面には、全て、パッシベーション層が存在しているため、パッケージケース内の空気流動性が悪くて、金属電極とＧａＮ半導体デバイスとの接触面積が小さいことで、ＧａＮ半導体デバイス全体の放熱性能が制限される。
これに鑑みて、本発明は、半導体デバイスを提供しており、グラフェンなどの高い熱伝導率の材料を導入することにより、能動領域から受動領域または基板への高い効率の放熱の経路を図って、半導体デバイスの内部の温度を低下させ、半導体デバイスの内部の熱場分布をより均一にし、半導体デバイスの信頼性を向上させる。
本発明の実施例では、半導体デバイスが提供されており、前記半導体デバイスは、
基板と、
前記基板の上に位置し、能動領域と能動領域以外の領域である受動領域とを含む多層半導体層と、
前記多層半導体層の上に位置し、能動領域内に位置するソースおよびドレインと受動領域内に位置するソース電極およびドレイン電極とを含むソースおよびドレインと、
前記多層半導体層の上に位置し、ソースおよびドレインの間にインターデジタル状に分布し、能動領域内に位置するゲートと受動領域内に位置するゲート電極とを含むゲートと、を含み、
前記能動領域内に位置するソース、ドレイン、およびゲートには、放熱層が設けられ、および／または、前記受動領域内に位置するソース電極、ドレイン電極、およびゲート電極には、放熱層が設けられる。
さらに、前記ソース電極は、空気ブリッジを介して、前記能動領域内のソースに接続し、前記ドレイン電極は、ドレイン相互接続金属を介して、前記能動領域内のドレインに接続する。
さらに、前記ゲート電極は、ゲート相互接続線を介して、前記能動領域内のゲートに接続し、かつ、前記空気ブリッジは、前記ゲート相互接続線の上方に跨る。
さらに、前記放熱層の材料は、単層のグラフェン、２層のグラフェン、多層のグラフェン、グラフェンナノシート、シングルウォールカーボンナノチューブやマルチウォールカーボンナノチューブのうちの任意の１つまたは複数である。
さらに、前記多層半導体層は、
前記基板の上に位置する核形成層と、
前記核形成層の上に位置するバッファ層と、
前記バッファ層の上に位置するバリア層と、を含み、
前記バリア層および前記バッファ層は、ヘテロ接合構造を形成し、ヘテロ接合の界面に二次元電子ガスが形成される。
さらに、前記多層半導体層は、
前記バリア層の上に位置するキャップ層をさらに含み、
前記能動領域内のソース、ドレイン、およびゲート、並びに、前記受動領域内のソース電極、ドレイン電極、およびゲート電極は、前記キャップ層の上に位置する。
さらに、前記半導体デバイスは、
前記能動領域内のソースとゲートとの間およびドレインとゲートとの間のキャップ層の上、並びに、前記受動領域内のソース電極とゲート電極との間およびドレイン電極とゲート電極との間のキャップ層の上に位置する第１誘電体層をさらに含む。
さらに、前記放熱層は、第１放熱層と第２放熱層とを含み、ここで、
前記第１放熱層は、能動領域内のゲートの上に位置し、
前記第２放熱層は、それぞれ、能動領域内のソースおよびドレインの上に位置し、および／または、受動領域内のソース電極、ドレイン電極、およびゲート電極の上に位置する。
さらに、前記空気ブリッジおよび前記ドレイン相互接続金属の上方には、第２放熱層が設けられる。
さらに、前記半導体デバイスは、第２誘電体層と第３誘電体層とをさらに含み、ここで、
前記第２誘電体層は、前記能動領域内の第１放熱層、並びに、ソースとゲートとの間およびドレインとゲートとの間の第１誘電体層の上に位置し、
前記第３誘電体層は、前記第２放熱層および前記第２誘電体層の上に位置する。
さらに、前記半導体デバイスは、ヒートシンクをさらに含み、前記ヒートシンクが前記受動領域の縁の一周に設けられ、前記第２放熱層が前記ヒートシンクに接続される。
さらに、前記受動領域内に位置する第２放熱層および第３誘電体層をパターン化して、ウィンドウを形成し、前記ウィンドウを介して、前記受動領域内に位置するソース電極、ドレイン電極、およびゲート電極を、他の部品と接続する。
さらに、前記放熱層は、第３放熱層と第４放熱層とを含み、ここで、
前記第３放熱層は、能動領域内のゲートの上に位置し、
前記第４放熱層は、能動領域内のソースの中間およびドレインの中間に位置し、および／または、受動領域内のソース電極の中間、ドレイン電極の中間、およびゲート電極の中間に位置する。
さらに、前記半導体デバイスは、第４誘電体層をさらに含み、前記第４誘電体層が、前記第３放熱層、前記能動領域内のソースとゲートとの間およびドレインとゲートとの間の第１誘電体層、並びに、前記ソース電極とゲート電極との間およびドレイン電極とゲート電極との間の第１誘電体層の上に位置する。
さらに、前記半導体デバイスは、裏面金属とビアとをさらに含み、ここで、
前記裏面金属は、前記基板の上における、前記多層半導体層が前記基板から離間する一面に位置し、
前記ビア内に第５放熱層が設けられ、前記ビアは、前記裏面金属と前記能動領域内のソースまたは受動領域内のソース電極との間に位置し、前記基板および前記多層半導体層を前記能動領域のソースまたは前記受動領域のソース電極まで貫通し、前記能動領域内のソースまたは受動領域内のソース電極と前記裏面金属とを接続させる。
本発明は、半導体デバイスの前記能動領域内のソース、ドレイン、およびゲート、および／または、前記受動領域内に位置するソース電極、ドレイン電極、およびゲート電極に放熱層を設けることにより、前記放熱層の平面方向における高い熱伝導率によって、半導体デバイスの熱伝導経路を増やし、熱が前記能動領域内のソース、ドレイン、およびゲート、および／または、前記受動領域内に位置するソース電極、ドレイン電極、およびゲート電極の上方から伝導することを速め、全体として半導体デバイスの放熱効果を改善し、半導体デバイスの内部の温度を低下させ、半導体デバイスの信頼性を向上させる。
具体的な実施形態を読んで図面を参照した上で、当業者は、他の特徴およびメリットを認識することになる。
本発明の実施例１で提供された半導体デバイスの断面構成を示す図である。 本発明の実施例１で提供された半導体デバイスの平面視構成を示す図である。 本発明の実施例２で提供された半導体デバイスの平面視構成を示す図である。 従来技術における半導体デバイスの断面温度を示す図である。 本発明の実施例２で提供された半導体デバイスの断面温度を示す図である。 本発明の実施例３で提供された半導体デバイスの能動領域の断面構成を示す図である。 本発明の実施例４で提供された半導体デバイスのビアが能動領域のソースに位置する場合の断面構成を示す図である。 従来技術におけるビア充填材が金である場合の半導体デバイスの断面温度を示す図である。 本発明の実施例４におけるビア充填材がグラフェンである場合の半導体デバイスの断面温度を示す図である。
下記では図面を参照しながら実施例を説明する。図面は、基本原理を説明するためのものであり、基本原理の理解に必須なことのみ図示している。図面は、比例に従って描いたものではない。図面において、同様な符号は、類似する特徴を示す。
以下、図面を参照しながら、具体的な実施形態を介して、本発明の解決手段をさらに説明する。「下」、「下方」、「...の下に」、「低い」、「上方」、「...の上に」、「高い」などのような空間関係の専門用語は、説明の便宜のためのものであり、ある部品の他の部品に対する位置を解釈するものであり、図中に示された配向と異なる配向以外には、これら専門用語がデバイスの異なる配向を包括することを旨とする、ということを表す。また、例えば、「ある部品が他の部品の上／下にある」という表現は、２つの部品が直接に接触することを表すことができるが、２つの部品の間にまた他の部品があることを表すこともできる。なお、「第１」、「第２」などのような専門用語も、それぞれの部品、領域、部分などを記述することに用いられ、かつ、制限と見なされるべきではない。類似する専門用語は、全文で、類似する部品を表す。
＜実施例１＞
図１は、本発明の実施例１で提供された半導体デバイスの断面構成を示す図であり、図２は、本発明の実施例１で提供された半導体デバイスの平面視構成を示す図であり、次に、図１および図２を参照して、本発明の実施例１を説明する。
図１および図２を参照すると、前記半導体デバイスは、基板１１と、基板１１の上に位置し、能動領域ａと能動領域ａ以外の領域である受動領域とを含む多層半導体層と、前記多層半導体層の上に位置し、能動領域ａ内に位置するソース１３およびドレイン１４と前記受動領域内に位置するソース電極１３ｂおよびドレイン電極１４ｂとを含むソースおよびドレインと、前記多層半導体層の上に位置し、前記ソースおよびドレインの間にインターデジタル状に分布し、能動領域ａ内に位置するゲート１５と受動領域内に位置するゲート電極１５ｂとを含むゲートと、能動領域ａ内のゲート１５の上に位置する第１放熱層１７と、それぞれ、能動領域ａ内のソース１３およびドレイン１４の上に位置し、および／または、前記受動領域内のソース電極１３ｂ、ドレイン電極１４ｂ、およびゲート電極１５ｂの上に位置する第２放熱層１６と、を含む。
ここで、前記基板１１の材料は、サファイア（Ｓａｐｐｈｉｒｅ）、ＳｉＣ、ＧａＮ、またはＳｉなどの、当業者にとって公知の、窒化ガリウムの成長に好適ないかなる材料であってもよい。前記基板１１の堆積方法は、化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤと略称する）、気相エピタキシー法（Ｖａｐｏｕｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ、ＶＰＥと略称する）、有機金属化学気相成長法（Ｍｅｔａｌ−ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＭＯＣＶＤと略称する）、減圧化学気相成長法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＬＰＣＶＤと略称する）、プラズマ化学気相成長法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＰＥＣＶＤと略称する）、パルスレーザー堆積法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＰＬＤと略称する）、原子層エピタキシー法、分子線エピタキシー法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ、ＭＢＥと略称する）、スパッタリング法や蒸着法などの方法であってよい。
前記多層半導体層の材料は、III−∨族化合物半導体材料であってよい。具体的に、前記多層半導体層は、
基板１１の上に位置する核形成層２１と、
核形成層２１の上に位置するバッファ層２２と、
バッファ層２２の上に位置するバリア層２３と、を含むことができる。前記バリア層２３および前記バッファ層２２は、ヘテロ接合構造を形成し、ヘテロ接合の界面に２ＤＥＧが形成される（図１において点線で示される）。前記バリア層２３の材料は、バッファ層２２とヘテロ接合を形成することが可能ないかなる半導体材料であってもよく、ガリウム系化合物半導体材料またはIII族窒化物半導体材料を含み、例えば、ＩｎｘＡｌｙＧａｚＮ１−ｘ−ｙ−ｚ（０≦ｘ，ｙ，ｚ≦１）である。
好ましくは、前記多層半導体層は、バリア層２３の上に位置するキャップ層２４を含んでもよい。前記能動領域内のソース１３、ドレイン１４、およびゲート１５、並びに、前記受動領域内のソース電極１３ｂ、ドレイン電極１４ｂ、およびゲート電極１５ｂは、キャップ層２４の上に位置する。
好ましくは、前記半導体デバイスは、
前記能動領域内のソース１３とゲート１５との間およびドレイン１４とゲート１５との間のキャップ層２４の上、並びに、前記受動領域内のソース電極１３ｂとドレイン電極１４ｂとの間およびドレイン電極１４ｂとゲート電極１５ｂとの間のキャップ層２４の上に位置する第１誘電体層２５をさらに含む。該第１誘電体層２５は、半導体デバイスの表面をパッシベーションし、窒化ガリウム半導体デバイスの電流コラプス効果を低減または解消し、例えば、窒化ガリウム高電子移動度トランジスタの電流コラプス効果を低減または解消し、かつ、半導体デバイスの表面が外界からの影響などを受けないように保護することができる。前記第１誘電体層２５の材料は、一般的にＳｉＮであり、前記第１誘電体層２５の形成方法は、多種の方式で形成してもよく、例えば、ＭＯＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＭＢＥ、熱的成長、および電子ビーム蒸着などのうちのいずれかである。
前記多層半導体層の上に位置するソースおよびドレインは、能動領域ａ内のソース１３およびドレイン１４が、その下に位置する前記多層半導体層とオーム接触を形成する。能動領域ａ内のソース１３およびドレイン１４の材料は、１種の金属材料であってよいし、多種の金属材料の複合材料であってもよい。好ましくは、前記受動領域内のソース電極１３ｂは、空気ブリッジ１３１を介して、能動領域ａ内のソース１３に接続し、前記受動領域内のドレイン電極１４ｂは、ドレイン相互接続金属１４１を介して、能動領域ａ内のドレイン１４に接続する。
多層半導体層の上に位置するゲートは、前記ソースおよびドレインの間にインターデジタル状に分布する。好ましくは、前記受動領域内のゲート電極１５ｂは、ゲート相互接続線１５１を介して、能動領域ａ内のゲート１５に接続し、かつ、前記空気ブリッジ１３１は、前記ゲート相互接続線１５１の上方に跨る。前記ゲート１５は、ソース１３とドレイン１４との間に位置し、能動領域ａ内のゲート１５は、単層の金属ゲートであってよいし、２層の金属の積層または多層のゲート構造であってもよい。例えば、前記多層のゲート構造は、ゲートと前記多層半導体層との間に、１層の絶縁誘電体（例えば、ＳｉＯ２）が設けられるＭＩＳ構造であってよい。前記能動領域ａ内のゲート１５の形状は、Ｔ型ゲート、矩形のゲートなどのような、ＧａＮ半導体デバイスに常用するゲートの形状であってよい。図１に示された能動領域ａ内のゲート１５の形状は、Ｔ型ゲートであり、前記Ｔ型ゲートのゲートキャップは、前記多層半導体層の上に位置する。
能動領域ａ内のゲート１５の上に位置する第１放熱層１７、並びに、能動領域ａ内のソース１３およびドレイン１４の上に位置し、および／または、受動領域内のソース電極１３ｂ、ドレイン電極１４ｂ、およびゲート電極１５ｂの上に位置する第２放熱層１６について、前記第１放熱層１７および前記第２放熱層１６の材料は、単層のグラフェン、２層のグラフェン、多層のグラフェン、グラフェンナノシート、シングルウォールカーボンナノチューブやマルチウォールカーボンナノチューブのうちの任意の１つまたは複数であってよく、グラフェンが好ましい。その理由として、グラフェンは、新型の単原子層の二次元材料であり、炭素原子がｓｐ２混成軌道で六角形のハニカム格子の平面薄膜を構成したものである。単層のグラフェンの厚さは、ただ３.４Aである。グラフェンは、独特の結晶体構造によって、優れた物理特性および化学特性、例えば、高い電気伝導率、高い電流密度耐性、良好な熱伝導性および化学的安定性などを有する。グラフェンは、非常に優れた熱伝導性を有し、熱伝導係数が５０００Ｗ／（ｍｋ）と高く、Ａｕ（３１７Ｗ／（ｍｋ））、Ｃｕ（４０１Ｗ／（ｍｋ））、およびＡｌ（２３７Ｗ／（ｍｋ））より遥かに高く、ひいては、ダイヤモンド（２０００Ｗ／（ｍｋ））およびカーボンナノチューブ（３０００Ｗ／（ｍｋ））などよりも高く、熱伝導性に最も優れた既存の材料の１つであると言え、かつ、グラフェンは、高い電気伝導率を有し、回路の抵抗を余計に増大させることないので、グラフェン材料は、半導体デバイスにおける放熱層への使用に非常に好適である。
好ましくは、前記空気ブリッジ１３１および前記ドレイン相互接続金属１４１の上方には、第２放熱層１６が設けられ、空気ブリッジ１３１およびドレイン相互接続金属１４１の上方に位置する第２放熱層は、能動領域ａ内のソース１３およびドレイン１４の上方に位置し、および／または、受動領域内のソース電極１３ｂ、ドレイン電極１４ｂ、およびゲート電極１５ｂの上方に位置する第２放熱層と同一のプロセスステップにおいて形成してもよい。
放熱材料を、能動領域ａ内のソース１３、ドレイン１４、およびゲート１５の上、および／または、前記受動領域内のソース電極１３ｂ、ドレイン電極１４ｂ、およびゲート電極１５ｂの上に設けることにより、平面方向における高い熱伝導率によって、半導体デバイスの熱伝導経路を増やし、熱が前記能動領域および受動領域内の金属の上方から伝導することを速め、全体として半導体デバイスの放熱効果を改善し、半導体デバイスの内部の温度を低下させ、半導体デバイスの内部の熱場分布をより均一にし、半導体デバイスの信頼性を向上させる。
前記ゲートと、ソースおよびドレインとは、異なるプロセスステップにおいて形成されるので、第１放熱層１７と第２放熱層１６とは、異なるプロセスステップにおいて形成される。
前記第１放熱層１７および第２放熱層１６の形成方法は、まず、銅またはニッケルの薄膜上に成長させたグラフェンを半導体デバイスの表面に移し、ここで、前記グラフェンを銅またはニッケルの薄膜上に成長させる方法がＣＶＤ法であってよく、次に、グラフェンのパターンを定義し、最後に、グラフェンで覆う必要がない箇所において、酸素プラズマによって、グラフェンをきれいにエッチングするようにしてもよい。グラフェンを懸濁液に溶けて、回転塗布方式で、能動領域ａ内のゲート１５、ソース１３、およびドレイン１４の上、および／または、受動領域内のゲート電極１５ｂ、ソース電極１３ｂ、およびドレイン電極１４ｂの上に回転塗布し、酸素プラズマによって、グラフェンで覆う必要がない箇所に対して、きれいにエッチングするようにしてもよい。
好ましくは、前記半導体デバイスは、第２誘電体層１８および第３誘電体層１９をさらに含み、ここで、前記第２誘電体層１８は、能動領域ａ内の第１放熱層１７、および、ソース１３とドレイン１４との間の第１誘電体層２５の上に位置する。該第２誘電体層１８は、前記能動領域内のゲートとドレインとの間の、ゲートに寄った箇所において、パッシベーション効果を高め、電流コラプス効果を低減させ、半導体デバイスの特性を向上させることができる。
第２誘電体層１８が能動領域内の第１放熱層１７の上に位置するので、第２誘電体層１８の形成方法は、その下に位置する第１放熱層１７に影響を与えてはいけない。第１放熱層１７の厚さが非常に薄いため、第２誘電体層１８を形成する過程において、粒子のエネルギーが大きすぎると、第１放熱層１７がエッチングされる虞があり、第２誘電体層１８の形成方法は、ＡＬＤ、電子ビーム蒸着やＭＢＥなどの方法のうちのいずれかであってもよい。
前記第３誘電体層１９は、能動領域ａおよび受動領域内の第２放熱層１６、並びに、前記第２誘電体層１８の上に位置する。前記第３誘電体層１９は、その下に位置する第２放熱層１６を保護して、第２放熱層１６が半導体デバイス中に脱落して信頼性問題を引き起こすことを避けることができる。第３誘電体層１９が第２放熱層１６の上に位置するため、第３誘電体層１９の形成方法は、第２誘電体層１８の形成方法と同様である。
好ましくは、前記受動領域内に位置する第２放熱層１６および第３誘電体層１９をパターン化して、ウィンドウ２０を形成し、前記ウィンドウ２０を介して、受動領域内に位置するソース電極１３ｂ、ドレイン電極１４ｂ、およびゲート電極１５ｂを、他の部品と接続する。
フォトエッチングおよび酸素プラズマエッチング技術によって、受動領域内に位置する第２放熱層１６および第３誘電体層１９をパターン化して、後続にリード線を引く際に受動領域内のソース電極１３ｂ、ドレイン電極１４ｂ、およびゲート電極１５ｂと接続することを便利にするように、ウィンドウ２０を空ける。
また、単層のグラフェン、２層のグラフェン、多層のグラフェン、グラフェンナノシート、シングルウォールカーボンナノチューブやマルチウォールカーボンナノチューブは、高い電気伝導率、高い電流密度耐性およびエレクトロマイグレーション耐性を有し、リード線、並びに、ソース電極１３ｂ、ドレイン電極１４ｂ、およびゲート電極１５ｂには、エレクトロマイグレーション、空洞や遮断などの問題があると、単層のグラフェン、２層のグラフェン、多層のグラフェン、グラフェンナノシート、シングルウォールカーボンナノチューブやマルチウォールカーボンナノチューブは、金属に代わって電流を通すことができ、半導体デバイスの信頼性をさらに向上させる。
本発明の実施例で提供された半導体デバイスは、能動領域内のゲートに第１放熱層を設けて、能動領域ａ内のソースおよびドレイン、並びに、受動領域内のソース電極、ドレイン電極、およびゲート電極の上に第２放熱層を設けることにより、平面方向における高い熱伝導率によって、半導体デバイスの熱伝導経路を増やし、熱が能動領域内のソース、ドレイン、およびゲート、並びに、受動領域内に位置するソース電極、ドレイン電極、およびゲート電極の上方から伝導することを速め、全体として半導体デバイスの放熱効果を改善し、半導体デバイスの内部の温度を低下させ、半導体デバイスの信頼性を向上させ、さらに、第１放熱層、並びに、ソースとゲートとの間およびドレインとゲートとの間の第１誘電体層の上に第２誘電体層を設けることにより、電流コラプス効果を低減させ、半導体デバイスの特性を向上させることができ、能動領域および／または受動領域内の第２放熱層、並びに、前記第２誘電体層の上に第３誘電体層を設けることにより、第２放熱層が半導体デバイス中に脱落することを避けて、デバイスの信頼性を向上させる。
＜実施例２＞
図３は、本発明の実施例２で提供された半導体デバイスの平面視構成を示す図であり、図４は、従来技術における半導体デバイスの断面温度を示す図であり、図５は、本発明の実施例２で提供された半導体デバイスの断面温度を示す図であり、次に、図３から図５を参照して、本発明の実施例２を説明する。
本発明の実施例２で提供された半導体デバイスは、上記の実施例１で提供された半導体デバイスを基にしたものであり、実施例１における半導体デバイスと同様の部分について説明を省略する。
本発明の実施例２で提供された半導体デバイスは、ヒートシンク３５をさらに含み、前記ヒートシンクが前記受動領域の縁の一周に設けられ、第２放熱層１６がヒートシンク３５に接続される。
本実施例において、能動領域の最も外側に位置する第２放熱層１６、および、受動領域に位置する第２放熱層１６は、ヒートシンク３５の上方まで延びてヒートシンク３５に接続され、半導体デバイスの内部の温度をさらに低下させることができる。
電極間の短絡を避けるために、前記ヒートシンクは、絶縁ヒートシンク、例えば、セラミックスヒートシンクとされてもよい。
図４および図５は、それぞれ、Ｃｏｍｓｏｌソフトウェアを用いて模擬された従来技術における半導体デバイス、および本発明の実施例２で提供された半導体デバイスの断面温度を示す図である。
図４を参照すると、図４は、従来技術における半導体デバイスの断面温度を示す図である。図５を参照すると、図５は、本発明の実施例２で提供された半導体デバイスの断面温度を示す図であり、本発明の実施例２における半導体デバイスは、能動領域ａ内のドレイン１４、および受動領域のドレイン電極１４ｂの上に、グラフェン放熱層が設けられ、グラフェン放熱層を受動領域のドレイン電極１４ｂ近傍の絶縁ヒートシンクに導入して模擬され、図４および図５から分かるように、本発明の実施例２で提供された半導体デバイスの最高温度は、従来技術における半導体デバイスの最高温度よりも、１８.８４℃だけ低くなる。
本発明の実施例で提供された半導体デバイスは、半導体デバイスの受動領域の縁の一周に絶縁ヒートシンクを設けて、第２放熱層を絶縁ヒートシンクの上方まで延びることにより、半導体デバイスの内部の温度をさらに低下させることができる。
＜実施例３＞
図６は、本発明の実施例３で提供された半導体デバイスの能動領域の断面構成を示す図であり、図６を参照すると、前記半導体デバイスは、基板１１と、基板１１の上に位置し、能動領域ａと能動領域ａ以外の領域である受動領域（図６には図示していない）とを含む多層半導体層と、多層半導体層の上に位置し、能動領域ａ内に位置するソース１３およびドレイン１４と受動領域内に位置するソース電極１３ｂ（図６には図示していない）およびドレイン電極１４ｂ（図６には図示していない）とを含むソースおよびドレインと、多層半導体層の上に位置し、前記ソースおよびドレインの間にインターデジタル状に分布し、能動領域内に位置するゲート１５と受動領域内に位置するゲート電極１５ｂ（図６には図示していない）とを含むゲートと、それぞれ能動領域ａ内のゲート１５の上に位置する第３放熱層２７と、能動領域ａ内のソース１３の中間およびドレイン１４の中間に位置し、および／または、受動領域内のソース電極１３ｂの中間、ドレイン電極１４ｂの中間、およびゲート電極１５ｂの中間に位置する第４放熱層２６と、を含む。
本発明の実施例３で提供された半導体デバイスにおける基板１１および多層半導体層は、上述した実施例における半導体デバイスの基板１１および多層半導体層と同様であり、ここで説明を省略する。
本実施例において、受動領域に位置するソース電極１３ｂは、空気ブリッジ１３１（図６には図示していない）を介して、能動領域ａ内のソース１３に接続し、受動領域に位置するドレイン電極１４ｂは、ドレイン相互接続金属１４１（図６には図示していない）を介して、能動領域ａ内のドレイン１４に接続し、受動領域内のゲート電極１５ｂは、ゲート相互接続線１５１（図６には図示していない）を介して、能動領域ａ内のゲート１５に接続し、かつ、空気ブリッジ１３１は、前記ゲート相互接続線１５１の上方に跨る。
本実施例で提供された半導体デバイスにおける第４放熱層２６は、能動領域ａ内のソース１３の中間およびドレイン１４の中間に位置し、および／または、受動領域内のソース電極１３ｂの中間、ドレイン電極１４ｂの中間、およびゲート電極１５ｂの中間に位置し、第３放熱層２７は、能動領域ａ内のゲート１５の上に位置する。
前記第４放熱層２６の形成方法は、本発明の実施例１における前記第２放熱層１６の形成方法と同様であり、ここで説明を省略する。
本実施例では、第４放熱層２６の材料としてグラフェンが選択された場合、グラフェンが高い電気伝導率を有するため、ソースおよびドレインの寄生抵抗を余計に増大させることなく、グラフェンの敷かれた方向に沿って、熱は高い効率で伝導され、デバイスの横方向の放熱を速める。また、第４放熱層２６が、能動領域ａ内のソース１３の中間およびドレイン１４の中間に設けられ、および／または、受動領域内のソース電極１３ｂの中間、ドレイン電極１４ｂの中間、およびゲート電極１５ｂの中間に位置する場合、前記第４放熱層２６は、半導体の表面にさらに近づき、チップにおける最も温度が高い領域からより近くなるので、グラフェン放熱層によるデバイスの放熱効果への影響がより顕著になる。
本実施例では、放熱材料を、能動領域内のソース１３の中間、ドレイン１４の中間、およびゲート１５の上、および／または、受動領域内のソース電極１３ｂの中間、ドレイン電極１４ｂの中間、およびゲート電極１５ｂの中間に設けることにより、平面方向における高い熱伝導率によって、半導体デバイスの熱伝導経路を増やし、熱が能動領域ａおよび受動領域内の金属の上方から横方向に伝導することを速め、全体として半導体デバイスの放熱効果を改善し、半導体デバイスの内部の温度を低下させ、半導体デバイスの信頼性を向上させる。
好ましくは、前記半導体デバイスは、第４誘電体層２８をさらに含み、前記第４誘電体層２８が、能動領域内の第３放熱層２７、能動領域ａ内のソース１３とゲート１５との間およびドレイン１４とゲート１５との間の第１誘電体層２５の上に位置し、および、ソース電極１３ｂとゲート電極１５ｂとの間およびドレイン電極１４ｂとゲート電極１５ｂとの間の第１誘電体層２５の上に位置する。該第４誘電体層２８は、能動領域内のゲート１５とドレイン１４との間の、ゲート１５に寄った箇所において、パッシベーション効果を高め、電流コラプス効果を低減させ、半導体デバイスの特性を向上させることができる。また、該第４誘電体層２８は、その下に位置する第３放熱層２７を保護して、第３放熱層２７が半導体デバイス中に脱落してデバイスの信頼性問題を引き起こすことを避けることができる。第４誘電体層２８が第３放熱層２７の上に位置するため、第４誘電体層２８の形成方法は、実施例１における前記第２誘電体層１８の形成方法と同様である。
本実施例は、上述した実施例に比べて、第３誘電体層１９を設ける必要がないため、プロセスステップを簡略化し、かつ、第４放熱層２６および第３放熱層２７の材料が高い電気伝導率を有するため、能動領域および受動領域内のソース、ゲート、およびドレインの寄生抵抗を余計に増大させることなく、第４放熱層２６および第３放熱層２７の敷かれた方向に沿って、熱は高い効率で伝導され、デバイスの放熱を速める。また、第４放熱層２６は、半導体デバイスの表面にさらに近づくように設けられ、チップにおける最も温度が高い領域からより近くなるので、第４放熱層２６による半導体デバイスの放熱効果への影響がより顕著になる。
＜実施例４＞
図７は、本発明の実施例４で提供された半導体デバイスのビアが能動領域のソース１３に位置する場合の断面構成を示す図であり、図８は、従来技術におけるビア充填材が金である場合の半導体デバイスの断面温度を示す図であり、図９は、本発明の実施例４におけるビア充填材がグラフェンである場合の半導体デバイスの断面温度を示す図であり、次に、図７−図９を参照して、本発明の実施例４を説明する。
図７を参照すると、前記半導体デバイスは、裏面金属４１と、基板１１と、基板１１の上に位置し、能動領域ａと能動領域以外の領域である受動領域（図７には図示していない）とを含む多層半導体層と、多層半導体層の上に位置し、能動領域ａ内に位置するソース１３およびドレイン１４と受動領域内に位置するソース電極１３ｂ（図７には図示していない）およびドレイン電極１４ｂ（図７には図示していない）とを含むソースおよびドレインと、多層半導体層の上に位置し、前記ソースおよびドレインの間にインターデジタル状に分布し、能動領域ａ内に位置するゲート１５と受動領域内に位置するゲート電極１５ｂ（図７には図示していない）とを含むゲートと、前記裏面金属４１と能動領域ａ内のソース１３との間に位置し、内部に第５放熱層２９が設けられ、基板１１および多層半導体層を能動領域ａ内のソース１３まで貫通し、能動領域ａ内のソース１３と前記裏面金属４１とを接続させるビア４０と、を含み、ここで、受動領域内のソース電極１３ｂは、空気ブリッジ１３１（図７には図示していない）を介して、能動領域ａ内のソース１３に接続することができ、受動領域内のドレイン電極１４ｂは、ドレイン相互接続金属１４１（図７には図示していない）を介して、能動領域ａ内のドレイン１４に接続することができ、受動領域内のゲート電極１５ｂは、ゲート相互接続線１５１（図７には図示していない）を介して、能動領域ａ内のゲート１５に接続することができ、かつ、空気ブリッジ１３１は、前記ゲート相互接続線１５１の上方に跨る。
本実施例では、能動領域のソース１３の下方に、基板１１および多層半導体層を能動領域ａ内のソース１３まで貫通するビア４０を設けることにより、能動領域内のソース１３と裏面金属４１とがビア４０を介して接続され、前記裏面金属４１の材料は金であり、ビア４０内に第５放熱層２９が設けられ、第５放熱層２９の材料は、グラフェンやカーボンナノチューブなどの放熱材料であってよく、グラフェンやカーボンナノチューブは、良好な導電率および熱伝導性を有するため、寄生抵抗を余計に増大させることないとともに、半導体デバイスの内部の温度を効果的に低下させることができる。
好ましくは、前記半導体デバイスは、第５誘電体層３０をさらに含み、前記第５誘電体層３０が、能動領域ａ内のゲート１５の上、並びに、ゲート１５とソース１３との間およびゲート１５とドレイン１４との間の第１誘電体層２５の上に位置し、および、受動領域内のゲート電極１５ｂの上、並びに、ソース電極１３ｂとゲート電極１５ｂとの間およびドレイン電極１４ｂとゲート電極１５ｂとの間の第１誘電体層２５の上に位置する。該第５誘電体層３０は、ゲート１５とドレイン１４との間の、ゲート１５に寄った箇所、および、ゲート電極１５ｂとドレイン電極１４ｂとの間の、ゲート電極１５ｂに寄った箇所において、パッシベーション効果を高め、電流コラプス効果を低減させ、半導体デバイスの特性を向上させることができる。
本実施例において、前記ビア４０は、前記裏面金属４１と受動領域のソース電極１３ｂとの間に位置してもよい。前記ビア４０内には、放熱層が設けられる。前記ビア４０は、前記基板１１および多層半導体層を受動領域のソース電極１３ｂまで貫通する。ビア４０を介して、受動領域内のソース電極１３ｂと前記裏面金属４１とを接続させる。
本実施例において、前記ビアの形状は、規則形状または不規則形状、例えば、円形や楕円形などであってよい。受動領域内のソース電極１３ｂの下方には、内部に放熱層が設けられたビア４０を設けることにより、半導体デバイスの内部の温度を効果的に低下させることができる。
図８および図９は、それぞれ、Ｃｏｍｓｏｌソフトウェアを用いて模擬されたビア充填材が金である場合の半導体デバイスの断面温度を示す図、および、本発明の実施例４で提供されたビア充填材がグラフェンである場合の半導体デバイスの断面温度を示す図である。
図８および図９から分かるように、本発明の実施例４で提供されたビア内にグラフェンが充填された半導体デバイスの最高温度は、ビア４０内に金属金が充填された半導体デバイスの最高温度よりも、４０℃だけ低くなる。
本発明の実施例で提供された半導体デバイスは、能動領域または受動領域のソースの下方にビアを設けて、ビア内に放熱層を設けることにより、放熱層の材料が良好な導電率および熱伝導性を有するため、寄生抵抗を余計に増大させることないとともに、半導体デバイスの内部の温度を効果的に低下させることができる。
理解すべきものとして、本発明は、半導体デバイスの構造設計の観点から、半導体デバイスの放熱効果を改善するものである。前記半導体デバイスは、高電圧、大電流の環境で動作するハイパワー窒化ガリウム高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、ＨＥＭＴと略称する）、絶縁基板上のシリコン（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ、ＳＯＩと略称する）構造のトランジスタ、ヒ化ガリウム（ＧａＡｓ）基のトランジスタ、および、金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＭＯＳＦＥＴと略称する）、金属絶縁体半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＭＩＳＦＥＴと略称する）、二重ヘテロ構造電界効果トランジスタ（Ｄｏｕｂｌｅ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＤＨＦＥＴと略称する）、ジャンクション電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ 、ＪＦＥＴと略称する）、金属半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＭＥＳＦＥＴと略称する）、金属絶縁体半導体ヘテロ接合電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ 、ＭＩＳＨＦＥＴと略称する）、または他の電界効果トランジスタを含むものの、これらに限定されない。
上記は、本発明の好ましい実施例にすぎず、本発明の保護範囲を限定するものではなく、当業者にとって、本発明に種々の修正および変更を加えることができる。本発明の各実施例は、ロジックに違反しない前提で、全て相互に組み合わせることができる。本発明の精神と原理内で行われる種々の修正、均等置換え、改善などは全て本発明の保護範囲内に含まれるべきである。
１１ 基板
１３ ソース
１３ｂ ソース電極
１４ ドレイン
１４ｂ ドレイン電極
１５ ゲート
１５ｂ ゲート電極
１６ 第２放熱層
１７ 第１放熱層
１８ 第２誘電体層
１９ 第３誘電体層
２０ ウィンドウ
２１ 核形成層
２２ バッファ層
２３ バリア層
２４ キャップ層
２５ 第１誘電体層
２６ 第４放熱層
２７ 第３放熱層
２８ 第４誘電体層
２９ 第５放熱層
３０ 第５誘電体層
３５ ヒートシンク
４０ ビア
４１ 裏面金属
１３１ 空気ブリッジ
１４１ ドレイン相互接続金属
ａ 能動領域

Claims (13)

  1. 半導体デバイスであって、
    基板と、
    前記基板の上に位置し、能動領域と能動領域以外の領域である受動領域とを含む多層半導体層と、
    前記多層半導体層の上に位置し、能動領域内に位置するソースおよびドレインと受動領域内に位置するソース電極およびドレイン電極とを含むソース部およびドレイン部と、
    前記多層半導体層の上に位置し、ソースおよびドレインの間にインターデジタル状に分布し、能動領域内に位置するゲートと受動領域内に位置するゲート電極とを含むゲート部と、を含み、
    前記能動領域内に位置するソース、ドレイン、およびゲートには、放熱層が設けられ、
    および／または、前記受動領域内に位置するソース電極、ドレイン電極、およびゲート電極には、放熱層が設けられ、
    前記放熱層は、第１放熱層と第２放熱層とを含み、ここで、
    前記第１放熱層は、能動領域内のゲートの上に位置し、
    前記第２放熱層は、それぞれ、能動領域内のソースおよびドレインの上に位置し、および／または、受動領域内のソース電極、ドレイン電極、およびゲート電極の上に位置し、
    ヒートシンクをさらに含み、前記ヒートシンクが前記受動領域の縁の一周に設けられ、
    前記第２放熱層が前記ヒートシンクに接続される、
    ことを特徴とする半導体デバイス。
  2. 前記ソース電極は、空気ブリッジを介して、前記能動領域内のソースに接続し、前記ドレイン電極は、ドレイン相互接続金属を介して、前記能動領域内のドレインに接続し、前記空気ブリッジおよび前記ドレイン相互接続金属の上方には、第２放熱層が設けられることを特徴とする請求項１に記載の半導体デバイス。
  3. 第２誘電体層と第３誘電体層とをさらに含み、ここで、
    前記第２誘電体層は、前記能動領域内の第１放熱層、並びに、ソースとゲートとの間およびドレインとゲートとの間の第１誘電体層の上に位置し、
    前記第３誘電体層は、前記第２放熱層および前記第２誘電体層の上に位置する、
    ことを特徴とする請求項１に記載の半導体デバイス。
  4. 前記受動領域内に位置する第２放熱層および第３誘電体層をパターン化して、ウィンドウを形成し、前記ウィンドウを介して、前記受動領域内に位置するソース電極、ドレイン電極、およびゲート電極を、他の部品と接続することを特徴とする請求項３に記載の半導体デバイス。
  5. 半導体デバイスであって、
    基板と、
    前記基板の上に位置し、能動領域と能動領域以外の領域である受動領域とを含む多層半導体層と、
    前記多層半導体層の上に位置し、能動領域内に位置するソースおよびドレインと受動領域内に位置するソース電極およびドレイン電極とを含むソース部およびドレイン部と、
    前記多層半導体層の上に位置し、ソースおよびドレインの間にインターデジタル状に分布し、能動領域内に位置するゲートと受動領域内に位置するゲート電極とを含むゲート部と、を含み、
    前記能動領域内に位置するソース、ドレイン、およびゲートには、放熱層が設けられ、
    および／または、前記受動領域内に位置するソース電極、ドレイン電極、およびゲート電極には、放熱層が設けられ、
    前記放熱層は、第３放熱層と第４放熱層とを含み、ここで、
    前記第３放熱層は、能動領域内のゲートの上に位置し、
    前記第４放熱層は、能動領域内のソースの深さ方向における中間およびドレインの深さ方向における中間に位置し、および／または、受動領域内のソース電極の深さ方向における中間、ドレイン電極の深さ方向における中間、およびゲート電極の深さ方向における中間に位置する、
    ことを特徴とする半導体デバイス。
  6. 第４誘電体層をさらに含み、前記第４誘電体層が、前記第３放熱層、前記能動領域内のソースとゲートとの間およびドレインとゲートとの間の第１誘電体層、並びに、前記ソース電極とゲート電極との間およびドレイン電極とゲート電極との間の第１誘電体層の上に位置することを特徴とする請求項５に記載の半導体デバイス。
  7. 半導体デバイスであって、
    基板と、
    前記基板の上に位置し、能動領域と能動領域以外の領域である受動領域とを含む多層半導体層と、
    前記多層半導体層の上に位置し、能動領域内に位置するソースおよびドレインと受動領域内に位置するソース電極およびドレイン電極とを含むソース部およびドレイン部と、
    前記多層半導体層の上に位置し、ソースおよびドレインの間にインターデジタル状に分布し、能動領域内に位置するゲートと受動領域内に位置するゲート電極とを含むゲート部と、を含み、
    前記能動領域内に位置するソース、ドレイン、およびゲートには、放熱層が設けられ、
    および／または、前記受動領域内に位置するソース電極、ドレイン電極、およびゲート電極には、放熱層が設けられ、
    裏面金属とビアとをさらに含み、ここで、
    前記裏面金属は、前記基板における、前記多層半導体層とは反対の面に位置し、
    前記ビア内に第５放熱層が設けられ、前記ビアは、前記裏面金属と前記能動領域内のソースまたは受動領域内のソース電極との間に位置し、前記基板および前記多層半導体層を前記能動領域のソースまたは前記受動領域のソース電極まで貫通し、前記能動領域内のソースまたは受動領域内のソース電極と前記裏面金属とを接続させ、
    前記第５放熱層の材料は、単層のグラフェン、２層のグラフェン、多層のグラフェン、グラフェンナノシートのうちの任意の１つまたは複数である、
    ことを特徴とする半導体デバイス。
  8. 前記ソース電極は、空気ブリッジを介して、前記能動領域内のソースに接続し、前記ドレイン電極は、ドレイン相互接続金属を介して、前記能動領域内のドレインに接続することを特徴とする請求項１〜７のいずれか一項に記載の半導体デバイス。
  9. 前記ゲート電極は、ゲート相互接続線を介して、前記能動領域内のゲートに接続し、かつ、前記空気ブリッジは、前記ゲート相互接続線の上方に跨ることを特徴とする請求項８に記載の半導体デバイス。
  10. 前記放熱層の材料は、単層のグラフェン、２層のグラフェン、多層のグラフェン、グラフェンナノシート、シングルウォールカーボンナノチューブやマルチウォールカーボンナノチューブのうちの任意の１つまたは複数であることを特徴とする請求項１〜９のいずれか一項に記載の半導体デバイス。
  11. 前記多層半導体層は、
    前記基板の上に位置する核形成層と、
    前記核形成層の上に位置するバッファ層と、
    前記バッファ層の上に位置するバリア層と、を含み、
    前記バリア層および前記バッファ層は、ヘテロ接合構造を形成し、ヘテロ接合の界面に二次元電子ガスが形成される、
    ことを特徴とする請求項１〜１０のいずれか一項に記載の半導体デバイス。
  12. 前記多層半導体層は、
    前記バリア層の上に位置するキャップ層をさらに含み、
    前記能動領域内のソース、ドレイン、およびゲート、並びに、前記受動領域内のソース電極、ドレイン電極、およびゲート電極は、前記キャップ層の上に位置する、
    ことを特徴とする請求項１１に記載の半導体デバイス。
  13. 前記能動領域内のソースとゲートとの間およびドレインとゲートとの間のキャップ層の上、並びに、前記受動領域内のソース電極とゲート電極との間およびドレイン電極とゲート電極との間のキャップ層の上に位置する第１誘電体層をさらに含む、
    ことを特徴とする請求項１２に記載の半導体デバイス。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105321993B (zh) * 2015-05-27 2019-03-29 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法
CN106910724B (zh) * 2016-04-05 2020-06-05 苏州捷芯威半导体有限公司 一种半导体器件
CN106910725B (zh) * 2016-05-09 2019-11-05 苏州能讯高能半导体有限公司 一种半导体芯片的封装结构
CN108630677B (zh) * 2017-03-17 2022-03-08 智瑞佳（苏州）半导体科技有限公司 一种功率器件版图结构及制作方法
CN107170674A (zh) * 2017-06-16 2017-09-15 北京华进创威电子有限公司 一种GaN器件原位生长石墨烯掩埋电极结构及制备方法
CN107425051B (zh) * 2017-07-19 2020-10-02 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法
CN108389903B (zh) * 2018-03-01 2021-08-31 中国科学院微电子研究所 具有石墨烯散热层的AlGaN/GaN高电子迁移率晶体管及制备方法
CN109192710B (zh) * 2018-05-22 2020-09-29 中国科学院微电子研究所 石墨烯降低GaN基HEMT热阻的散热结构及制备方法
CN111048990A (zh) * 2019-12-26 2020-04-21 常州纵慧芯光半导体科技有限公司 一种激光器芯片及其制备方法
CN111883494B (zh) * 2020-07-21 2022-11-29 联合微电子中心有限责任公司 功率mosfet器件及其形成方法
KR102493039B1 (ko) * 2021-03-05 2023-01-27 경북대학교 산학협력단 3단자 시냅스 소자 및 그 제조 방법
CN114141736B (zh) * 2022-02-08 2022-05-06 深圳市时代速信科技有限公司 半导体器件和半导体器件的制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7265399B2 (en) * 2004-10-29 2007-09-04 Cree, Inc. Asymetric layout structures for transistors and methods of fabricating the same
JP2007059613A (ja) * 2005-08-24 2007-03-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2007157829A (ja) * 2005-12-01 2007-06-21 Matsushita Electric Ind Co Ltd 半導体装置
US8866191B2 (en) * 2007-02-22 2014-10-21 Forschungsverbund Berlin E.V. HEMT semiconductor component with field plates
CN101299439B (zh) * 2008-06-24 2011-06-22 广州南科集成电子有限公司 耐高压恒流源器件及制造方法
TWI471977B (zh) * 2009-05-15 2015-02-01 Xintec Inc 功率金氧半場效電晶體封裝體
JP2012038885A (ja) * 2010-08-06 2012-02-23 Panasonic Corp 半導体装置及びその製造方法
CN102856361B (zh) * 2011-06-29 2015-07-01 财团法人工业技术研究院 具有双面场板的晶体管元件及其制造方法
JP2014197565A (ja) * 2011-07-29 2014-10-16 パナソニック株式会社 半導体装置
JP5979530B2 (ja) * 2011-10-26 2016-08-24 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP2013105898A (ja) * 2011-11-14 2013-05-30 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP5870758B2 (ja) * 2012-02-28 2016-03-01 富士通株式会社 電子デバイス及びその製造方法
WO2013171842A1 (ja) * 2012-05-15 2013-11-21 株式会社安川電機 半導体装置および半導体装置の製造方法
EP2741324B1 (en) * 2012-12-10 2018-10-31 IMEC vzw III nitride transistor with source connected heat-spreading plate and method of making the same
JP6106908B2 (ja) * 2012-12-21 2017-04-05 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP2015073073A (ja) * 2013-09-06 2015-04-16 三菱電機株式会社 半導体装置およびその製造方法
JP2015122361A (ja) * 2013-12-20 2015-07-02 株式会社東芝 電界効果トランジスタ
US9343544B2 (en) * 2014-03-24 2016-05-17 University Of South Carolina Multi-finger large periphery AlInN/AlN/GaN metal-oxide-semiconductor heterostructure field effect transistors on sapphire substrate

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