JP6088630B2

JP6088630B2 - 抵抗性メモリ装置およびその書き込み方法

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Publication number: JP6088630B2
Application number: JP2015240122A
Authority: JP
Inventors: 達陳; 孟弘林; 炳▲昆▼ 王; 紹憬 ▲廖▼; 詮勝周
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2015-07-21
Filing date: 2015-12-09
Publication date: 2017-03-01
Anticipated expiration: 2035-12-09
Also published as: EP3121817A1; CN106373606A; KR101689732B1; ES2854350T3; US9443587B1; TW201705140A; CN106373606B; JP2017027648A; TWI571874B; EP3121817B1

Description

本発明は、メモリ装置およびその書き込み方法に関するものであり、特に、抵抗性（resistive）メモリ装置およびその書き込み方法に関するものである。

不揮発性メモリは、電源を切っても記憶されたデータが消失しないという利点を有するため、必要不可欠なメモリ素子として、多くの電子製品の通常操作を維持するために使用されている。現在、抵抗性ランダムアクセスメモリ（resistive random access memory, RRAM）は、本業界において積極的に発展した不揮発性メモリのうちの１つであり、書き込み操作電圧が低い、書き込みおよび消去時間が短い、記憶時間が長い、非破壊読み出し、多相メモリ、単純構造および占有面積が小さい等の利点を有するため、今後、パソコンや電子機器に広く応用できる可能性を秘めている。

一般的に、抵抗性ランダムアクセスメモリは、印加したパルス電圧の大きさと極性に応じてフィラメントパスの幅を変えることによって、抵抗値を可逆的および不揮発的に低抵抗状態（low resistance state, LRS）または高抵抗状態（high resistance state, HRS）に設定し、異なる論理レベルの記憶データをそれぞれ示すことができる。例えば、論理１のデータを書き込んだ時は、リセットパルスを印加してフィラメントパスの幅を狭くすることによって、高抵抗状態を達成する。論理０のデータを書き込んだ時は、逆極性を有するセットパルスを印加してフィラメントパスの幅を広くすることによって、低抵抗状態を達成する。こうすることによって、データを読み出した時に、異なる抵抗状態において生成された異なる大きさの読み出し電流に基づいて、論理１または論理０のデータを読み出すことができる。

しかしながら、論理０のデータを書き込んだ時、可変抵抗素子のフィラメントパスは、セットパルスを印加した後に鋭い輪郭になるため、一端が極端に広く、他端が極端に狭い幅を有するフィラメントパスが形成され、その結果、エレクトロマイグレーション（electromigration, EM）の問題が生じる。具体的に説明すると、可変抵抗素子に大きな電流が連続的に流れた時、フィラメントパスの内部が狭ければ狭いほど、その部分の電流密度が高くなり、その電場も高くなるため、金属原子がそれ自身の可変抵抗素子の結晶粒界に沿って電子流入方向に向かって移動する現象が生じる。エレクトロマイグレーションが連続的に増加するにつれ、それに応じて電流密度が増加するため、状況をさらに悪化させる。エレクトロマイグレーションが深刻になり過ぎると、可変抵抗素子が破壊されて開回路を形成するため、データを正確に書き込むことができない。

エレクトロマイグレーションが深刻になり過ぎると、可変抵抗素子が破壊されて開回路を形成するため、データを正確に書き込むことができない。

本発明は、以下のステップを含む抵抗性メモリ装置の書き込み方法を提供する。論理データを受信して、対応する抵抗メモリセルを選択する。論理データの論理レベルを判断する。論理データが第１論理レベルにあり、対応する抵抗メモリセルの第１読み出し電流が第１基準電流より大きい時、書き込み期間中に抵抗メモリセルにセットパルスおよびリセットパルスを提供する。リセットパルスとセットパルスは、極性が逆である。論理データが第２論理レベルにある時、前記リセットパルスは、書き込み期間中に抵抗メモリセルにリセットパルスを通常通り提供し、検証期間中に抵抗メモリセルに読み出し電圧を印加した時に、第２基準電流より小さい第２読み出し電流を生成する。リセットパルスが第２基準電流より小さい第２読み出し電流を生成できなかった場合、リセットパルスを再度印加する前に、セットパルスを印加する。

本発明は、抵抗メモリセルアレイと、電流検証ユニットと、制御ユニットとを含む抵抗性メモリ装置を提供する。抵抗メモリセルアレイは、複数の抵抗メモリセルを含む。制御ユニットは、抵抗メモリセルアレイに結合される。制御ユニットは、論理データを受信して、抵抗メモリセルから対応する抵抗メモリセルを選択する。制御ユニットは、論理データの論理レベルを判断する。論理データが第１論理レベルにあり、第１読み出し電流が第１基準電流より大きい時、制御ユニットは、書き込み期間中に抵抗メモリセルにセットパルスおよびリセットパルスを提供する。リセットパルスとセットパルスは、極性が逆である。

可変抵抗素子のフィラメントパスの幅が極端に狭いことにより生じるエレクトロマイグレーションの問題を防ぐことができるため、本発明の例示的実施形態が提供する抵抗性メモリ装置およびその書き込み方法は、データを正確に書き込むことができる。

本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。

本発明の１つの実施形態に係るセットパルスを抵抗メモリセルに印加した時の可変抵抗素子の概略図である。本発明の１つの実施形態に係るセットパルスおよびリセットパルスを抵抗メモリセルに印加した時の可変抵抗素子の概略図である。本発明の１つの実施形態に係る抵抗性メモリ装置の概略図である。本発明の１つの実施形態に係る抵抗性メモリ装置の書き込み方法を示すフローチャートである。本発明の別の実施形態に係る抵抗性メモリ装置の書き込み方法を示すフローチャートである。

図１は、本発明の１つの実施形態に係るセットパルスを抵抗メモリセルに印加した時の可変抵抗素子の概略図である。図２は、本発明の１つの実施形態に係るセットパルスおよびリセットパルスを抵抗メモリセルに印加した時の可変抵抗素子の概略図である。図１および図２を参照すると、書き込み期間中に、抵抗性メモリセル装置は、正極を有するセットパルスを印加して低抵抗状態を形成し、例えば、論理０のデータを記憶することができる。データを読み出す時、異なる抵抗状態に対応する読み出し電流を使用してその抵抗状態を識別することにより、論理０のデータを正確に読み出すことができる。しかしながら、図１からわかるように、論理０のデータを書き込んだ時、可変抵抗素子１１３のフィラメントパスは、セットパルスを印加した後に鋭い形状になるため、一端が極端に広く、他端が極端に狭い幅を有するフィラメントパスが形成され、その結果、エレクトロマイグレーション（ＥＭ）の問題が生じる。本発明の別の実施形態において、制御ユニットが抵抗メモリセルにセットパルスを提供した後、図２に示すように、制御ユニットは、抵抗メモリセルにリセットパルスをさらに提供して、可変抵抗素子１１３の輪郭を変えるため、極端に狭い幅を有するフィラメントパスの一端を広くすることにより、エレクトロマイグレーションの問題を軽減することができる。

以下、本発明の抵抗性メモリ装置の実施およびその書き込み方法について説明する。

図３は、本発明の１つの実施形態に係る抵抗性メモリ装置の概略図である。図３を参照すると、抵抗性メモリ装置２００は、抵抗メモリセルアレイ２１０と、電流検証ユニット２２０と、制御ユニット２３０とを含む。抵抗メモリセルアレイ２１０は、複数の抵抗メモリセル２１２を含む。抵抗メモリセルアレイ２１０は、複数のビット線ＢＬを介して電流検証ユニット２２０に結合されるとともに、複数のソース線ＳＬを介して制御ユニット２３０に結合される。各抵抗メモリセル２１２は、例えば、ＭＯＳ型電界効果トランジスタ（metal oxide semiconductor field effective transistor, MOSFET）またはバイポーラ接合トランジスタ（bipolar junction transistor）のスイッチ素子と、可変抵抗素子とを含むことができ、各抵抗メモリセル２１２は、単一ビットの記憶データを提供することができる。

電流検証ユニット２２０は、どの種類の電流測定素子／回路であってもよいが、例えば、感知増幅回路である。電流検証ユニット２２０は、複数のビット線ＢＬを介して抵抗メモリセル２１２に結合することができる。電流検証ユニット２２０は、論理データが抵抗メモリセル２１２に書き込まれた時に、抵抗メモリセル２１２によって生成された読み出し電流が予め設定された基準電流と一致することを検証し、制御ユニット２３０が抵抗メモリセル２１２に論理データを正確に書き込んだことを表示するよう構成される。

制御ユニット２３０は、例えば、中央処理装置（central processing unit, CPU）、マイクロプロセッサ（microprocessor）、デジタル信号プロセッサ（digital signal processor, DSP）、プログラマブルコントローラ（programmable controller）、プログラマブルロジックデバイス（programmable logic device, PLD）または類似デバイス、あるいはこれらのデバイスの組み合わせである。制御ユニット２３０は、電流検証ユニット２２０および抵抗メモリセルアレイ２１０の複数のソース線ＳＬに結合される。以下、実施形態を参照しながら、抵抗性メモリ装置２００の書き込み方法の詳しいステップについて説明する。

図４は、本発明の１つの実施形態に係る抵抗性メモリ装置の書き込み方法を示すフローチャートである。図３および図４を参照すると、本実施形態の論理データの書き込み方法は、少なくとも図３の抵抗性メモリ装置２００に適用され、以下、抵抗性メモリ装置２００の各構成要素を参照しながら、本実施形態の書き込み方法の詳しいステップについて説明する。

ステップＳ４１０において、制御ユニット２３０は、論理データＤＡＴＡを受信して、対応する抵抗メモリセル２１２を選択する。具体的に説明すると、制御ユニット２３０が単一ビットの論理データＤＡＴＡを受信した時、制御ユニット２３０は、抵抗メモリセル２１２から対応する抵抗メモリセル２１４を選択する。本実施形態において、抵抗メモリセル２１４は、スイッチ素子と、可変抵抗素子（例えば、図１に示した可変抵抗素子１１３）とを含む。制御ユニット２３０は、例えば、抵抗メモリセル２１４のスイッチ素子として使用されるトランジスタのゲート（またはベース）に選択電圧を提供して、トランジスタをオンにすることにより、抵抗メモリセル２１４に対してその後のデータ書き込み操作を実行する。

ステップＳ４２０において、制御ユニット２３０は、論理データＤＡＴＡの論理レベルを判断する。具体的に説明すると、制御ユニット２３０は、単一ビットの論理データＤＡＴＡが論理１にあるか、論理０にあるかを判断する。

論理データＤＡＴＡが論理１（すなわち、第２論理レベル）にある時、ステップＳ４３０において、制御ユニット２３０は、書き込み期間中に抵抗メモリセル２１４にリセットパルスＲＥＳＥＴを提供する。検証期間中に制御ユニット２３０が抵抗メモリセル２１４に読み出し電圧を印加した時、抵抗メモリセル２１４は、第２基準電流より小さい第２読み出し電流ＩＲ２を生成して、電流検証ユニット２２０に出力し、検証を行う。つまり、制御ユニット２３０は、第２読み出し電流ＩＲ２が第２基準電流より小さい時、書き込み期間中に抵抗メモリセル２１４にリセットパルスＲＥＳＥＴを提供する。１つの実施形態において、抵抗メモリセル２１４によって生成された第２読み出し電流ＩＲ２が電流検証ユニット２２０の検証をパスしなかった場合、制御ユニット２３０は、例えば、抵抗メモリセル２１４にセットパルスＳＥＴをさらに提供するため、抵抗メモリセル２１４は、第２基準電流より小さい第２読み出し電流ＩＲ２を生成する。本実施形態において、制御ユニット２３０は、リセット操作期間中に抵抗メモリセル２１４にリセットパルスＲＥＳＥＴおよびセットパルスＳＥＴを繰り返し、且つ順番に提供するため、抵抗メモリセル２１４によって生成された第２読み出し電流ＩＲ２は、電流検証ユニット２２０の検証をパスすることができる。

一方、論理データＤＡＴＡが論理０（すなわち、第１論理レベル）にある時、ステップＳ４４０において、制御ユニット２３０は、書き込み期間中に抵抗メモリセル２１４にリセットパルスＲＥＳＥＴおよびセットパルスＳＥＴを提供する。制御ユニット２３０が検証期間中に抵抗メモリセル２１４に読み出し電圧を印加した時、抵抗メモリセル２１４は、第１基準電流より大きい第１読み出し電流ＩＲ１を生成する。つまり、制御ユニット２３０は、第１読み出し電流ＩＲ１が第１基準電流より大きい時、書き込み期間中に抵抗メモリセル２１４にセットパルスＳＥＴおよびリセットパルスＲＥＳＥＴを提供する。本実施形態において、制御ユニット２３０は、セット操作期間中に抵抗メモリセル２１４にセットパルスＳＥＴおよびリセットパルスＲＥＳＥＴを繰り返し、且つ順番に提供するため、抵抗メモリセル２１４によって生成された第１読み出し電流ＩＲ１は、電流検証ユニット２２０の検証をパスすることができる。そのため、本実施形態の書き込み方法は、書き込み期間中に、抵抗メモリセル２１４にセットパルスＳＥＴおよびリセットパルスＲＥＳＥＴを順番に提供することによって、可変抵抗素子１１３の輪郭を変えることができるため、極端に狭い幅を有するフィラメントパスの一端を広くすることにより、エレクトロマイグレーションの問題を軽減することができる。

本実施形態において、第２基準電流および第１基準電流は、例えば、抵抗値がゼロの抵抗メモリセル２１４に読み出し電圧を印加することによって生成された基準電流により決定され、第２基準電流および第１基準電流の設定値は、同じであっても、異なっていてもよく、本発明はこれを限定しない。さらに、本実施形態において、リセットパルスは、例えば、負極性を有するパルスであり、セットパルスは、例えば、正極性を有するパルスであり、その極性は、逆である。

さらに、本実施形態において、制御ユニット２３０は、書き込み期間中に対応する抵抗メモリセル２１４に論理データＤＡＴＡを書き込む。書き込みプロセスにおいて、電流検証ユニット２２０は、検証期間中に読み出し電流を検証して、データ書き込みの正確性を確保する。そのため、本実施形態の書き込み期間は、検証期間を含み、電流検証ユニット２２０が抵抗メモリセル２１４に書き込まれた論理データＤＡＴＡを検証した後では、データの書き込みが成功し、書き込み操作が完了したことを示す。

本発明の精神を当業者に完全に伝えるため、以下、別の実施形態を提供してさらに説明する。

図５は、本発明の別の実施形態に係る抵抗性メモリ装置の書き込み方法を示すフローチャートである。図３および図５を参照すると、本実施形態の論理データ書き込み方法は、少なくとも図３の抵抗性メモリ装置２００に適用され、以下、抵抗性メモリ装置２００の各構成要素を参照しながら、本実施形態の書き込み方法の詳しいステップについて説明する。

ステップＳ５１０において、制御ユニット２３０は、論理データＤＡＴＡを受信して、対応する抵抗メモリセル２１４を選択する。ステップＳ５２０において、制御ユニット２３０は、論理データＤＡＴＡの論理レベルを判断する。ステップＳ５１０およびＳ５２０は、図４のステップＳ４１０およびＳ４２０と同じまたは類似するため、その詳細については繰り返し説明しない。

そして、本実施形態において、論理データＤＡＴＡが論理１（すなわち、第２論理レベル）にある時、ステップＳ５３２において、制御ユニット２３０は、抵抗メモリセル２１４にリセットパルスＲＥＳＥＴを提供する。ステップＳ５３４において、電流検証ユニット２２０は、第２読み出し電流ＩＲ２が第２基準電流より大きいかどうかを判断する。第２読み出し電流ＩＲ２が第２基準電流より大きくない場合、すなわち、第２読み出し電流ＩＲ２が第２基準電流より小さいか、それに等しい場合、第２読み出し電流ＩＲ２が検証をパスしたことを示し、ステップＳ５３６が実行される。ステップＳ５３６において、制御ユニット２３０は、抵抗メモリセル２１４に第２論理レベルの論理データを書き込み、抵抗メモリセル２１４へのデータの書き込み操作を完了する。

一方、第２読み出し電流ＩＲ２が第２基準電流より大きい場合、第２読み出し電流ＩＲ２が検証をパスしなかったことを示し、ステップＳ５３８が実行される。ステップＳ５３８において、制御ユニット２３０は、まず、抵抗メモリセル２１４にセットパルスＳＥＴを提供する。エレクトロマイグレーションの問題を軽減するため、抵抗メモリセル２１４にセットパルスＳＥＴを提供した後、制御ユニット２３０は、抵抗メモリセル２１４にリセットパルスＲＥＳＥＴをさらに提供して、第２読み出し電流ＩＲ２が第２基準電流より小さいか、それに等しくなるようにするため、第２読み出し電流ＩＲ２は、電流検証ユニット２２０の検証をパスすることができる。つまり、第２読み出し電流ＩＲ２が第２基準電流より大きい場合、本実施形態の論理データ書き込み方法は、ステップＳ５３４およびステップＳ５３６を繰り返し実行するため、電流検証ユニット２２０は、第２読み出し電流ＩＲ２が第２基準電流より大きいかどうかを判断し、制御ユニット２３０は、第２読み出し電流ＩＲ２が第２基準電流より小さいか、それに等しくなって、電流検証ユニット２２０の検証をパスするまで、抵抗メモリセル２１４にセットパルスＳＥＴおよびリセットパルスＲＥＳＥＴを提供する。

別の態様によれば、ステップＳ５３２〜ステップＳ５３６において、制御ユニット２３０は、リセット操作期間中に抵抗メモリセル２１４にリセットパルスＲＥＳＥＴおよびセットパルスＳＥＴを繰り返し、且つ順番に提供するため、抵抗メモリセル２１４によって生成された第２読み出し電流ＩＲ２は、電流検証ユニット２２０の検証をパスすることができる。さらに、ステップＳ５３８において、抵抗メモリセル２１４にセットパルスＳＥＴを提供した後、制御ユニット２３０は、抵抗メモリセル２１４にリセットパルスＲＥＳＥＴをさらに提供して、エレクトロマイグレーションの問題を軽減する。

そして、本実施形態において、論理データＤＡＴＡが論理０（すなわち、第１論理レベル）にある時、ステップＳ５４２において、制御ユニット２３０は、まず、抵抗メモリセル２１４にセットパルスＳＥＴを提供する。エレクトロマイグレーションの問題を軽減するため、ステップＳ５４４において、抵抗メモリセル２１４にセットパルスＳＥＴを提供した後、制御ユニット２３０は、抵抗メモリセル２１４にリセットパルスＲＥＳＥＴをさらに提供する。そして、ステップＳ５４６において、電流検証ユニット２２０は、第１読み出し電流ＩＲ１が第１基準電流より小さいかどうかを判断する。第１読み出し電流ＩＲ１が第１基準電流より小さくない場合、すなわち、第１読み出し電流ＩＲ１が第１基準電流より大きいか、それに等しい場合、第１読み出し電流ＩＲ１が検証をパスしたことを示し、ステップＳ５４８が実行される。ステップＳ５４８において、制御ユニット２３０は、抵抗メモリセル２１４に第１論理レベルを有する論理データを書き込み、抵抗メモリセル２１４へのデータの書き込み操作を完了する。

一方、第１読み出し電流ＩＲ１が第１基準電流より小さい場合、第１読み出し電流ＩＲ１が検証をパスしなかったことを示すため、書き込み方法は、ステップＳ５４２に戻り、制御ユニット２３０は、再度、抵抗メモリセル２１４にセットパルスＳＥＴを提供する。つまり、第１読み出し電流ＩＲ１が第１基準電流より小さい場合、本実施形態の論理データ書き込み方法は、ステップＳ５４２〜ステップＳ５４６を繰り返し実行するため、制御ユニット２３０は、抵抗メモリセル２１４にセットパルスＳＥＴおよびリセットパルスＲＥＳＥＴを提供し、電流検証ユニット２２０は、第１読み出し電流ＩＲ１が第１基準電流より大きいか、それに等しくなって、電流検証ユニット２２０の検証をパスするまで、第１読み出し電流ＩＲ１が第１基準電流より小さいかどうかを判断する。

そのため、ステップＳ５４２〜ステップＳ５４６において、制御ユニット２３０は、セット操作期間中に抵抗メモリセル２１４にセットパルスＳＥＴとリセットパルスＲＥＳＥＴを繰り返し、且つ順番に提供するため、抵抗メモリセル２１４によって生成された第１読み出し電流ＩＲ１は、電流検証ユニット２２０の検証をパスすることができる。さらに、ステップＳ５４２およびステップS５４４において、抵抗メモリセル２１４にセットパルスＳＥＴを提供した後、制御ユニット２３０は、抵抗メモリセル２１４にリセットパルスＲＥＳＥＴをさらに提供して、エレクトロマイグレーションの問題を軽減する。

さらに、当業者であれば、図１〜図４の実施形態の説明から本実施形態の抵抗性メモリセルの書き込み方法に関する指示および推奨を十分に理解することができるため、詳しい説明については繰り返し説明しない。

以上のように、本発明の例示的実施形態は、リセット操作期間中に、制御ユニットが抵抗メモリセルにリセットパルスおよびセットパルスを繰り返し、且つ順番に提供する。あるいは、セット操作期間中に、制御ユニットが抵抗メモリセルにセットパルスおよびリセットパルスを繰り返し、且つ順番に提供する。そのため、抵抗メモリセルにセットパルスを提供した後、制御ユニットが抵抗メモリセルにリセットパルスをさらに提供することによって、可変抵抗素子のフィラメントパスの幅が極端に狭くなり、エレクトロマイグレーションの問題が生じるのを防ぐことができる。そのため、本発明の例示的実施形態により提供される抵抗性メモリ装置およびその書き込み方法は、データを正確に書き込むことができる。

以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。

本発明は、抵抗性メモリ装置およびその書き込み方法を提供する。

１１３可変抵抗素子
２００抵抗性メモリ装置
２１２、２１４抵抗メモリセル
２１０抵抗メモリセルアレイ
２２０電流検証ユニット
２３０制御ユニット
Ｓ４１０、Ｓ４２０、Ｓ４３０、Ｓ４４０、Ｓ５１０、Ｓ５２０、Ｓ５３２、Ｓ５３４、Ｓ５３６、Ｓ５３８、Ｓ５４２、Ｓ５４４、Ｓ５４６、Ｓ５４８ステップ
ＳＬソース線
ＢＬビット線
ＤＡＴＡ論理データ
ＩＲ１第１読み出し電流
ＩＲ２第２読み出し電流
ＳＥＴセットパルス
ＲＥＳＥＴリセットパルス

Claims

論理データを受信して、対応する抵抗メモリセルを選択するステップと、
前記論理データの論理レベルを判断するステップと、
前記論理データが第１論理レベルにある時、書き込み期間中に前記抵抗メモリセルにセットパルスおよびリセットパルスを提供するステップと、
前記論理データが第２論理レベルにある時、前記書き込み期間中に前記抵抗メモリセルに前記リセットパルスを提供するステップと、
を含み、前記リセットパルスと前記セットパルスの極性が逆であり、
前記論理データが前記第１論理レベルにある時、前記書き込み期間中に前記抵抗メモリセルに前記セットパルスおよび前記リセットパルスを提供する前記ステップが、
前記抵抗メモリセルに前記セットパルスを提供するステップと、
前記抵抗メモリセルに前記セットパルスを提供した後に、前記抵抗メモリセルに前記リセットパルスを提供するステップと、
を含む抵抗性メモリ装置の書き込み方法。
前記論理データが前記第１論理レベルにある時、前記書き込み期間中に、前記抵抗性メモリ装置の前記書き込み方法が、さらに、
前記抵抗メモリセルの第１読み出し電流が第１基準電流より小さいかどうかを判断するステップと、
前記第１読み出し電流が前記第１基準電流より小さい時、前記抵抗メモリセルに前記セットパルスおよび前記リセットパルスを提供するステップと、
を含む請求項１に記載の抵抗性メモリ装置の書き込み方法。
前記論理データが前記第１論理レベルにある時、前記書き込み期間中に、前記抵抗性メモリ装置の前記書き込み方法が、さらに、
前記第１読み出し電流が前記第１基準電流より大きいか、前記第１基準電流に等しい時、前記抵抗メモリセルに前記第１論理レベルを有する前記論理データを書き込むステップ
を含む請求項２に記載の抵抗性メモリ装置の書き込み方法。
前記第１読み出し電流が前記第１基準電流より小さい時、前記第１読み出し電流が前記第１基準電流より大きいか、前記第１基準電流に等しくなるまで、前記第１読み出し電流が前記第１基準電流より小さいかどうかを判断する前記ステップおよび前記抵抗メモリセルに前記セットパルスおよび前記リセットパルスを提供する前記ステップを繰り返し実行する請求項２に記載の抵抗性メモリ装置の書き込み方法。
前記論理データが前記第２論理レベルにある時、前記書き込み期間中に、前記抵抗性メモリ装置の前記書き込み方法が、さらに、
前記抵抗メモリセルの第２読み出し電流が第２基準電流より大きいかどうかを判断するステップと、
前記第２読み出し電流が前記第２基準電流より大きい時、前記書き込み期間中に前記抵抗メモリセルに前記セットパルスおよび前記リセットパルスを提供するステップと、
前記第２読み出し電流が前記第２基準電流より小さい時、前記抵抗メモリセルに前記第２論理レベルの前記論理データを書き込み、前記抵抗メモリセルへのデータの書き込み操作を完了するステップと、
を含む請求項１に記載の抵抗性メモリ装置の書き込み方法。
複数の抵抗メモリセルを含む抵抗メモリセルアレイと、
電流検証ユニットと、
前記抵抗メモリセルアレイに結合されるとともに、論理データを受信し、前記抵抗メモリセルから対応する抵抗メモリセルを選択し、前記論理データの論理レベルを判断し、前記論理データが第１論理レベルにある時、書き込み期間中に前記抵抗メモリセルにセットパルスおよびリセットパルスを提供し、前記論理データが第２論理レベルにある時、書き込み期間中に前記抵抗メモリセルに前記リセットパルスを提供する制御ユニットと、
を含み、前記リセットパルスと前記セットパルスの極性が逆であリ、
前記論理データが前記第１論理レベルにある時、前記書き込み期間中に、前記制御ユニットが、前記抵抗メモリセルに前記セットパルスを提供し、前記抵抗メモリセルに前記セットパルスを提供した後に、前記抵抗メモリセルに前記リセットパルスを提供する抵抗性メモリ装置。
前記論理データが前記第２論理レベルにある時、前記書き込み期間中に、前記電流検証ユニットが、前記第２読み出し電流が前記第２基準電流より大きいかどうかを判断し、前記第２読み出し電流が前記第２基準電流より大きい時、前記制御ユニットが、前記抵抗メモリセルに前記セットパルスおよび前記リセットパルスを提供し、前記第２読み出し電流が前記第２基準電流より小さい時、前記制御ユニットが、前記抵抗メモリセルに前記第２論理レベルの前記論理データを書き込み、前記抵抗メモリセルへのデータの書き込み操作を完了する請求項６に記載の抵抗性メモリ装置。