KR101689732B1 - 저항성 메모리 장치 및 저항성 메모리 장치의 기록 방법 - Google Patents

저항성 메모리 장치 및 저항성 메모리 장치의 기록 방법 Download PDF

Info

Publication number
KR101689732B1
KR101689732B1 KR1020150117414A KR20150117414A KR101689732B1 KR 101689732 B1 KR101689732 B1 KR 101689732B1 KR 1020150117414 A KR1020150117414 A KR 1020150117414A KR 20150117414 A KR20150117414 A KR 20150117414A KR 101689732 B1 KR101689732 B1 KR 101689732B1
Authority
KR
South Korea
Prior art keywords
resistive memory
memory cell
current
pulse
reference current
Prior art date
Application number
KR1020150117414A
Other languages
English (en)
Inventor
프레드릭 첸
멍-훙 린
핑-쿤 왕
샤오-칭 리아오
추안-성 초우
Original Assignee
윈본드 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윈본드 일렉트로닉스 코포레이션 filed Critical 윈본드 일렉트로닉스 코포레이션
Application granted granted Critical
Publication of KR101689732B1 publication Critical patent/KR101689732B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G11C2013/0066—Verify correct writing whilst writing is in progress, e.g. by detecting onset or cessation of current flow in cell and using the detector output to terminate writing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0076—Write operation performed depending on read result
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse

Landscapes

  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

저항성 메모리 장치 및 상기 저항성 메모리 장치의 기록 방법이 제공된다. 상기 저항성 메모리 장치의 기록 방법에서는, 논리 데이터가 수신되고, 해당하는 저항성 메모리 셀이 선택된다. 상기 논리 데이터의 논리 레벨이 결정된다. 상기 논리 데이터가 제1 논리 레벨에 있을 때, 상기 해당하는 저항성 메모리 셀의 제1 판독 전류가 제1 기준 전류보다 큰 경우에, 세트 펄스 및 리세트 펄스가 기록 기간 동안 상기 저항성 메모리 셀에 제공된다. 상기 논리 데이터가 제2 논리 레벨에 있을 때, 상기 저항성 메모리 셀의 제2 판독 전류가 제2 기준 전류보다 작은 경우에, 상기 리세트 펄스가 상기 기록 기간 동안 상기 저항성 메모리 셀에 제공된다. 상기 리세트 펄스 및 상기 세트 펄스의 극성들은 정반대이다.

Description

저항성 메모리 장치 및 저항성 메모리 장치의 기록 방법{Resistive memory apparatus and writing method thereof}
본 발명은 메모리 장치 및 메모리 장치의 기록 방법에 관한 것으로 특히, 저항성 메모리 장치 및 저항성 메모리 장치의 기록 방법에 관한 것이다.
비-휘발성 메모리는 내부에 저장된 데이터가 전원 차단 후에도 지워지지 않기 때문에 여러 전자 제품의 정상적인 동작을 유지하는데 필요한 메모리 요소로서의 기능을 제공한다는 이점을 지닌다. 현재, 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM)는 낮은 기록 동작 전압, 짧은 기록 및 소거 시간, 긴 메모리 시간, 비-파괴 판독, 다중-상태 메모리, 간단한 구조 및 작은 점유 면적 등등의 이점들을 지니고 미래의 개인용 컴퓨터들 및 전자 장비에 적용 잠재력이 큰 산업에서 적극적으로 개발한 일종의 비-휘발성 메모리이다.
일반적으로, 상기 저항성 랜덤 액세스 메모리는 가역적이고 비-비휘발성 방식으로 저항값을 저 저항 상태(low resistance state; LRS) 또는 고 저항 상태(high resistance state; HRS)로 설정하여 논리 레벨들이 서로 다른 저장된 데이터를 각각 나타내도록 인가된 펄스 전압의 크기 및 극성에 따라 필라멘트 경로의 폭을 변경할 수 있다. 예를 들면, 논리 1 데이터가 기록되는 경우에는, 필라멘트 경로의 폭을 좁혀서 HRS를 이루도록 리세트 펄스가 인가될 수 있다. 논리 0 데이터가 기록되는 경우에는, 필라멘트 경로의 폭을 넓혀서 LRS를 이루도록 반대 극성을 지니는 세트 펄스가 인가될 수 있다. 이러한 방식으로, 상기 데이터가 판독되는 경우에는, 논리 1 데이터 또는 논리 0 데이터가 서로 다른 저항 상태들 하에서 생성되는 상이한 크기의 판독 전류에 따라 판독될 수 있다.
그러나, 논리 0 데이터가 기록되는 경우에는, 세트 펄스가 가변 저항 요소에 인가된 후에 상기 가변 저항 요소의 필라멘트 경로가 예리한 윤곽(sharp contour)을 지닐 수 있으며, 그럼으로써 한 단부에는 지나치게 큰 폭을 지니고 다른 한 단부에는 지나치게 작은 폭을 지니는 필라멘트 폭이 형성되게 하는데, 이는 전자 이동(electromigration; EM)의 문제를 초래한다. 구체적으로는, 대량의 전류가 상기 가변 저항 요소를 통해 계속 흐르는 경우에는, 필라멘트 경로 부분이 좁혀지게 되며, 상기 필라멘트 경로 부분에서의 전류 밀도가 높아지게 되고, 상기 필라멘트 경로 부분의 전기장이 강해지게 되는데, 이는 금속 원자들이 상기 가변 저항 요소 자체의 결정 경계(grain boundary)들을 따라 전자 흐름 방향으로 이동하는 현상을 일으킨다. 전자 이동이 계속 증가하게 됨에 따라, 전류 밀도가 그에 따라 증가하게 되어 상황을 악화시키게 된다. 전자 이동이 너무 심한 경우에, 상기 가변 저항 요소가 개방 회로를 형성하도록 끊어지게 될 수 있고, 그럼으로써 데이터가 정확하게 기록될 수 없게 된다.
본 발명은 데이터가 정확하게 기록될 수 있게 하는, 저항성 메모리 장치 및 저항성 메모리 장치의 기록 방법에 관한 것이다.
본 발명은 다음과 같은 단계들을 포함하는, 저항성 메모리 장치의 기록 방법을 제공한다. 논리 데이터가 수신되고, 해당하는 저항성 메모리 셀이 선택된다. 상기 논리 데이터의 논리 레벨이 결정된다. 상기 논리 데이터가 제1 논리 레벨에 있을 때, 상기 해당하는 저항성 메모리 셀의 제1 판독 전류가 제1 기준 전류보다 큰 경우에, 세트 펄스 및 리세트 펄스가 기록 기간 동안 상기 저항성 메모리 셀에 제공된다. 상기 리세트 펄스 및 상기 세트 펄스의 극성들은 정반대이다. 상기 논리 데이터가 제2 논리 레벨에 있는 때, 판독 전압이 검증기간 동안 상기 저항성 메모리 셀에 인가될 때 제2 기준 전류보다 작은 제2 판독 전류를 생성하기 위해 상기 리세트 펄스가 상기 기록 기간 동안 상기 저항성 메모리 셀에 제공되는 것이 전형적이다. 상기 리세트 펄스가 상기 제2 기준 전류보다 작은 제2 판독 전류를 생성하지 못하는 경우에는, 상기 리세트 펄스를 재-인가하기 전에 상기 세트 펄스가 인가된다.
본 발명은 저항성 메모리 셀 어레이, 전류 검증 유닛 및 제어 유닛을 포함하는 저항성 메모리 장치를 제공한다. 상기 저항성 메모리 셀 어레이는 복수 개의 저항성 메모리 셀들을 포함한다. 상기 제어 유닛은 상기 저항성 메모리 셀 어레이에 연결되어 있다. 상기 제어 유닛은 논리 데이터를 수신하고, 상기 저항성 메모리 셀들로부터 하나의 해당하는 저항성 메모리 셀을 선택한다. 상기 제어 유닛은 상기 논리 데이터의 논리 레벨을 결정한다. 상기 논리 데이터가 제1 논리 레벨에 있을 때, 제1 판독 전류가 제1 기준 전류보다 큰 경우에, 상기 제어 유닛은 기록 기간 동안 상기 저항성 메모리 셀에 세트 펄스 및 리세트 펄스를 제공한다. 상기 리세트 펄스 및 상기 세트 펄스의 극성들은 정반대이다.
위의 내용에 의하면, 본 발명의 대표적인 실시 예들에서는, 상기 기록 기간 동안, 상기 제어 유닛이 상기 저항성 메모리 셀에 상기 세트 펄스를 제공한 후에, 상기 제어 유닛은 가변 저항 요소의 필라멘트 경로의 폭이 지나치게 좁혀짐으로써 생기는 전자 이동의 문제를 회피하도록 상기 저항성 메모리 셀에 상기 리세트 펄스를 부가적으로 제공한다.
위에 언급한 본 발명의 특징들 및 이점들 및 다른 특징들 및 이점들이 이해될 수 있게 하기 위해, 이하에서는 도면들이 첨부된 몇몇 대표적인 실시 예들이 구체적으로 기재되어 있다.
첨부도면들은 본 발명의 좀더 나은 이해를 제공하도록 포함된 것이며, 본원 명세서에 포함되어 본원 명세서의 일부를 구성한다. 상기 첨부도면들은 본 발명의 실시 예들을 예시한 것들이며, 그들의 내용과 함께 본 발명의 원리들을 설명하는데 도움이 된다.
도 1은 본 발명의 한 실시 예에 따른, 세트 펄스가 저항성 메모리 셀에 인가될 때의 가변 저항 요소의 개략도이다.
도 2는 본 발명의 한 실시 예에 따른, 세트 펄스 및 리세트 펄스가 저항성 메모리 셀에 인가될 때의 가변 저항 요소의 개략도이다.
도 3은 본 발명의 한 실시 예에 따른 저항성 메모리 장치의 개략도이다.
도 4는 본 발명의 한 실시 예에 따른 저항성 메모리 장치의 기록 방법을 예시하는 흐름도이다.
도 5는 본 발명의 다른 한 실시 예에 따른 저항성 메모리 장치의 기록 방법을 예시하는 흐름도이다.
도 1은 본 발명의 한 실시 예에 따른, 세트 펄스가 저항성 메모리 셀에 인가될 때의 가변 저항 요소의 개략도이다. 도 2는 본 발명의 한 실시 예에 따른, 세트 펄스 및 리세트 펄스가 저항성 메모리 셀에 인가될 때의 가변 저항 요소의 개략도이다. 도 1 및 도 2를 참조하면, 기록 기간 동안, 저항성 메모리 장치는 저 저항 상태(low resistance state)를 형성하도록 양(+)의 극성을 지니는 세트 펄스를 인가하여 예를 들면 논리 0 데이터를 저장할 수 있다. 상기 데이터가 판독될 때, 상이한 저항 상태에 해당하는 판독 전류는 논리 0 데이터를 정확하게 판독하도록 상기 가변 저항 요소의 저항 상태를 식별하는데 사용될 수 있다. 그러나, 도 1에 의하면, 논리 0 데이터가 기록될 때, 상기 세트 펄스가 가변 저항 요소(113)에 인가된 후에 가변 저항 요소(113)의 필라멘트 경로가 예리한 윤곽(sharp contour)을 지닐 수 있고, 그럼으로써 한 단부에서는 지나치게 큰 폭을 지니고 다른 한 단부에서는 지나치게 작은 폭을 지니는 필라멘트 경로가 형성되는데, 이는 전자 이동(electromigration; EM)의 문제를 초래한다는 것이 알려져 있다. 본 발명의 다른 한 실시 예에서는, 제어 유닛이 상기 저항성 메모리 셀에 상기 세트 펄스를 제공한 후에, 상기 제어 유닛이 상기 저항성 메모리 셀에 리세트 펄스를 부가적으로 제공하여 상기 가변 저항 요소(113)의 윤곽을 변경하고, 그럼으로써 지나치게 좁은 폭을 지니는 필라멘트 경로의 한 단부가 도 2에 도시된 바와 같이, 전자 이동의 문제를 경감하도록 넓혀질 수 있게 한다.
이하에서는 본 발명의 저항성 메모리 장치 및 상기 저항성 메모리 장치의 기록 방법의 구현이 기재되어 있다.
도 3은 본 발명의 한 실시 예에 따른 저항성 메모리 장치의 개략도이다. 도 3을 참조하면, 상기 저항성 메모리 장치(200)는 저항성 메모리 셀 어레이(210), 전류 검증 유닛(220) 및 제어 유닛(230)을 포함한다. 상기 저항성 메모리 셀 어레이(210)는 복수 개의 저항성 메모리 셀들(212)을 포함한다. 상기 저항성 메모리 셀 어레이(210)는 복수 개의 비트 라인(bit line; BL)들을 통해 상기 전류 검증 유닛(220)에 연결되어 있으며, 복수 개의 소스 라인(source line; SL)들을 통해 상기 제어 유닛(230)에 연결되어 있다. 상기 저항성 메모리 셀들(212) 각각에는 스위치 요소, 예를 들면 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effective transistor; MOSFET) 또는 바이폴라 접합 트랜지스터, 및 가변 저항 요소가 포함될 수 있으며, 상기 저항성 메모리 셀들(212) 각각은 저장된 단일 비트 데이터를 제공할 수 있다.
상기 전류 검증 유닛(220)은 임의 타입의 전류 측정 요소/회로, 예를 들면 감지 증폭 회로일 수 있다. 상기 전류 검증 유닛(220)은 복수 개의 비트 라인(BL)들을 통해 상기 저항성 메모리 셀들(212)에 연결되어 있을 수 있다. 상기 전류 검증 유닛(220)은, 상기 제어 유닛(230)이 상기 저항성 메모리 셀들(212)에 논리 데이터를 정확하게 기록한 것임을 나타내도록 논리 데이터가 상기 저항성 메모리 셀들(212) 내에 기록될 때 상기 저항성 메모리 셀들(212)에 의해 생성된 판독 전류들이 사전에 결정된 기준 전류에 따르게 됨을 검증하도록 구성된다.
상기 제어 유닛(230)은 예를 들면 중앙 처리 유닛(central processing unit; CPU), 마이크로프로세서, 디지털 신호 프로세서(digital signal processor; DSP), 프로그램가능 제어기, 프로그램가능 논리 소자(programmable logic device; PLD) 또는 다른 유사한 소자들, 또는 상기 소자들의 조합이다. 상기 제어 유닛은 상기 전류 검증 유닛(220) 및 상기 저항성 메모리 셀 어레이(210)의 복수 개의 소스 라인(SL)들에 연결되어 있다. 이하에서는 상기 저항성 메모리 장치(200)의 기록 방법의 구체적인 단계들이 한 실시 예를 참조하여 기재되어 있다.
도 4는 본 발명의 한 실시 예에 따른 저항성 메모리 장치의 기록 방법을 예시하는 흐름도이다. 도 3 및 도 4를 참조하면, 본 실시 예의 논리 데이터 기록 방법은 적어도 도 3의 저항성 메모리 장치(200)에 적합하며, 이하에서는 본 실시 예의 기록 방법의 구체적인 단계들이 상기 저항성 메모리 장치(200)의 여러 구성요소를 참조하여 기재되어 있다.
단계 S410에서는, 상기 제어 유닛(230)이 논리 데이터(DATA)를 수신하며 해당하는 저항성 메모리 셀(212)을 선택한다. 구체적으로는, 상기 제어 유닛(230)이 단일 비트 논리 데이터(DADA)를 수신할 때, 상기 제어 유닛(230)은 상기 저항성 메모리 셀들(212)로부터 하나의 해당하는 저항성 메모리 셀(214)을 선택한다. 본 실시 예에서는, 상기 저항성 메모리 셀(214)이 스위치 요소 및 가변 저항 요소, 예를 들면 도 1에 도시된 가변 저항 요소(113)를 포함한다. 상기 제어 유닛(230)은 예를 들면 상기 저항성 메모리 셀(214)에 대한 차후의 데이터 기록 동작을 수행하게 하기 위해, 선택 전압을 상기 저항성 메모리 셀(214)의 스위치 요소로서의 기능을 수행하는 트랜지스터의 게이트(또는 베이스)에 제공하여 상기 트랜지스터를 턴온한다.
단계 S420에서는, 상기 제어 유닛(230)이 상기 논리 데이터(DATA)의 논리 레벨을 결정한다. 구체적으로는, 상기 제어 유닛(230)이 논리 1 또는 논리 0에 있도록 상기 단일 비트 논리 데이터(DATA)를 결정할 수 있다.
상기 논리 데이터(DATA)가 논리 1(다시 말하면, 제2 논리 레벨)에 있을 때, 단계 S430에서는, 상기 제어 유닛(230)이 기록 기간 동안 상기 저항성 메모리 셀(214)에 리세트 펄스(RESET)를 제공한다. 검증기간 동안, 상기 제어 유닛(230)이 상기 저항성 메모리 셀(214)에 판독 전압을 인가할 때, 상기 저항성 메모리 셀(214)은 제2 기준 전류보다 작은 제2 판독 전류(IR2)를 생성하며, 동일한 것을 검증을 위해 상기 전류 검증 유닛(220)에 출력한다. 다시 말하면, 상기 제어 유닛(230)은, 상기 제2 판독 전류(IR2)가 상기 제2 기준 전류보다 작을 때 상기 기록 기간 동안 상기 저항성 메모리 셀(214)에 상기 리세트 펄스(RESET)를 제공한다. 한 실시 예에서는, 상기 저항성 메모리 셀(214)에 의해 생성된 제2 판독 전류(IR2)가 상기 전류 검증 유닛(220)의 검증을 통과하지 못하는 경우에, 상기 제어 유닛(230)은 예를 들면 상기 저항성 메모리 셀(214)에 세트 펄스(SET)를 부가적으로 제공하고, 그럼으로써 상기 저항성 메모리 셀(214)이 상기 제2 기준 전류보다 작은 제2 판독 전류(IR2)를 생성하게 한다. 본 실시 예에서는, 상기 제어 유닛(230)이 리세트 동작 기간 동안 상기 저항성 메모리 셀(214)에 리세트 펄스(RESET) 및 세트 펄스(SET)를 반복적이고 순차적으로 제공하고, 그럼으로써 상기 저항성 메모리 셀(214)에 의해 생성된 제2 판독 전류(IR2)가 상기 전류 검증 유닛(220)의 검증을 통과할 수 있게 한다.
반면에, 상기 논리 데이터(DATA)가 논리 0(다시 말하면, 제1 논리 레벨)에 있을 때, 단계 S440에서는, 상기 제어 유닛(230)이 상기 기록 기간 동안 상기 저항성 메모리 셀(214)에 상기 세트 펄스(SET) 및 상기 리세트 펄스(RESET)를 제공한다. 상기 검증기간 동안, 상기 제어 유닛(230)이 상기 저항성 메모리 셀(214)에 상기 판독 전압을 인가할 경우에, 상기 저항성 메모리 셀(214)은 제1 기준 전류보다 큰 제1 판독 전류(IR1)를 인가한다. 다시 말하면, 상기 제어 유닛(230)은, 상기 제1 판독 전류(IR1)가 상기 제1 기준 전류보다 클 때 상기 기록 기간 동안 상기 저항성 메모리 셀(214)에 세트 펄스(SET) 및 리세트 펄스(RESET)를 제공한다. 본 실시 예에서는, 상기 제어 유닛(230)이 세트 동작 기간 동안 상기 저항성 메모리 셀(214)에 세트 펄스(SET) 및 리세트 펄스(RESET)를 반복적으로 그리고 순차적으로 제공하고, 그럼으로써 상기 저항성 메모리 셀(214)에 의해 생성된 제1 판독 전류(IR1)가 상기 전류 검증 유닛(220)의 검증을 통과할 수 있게 한다. 그러므로, 본 실시 예의 기록 방법에 의하면, 상기 기록 기간 동안, 상기 저항성 메모리 셀(214)에 세트 펄스(SET) 및 리세트 펄스(RESET)를 순차적으로 제공함으로써, 상기 가변 저항 요소(113)의 윤곽은 변경될 수 있으며, 그럼으로써 지나치게 작은 폭을 지니는 상기 필라멘트 경로의 한 단부가 전자 이동의 문제를 경감하도록 넓혀질 수 있게 된다.
본 실시 예에서는, 상기 제2 기준 전류 및 상기 제1 기준 전류가 예를 들면 저항값이 제로(0)인 저항성 메모리 셀(214)에 판독 전압을 인가함으로써 생성된 기준 전류에 의해 결정되고, 상기 제2 기준 전류 및 상기 제1 기준 전류의 설정 값들은 동일할 수도 있고 서로 다를 수도 있는데, 이는 본 발명에 의해 국한되지 않는다. 더욱이, 본 실시 예에서는, 상기 리세트 펄스가 예를 들면 음(-)의 극성을 지니는 펄스이고 세트 펄스가 예를 들면 양(+)의 극성을 지니는 펄스이며, 이들의 극성들이 정반대이다.
더욱이, 본 실시 예에서는, 상기 제어 유닛(230)이 상기 기록 기간 동안 상기 해당하는 저항성 메모리 셀(214) 내에 상기 논리 데이터(DATA)를 기록한다. 기록 프로세스에서는, 상기 전류 검증 유닛(220)이 데이터 기록의 정확성을 보장하기 위하여 상기 검증기간 동안 상기 판독 전류를 검증한다. 그러므로, 본 실시 예의 기록 기간은 검증기간을 포함하며, 상기 저항성 메모리 셀(214) 내에 기록되는 논리 데이터(DATA)가 상기 전류 검증 유닛(220)에 의해 검증된 후에, 상기 전류 검증 유닛(220)은 상기 데이터가 상기 기록 동작을 완료하도록 성공적으로 기록된 것임을 나타낸다.
당업자에게 본 발명의 사상을 충분히 전달하기 위하여, 이하에서는 부연 설명을 위해 다른 한 실시 예가 제공되어 있다.
도 5는 본 발명의 다른 한 실시 예에 따른 저항성 메모리 장치의 기록 방법을 예시하는 흐름도이다. 도 3 및 도 5를 참조하면, 본 실시 예의 논리 데이터를 기록하는 방법은 적어도 도 3의 저항성 메모리 장치(200)에 적합하며, 이하에서는 본 실시 예의 기록 방법의 구체적인 단계들이 상기 저항성 메모리 장치(200)의 여러 구성요소를 참조하여 기재되어 있다.
단계 S510에서는, 상기 제어 유닛(230)이 상기 논리 데이터(DATA)를 수신하고, 상기 해당하는 저항성 메모리 셀(214)을 선택한다. 단계 S520에서는, 상기 제어 유닛(230)이 상기 논리 데이터(DATA)의 논리 레벨을 결정한다. 상기 단계들(S510, S520)은 도 4의 실시 예의 단계들(S410, S420)과 동일하거나 유사하므로, 상기 단계들(S510, S520)의 구체적인 설명이 반복되지는 않는다.
그리고나서, 본 실시 예에서는, 상기 논리 데이터(DATA)가 논리 1(다시 말하면, 제2 논리 레벨)에 있을 때, 단계 S532에서, 상기 제어 유닛(230)은 상기 저항성 메모리 셀(214)에 상기 리세트 펄스를 제공한다. 단계 S534에서는, 상기 제2 판독 전류(IR2)가 상기 제2 기준 전류보다 큰지의 여부를 상기 전류 검증 유닛(220)이 결정한다. 그러하지 않은 경우에, 다시 말하면 상기 제2 판독 전류(IR2)가 상기 제2 기준 전류보다 작거나 상기 제2 기준 전류와 같은 경우에, 이는 상기 제2 판독 전류(IR2)가 상기 검증을 통과하고, 단계 S536이 실행됨을 나타낸다. 상기 단계 S536에서는, 상기 제어 유닛(230)이 상기 저항성 메모리 셀(214) 내에의 데이터 기록 동작을 완료하도록 상기 저항성 메모리 셀(214) 내에 상기 제2 논리 레벨의 논리 데이터를 기록한다.
반면에, 상기 제2 판독 전류(IR2)가 상기 제2 기준 전류보다 큰 경우에, 이는 상기 제2 판독 전류(IR2)가 상기 검증을 통과하지 못하고, 단계 S538이 실행됨을 나타낸다. 상기 단계 S538에서는, 상기 제어 유닛(230)이 먼저 상기 저항성 메모리 셀(214)에 상기 세트 펄스(SET)를 제공한다. 전자 이동의 문제를 경감하기 위해, 상기 저항성 메모리 셀(214)에 상기 세트 펄스(SET)를 제공한 후에, 상기 제어 유닛(230)이 상기 저항성 메모리 셀(214)에 상기 리세트 펄스(RESET)를 부가적으로 제공하여 상기 제2 판독 전류(IR2)를 상기 제2 기준 전류보다 작게 하거나 상기 제2 기준 전류와 같게 하며, 그럼으로써 상기 제2 판독 전류(IR2)가 상기 전류 검증 유닛(220)의 검증을 통과할 수 있게 한다. 다시 말하면, 상기 제2 판독 전류(IR2)가 상기 제2 기준 전류보다 큰 경우에, 본 실시 예의 논리 데이터 기록 방법은 상기 단계 S534 및 상기 단계 S536을 반복적으로 실시하고, 그럼으로써 상기 제2 판독 전류(IR2)가 상기 제2 기준 전류보다 큰지의 여부를 상기 전류 검증 유닛(220)이 결정하게 하며, 상기 제어 유닛(230)은, 상기 제2 판독 전류(IR2)가 상기 전류 검증 유닛(220)의 검증을 통과하도록 상기 제2 기준 전류보다 작거나 상기 제2 기준 전류와 같을 때까지 상기 저항성 메모리 셀(214)에 상기 세트 펄스(SET) 및 상기 리세트 펄스(RESET)를 제공하게 한다.
다른 한 실시태양에 의하면, 상기 단계 S532 내지 상기 단계 S536에서는, 상기 제어 유닛(230)이 상기 리세트 동작 기간 동안 상기 저항성 메모리 셀(214)에 상기 리세트 펄스(RESET) 및 상기 세트 펄스(SET)를 반복적으로 그리고 순차적으로 제공하고, 그럼으로써 상기 저항성 메모리 셀(214)에 의해 생성된 제2 판독 전류(IR2)가 상기 전류 검증 유닛(220)의 검증을 통과할 수 있게 한다. 더욱이, 단계 S538에서는, 상기 저항성 메모리 셀(214)에 상기 세트 펄스(SET)를 제공한 후에, 상기 제어 유닛(230)이 전자 이동의 문제를 경감하도록 상기 저항성 메모리 셀(214)에 상기 리세트 펄스(RESET)를 부가적으로 제공한다.
그리고나서, 본 실시 예에서는, 상기 논리 데이터(DATA)가 논리 0(다시 말하면, 제1 논리 레벨)에 있을 때, 단계 S542에서는, 상기 제어 유닛(230)이 먼저 상기 저항성 메모리 셀(214)에 상기 세트 펄스(SET)를 제공한다. 전자 이동의 문제를 경감하기 위해, 단계 S544에서는, 상기 저항성 메모리 셀(214)에 상기 세트 펄스(SET)를 제공한 후에, 상기 제어 유닛(230)이 상기 저항성 메모리 셀(214)에 상기 리세트 펄스(RESET)를 부가적으로 제공한다. 그리고나서, 단계 S546에서는, 상기 제1 판독 전류(IR1)가 상기 제1 기준 전류보다 작은지의 여부를 상기 전류 검증 유닛(220)이 결정한다. 그러하지 않은 경우에, 다시 말하면 상기 제1 판독 전류(IR1)가 상기 제1 기준 전류보다 크거나 상기 제1 기준 전류와 같은 경우에, 이는 상기 제1 판독 전류(IR1)가 상기 검증을 통과하고, 단계 S548이 실행됨을 나타낸다. 상기 단계 S548에서는, 상기 제어 유닛(230)이 상기 저항성 메모리 셀(214) 내에의 데이터 기록 동작을 완료하도록 상기 저항성 메모리 셀(214) 내에 상기 제1 논리 레벨을 지니는 논리 데이터를 기록한다.
반면에, 상기 생성된 제1 판독 전류(IR1)가 상기 제1 기준 전류보다 작은 경우에, 이는 상기 제1 판독 전류(IR1)가 상기 검증을 통과하지 못하고, 상기 방법이 상기 단계 S542로 복귀하여, 상기 제어 유닛(230)이 상기 저항성 메모리 셀(214)에 상기 세트 펄스(SET)를 다시 제공하게 하는 것을 나타낸다. 다시 말하면, 상기 제1 판독 전류(IR1)가 상기 제1 기준 전류보다 작은 경우에, 본 실시 예의 논리 데이터 기록 방법은 상기 단계 S542 내지 상기 단계 S546을 반복적으로 실행하고, 그럼으로써 상기 제어 유닛(230)이 상기 저항성 메모리 셀(214)에 상기 세트 펄스(SET) 및 상기 리세트 펄스(RESET)를 제공하게 하고, 상기 제1 판독 전류(IR1)가 상기 전류 검증 유닛(220)의 검증을 통과하도록 상기 제1 기준 전류보다 크거나 상기 제1 기준 전류와 같을 때까지 상기 제1 판독 전류(IR1)가 상기 제1 기준 전류보다 작은지의 여부를 상기 전류 검증 유닛(220)이 결정하게 한다.
그러므로, 상기 단계 S542 내지 상기 단계 S546에서, 상기 제어 유닛(230)은 상기 세트 동작 기간 동안 상기 저항성 메모리 셀(214)에 상기 세트 펄스(SET) 및 상기 리세트 펄스(RESET)를 반복적으로 그리고 순차적으로 제공하고, 그럼으로써 상기 저항성 메모리 셀(214)에 의해 생성된 제1 판독 전류(IR1)가 상기 전류 검증 유닛(220)의 검증을 통과할 수 있게 한다. 더욱이, 상기 단계 S542 및 상기 단계 S544에서, 상기 저항성 메모리 셀(214)에 상기 세트 펄스(SET)를 제공한 후에, 상기 제어 유닛(230)은 전자 이동의 문제를 경감하도록 상기 저항성 메모리 셀(214)에 상기 리세트 펄스(RESET)를 부가적으로 제공한다.
더욱이, 당업자가 도 1 내지 도 4의 실시 예들의 기재들로부터 본 실시 예의 저항성 메모리 장치의 기록 방법에 대한 충분한 지침들 및 권고들을 학습할 수 있으므로, 그의 구체적인 설명이 반복되지 않는다.
요약하면, 본 발명의 대표적인 실시 예에서는, 상기 리세트 동작 기간 동안, 상기 제어 유닛이 상기 저항성 메모리 셀에 상기 리세트 펄스 및 상기 세트 펄스를 반복적으로 그리고 순차적으로 제공한다. 변형적으로는, 상기 세트 동작 기간 동안, 상기 제어 유닛이 상기 저항성 메모리 셀에 상기 세트 펄스 및 상기 리세트 펄스를 반복적으로 그리고 순차적으로 제공한다. 그러므로, 상기 저항성 메모리 셀에 상기 세트 펄스를 제공한 후에, 상기 제어 유닛은 상기 가변 저항 요소의 필라멘트 경로를 지나치게 좁혀서 전자 이동의 문제를 일으키는 것을 회피하도록 상기 저항성 메모리 셀에 상기 리세트 펄스를 부가적으로 제공한다. 따라서, 본 발명의 대표적인 실시 예들에 의해 제공되는 저항성 메모리 장치 및 상기 저항성 메모리 장치의 기록 방법은 기록 데이터를 정정할 수 있다.
당업자에게는 자명하겠지만 본 발명의 범위 및 사상으로부터 벗어나지 않고 본 발명의 구조에 대한 다양한 수정들 및 변형들이 이루어질 수 있다. 위의 내용을 고려해 볼 때, 본 발명의 수정들 및 변형들이 이하의 청구항들의 범위 및 그들의 등가 범위 내에 있는 경우에 본 발명은 본 발명의 수정들 및 변형들을 커버하는 것으로 의도된 것이다.
113: 가변 저항 요소,
200: 저항성 메모리 장치,
210: 저항성 메모리 셀 어레이,
212: 복수 개의 저항성 메모리 셀들,
214: 저항성 메모리 셀,
220: 전류 검증 유닛,
230: 제어 유닛
BL: 비트 라인
SL: 소스 라인

Claims (10)

  1. 저항성 메모리 장치의 기록 방법에 있어서,
    상기 저항성 메모리 장치의 기록 방법은,
    논리 데이터를 수신하고, 해당하는 저항성 메모리 셀을 선택하는 단계;
    상기 논리 데이터의 논리 레벨을 결정하는 단계;
    상기 논리 데이터가 제1 논리 레벨에 있을 때, 상기 해당하는 저항성 메모리 셀의 제1 판독 전류가 제1 기준 전류보다 큰 경우에, 기록 기간 동안 상기 저항성 메모리 셀에 세트 펄스 및 리세트 펄스를 제공하는 단계;
    를 포함하며,
    상기 리세트 펄스 및 상기 세트 펄스의 극성들은 정반대인, 저항성 메모리 장치의 기록 방법.
  2. 제1항에 있어서, 상기 논리 데이터가 상기 제1 논리 레벨에 있을 때, 상기 기록 기간 동안 상기 저항성 메모리 셀에 상기 세트 펄스 및 상기 리세트 펄스를 제공하는 단계는,
    상기 저항성 메모리 셀에 상기 세트 펄스를 제공하는 단계; 및
    상기 저항성 메모리 셀에 상기 세트 펄스를 제공한 후에 상기 저항성 메모리 셀에 상기 리세트 펄스를 제공하는 단계;
    를 포함하는, 저항성 메모리 장치의 기록 방법.
  3. 제2항에 있어서, 상기 논리 데이터가 상기 제1 논리 레벨에 있을 때, 상기 기록 기간 동안 상기 저항성 메모리 장치의 기록 방법은,
    상기 제1 판독 전류가 상기 제1 기준 전류보다 작은지의 여부를 결정하는 단계; 및
    상기 제1 판독 전류가 상기 제1 기준 전류보다 작을 때 상기 저항성 메모리 셀에 상기 세트 펄스 및 상기 리세트 펄스를 제공하는 단계;
    를 부가적으로 포함하는, 저항성 메모리 장치의 기록 방법.
  4. 제3항에 있어서, 상기 논리 데이터가 상기 제1 논리 레벨에 있을 때, 상기 기록 기간 동안, 상기 저항성 메모리 장치의 기록 방법은,
    상기 제1 판독 전류가 상기 제1 기준 전류보다 크거나 상기 제1 기준 전류와 같을 때 상기 저항성 메모리 셀 내로 상기 제1 논리 레벨을 지니는 논리 데이터를 기록하는 단계;
    를 부가적으로 포함하는, 저항성 메모리 장치의 기록 방법.
  5. 제3항에 있어서, 상기 제1 판독 전류가 상기 제1 기준 전류보다 작을 때, 상기 제1 판독 전류가 상기 제1 기준 전류보다 작은지의 여부를 결정하는 단계 및 상기 저항성 메모리 셀에 상기 세트 펄스 및 상기 리세트 펄스를 제공하는 단계는 상기 제1 판독 전류가 상기 제1 기준 전류보다 크거나 상기 제1 기준 전류와 같을 때까지 반복적으로 실행되는, 저항성 메모리 장치의 기록 방법.
  6. 제1항에 있어서,
    상기 저항성 메모리 장치의 기록 방법은,
    상기 논리 데이터가 제2 논리 레벨에 있을 때, 상기 저항성 메모리 셀의 제2 판독 전류가 제2 기준 전류보다 작은 경우에, 상기 기록 기간 동안 상기 저항성 메모리 셀에 상기 리세트 펄스를 제공하는 단계; 및
    상기 논리 데이터가 상기 제2 논리 레벨에 있을 때, 상기 제2 판독 전류가 상기 제2 기준 전류보다 큰 경우에, 상기 기록 기간 동안 상기 저항성 메모리 셀에 상기 세트 펄스를 부가적으로 제공하는 단계;
    를 부가적으로 포함하는, 저항성 메모리 장치의 기록 방법.
  7. 저항성 메모리 장치에 있어서,
    상기 저항성 메모리 장치는,
    복수 개의 저항성 메모리 셀들을 포함하는 저항성 메모리 셀 어레이; 및
    상기 저항성 메모리 셀 어레이에 연결된 제어 유닛;
    을 포함하며,
    상기 제어 유닛은 논리 데이터를 수신하고,
    상기 제어 유닛은 상기 저항성 메모리 셀들로부터 하나의 해당하는 저항성 메모리 셀을 선택하며,
    상기 제어 유닛은 상기 논리 데이터의 논리 레벨을 결정하고,
    상기 논리 데이터가 제1 논리 레벨에 있을 때, 상기 해당하는 저항성 메모리 셀의 제1 판독 전류가 제1 기준 전류보다 큰 경우에, 상기 제어 유닛이 기록 기간 동안 상기 저항성 메모리 셀에 세트 펄스 및 리세트 펄스를 제공하며,
    상기 리세트 펄스 및 상기 세트 펄스의 극성들은 정반대인, 저항성 메모리 장치.
  8. 제7항에 있어서, 상기 논리 데이터가 상기 제1 논리 레벨에 있을 때, 상기 기록 기간 동안, 상기 제어 유닛은 상기 저항성 메모리 셀에 상기 세트 펄스를 제공하고, 상기 저항성 메모리 셀에 상기 세트 펄스를 제공한 후에 상기 저항성 메모리 셀에 상기 리세트 펄스를 제공하는, 저항성 메모리 장치.
  9. 제7항에 있어서,
    상기 논리 데이터가 제2 논리 레벨에 있을 때, 상기 저항성 메모리 셀의 제2 판독 전류가 제2 기준 전류보다 작은 경우에, 상기 제어 유닛은 기록 기간 동안 상기 저항성 메모리 셀에 리세트 펄스를 제공하며,
    상기 논리 데이터가 상기 제2 논리 레벨에 있을 때, 상기 제2 판독 전류가 상기 제2 기준 전류보다 큰 경우에, 상기 제어 유닛은 상기 기록 기간 동안 상기 저항성 메모리 셀에 상기 세트 펄스를 부가적으로 제공하는, 저항성 메모리 장치.
  10. 제9항에 있어서, 상기 논리 데이터가 상기 제2 논리 레벨에 있을 때, 상기 기록 기간 동안, 상기 제2 판독 전류가 상기 제2 기준 전류보다 큰지의 여부를 전류 검증 유닛이 결정하고, 상기 제2 판독 전류가 상기 제2 기준 전류보다 큰 경우에, 상기 제어 유닛이 상기 저항성 메모리 셀에 상기 세트 펄스 및 상기 리세트 펄스를 제공하는, 저항성 메모리 장치.
KR1020150117414A 2015-07-21 2015-08-20 저항성 메모리 장치 및 저항성 메모리 장치의 기록 방법 KR101689732B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/804,354 US9443587B1 (en) 2015-07-21 2015-07-21 Resistive memory apparatus and writing method thereof
US14/804,354 2015-07-21

Publications (1)

Publication Number Publication Date
KR101689732B1 true KR101689732B1 (ko) 2016-12-26

Family

ID=54360978

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150117414A KR101689732B1 (ko) 2015-07-21 2015-08-20 저항성 메모리 장치 및 저항성 메모리 장치의 기록 방법

Country Status (7)

Country Link
US (1) US9443587B1 (ko)
EP (1) EP3121817B1 (ko)
JP (1) JP6088630B2 (ko)
KR (1) KR101689732B1 (ko)
CN (1) CN106373606B (ko)
ES (1) ES2854350T3 (ko)
TW (1) TWI571874B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6830373B2 (ja) 2017-02-17 2021-02-17 株式会社日本製鋼所 パリソン分離装置、中空成形機及び中空成形品の製造方法
JP6430576B2 (ja) * 2017-04-19 2018-11-28 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型ランダムアクセスメモリ
TWI657457B (zh) * 2017-06-27 2019-04-21 華邦電子股份有限公司 記憶體儲存裝置及其測試方法
CN109147860B (zh) 2017-06-27 2020-11-17 华邦电子股份有限公司 存储器存储装置及其测试方法
CN109215709B (zh) * 2017-07-03 2020-12-22 华邦电子股份有限公司 电阻式存储器装置及其电阻式存储单元的设定方法
CN110298203B (zh) * 2018-03-23 2023-06-23 华邦电子股份有限公司 金钥产生装置及方法
CN111554337B (zh) * 2019-02-11 2022-05-06 华邦电子股份有限公司 电阻式存储器及控制方法
CN110600068B (zh) * 2019-08-13 2021-06-04 中国科学院上海微系统与信息技术研究所 一种阶梯脉冲确定方法、系统及存储介质
US10714157B1 (en) 2019-08-27 2020-07-14 Winbond Electronics Corp. Non-volatile memory and reset method thereof
CN113012739B (zh) * 2019-12-20 2024-03-05 华邦电子股份有限公司 存储器装置与其操作方法
US11362272B2 (en) 2020-08-25 2022-06-14 Winbond Electronics Corp. Resistive memory device and reliability enhancement method thereof by using ratio of set current and reference current
TWI737465B (zh) * 2020-08-27 2021-08-21 華邦電子股份有限公司 電阻式記憶體裝置及其操作方法
US11631809B2 (en) * 2020-12-15 2023-04-18 International Business Machines Corporation In-memory resistive random access memory XOR logic using complimentary switching

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101178997B1 (ko) * 2007-10-17 2012-08-31 가부시끼가이샤 도시바 비휘발성 반도체 메모리 장치
KR20130001725A (ko) * 2010-02-18 2013-01-04 쌘디스크 3디 엘엘씨 반전가능한 저항-스위칭 소자들에 대한 스텝 소프트 프로그래밍
KR20130021199A (ko) * 2011-08-22 2013-03-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 구동 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4742696B2 (ja) * 2005-06-27 2011-08-10 ソニー株式会社 記憶装置
US8094481B2 (en) * 2007-03-13 2012-01-10 Panasonic Corporation Resistance variable memory apparatus
JP4464462B2 (ja) * 2007-10-29 2010-05-19 パナソニック株式会社 不揮発性記憶装置および不揮発性データ記録メディア
CN102099863B (zh) * 2009-06-08 2014-04-02 松下电器产业株式会社 电阻变化型非易失性存储元件的写入方法及电阻变化型非易失性存储装置
TWI446352B (zh) 2010-09-23 2014-07-21 Ind Tech Res Inst 電阻式記憶體及其驗證方法
CN102568582A (zh) * 2010-12-24 2012-07-11 三星电子株式会社 可变电阻器件、包括可变电阻器件的半导体器件及操作方法
US8958233B2 (en) * 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory
US9001557B2 (en) * 2011-12-02 2015-04-07 Panasonic Intellectual Property Management Co., Ltd. Variable resistance nonvolatile memory element writing method and variable resistance nonvolatile memory device
TWI484490B (zh) * 2012-11-14 2015-05-11 Univ Nat Chiao Tung 電阻式記憶體裝置及其操作方法
KR102162701B1 (ko) * 2013-07-30 2020-10-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이를 이용하는 반도체 시스템
KR20150044475A (ko) * 2013-10-16 2015-04-27 에스케이하이닉스 주식회사 저항성 메모리 장치 및 동작 방법 방법과 이를 포함하는 시스템
TWI509614B (zh) * 2013-11-26 2015-11-21 Winbond Electronics Corp 電阻式記憶體裝置及其寫入方法
US9000819B1 (en) * 2013-12-18 2015-04-07 Intermolecular, Inc. Resistive switching schmitt triggers and comparators
KR102140788B1 (ko) * 2014-07-18 2020-08-03 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101178997B1 (ko) * 2007-10-17 2012-08-31 가부시끼가이샤 도시바 비휘발성 반도체 메모리 장치
KR20130001725A (ko) * 2010-02-18 2013-01-04 쌘디스크 3디 엘엘씨 반전가능한 저항-스위칭 소자들에 대한 스텝 소프트 프로그래밍
KR20130021199A (ko) * 2011-08-22 2013-03-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 구동 방법

Also Published As

Publication number Publication date
TW201705140A (zh) 2017-02-01
US9443587B1 (en) 2016-09-13
TWI571874B (zh) 2017-02-21
CN106373606B (zh) 2019-02-01
JP6088630B2 (ja) 2017-03-01
EP3121817A1 (en) 2017-01-25
CN106373606A (zh) 2017-02-01
JP2017027648A (ja) 2017-02-02
ES2854350T3 (es) 2021-09-21
EP3121817B1 (en) 2020-12-02

Similar Documents

Publication Publication Date Title
KR101689732B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 기록 방법
US10991427B2 (en) Memory programming methods and memory systems
TWI485710B (zh) 用於相變記憶體之讀取分佈管理
TWI571875B (zh) 電阻式記憶體裝置及其寫入方法
TWI543160B (zh) 電阻可變記憶體感測
US9508435B1 (en) Writing method for resistive memory apparatus
JP2023508514A (ja) メモリセルの三状態プログラミング
US9715931B2 (en) Resistive memory apparatus and a writing method thereof
CN108615539B (zh) 用于编程可编程电阻性存储元件的方法与设备
CN109147860B (zh) 存储器存储装置及其测试方法
EP3131096B1 (en) Resistive memory apparatus and reading method thereof
US20170140815A1 (en) Multi-level resistive memory structure
US20180204617A1 (en) Determining first write strength
US20190088321A1 (en) Operating method of resistive memory element
TWI574263B (zh) 電阻式記憶體裝置及其讀取方法
US10579759B2 (en) Apparatus for modeling resistive memory devices
TWI657457B (zh) 記憶體儲存裝置及其測試方法
CN106328196B (zh) 电阻式存储器装置的写入方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191015

Year of fee payment: 4