JP6077868B2 - 半導体装置の作製方法 - Google Patents

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Description

半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指し、電気光学装置、及び半導体集積回路は半導体装置である。
絶縁表面上の半導体薄膜をチャネル領域に用いたトランジスタは、集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。当該トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られている。近年、シリコンに替わって酸化物半導体をチャネル領域に用いたトランジスタを作製し、電子デバイスや光学デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛やＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
ところで、酸化物半導体においては、水素などの不純物の侵入により、電気的に浅いドナー準位が形成され、キャリアとなる電子が発生することが指摘されている。この結果、酸化物半導体を用いたトランジスタは、閾値電圧がマイナスシフトしノーマリーオン型なってしまい、ゲートに電圧を印加していない状態（つまりオフ状態）におけるリーク電流が増大する。そこで、水素に対してブロッキング性を有する酸化アルミニウム膜を、酸化物半導体膜のチャネル領域、ソース電極及びドレイン電極を被覆するように基板の全面にわたって設けることで、酸化物半導体膜への水素の侵入を抑制し、リーク電流の発生を抑制している（特許文献３参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１０−１６１６３号公報
特許文献３に記載されるように、酸化アルミニウム膜は、一般的にスパッタリング法または原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜することができる。
しかしながら、スパッタリング法で酸化アルミニウム膜を成膜すると、スパッタリング装置の処理室内に粉状の酸化アルミニウムが生成されてしまう。堆積膜への粉状の酸化アルミニウムの混入は、歩留まり低下の原因となる。
また、原子層堆積法による酸化アルミニウム膜の成膜方法は、原子層レベルの膜厚のアルミニウム層の形成プロセスと酸化プロセスを交互に繰り返すため、成膜時間が極めて長くなり、スループットを大幅に低下させる。
また、酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜を所望の形状に加工するためのエッチング処理や酸化物半導体膜の側面の減圧雰囲気への暴露等により、酸化物半導体膜の側面から酸化物半導体膜中の酸素が脱離し、酸素欠損が形成されてしまう。酸素欠損はキャリアの供給源となるため、酸化物半導体膜において酸素欠損が形成された領域はトランジスタの電気特性に影響を与える。特に、酸素欠損が形成された領域がソース−ドレイン間に位置する場合、意図しないキャリアの移動経路、すなわち寄生チャネルが発生する。酸化物半導体膜の側面に生じた寄生チャネル領域は、酸化物半導体膜の膜内部において意図して形成したチャネル領域と比べてキャリア濃度が高い（抵抗が小さい）ため、寄生チャネル領域における閾値電圧はマイナスシフトする。そのため、側面における寄生チャネルと、膜内部におけるチャネルとが形成されると、並列にトランジスタが形成されたのと同等の電気特性を示してしまう。つまり電流電圧特性において、２つの電流電圧曲線が重複しているとみられる電流電圧曲線が計測される。その２つの電流電圧曲線はそれぞれしきい値が異なっている。その結果、全体のトランジスタにおいて、しきい値電圧がマイナスシフトした特性のように見えてしまう。さらに、膜内部におけるチャネルの閾値電圧より低い電圧がゲート電極に印加される場合において、リーク電流が流れてしまう。
そこで、本発明の一態様は、電気特性の優れた酸化物半導体を用いるトランジスタの生産性を高めることを課題の一とする。
本発明の一態様は、酸化物半導体膜上にゲート絶縁膜及びゲート電極を有するトップゲート構造のトランジスタにおいて、酸化物半導体膜上に金属膜を形成し、該金属膜に酸素を導入して金属酸化膜を形成し、該金属酸化膜をゲート絶縁膜として用いることを要旨とする。なお、酸化物半導体膜上に酸化絶縁膜を形成した後、酸化絶縁膜上に金属膜を形成してもよい。金属膜に酸素を導入して金属酸化膜を形成するとともに、金属膜と接する酸化物半導体膜または酸化絶縁膜に酸素を導入することができる。
本発明の一態様は、酸化物半導体膜を有するトップゲート構造のトランジスタ上に設けられる保護膜において、トランジスタ上に金属膜を形成し、該金属膜に酸素を導入して金属酸化膜を形成し、該金属酸化膜を保護膜として用いることを要旨とする。なお、トランジスタ上に酸化絶縁膜を形成した後、酸化絶縁膜上に金属膜を形成してもよい。金属膜に酸素を導入して金属酸化膜を形成するとともに、金属膜と接する酸化絶縁膜に酸素を導入することができる。
本発明の一態様は、酸化絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜をエッチングして島状の酸化物半導体膜を形成し、島状の酸化物半導体膜上に金属膜を形成し、金属膜に酸素を導入して金属酸化膜を形成するとともに、島状の酸化物半導体膜に酸素を導入し、金属酸化膜上にゲート電極を形成し、ゲート電極の側面に接するサイドウォールを形成し、ゲート電極及びサイドウォールと重ならない金属酸化膜をエッチングし、ゲート電極、サイドウォール及び島状の酸化物半導体膜上に層間絶縁膜を形成し、層間絶縁膜に形成した開口部を介して、島状の酸化物半導体膜と電気的に接続する一対のコンタクトプラグを形成する半導体装置の作製方法である。
また、本発明の一態様は、第１の酸化絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜をエッチングして島状の酸化物半導体膜を形成し、島状の酸化物半導体膜上に第２の酸化絶縁膜を形成し、第２の酸化絶縁膜上に金属膜を形成し、金属膜に酸素を導入して金属酸化膜を形成するとともに、第２の酸化絶縁膜に酸素を導入し、金属酸化膜上にゲート電極を形成し、ゲート電極の側面に接するサイドウォールを形成し、ゲート電極及びサイドウォールと重ならない金属酸化膜をエッチングし、ゲート電極、サイドウォール及び島状の酸化物半導体膜上に層間絶縁膜を形成し、層間絶縁膜に形成した開口部を介して、島状の酸化物半導体膜と電気的に接続する一対のコンタクトプラグを形成する半導体装置の作製方法である。
また、本発明の一態様は、第１の酸化絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜をエッチングして島状の酸化物半導体膜を形成し、島状の酸化物半導体膜上に絶縁膜を形成し、絶縁膜上にゲート電極を形成し、ゲート電極の側面に接するサイドウォールを形成し、ゲート電極及びサイドウォールと重ならない絶縁膜をエッチングしてゲート絶縁膜を形成し、ゲート電極、サイドウォール及び島状の酸化物半導体膜上に第２の酸化絶縁膜を形成し、第２の酸化絶縁膜上に金属膜を形成し、金属膜に酸素を導入して金属酸化膜を形成するとともに、第２の酸化絶縁膜に酸素を導入し、金属酸化膜上に層間絶縁膜を形成し、層間絶縁膜、金属酸化膜及び第２の酸化絶縁膜に形成した開口部を介して、島状の酸化物半導体膜と電気的に接続する一対のコンタクトプラグを形成する半導体装置の作製方法である。
また、本発明の一態様は、第１の酸化絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜をエッチングして島状の酸化物半導体膜を形成し、島状の酸化物半導体膜上に第２の酸化絶縁膜を形成し、第２の酸化絶縁膜上に第１の金属膜を形成し、第１の金属膜に酸素を導入して第１の金属酸化膜を形成するとともに、第２の酸化絶縁膜に酸素を導入し、第１の金属酸化膜上にゲート電極を形成し、ゲート電極の側面に接するサイドウォールを形成し、ゲート電極及びサイドウォールと重ならない第１の金属酸化膜をエッチングし、ゲート電極、サイドウォール及び島状の酸化物半導体膜を覆う第３の酸化絶縁膜を形成し、第３の酸化絶縁膜上に第２の金属膜を形成し、第２の金属膜に酸素を導入して第２の金属酸化膜を形成するとともに、第３の酸化絶縁膜に酸素を導入し、第２の金属酸化膜上に層間絶縁膜を形成し、層間絶縁膜、第２の金属酸化膜及び第３の酸化絶縁膜に形成した開口部を介して、島状の酸化物半導体膜と電気的に接続する一対のコンタクトプラグを形成する半導体装置の作製方法である。
また、本発明の一態様は、第１の酸化絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜をエッチングして島状の酸化物半導体膜を形成し、島状の酸化物半導体膜上に第１の金属膜を形成し、第１の金属膜に酸素を導入して第１の金属酸化膜を形成するとともに、島状の酸化物半導体膜に酸素を導入し、第１の金属酸化膜上にゲート電極を形成し、ゲート電極の側面に接するサイドウォールを形成し、ゲート電極及びサイドウォールと重ならない第１の金属酸化膜をエッチングし、ゲート電極、サイドウォール及び島状の酸化物半導体膜上に第２の酸化絶縁膜を形成し、第２の酸化絶縁膜上に第２の金属膜を形成し、第２の金属膜に酸素を導入して第２の金属酸化膜を形成するとともに、第２の酸化絶縁膜に酸素を導入し、第２の金属酸化膜上に層間絶縁膜を形成し、層間絶縁膜、第２の金属酸化膜及び第２の酸化絶縁膜に形成した開口部を介して、島状の酸化物半導体膜と電気的に接続する一対のコンタクトプラグを形成する半導体装置の作製方法である。
イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理等により金属膜に酸素を導入し、金属膜を酸化して、金属酸化膜を形成することができる。なお、酸素の導入処理は、加熱をしながら行ってもよい。金属膜に酸素を導入して金属酸化膜を形成することで、金属酸化膜を成膜するのに比べ、粉状の汚染物質の発生を抑制することが可能であるため、歩留まりを高めることができ、量産に適したプロセスである。
また、酸化物半導体膜上に金属膜を形成し、当該金属膜に酸素を導入するとともに、酸化物半導体膜に酸素を導入することができる。
また、当該金属酸化膜を、酸化物半導体膜を有するトランジスタのゲート絶縁膜として用いる。金属膜に酸素を導入するとともに、酸化物半導体膜に酸素を導入することが可能であるため、酸化物半導体膜の酸素欠損を低減することができる。
また、酸化絶縁膜上に金属膜を形成し、当該金属膜に酸素を導入するとともに、酸化絶縁膜または酸化物半導体膜に酸素を導入することができる。
また、当該酸素が導入された酸化絶縁膜及び金属酸化膜を、酸化物半導体膜を有するトランジスタのゲート絶縁膜として用いる。すなわち、酸化物半導体膜に接する酸化絶縁膜に酸素が導入されている。また、金属酸化膜は、酸素の拡散防止膜として機能する。これらのため、加熱処理により、酸化絶縁膜中の酸素を効率的に酸化物半導体膜に拡散させ、酸化物半導体膜の酸素欠損を低減することができる。
また、酸化物半導体膜を有するトップゲート構造のトランジスタ上に酸化絶縁膜を形成し、当該酸化絶縁膜上に金属膜を形成した後、当該金属膜に酸素を導入するとともに、酸化絶縁膜に酸素を導入することができる。すなわち、酸化絶縁膜には酸素が導入されている。また、金属酸化膜は、酸素の拡散防止膜として機能する。これらのため、加熱処理により、酸化絶縁膜中の酸素を効率的に酸化物半導体膜に拡散させ、酸化物半導体膜の酸素欠損を低減することができる。また、金属酸化物膜は、水素、水等の侵入防止膜としても機能するため、外部からトランジスタの酸化物半導体膜に水素、水等が侵入することを抑制することができる。このため、トランジスタのリーク電流を低減することができる。
特に、酸化物半導体膜の側面における酸素欠損を当該酸素の拡散により補償することで、寄生チャネルの発生を抑制することが可能である。この結果、ゲート電極と重畳する酸化物半導体膜の側面を介して発生するソース電極及びドレイン電極の間のリーク電流を低減することができる。
本発明の一態様によって、リーク電流が低減された、電気特性の優れたトランジスタを生産性高く作製することができる。
本発明の一態様に係る半導体装置を説明する上面図及び断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置を説明する断面図である。 本発明の一態様に係る半導体装置を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置を説明する断面図である。 本発明の一態様に係る半導体装置を説明する断面図及び回路図である。 本発明の一態様に係る半導体装置を説明する回路図及び斜視図である。 本発明の一態様に係る半導体装置を説明する断面図である。 半導体装置の一形態を示す回路図である。 半導体装置の一形態を示すブロック図である。 半導体装置の一形態を示すブロック図である。 半導体装置の一形態を示すブロック図である。 金属膜及び酸化絶縁膜への酸素の導入の様子を示す図である。 本発明の一態様に係る半導体装置を説明する断面図である。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
（実施の形態１）
本実施の形態では、電気特性の優れたトランジスタの構造、及びそれを生産性高く作製する方法について、図１乃至図４を用いて説明する。
図１は、本実施の形態に示すトランジスタの上面図及び断面図である。図１（Ａ）は、本実施の形態に示すトランジスタの上面図であり、図１（Ｂ）は、図１（Ａ）の一点鎖線Ａ−Ｂに対応する、トランジスタのチャネル幅方向の断面図であり、図１（Ｃ）は図１（Ａ）の一点鎖線Ｃ−Ｄに対応する、トランジスタのチャネル長方向の断面図である。なお、図１（Ａ）では、明瞭化のため、トランジスタの構成要素の一部（例えば、ゲート絶縁膜１２３、サイドウォール１２１、絶縁膜１２７、層間絶縁膜１３０等）を省略している。
図１（Ａ）乃至（Ｃ）に示すトランジスタは、基板１０１上に設けられる酸化絶縁膜１０３と、酸化絶縁膜１０３上に設けられる酸化物半導体膜１１９と、酸化物半導体膜１１９と電気的に接続する、ソース電極及びドレイン電極として機能する一対のコンタクトプラグ１２５と、酸化物半導体膜１１９の少なくとも一部と接するゲート絶縁膜１２３と、ゲート絶縁膜１２３上であって、且つ酸化物半導体膜１１９と重畳するゲート電極１１５とを有する。
また、ゲート電極１１５の側面に接するサイドウォール１２１を有する。また、酸化物半導体膜１１９は、ゲート電極１１５と重畳する第１の領域１１９ａと、第１の領域１１９ａを挟むドーパントを含む一対の第２の領域１１９ｂとを有する。第２の領域１１９ｂはチャネル領域より低抵抗領域である。なお、酸化物半導体膜１１９において、第１の領域１１９ａはチャネル領域として機能し、ドーパントを含む一対の第２の領域１１９ｂにおいて、サイドウォール１２１と重畳する領域はオフセット領域であり、一対のコンタクトプラグ１２５と接する領域を含むサイドウォール１２１と重畳しない領域はソース領域及びドレイン領域として機能する。また、酸化絶縁膜１０３、ゲート電極１１５、サイドウォール１２１上に絶縁膜１２７を有し、絶縁膜１２７上に層間絶縁膜１３０、１３１を有する。また、図示しないが、ゲート電極１１５上にキャップ絶縁膜を設けても良い。これら絶縁膜１２７、層間絶縁膜１３０、１３１中に設けられた開口中に一対のコンタクトプラグ１２５が埋め込まれている。
図１に示すトランジスタにおいて、ゲート絶縁膜１２３が、酸化物半導体膜１１９に接する酸化絶縁膜１２３ａと、ゲート電極１１５に接する金属酸化膜１２３ｂの積層構造であり、金属酸化膜１２３ｂとして、金属膜に酸素を導入して形成された金属酸化膜を用いていることを特徴とする。
基板１０１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。
また、基板１０１として、可撓性基板を用い、可撓性基板上に直接、酸化絶縁膜１０３及びトランジスタを形成してもよい。または、基板１０１と酸化絶縁膜１０３の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０１より分離し、他の基板に転載するのに用いることができる。その際、半導体装置は耐熱性の劣る基板や可撓性の基板にも転載できる。
酸化絶縁膜１０３は、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いることが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸化物半導体膜に酸素を拡散させることができる。酸化絶縁膜１０３の代表例としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。
酸化絶縁膜１０３は、５０ｎｍ以上、好ましくは２００ｎｍ以上１０００ｎｍ以下、好ましくは３００ｎｍ以上５００ｎｍ以下とする。酸化絶縁膜１０３を厚くすることで、酸化絶縁膜１０３の酸素脱離量を増加させることができるとともに、酸化絶縁膜１０３及び後に形成される酸化物半導体膜１１９との界面における界面準位を低減することが可能である。
ここで、「加熱により酸素の一部が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の脱離量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の脱離量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の脱離量についても見積もることができる。
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の脱離量の２倍となる。
上記構成において、加熱により酸素放出される絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
酸化絶縁膜１０３から酸化物半導体膜１１９に酸素が供給されることで、酸化絶縁膜１０３及び酸化物半導体膜１１９の界面準位を低減できる。この結果、トランジスタの動作などに起因して生じうる電荷などが、上述の酸化絶縁膜１０３及び酸化物半導体膜１１９の界面に捕獲されることを抑制することができ、閾値電圧のマイナスシフトが低減され、電気特性の劣化の少ないトランジスタを得ることができる。
さらに、酸化物半導体膜１１９の酸素欠損に起因して電荷が生じる場合がある。一般に、酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。この傾向はバックチャネル側で生じる酸素欠損において顕著である。なお、本明細書におけるバックチャネルとは、図１（Ｂ）に示す酸化物半導体膜１１９の第１の領域１１９ａにおいて酸化絶縁膜１０３との界面近傍を指す。酸化絶縁膜１０３から酸化物半導体膜１１９に酸素が十分に供給されることにより、閾値電圧がマイナス方向へシフトする要因である、酸化物半導体膜１１９の酸素欠損を補償することができる。
即ち、酸化物半導体膜１１９に酸素欠損が生じると、酸化絶縁膜１０３と酸化物半導体膜１１９との界面において電荷が捕獲され、当該電荷がトランジスタの電気特性に影響してしまうところ、酸化絶縁膜１０３に、加熱により酸素脱離される絶縁膜を設けることで、酸化物半導体膜１１９及び酸化絶縁膜１０３の界面準位、ならびに酸化物半導体膜１１９の酸素欠損を低減し、酸化物半導体膜１１９及び酸化絶縁膜１０３の界面における電荷捕獲の影響を小さくすることができる。
酸化物半導体膜１１９としては、少なくともインジウム（Ｉｎ）若しくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらとともに、スタビライザーの一または複数を有することが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。
また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、閾値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
また、酸化物半導体膜１１９に形成することが可能な金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
また、酸化物半導体膜１１９は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜１１９を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に二元系金属酸化物乃至四元系金属酸化物の一を用い、第２の酸化物半導体膜に第１の酸化物半導体膜と異なる二元系金属酸化物乃至四元系金属酸化物を用いてもよい。
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体膜１１９の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素、水等のドナーとなる不純物を吸収しやすく、また、水素により酸素欠損が生じやすいためｎ型化（低抵抗化）されやすい。このため、チャネル側の酸化物半導体膜は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
酸化物半導体膜１１９の厚さは、１ｎｍ以上５０ｎｍ以下、さらに好ましくは１ｎｍ以上３０ｎｍ以下、さらに好ましくは１ｎｍ以上１０ｎｍ以下、さらに好ましくは３ｎｍ以上７ｎｍ以下とすることが好ましい。酸化物半導体膜１１９の厚さを上記厚さとすることで、トランジスタのチャネル長が短いときの閾値電圧のマイナスシフトを抑制することができる。
酸化物半導体膜１１９において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流の上昇の原因となるためである。
酸化物半導体膜１１９の第１の領域１１９ａには、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
酸化物半導体膜１１９の第１の領域１１９ａは、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜１１９の第１の領域１１９ａ中の水素濃度を低減することで、閾値電圧のマイナスシフトを低減することができる。
ドーパントを含む一対の第２の領域１１９ｂは、ドーパントとして、ホウ素、窒素、リン、及びヒ素の少なくとも一以上が含まれる。または、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上が含まれる。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上とが適宜組み合わされて含まれていてもよい。
ドーパントを含む一対の第２の領域１１９ｂに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
ドーパントを含む一対の第２の領域１１９ｂはドーパントを含むため、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含まない第１の領域１１９ａと比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む一対の第２の領域１１９ｂの導電性を低下させることになる。
ドーパントを含む一対の第２の領域１１９ｂは、導電率が０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが好ましい。第２の領域１１９ｂを設けることで、ソース−ドレイン耐圧を高めることが可能である。
酸化物半導体膜１１９において、第１の領域１１９ａ及び第２の領域１１９ｂが同じ結晶構造を有していてもよい。例えば、第１の領域１１９ａ及び第２の領域１１９ｂが、単結晶構造、多結晶構造、または非晶質構造であってもよい。または、第１の領域１１９ａ及び第２の領域１１９ｂがＣＡＡＣ−ＯＳで形成されていてもよい。
または、酸化物半導体膜１１９において、第１の領域１１９ａ及び第２の領域１１９ｂが異なる結晶構造を有していてもよい。例えば、第１の領域１１９ａが、単結晶構造または多結晶構造で、第２の領域１１９ｂが非晶質構造であってもよい。または、第１の領域１１９ａが、ＣＡＡＣ−ＯＳで、第２の領域１１９ｂが非晶質構造であってもよい。非晶質構造の酸化物半導体には水素が拡散されやすいので、第１の領域１１９ａの水素を第２の領域１１９ｂに拡散させ、チャネル領域となる第１の領域１１９ａの水素濃度を低減しつつ、第２の領域１１９ｂをｎ型化（低抵抗化）することができる。
ゲート絶縁膜１２３は、酸化物半導体膜１１９に接する酸化絶縁膜１２３ａと、ゲート電極１１５に接する金属酸化膜１２３ｂの積層構造であり、金属酸化膜１２３ｂとして、金属膜に酸素を導入して形成された金属酸化膜を用いている。
酸化絶縁膜１２３ａは、酸化シリコン、酸化窒化シリコン、Ｇａ−Ｚｎ系金属酸化物膜等を用いればよく、積層または単層で設ける。
なお、酸化絶縁膜１２３ａとして、酸化絶縁膜１０３に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。ゲート絶縁膜１２３に加熱により酸素が脱離する膜を用いることで、後の加熱処理により酸化物半導体膜１１９に生じる酸素欠損を補償することができ、トランジスタの電気特性の劣化を抑制できる。
金属酸化膜１２３ｂは、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の単層または積層を用いればよい。
なお、上記金属酸化膜は、酸素、水素、水等のブロッキング効果を有するため、後の加熱処理において、酸化絶縁膜１０３、酸化物半導体膜１１９、及び酸化絶縁膜１２３ａに含まれる酸素が外部に拡散することを抑制することができる。
また、金属酸化膜１２３ｂとして、酸化ハフニウム、酸化窒化ハフニウム、酸化イットリウム、酸化窒化イットリウム等のｈｉｇｈ−ｋ材料を用いることで、トランジスタのゲートリークを低減できる。
ゲート絶縁膜１２３の厚さは、５ｎｍ以上３００ｎｍ以下、より好ましくは１０ｎｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
ゲート電極１１５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極１１５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を添加した膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極１１５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
また、ゲート電極１１５とゲート絶縁膜１２３との間に、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けることが好ましい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの閾値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜１１９より高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
また、図示しないがゲート電極１１５の上面にキャップ絶縁膜を設けてもよい。ゲート電極１１５の形成時において、ハードマスクとして機能し、ゲート電極１１５の上面を保護することができる。キャップ絶縁膜は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等を用いればよく、積層または単層で設ける。また、サイドウォール１２１よりもエッチング速度の遅い絶縁膜を選択することで、後のサイドウォール１２１を形成する際に、ゲート電極１１５の膜減りを低減するためのエッチング保護膜として機能させることができる。
サイドウォール１２１は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等を用いればよく、積層または単層で設ける。なお、サイドウォール１２１として、酸化絶縁膜１０３と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。
絶縁膜１２７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等を用いればよく、積層または単層で設ける。なお、絶縁膜１２７を積層構造とし、酸化物半導体膜１１９と接する側の絶縁膜として、酸化絶縁膜１０３と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。また、酸化物半導体膜１１９と接する側の絶縁膜の上に、酸化アルミニウム、酸化窒化アルミニウム等の外部への酸素の拡散を防ぐ絶縁膜を積層することで、酸化物半導体膜１１９と接する側の絶縁膜から脱離する酸素を酸化物半導体膜に供給することができる。また、絶縁膜１２７として、外部からの水素、水等の侵入を防ぐ酸化絶縁膜を用いることで、外部から酸化物半導体膜への水素、水等の侵入を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部からの水素、水等の侵入を防ぐ酸化絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム等がある。
一対のコンタクトプラグ１２５は、酸化物半導体膜の領域１１９ｂと層間絶縁膜１３１の上層に形成される配線とを電気的に接続するために用いられる。層間絶縁膜１３０の膜厚が厚いため、高アスペクト比の接続部材として、コンタクトプラグ１２５の形成が必要である。
コンタクトプラグ（接続用導体部、埋め込みプラグ、あるいは単にプラグともいう）１２５は、それぞれ柱状又は壁状の形状を有している。コンタクトプラグ１２５は層間絶縁膜に設けられた開口（ビア）内に導電材料を埋め込むことで形成される。導電材料として、タングステン、ポリシリコン等の埋め込み性の高い導電性材料で形成することができる。また、図示しないが、当該材料の側面及び底面を、チタン膜、窒化チタン膜又はこれらの積層膜等からなるバリア膜（拡散防止膜）で覆うことができる。この場合、バリア膜も含めてコンタクトプラグという。
コンタクトプラグ１２５の底面は、図１（Ｃ）においては酸化物半導体膜１１９の上面と接続している。しかし、コンタクトプラグ１２５と酸化物半導体膜１１９との接続はこの接続構造に限らない。例えば、図２３（Ａ）に示すように、コンタクトプラグ１２５が酸化物半導体膜１１９を貫通して、コンタクトプラグ１２５の底面が酸化絶縁膜１０３の上面と接していてもよい。この場合、コンタクトプラグ１２５と酸化物半導体膜１１９とは、コンタクトプラグ１２５の側面で接続する。これにより、酸化物半導体膜１１９とコンタクトプラグ１２５との電気的な接触性が向上する。また、図２３（Ｂ）に示すように、コンタクトプラグ１２５はさらに酸化絶縁膜１０３の内部まで設けられていてもよい。
なお、図１（Ｃ）においては、酸化物半導体膜の領域１１９ｂと層間絶縁膜１３１の上層に形成される配線との電気的な接続に、一つのコンタクトプラグを用いている。しかし、コンタクトプラグと酸化物半導体膜１１９又は配線との接触抵抗の低減を図る場合には、複数のコンタクトプラグを並べて用いても良く、または径の大きいコンタクトプラグを用いても良い。
コンタクトプラグ１２５は、マスクを用いて形成するため任意の位置に自由に形成することが可能である。また、加工ばらつきによりトランジスタのゲート電極１１５の側面近傍にコンタクトプラグ１２５が形成された場合であっても、サイドウォール１２１に接触する限りは、トランジスタの機能を損なうことなく半導体装置を形成することができる。あるいは、サイドウォール１２１に接するようにコンタクトプラグを設けることで、素子の微細化を図ることも可能である。
次に、図１に示すトランジスタの作製方法について、図２乃至図４を用いて説明する。なお、各図において、（Ａ）、（Ｃ）、（Ｅ）、（Ｇ）は図１（Ｂ）に示すＡ−Ｂ断面図（トランジスタのチャネル幅方向）の作製工程を説明し、（Ｂ）、（Ｄ）、（Ｆ）、（Ｈ）は図１（Ｃ）に示すＣ−Ｄ断面図（トランジスタのチャネル長方向）の作製工程を説明する。
図２（Ａ）、図２（Ｂ）に示すように、基板１０１上に酸化絶縁膜１０３を形成する。
なお、酸化絶縁膜１０３を形成する前に、加熱処理またはプラズマ処理により、基板に含まれる水素または水を脱離させることが好ましい。この結果、後の加熱処理において、酸化絶縁膜及び酸化物半導体膜中に水素または水が拡散することを防ぐことができる。なお、加熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上基板の歪み点未満の温度で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（亜酸化窒素、一酸化窒素、二酸化窒素等）を用いる。
酸化絶縁膜１０３は、スパッタリング法、ＣＶＤ法等により形成する。
加熱により酸素の一部が脱離する酸化絶縁膜を酸化絶縁膜１０３としてスパッタリング法により形成する場合は、成膜ガス中の酸素量が高いことが好ましく、酸素、または酸素及び希ガスの混合ガス等を用いることができる。代表的には、成膜ガス中の酸素濃度を６％以上１００％以下にすることが好ましい。
加熱により酸素の一部が脱離する酸化絶縁膜の代表例として酸化シリコン膜を形成する場合、石英（好ましくは合成石英）をターゲットに用い、基板温度３０℃以上４５０℃以下（好ましくは７０℃以上２００℃以下）、基板とターゲットの間の距離（Ｔ−Ｓ間距離）を２０ｍｍ以上４００ｍｍ以下（好ましくは４０ｍｍ以上２００ｍｍ以下）、圧力を０．１Ｐａ以上４Ｐａ以下（好ましくは０．２Ｐａ以上１．２Ｐａ以下）、高周波電源を０．５ｋＷ以上１２ｋＷ以下（好ましくは１ｋＷ以上５ｋＷ以下）、成膜ガス中のＯ２／（Ｏ２＋Ａｒ）割合を１％以上１００％以下（好ましくは６％以上１００％以下）として、ＲＦスパッタリング法により酸化シリコン膜を形成することが好ましい。なお、石英（好ましくは合成石英）ターゲットに代えてシリコンターゲットを用いることもできる。なお、成膜ガスとしては、酸素のみを用いてもよい。
また、酸化絶縁膜１０３としてＣＶＤ法で酸化絶縁膜を形成する場合、原料ガス由来の水素または水が酸化絶縁膜中に混入される場合がある。このため、ＣＶＤ法で酸化絶縁膜を形成した後、脱水素化または脱水化として、加熱処理を行うことが好ましい。
該加熱処理の温度は、酸化絶縁膜から水素または水を放出させる温度が好ましく、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下とする。
また、該加熱処理は、電気炉、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、酸化絶縁膜からの水素または水の放出の時間を短縮することができる。
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水素、水等が含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。なお、加熱処理は真空雰囲気で行ってもよい。
熱処理によって、酸化絶縁膜の脱水素化または脱水化を行うことができ、酸化物半導体膜への水素または水の拡散を抑制することができる。
さらに、ＣＶＤ法で形成した酸化絶縁膜に、酸素を導入することで、加熱により脱離する酸素量を増加させることができる。酸化絶縁膜に酸素を導入する方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理等がある。
また、脱水化または脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
なお、酸化絶縁膜１０３が平坦であると、後に形成する酸化物半導体膜の断切れ防止が可能であるため好ましい。
次に、酸化絶縁膜１０３上に酸化物半導体膜１０５を形成する。
酸化物半導体膜１０５は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法等により酸化絶縁膜１０３上に酸化物半導体膜を形成し、該酸化物半導体膜上にマスクを形成した後、該マスクを用いて酸化物半導体膜の一部をエッチングすることで、島状に分離された酸化物半導体膜１０５を形成することができる。また、酸化物半導体膜１０５として印刷法を用いることで、島状に分離された酸化物半導体膜１０５を直接的に形成することができる。
ここでは、酸化物半導体膜１０５は、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、さらに好ましくは３ｎｍ以上３０ｎｍ以下の厚さで酸化物半導体膜を形成した後、当該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチングすることで形成する。
なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下として、酸化物半導体膜を成膜することで、酸化物半導体膜中への水素または水等の混入を低減しつつ、ＣＡＡＣ−ＯＳを形成することができる。
また、ＣＡＡＣ−ＯＳに含まれる結晶部の配向を高めるためには、酸化物半導体膜の下地絶縁膜である、酸化絶縁膜１０３の表面の平坦性を良好にすることが好ましい。代表的には、酸化絶縁膜１０３の平均面粗さ（Ｒａ）を、０．１ｎｍ以上０．５ｎｍ未満とすることが好ましい。なお、本明細書等において、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を用いる。また、平坦化処理としては、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理、ドライエッチング処理、真空のチャンバーに不活性ガス、例えばアルゴンガスを導入し、被処理面を陰極とする電界をかけて、表面の微細な凹凸を平坦化するプラズマ処理（いわゆる逆スパッタ）等の一または複数を適用することができる。
ここで、酸化物半導体膜を成膜するスパッタリング装置について、以下に詳細を説明する。
酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
また、スパッタリング装置の処理室の排気は、ドライポンプ等の粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプ等の高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素及び水の排気能力が低い。さらに、水素の排気能力の高いスパッタイオンポンプまたは水の排気能力の高いクライオポンプを組み合わせることが有効となる。
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
このように、酸化物半導体膜の成膜工程において、さらに好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素、水等の不純物の拡散を低減することができる。
酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となるとともに、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠損が形成されてしまう。このため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の欠損を低減することが可能である。このため、不純物をできるだけ除去し、高純度化させた酸化物半導体膜をチャネル領域とすることにより、トランジスタの信頼性を高めることができる。
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスには、水素を含む不純物が除去された高純度ガスを用いることが好ましい。
なお、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、水等を取り除く工程を行ってもよい。
また、酸化絶縁膜１０３及び酸化物半導体膜は大気に触れず連続的に成膜することで、界面に大気中の水素、水等の不純物の混入を抑制することができるため、好ましい。例えば、マルチチャンバー型のスパッタリング装置において、第１の処理室で酸化絶縁膜１０３を形成する。次に、予備加熱室で酸化絶縁膜１０３が形成された基板１０１を加熱し、基板１０１及び酸化絶縁膜１０３に含まれる水素、水等の不純物を脱離させる。なお、このときの加熱温度は、酸化絶縁膜１０３から酸素が脱離しない温度範囲内とすることが好ましい。次に、第２の処理室で酸化物半導体膜を形成することで、大気に触れず連続的に酸化絶縁膜及び酸化物半導体膜を成膜することができる。
ここでは、基板としてガラス基板を用いる。まず、マルチチャンバー型のスパッタリング装置の予備加熱室において基板を加熱して、基板に含まれる水分等を脱離させる。次に、大気暴露せずに第１の処理室において、酸化絶縁膜１０３として厚さ３００ｎｍの酸化シリコン膜を形成する。次に、第２の処理室において、厚さ２０ｎｍの酸化物半導体膜（Ｉｎ−Ｇａ−Ｚｎ系酸化物）を形成する。次に、酸化物半導体膜上にフォトリソグラフィ工程によりマスクを形成し、当該マスクを用いて酸化物半導体膜をドライエッチングして、酸化物半導体膜１０５を形成する。
次に、基板１０１に加熱処理を行うことが好ましい。当該加熱処理により、酸化物半導体膜１０５の脱水素化または脱水化をすることができる。
また、酸化絶縁膜１０３に含まれる酸素の一部を、酸化物半導体膜１０５と、酸化絶縁膜１０３及び酸化物半導体膜１０５の界面近傍に拡散させることができる。
加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下とする。
加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、酸化物半導体膜からの水素または水の放出、及び酸化絶縁膜１０３から酸化物半導体膜１０５への酸素拡散の時間を短縮することができる。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は３分〜２４時間とする。
なお、酸化絶縁膜１０３上に酸化物半導体膜を形成し、上記脱水素化または脱水化のための加熱処理を行った後、該酸化物半導体膜の一部をエッチングして、素子分離した酸化物半導体膜１０５を形成してもよい。このような工程を経ることで、脱水素化または脱水化のための加熱処理において、酸化絶縁膜１０３が全て酸化物半導体膜で覆われているため、酸化絶縁膜１０３に含まれる酸素を酸化物半導体膜に効率よく拡散させることができる。
また、上記脱水素化または脱水化のための加熱処理を、後に形成する酸化絶縁膜１０７を形成した後に行ってもよい。この結果、加熱処理工程数を削減しつつ、酸化物半導体膜１０５及び酸化絶縁膜１０７から水または水素を脱離させることができる。
また、脱水化または脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
次に、図２（Ｃ）及び図２（Ｄ）に示すように、酸化絶縁膜１０３及び酸化物半導体膜１０５上に酸化絶縁膜１０７を形成した後、酸化絶縁膜１０７上に金属膜１０９を形成する。
酸化絶縁膜１０７は、後に酸化絶縁膜１２３ａとなるため、図１に示す酸化絶縁膜１２３ａに列挙する材料を適宜用いることができる。また、酸化絶縁膜１０７は、スパッタリング法、ＣＶＤ法等により形成する。
なお、金属膜１０９を形成する前に、酸化絶縁膜１０７を形成することで、酸化物半導体膜１０５と金属膜１０９とが直接接することがなく、酸化物半導体膜１０５と金属膜との反応を低減することが可能である。このため、酸化物半導体膜１０５において、後にチャネル領域となる領域の変質を防ぐことができる。
金属膜１０９は、酸化された金属膜が、酸素、水素、水等のブロッキング効果を有する金属膜を用いることが好ましく、代表的には、アルミニウム、ガリウム、イットリウム、ハフニウム等を用いる。また、金属膜１０９は、スパッタリング法、蒸着法等により形成する。
金属膜１０９の厚さを５ｎｍ以上３０ｎｍ以下、好ましくは１０ｎｍ以上２０ｎｍ以下とすることが好ましい。金属膜１０９を上記厚さとすることで、後の酸素導入処理において、金属膜１０９を酸化するとともに、酸化絶縁膜１０７に酸素を導入することができる。
次に、金属膜１０９に酸素１１１を導入して、金属膜１０９を酸化するとともに、酸化絶縁膜１０７に酸素を導入し、図２（Ｅ）及び図２（Ｆ）に示すように、酸素が添加された酸化絶縁膜１１２及び金属酸化膜１１３を形成する。このとき、金属酸化膜１１３は、金属膜１０９に対応する金属酸化膜または金属酸化窒化膜となる。例えば、金属膜１０９としてアルミニウムを用いると、金属酸化膜１１３としては、酸化アルミニウム膜または酸化窒化アルミニウム膜が形成される。
酸素が添加された酸化絶縁膜１１２は、化学量論比を満たす酸化絶縁膜、または化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜であることが好ましい。
金属酸化膜１１３は、化学量論比を満たす金属酸化膜、または化学量論比を満たす酸素よりも多くの酸素を含む金属酸化膜であることが好ましい。
酸化絶縁膜１０７及び金属膜１０９に酸素を導入する方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いることができる。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、酸素１１１の導入は、基板１０１の全面を一度に処理してもよいし、例えば、線状のイオンビームを用いてもよい。線状のイオンビームを用いる場合には、基板またはイオンビームを相対的に移動（スキャン）させることで、酸化絶縁膜１０７及び金属膜１０９全面に酸素１１１を導入することができる。また、酸素の導入処理は、加熱をしながら行ってもよい。
また、酸化絶縁膜１０７及び金属膜１０９に導入される酸素１１１の代表例としては、酸素ラジカル、オゾン、酸素原子、酸素イオン等がある。また、酸素１１１は、酸素を含むガスによって生成することが可能であり、酸素を含むガスの代表例としては、酸素ガス、一酸化二窒素ガス、二酸化一窒素ガス、オゾンガス、水蒸気、酸素及び水素の混合ガス等がある。なお、上記酸素を含むガスとともに、窒素、希ガス等の不活性ガスを導入してもよい。
なお、イオン注入法で酸素の導入を行う場合、酸素１１１のドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とするのが好ましい。このようなドーズ量とすることで、化学量論比を満たす酸素を含む金属酸化膜、または化学量論比を満たす酸素よりも多くの酸素を含む金属酸化膜を形成することができる。
また、プラズマ処理による酸素の導入は、酸素プラズマ中の酸素を金属膜及び酸化絶縁膜１０７に導入することで行う。プラズマ処理による酸素の導入は、プラズマＣＶＤ装置、ドライエッチング装置等のプラズマ処理装置を用いることができる。また、プラズマ処理装置を用いる場合、金属膜１０９を酸化するとともに、酸素の一部を酸化絶縁膜１０７に導入させるため、基板１０１が搭載される支持台または電極にバイアスを印加することが好ましい。この結果、エネルギーを有する酸素１１１、代表的には酸素イオンを基板１０１側に引き寄せることが可能であり、酸化絶縁膜１１２及び金属酸化膜１１３への酸素導入量をより増加させることができる。
また、プラズマ処理で酸素の導入を行う場合、μ波で酸素を励起し、高密度な酸素プラズマを発生させることで、酸素が添加された酸化絶縁膜１１２への酸素導入量を増加させることができるとともに、緻密な金属酸化膜１１３を形成することができる。なお、μ波で酸素を励起し、高密度な酸素プラズマを発生させる場合、酸素の導入処理は、酸化絶縁膜及び酸化物半導体膜から酸素が脱離されない温度、代表的には２５０℃以下、好ましくは２００℃以下で行うことが好ましい。
なお、プラズマ処理で金属膜に酸素の導入を行うことで、スループットを向上させることができる。
また、金属膜１０９の形成と、金属膜１０９への酸素の導入処理を同一装置で行うことができる。代表的には、スパッタリング装置において、処理室に不活性ガスを導入してターゲットをスパッタリングして金属膜１０９を形成した後、処理室内に酸素を導入して、基板１０１が搭載される支持台または電極にバイアスを印加して、酸素、代表的には酸素イオンを金属膜に引き寄せることで、金属膜に酸素を導入し、金属酸化膜を形成するとともに、酸化絶縁膜１１２に酸素を導入することができる。さらには、処理室へ導入するガスを交互に切り替えることで、金属膜の形成と、金属膜への酸素の導入を交互に行うことが可能であり、金属酸化膜の膜厚を厚くすることができる。
ここで、金属膜１０９及び酸化絶縁膜１０７への酸素の導入の様子について、図２２を用いて説明する。図２２（Ａ）は、図２（Ｃ）に対応する図面であり、図２２（Ｂ）は、図２（Ｄ）に対応する図面である。酸化絶縁膜１０７及び金属膜１０９に酸素を導入すると、図２２（Ａ）及び図２２（Ｂ）に示すように、酸素１１１は、金属膜１０９及び酸化絶縁膜１０７に導入される。また、酸素１１１は、酸化物半導体膜１０５に導入される。このとき、酸化物半導体膜１０５の側面における酸素欠損が当該酸素の導入により補償される。また、酸素１１１は、酸化絶縁膜１０３に導入される。酸化絶縁膜１０３に導入された酸素は、横矢印で示すように、酸化絶縁膜１０３中を拡散する。拡散した酸素は、酸化物半導体膜１０５に拡散し、この結果、酸化物半導体膜１０５の酸素欠損が補償される。
この後、加熱処理を行ってもよい。当該加熱処理により、金属酸化膜１１３の金属原子と酸素の結合をより強固にすることが可能であり、後の加熱処理において、金属酸化膜１１３からの酸素脱離を抑制することができる。このときの加熱温度は３００℃以上５００℃以下、好ましくは４００℃以上４５０℃以下とする。
また、金属膜１０９を形成する前に、酸化絶縁膜１０７に酸素を導入してもよい。この結果、複数の酸素導入により、酸素が添加された酸化絶縁膜１１２の酸素含有量をさらに増やすことができる。
ここでは、酸化絶縁膜１０７として、ＣＶＤ法により厚さ２０ｎｍの酸化窒化シリコン膜を形成する。次に、金属膜１０９として、スパッタリング法により、厚さ１０ｎｍのアルミニウム膜を形成する。次に、金属膜１０９への酸素導入処理として、誘導結合型プラズマ方式を用い、基板１０１と対向する電極の電力を０Ｗ、基板１０１を設置する電極の電力を４５００Ｗ、プラズマ発生処理装置の処理室の圧力を１５Ｐａ、処理室に導入する酸素の流量を２５０ｓｃｃｍとして、酸素プラズマを発生させる。また、当該酸素プラズマに金属膜１０９を曝すことで、金属膜を酸化して、酸化アルミニウムを形成する。
酸化物半導体膜１０５に接する絶縁膜として、酸素が添加された酸化絶縁膜１１２を有し、当該絶縁膜上に金属酸化膜１１３を有する。酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化膜１１３は、酸素、水素、水等のブロッキング効果を有するため、酸素が添加された酸化絶縁膜１１２から酸素を酸化物半導体膜１０５に効率よく拡散させることができる。酸化物半導体膜１０５に酸素１１１を直接添加するのではなく、酸素が添加された酸化絶縁膜１１２からの固相拡散により、酸化物半導体膜１０５へのダメージが少なく、酸素を酸化物半導体膜１０５に添加することができる。特に、酸化物半導体膜の側面における酸素欠損が当該酸素の拡散により補償される。この結果、図１（Ａ）の破線１２９で示すゲート電極と重畳する酸化物半導体膜の側面を介して発生するソース電極及びドレイン電極の間のリーク電流を低減することができる。
また、ＣＡＡＣ−ＯＳは、被形成面または表面に沿って酸素が移動しやすい。このため、素子分離した酸化物半導体膜１０５の側面から酸素の脱離が生じやすく、酸素欠損が形成されやすい。しかしながら、酸化物半導体膜１０５上に酸化絶縁膜と、当該酸化絶縁膜上に金属酸化膜を設けることにより、酸化物半導体膜１０５の側面からの酸素脱離を抑制することが可能である。この結果、酸化物半導体膜１０５の側面の導電性が高くなることを抑制することができる。
次に、図２（Ｇ）及び図２（Ｈ）に示すように、金属酸化膜１１３上にゲート電極１１５を形成する。
ゲート電極１１５は、導電膜を成膜し、該導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜をエッチングし、ゲート電極１１５を形成する。
また、図示しないが、成膜した導電膜の上に絶縁膜を形成し、一部をエッチングした該絶縁膜をハードマスクとして導電膜をエッチングして、ゲート電極１１５を形成することもできる。
ゲート電極１１５となる導電膜は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
ハードマスクとして用いる絶縁膜は、スパッタリング法、ＣＶＤ法、蒸着法等で絶縁膜を形成する。
ここでは、厚さ３０ｎｍの窒化タンタル膜と、厚さ２００ｎｍのタングステン膜とをスパッタリング法により形成する。次に、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いて窒化タンタル膜、タングステン膜をドライエッチングして、ゲート電極１１５を形成する。
次に、ゲート電極１１５をマスクとして、酸化物半導体膜１０５にドーパント１１７を導入する処理（図２（Ｇ）及び図２（Ｈ）参照）を行って、図３（Ｂ）に示すように、ドーパントを含む一対の第２の領域１１９ｂを形成する。ゲート電極１１５をマスクにしてドーパントを導入するため、セルフアラインでドーパントを含む一対の第２の領域１１９ｂ、及びドーパントが導入されない第１の領域１１９ａを形成することができる（図３（Ａ）及び図３（Ｂ）参照）。なお、ゲート電極１１５と重畳する第１の領域１１９ａはチャネル領域として機能する。また、ドーパントを含む一対の第２の領域１１９ｂは、オフセット領域、ソース領域、及びドレイン領域として機能する。また、第１の領域１１９ａ、及びドーパントを含む一対の第２の領域１１９ｂを酸化物半導体膜１１９と示す。
酸化物半導体膜１１９にドーパントを導入する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、導入するドーパントとしては、ホウ素、窒素、リン、及びヒ素の少なくとも一以上がある。または、ドーパントとしては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上とを適宜組み合わしてもよい。
また、酸化物半導体膜１１９へのドーパントの導入は、酸化物半導体膜１１９を覆って、絶縁膜などが形成されている状態を示したが、酸化物半導体膜１１９が露出している状態でドーパントの導入を行ってもよい。
さらに、上記ドーパントの導入はイオンドーピング法またはイオンインプランテーション法等による注入する以外の方法でも行うことができる。例えば、導入する元素を含むガス雰囲気にてプラズマを発生させて、被導入物に対してプラズマ処理を行うことによって、ドーパントを導入することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置等を用いることができる。
なお、ドーパントの導入処理は、加熱をしながら行ってもよい。
酸化物半導体膜１１９にドーパントを導入することで、第２の領域１１９ｂを非晶質化することができる。非晶質酸化物半導体には水素が拡散されやすいので、第１の領域１１９ａの水素を第２の領域１１９ｂに拡散させ、チャネル領域となる第１の領域１１９ａの水素濃度を低減し、第２の領域１１９ｂをｎ型化（低抵抗化）することができる。この結果、トランジスタのオン電流を高めることが可能である。
ここでは、イオンインプランテーション法により、リンを酸化物半導体膜１１９に導入する。
この後、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
当該加熱処理により、ドーパントを含む一対の第２の領域１１９ｂの抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む一対の第２の領域１１９ｂは、結晶状態でも非晶質状態でもよい。
次に、図３（Ｃ）及び図３（Ｄ）に示すように、ゲート電極１１５の側面にサイドウォール１２１及びゲート絶縁膜１２３を形成する。ここで、サイドウォール１２１の形成方法について説明する。
まず、金属酸化膜１１３およびゲート電極１１５上に、後にサイドウォール１２１となる絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また、当該絶縁膜の厚さは特に限定はないが、ゲート電極１１５の形状に応じる被覆性を考慮して、適宜選択すればよい。
次に、絶縁膜をエッチングすることによりサイドウォール１２１を形成する。サイドウォール１２１は、絶縁膜に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましく、例えば、エッチングガスとして、トリフルオロメタン（ＣＨＦ３）、オクタフルオロシクロブタン（Ｃ４Ｆ８）、テトラフルオロメタン（ＣＦ４）等のフッ素を含むガスを用いることができ、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）等の希ガスまたは水素（Ｈ２）を添加しても良い。さらに、ドライエッチングとして、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いるのが好ましい。
ここでは、ＣＶＤ法により厚さ９０ｎｍの酸化窒化シリコン膜を形成する。次に、酸化窒化シリコン膜をドライエッチングして、サイドウォール１２１を形成する。
また、断面において、オフセット領域の幅は、サイドウォール１２１の幅に対応し、またサイドウォール１２１の幅は、ゲート電極１１５の厚さにも対応することから、オフセット領域の範囲が、所望の範囲となるように、ゲート電極１１５の厚さを決めればよい。
また、サイドウォール１２１の形成工程とともに、異方性の高いエッチングを用いて酸化絶縁膜１１２及び金属酸化膜１１３をエッチングし、酸化物半導体膜１１９を露出させることで、ゲート絶縁膜１２３を形成することができる。
次に、図３（Ｅ）及び図３（Ｆ）に示すように、絶縁膜１２７を形成する。
絶縁膜１２７は、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により形成する。
なお、絶縁膜１２７に、イオン注入法またはイオンドーピング法、プラズマ法等により、酸素を導入してもよい。
ここでは、絶縁膜１２７としてＣＶＤ法により厚さ４６０ｎｍの酸化窒化シリコン膜を形成する。
この後、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下とする。
また、該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、酸化絶縁膜からの水素または水の放出の時間を短縮することができる。
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。
ここでは、電気炉を用い、酸素雰囲気において４００℃で１時間の加熱を行う。
次に、図４（Ａ）及び図４（Ｂ）に示すように、絶縁膜１２７上に層間絶縁膜１３０及び層間絶縁膜１３１を形成する。層間絶縁膜１３１は、コンタクトプラグ１２５の埋め込み平坦化膜として機能する（なお、図面に示す最表面が平坦化された層間絶縁膜は、平坦化膜、あるいは平坦化絶縁膜と表現することもできる）。
層間絶縁膜１３１を介して層間絶縁膜１３０の上方に配線を形成するため、トランジスタとの間に寄生容量が発生することを防止する必要がある。そのため層間絶縁膜１３０は比誘電率の低い絶縁膜（いわゆるｌｏｗ−ｋ膜）であることが好ましい。また、トランジスタが凹凸を有する構造体であるため、層間絶縁膜１３０はこれを被覆性良く覆う膜であることが好ましい。さらに、トランジスタの上層に多層配線を形成する場合には、該上層の配線工程において多数のＣＭＰ処理工程が行われるため、層間絶縁膜１３０は十分機械強度の高い絶縁膜であることが好ましい。
層間絶縁膜１３０には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ２Ｈ５）４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。特に半導体装置の微細化を進める場合には、酸化シリコンの比誘電率（ｋ＝４．０〜４．５）では高く、ｋが３．０以下の材料を用いることが好ましい。また要求される機械強度が確保できる限りにおいて、これらを多孔質（ポーラス）化させて低誘電率化することができる。層間絶縁膜１３０は、スパッタリング法、ＣＶＤ法、スピンコート法（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成する。
また、成膜した層間絶縁膜１３０の表面を平坦化するため、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行うことが好ましい。また、ＣＭＰ処理を行わず、加熱処理によるリフローを行ってもよく、リフローとＣＭＰ処理とを併用してもよい。
層間絶縁膜１３１は、後のコンタクトプラグ１２５の作製におけるタングステン等のＣＭＰ処理のための保護膜として用いる。例えばコンタクトプラグ１２５にタングステンを用いて形成する場合、過酸化水素を混合した酸性水溶液を用いてタングステンを表面酸化させ、スラリに含まれる研磨粒子によって層間絶縁膜１３１より上のタングステンの除去を行う。これら溶液、研磨粒子から層間絶縁膜１３０を物理的、化学的に保護するために層間絶縁膜１３１を用いる。また、該層間絶縁膜１３１は、上層に形成する配線から不純物の拡散を防止する機能を持たせてもよい。
層間絶縁膜１３１には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等の無機絶縁体、又は酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を材料として用いることができる。層間絶縁膜１３１は、スパッタリング法、ＣＶＤ法等により成膜する。
次に、図４（Ｃ）及び図４（Ｄ）に示すように、層間絶縁膜１３１、層間絶縁膜１３０及び絶縁膜１２７中に、コンタクトプラグ１２５を形成するためのビアホール１３２を形成する。
ビアホール１３２は、フォトリソグラフィ法を用いて任意の箇所、任意の形状に形成することができる。ここでは、トランジスタのソース及びドレインに対応するように一対の柱状のビアホールを形成する。
ビアホール１３２は、アスペクト比を高く形成するため、エッチングには異方性の高いドライエッチングを行うことが好ましい。特に、反応性イオンエッチング法（ＲＩＥ法）を用いることが好ましい。コンタクトプラグ１２５は、酸化物半導体膜１１９と、層間絶縁膜１３１上に形成する配線とを電気的に接続するものであるため、該エッチングによって、酸化物半導体膜１１９の上面を十分に露出させる条件でエッチング処理を行う。
次に、図４（Ｅ）及び図４（Ｆ）に示すように、層間絶縁膜１３１、層間絶縁膜１３０及び絶縁膜１２７中に形成したビアホール１３２の内部を、タングステン等の導電材料で埋め込み、コンタクトプラグ１２５を形成する。
まず、ビアホール１３２の内壁、すなわちビアホールにおける層間絶縁膜１３１、層間絶縁膜１３０及び絶縁膜１２７の側壁と、ビアホール１３２の底面、すなわち露出した酸化物半導体膜１１９の上面に、チタン膜、窒化チタン膜又はこれらの積層膜等からなるバリア膜（拡散防止膜）を形成する。この他、該バリア膜は、モリブデン等の金属材料又はこれらの窒化物等を材料として選択することができる。該バリア膜は、接触抵抗の向上、層間絶縁膜や酸化物半導体膜との密着性の向上、不純物の拡散防止等の機能を有する。該バリア膜は上記機能を発現する限りにおいて薄く形成すれば良く、コンタクトプラグの本来的機能である電気伝導は主として次に形成するタングステン等の材料が担う。
次に、バリア膜を形成したビアホール内にタングステンやリン等をドープしたポリシリコン等の材料１３３を埋め込む。例えばブランケットＣＶＤ法により、ビアホール１３２内にタングステンを埋め込むことができる。一方で、タングステン等の材料１３３はビアホール１３２内のみに限らず、ビアホール１３２を越えて、また層間絶縁膜１３１上にも成長する。
このため、図４（Ｇ）及び図４（Ｈ）に示すように、ＣＭＰ法により不要なタングステン等の材料１３３を除去することによって、電気的に分離された一対のコンタクトプラグ１２５を形成する。なお、該ＣＭＰ法による平坦化処理の際、層間絶縁膜１３１は、層間絶縁膜１３０の保護膜として機能する。
以上の工程により、トランジスタ及びトランジスタに接続するコンタクトプラグを作製することができる。
本実施の形態により、酸化絶縁膜上に金属膜を形成し、金属膜に酸素を導入して金属酸化膜を形成するとともに、酸化絶縁膜に酸素を導入することができる。また、当該酸素が導入された酸化絶縁膜及び金属酸化膜を、酸化物半導体膜を有するトランジスタのゲート絶縁膜として用いる。酸化物半導体膜に接する酸化絶縁膜に酸素が導入されているため、加熱処理により当該酸素を酸化物半導体膜に固相拡散することが可能であり、酸化物半導体膜の酸素欠損を低減することができる。特に、酸化物半導体膜の側面における酸素欠損が当該酸素の拡散により補償され、寄生チャネルの発生を抑制することが可能である。この結果、ゲート電極と重畳する酸化物半導体膜の側面を介して発生するソース電極及びドレイン電極の間のリーク電流を低減することができる。
また、加熱により酸素の一部が脱離する酸化絶縁膜及び酸素が導入された酸化絶縁膜で酸化物半導体膜を包んでいる。このため、加熱処理工程において、酸化絶縁膜に含まれる酸素を効率よく酸化物半導体膜に拡散させることが可能であり、酸化物半導体膜と、酸化物半導体膜及び酸化絶縁膜の界面の近傍とにおける酸素欠損を低減することができる。
このため、トランジスタの閾値電圧のマイナスシフトを低減するとともに、トランジスタのソース及びドレインにおけるリーク電流を低減することが可能であり、トランジスタの電気特性を向上させることができる。また、このようなトランジスタ及びその周辺部分（下地絶縁膜を含む）の構造により、トランジスタのチャネル長を１００ｎｍ以下、例えば３０ｎｍにまで微細化することができ、このような場合であってもオフ電流を数ｙＡ／μｍ〜数ｚＡ／μｍとすることが可能となる。
また、金属膜に酸素を導入して金属酸化膜を形成するため、生産性を高めることができる。
（実施の形態２）
本実施の形態では、金属膜を酸化した金属酸化膜をゲート絶縁膜に用いたトランジスタ及びその作製方法について、図１乃至図５を用いて説明する。なお、実施の形態１と比較して、ゲート絶縁膜が、金属膜に酸素を導入し酸化した金属酸化膜のみである点が異なる。
図５は、本実施の形態に示すトランジスタの断面図である。図５に示すトランジスタの上面形状は実施の形態１に示す図１（Ａ）と同様であるため、ここでは省略する。図５（Ａ）は、図１（Ａ）の一点鎖線Ａ−Ｂに対応する、トランジスタのチャネル幅方向の断面図であり、図５（Ｂ）は図１（Ａ）の一点鎖線Ｃ−Ｄに対応する、トランジスタのチャネル長方向の断面図である。
図５（Ａ）及び図５（Ｂ）に示すトランジスタは、基板１０１上に設けられる酸化絶縁膜１０３と、酸化絶縁膜１０３上に設けられる酸化物半導体膜１１９と、酸化物半導体膜１１９に接する、ソース電極及びドレイン電極として機能する一対のコンタクトプラグ１２５と、酸化物半導体膜１１９の少なくとも一部と接するゲート絶縁膜１５３と、ゲート絶縁膜１５３上であって、且つ酸化物半導体膜１１９と重畳するゲート電極１１５とを有する。
また、ゲート電極１１５の側面に接するサイドウォール１２１を有する。また、酸化物半導体膜１１９は、ゲート電極１１５と重畳する第１の領域１１９ａと、第１の領域１１９ａを挟むドーパントを含む一対の第２の領域１１９ｂとを有する。第２の領域１１９ｂは低抵抗領域である。また、酸化絶縁膜１０３、ゲート電極１１５及びサイドウォール１２１上に絶縁膜１２７を有する。さらに絶縁膜１２７上に層間絶縁膜１３０及び層間絶縁膜１３１を有し、絶縁膜１２７、層間絶縁膜１３０及び層間絶縁膜１３１内に設けられたビアホール中にコンタクトプラグ１２５を有する。
図５に示すトランジスタにおいて、ゲート絶縁膜１５３として、金属膜に酸素を導入して形成された金属酸化膜を用いていることを特徴とする。
次に、図５に示すトランジスタの作製方法について説明する。図５に示すトランジスタは、実施の形態１に示す図２（Ａ）及び図２（Ｂ）の工程を経た後、酸化物半導体膜１０５上に金属膜を形成する。金属膜は実施の形態１に示す金属膜１０９と同様の材料及び形成方法を適宜用いることができる。
次に、実施の形態１と同様に、金属膜に酸素を導入して、金属膜を酸化するとともに、酸化物半導体膜に酸素を導入する。
当該金属膜に酸素を導入するとともに、酸化物半導体膜に接する酸化絶縁膜に酸素が導入されているため、酸化物半導体膜の酸素欠損を低減することができる。特に、酸化物半導体膜の側面における酸素欠損が当該酸素の拡散により補償され、寄生チャネルの発生を抑制することが可能である。この結果、図１（Ａ）の破線１２９で示す、ゲート電極と重畳する酸化物半導体膜の側面を介して発生するソース電極及びドレイン電極の間のリーク電流を低減することができる。
次に、加熱処理を行ってもよい。
ここでは、金属膜の形成及び金属膜への酸素導入方法は、実施の形態１と同様とすることができる。
この後、実施の形態１と同様に、図２（Ｇ）及び図２（Ｈ）、並びに図３及び図４の工程を経ることで、図５に示すトランジスタを作製することができる。
以上の工程により、閾値電圧のマイナスシフトが低減され、ソース及びドレインにおけるリーク電流が低減された、電気特性の優れたトランジスタを生産性高く作製することができる。
（実施の形態３）
本実施の形態では、金属膜を酸化した金属酸化膜をトランジスタの保護膜に用いたトランジスタ及びその作製方法について、図１乃至図３、及び図６を用いて説明する。
図６は、本実施の形態に示すトランジスタの断面図である。図６に示すトランジスタの上面形状は実施の形態１に示す図１（Ａ）と同様であるため、ここでは省略する。図６（Ａ）は、図１（Ａ）の一点鎖線Ａ−Ｂに対応する、トランジスタのチャネル幅方向の断面図であり、図６（Ｂ）は図１（Ａ）の一点鎖線Ｃ−Ｄに対応する、トランジスタのチャネル長方向の断面図である。
図６（Ａ）及び図６（Ｂ）に示すトランジスタは、基板１０１上に設けられる酸化絶縁膜１０３と、酸化絶縁膜１０３上に設けられる酸化物半導体膜１１９と、酸化物半導体膜１１９に接する、ソース電極及びドレイン電極として機能する一対のコンタクトプラグ１２５と、酸化物半導体膜１１９の少なくとも一部と接するゲート絶縁膜１２３と、ゲート絶縁膜１２３上であって、且つ酸化物半導体膜１１９と重畳するゲート電極１１５とを有する。また、ゲート電極１１５の側面に接するサイドウォール１２１を有する。また、酸化絶縁膜１０３、ゲート電極１１５及びサイドウォール１２１上に保護膜１６７を有する。さらに保護膜１６７上に層間絶縁膜１３０及び層間絶縁膜１３１を有し、保護膜１６７、層間絶縁膜１３０及び層間絶縁膜１３１内に設けられたビアホール中にコンタクトプラグ１２５を有する。
また、酸化物半導体膜１１９は、ゲート電極１１５と重畳する第１の領域１１９ａと、第１の領域１１９ａを挟むドーパントを含む一対の第２の領域１１９ｂとを有する。第２の領域１１９ｂは低抵抗領域である。なお、酸化物半導体膜１１９において、第１の領域１１９ａはチャネル領域として機能し、ドーパントを含む一対の第２の領域１１９ｂにおいて、サイドウォール１２１と重畳する領域は電界緩和領域として機能し、一対のコンタクトプラグ１２５と接する領域を含むサイドウォール１２１と重畳しない領域はソース領域及びドレイン領域として機能する。
図６に示すトランジスタにおいて、保護膜１６７が、ゲート電極１１５側に形成される酸化絶縁膜１６７ａと、酸化絶縁膜１６７ａに接する金属酸化膜１６７ｂの積層構造であり、金属酸化膜１６７ｂが金属膜に酸素を導入して形成された金属酸化膜であることを特徴とする。
また、ゲート絶縁膜１２３は、酸化物半導体膜１１９に接する酸化絶縁膜１２３ａと、ゲート電極１１５に接する金属酸化膜１２３ｂの積層構造である。酸化絶縁膜１２３ａ、金属酸化膜１２３ｂはそれぞれ、実施の形態１に示す材料及び作製方法を適宜適用することができる。
また、ここでは、ゲート絶縁膜１２３を積層構造としたが、実施の形態２に示すゲート絶縁膜１５３のように単層構造とし、ゲート絶縁膜１５３に示す材料及び作製方法を適宜適用することができる。実施の形態２に示す作製方法の他、ＣＶＤ法、スパッタリング法を適宜適用してもよい。
次に、図６に示すトランジスタの作製方法について説明する。図６に示すトランジスタは、実施の形態１に示す図２、及び図３（Ａ）乃至（Ｄ）の工程を経た後、図７（Ａ）及び図７（Ｂ）に示すように、酸化絶縁膜１６４を形成し、酸化絶縁膜１６４上に金属膜１６５を形成する。
酸化絶縁膜１６４は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等を用いればよく、積層または単層で設ける。
酸化絶縁膜１６４は、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により形成する。
金属膜１６５は、実施の形態１に示す金属膜１０９と同様の材料及び形成方法を適宜適用することができる。
次に、実施の形態１と同様に、金属膜１６５に酸素１１１を導入して、金属膜１６５を酸化するとともに、酸化絶縁膜１６４に酸素を導入し、図７（Ｃ）及び図７（Ｄ）に示すように、酸素が添加された酸化絶縁膜１６７ａと、金属酸化膜１６７ｂを形成する。
また、金属膜１６５を形成する前に、酸化絶縁膜１６４に酸素を導入してもよい。この結果、複数の酸素導入により、酸素が添加された酸化絶縁膜１６４の酸素含有量をさらに高めることができる。
ここでは、酸化絶縁膜１６４として、ＣＶＤ法により厚さ５０ｎｍの酸化窒化シリコン膜を形成する。次に、金属膜１６５として、スパッタリング法により、厚さ１０ｎｍのアルミニウム膜を形成する。次に、実施の形態１と同様の条件を用いて金属膜１６５への酸素導入処理を行い、酸化アルミニウムを形成する。
この後、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは３００℃以上５００℃以下、好ましくは４００℃以上４５０℃以下とする。この結果、複数の酸素導入により、酸素が添加された酸化絶縁膜１６４の酸素含有量をさらに増やすことができる。
また、該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。
ここでは、電気炉を用い、酸素雰囲気において４００℃で１時間の加熱を行う。
トランジスタ上に酸素が添加された酸化絶縁膜１６７ａが設けられ、該酸化絶縁膜１６７ａ上に金属酸化膜１６７ｂが設けられる。金属酸化膜は、酸素の拡散防止膜として機能するため、加熱処理において、酸化絶縁膜１０３に含まれる酸素を効率的に酸化物半導体膜に拡散させることができる。また、酸化絶縁膜１６７ａの酸素は酸化絶縁膜１０３を介して、効率的に酸化物半導体膜に拡散させることができる。また、金属酸化物膜は、水素、水等の侵入防止膜としても機能するため、外部からトランジスタの酸化物半導体膜に水素、水等が侵入することを抑制することができる。このため、トランジスタのリーク電流を低減することができる。
この後、既述の方法により層間絶縁膜及びコンタクトプラグを形成することにより、図６に示すトランジスタを作製することができる。
以上の工程により、閾値電圧のマイナスシフトが低減され、ソース及びドレインにおけるリーク電流が低減された、電気特性の優れたトランジスタを生産性高く作製することができる。
（実施の形態４）
本実施の形態では、金属膜を酸化した金属酸化膜をトランジスタの保護膜に用いたトランジスタ及びその作製方法について、図１乃至図３、及び図８を用いて説明する。なお、実施の形態３と比較して、トランジスタの保護膜が、金属膜に酸素を導入し酸化した金属酸化膜のみである点が異なる。
図８は、本実施の形態に示すトランジスタの断面図である。図８に示すトランジスタの上面形状は実施の形態１に示す図１（Ａ）と同様であるため、ここでは省略する。図８（Ａ）は、図１（Ａ）の一点鎖線Ａ−Ｂに対応する、トランジスタのチャネル幅方向の断面図であり、図８（Ｂ）は図１（Ａ）の一点鎖線Ｃ−Ｄに対応する、トランジスタのチャネル長方向の断面図である。
図８（Ａ）及び図８（Ｂ）に示すトランジスタは、基板１０１上に設けられる酸化絶縁膜１０３と、酸化絶縁膜１０３上に設けられる酸化物半導体膜１１９と、酸化物半導体膜１１９に接する、ソース電極及びドレイン電極として機能する一対のコンタクトプラグ１２５と、酸化物半導体膜１１９の少なくとも一部と接するゲート絶縁膜１６３（ここでは、ゲート絶縁膜１６３ａとゲート絶縁膜１６３ｂとの積層）と、ゲート絶縁膜１６３上であって、且つ酸化物半導体膜１１９と重畳するゲート電極１１５とを有する。また、ゲート電極１１５の側面に接するサイドウォール１２１を有する。また、酸化絶縁膜１０３、ゲート電極１１５及びサイドウォール１２１上に金属酸化膜１７７で形成される保護膜を有する。
また、酸化物半導体膜１１９は、ゲート電極１１５と重畳する第１の領域１１９ａと、第１の領域１１９ａを挟むドーパントを含む一対の第２の領域１１９ｂとを有する。第２の領域１１９ｂは低抵抗領域である。なお、酸化物半導体膜１１９において、第１の領域１１９ａはチャネル領域として機能し、ドーパントを含む一対の第２の領域１１９ｂにおいて、サイドウォール１２１と重畳する領域は電界緩和領域として機能し、一対のコンタクトプラグ１２５と接する領域を含むサイドウォール１２１と重畳しない領域はソース領域及びドレイン領域として機能する。
図８に示すトランジスタにおいて、金属酸化膜１７７が、単層構造であり、金属膜に酸素を導入して形成された金属酸化膜であることを特徴とする。
次に、図８に示すトランジスタの作製方法について、説明する。図８に示すトランジスタは、実施の形態１に示す図２、及び図３（Ａ）乃至（Ｄ）の工程を経た後、ゲート電極１１５及びサイドウォール１２１上に金属膜を形成する。金属膜は実施の形態１に示す金属膜１０９と同様の材料及び形成方法を適宜用いることができる。
次に、実施の形態１と同様に、金属膜に酸素を導入し金属膜を酸化して、金属酸化膜１７７を形成するとともに、酸化物半導体膜に酸素を導入する。この後、加熱処理を行ってもよい。
ここでは、実施の形態１と同様の金属膜の形成及び酸素導入処理により、金属酸化膜１７７を形成する。
この後、実施の形態３と同様に、加熱処理を行ってもよい。
ここでは、電気炉を用い、酸素雰囲気において４００℃で１時間の加熱を行う。
酸化物半導体膜１１９上に酸素が添加されたゲート絶縁膜１６３ａが設けられ、該ゲート絶縁膜１６３ａ上に金属酸化膜１７７が設けられる。金属酸化膜は、酸素の拡散防止膜として機能するため、当該加熱処理において、酸化絶縁膜１０３に含まれる酸素を効率的に酸化物半導体膜に拡散させることができる。また、ゲート絶縁膜１６３ａの酸素は酸化絶縁膜１０３を介して、効率的に酸化物半導体膜に拡散させることができる。また、金属酸化物膜は、水素、水等の侵入防止膜としても機能するため、外部からトランジスタの酸化物半導体膜に水素、水等が侵入することを抑制することができる。このため、トランジスタのリーク電流を低減することができる。
この後、既述の方法により層間絶縁膜及びコンタクトプラグを形成することにより、図８に示すトランジスタを作製することができる。
以上の工程により、閾値電圧のマイナスシフトが低減され、ソース及びドレインにおけるリーク電流が低減された、電気特性の優れたトランジスタを生産性高く作製することができる。
（実施の形態５）
本実施の形態では、酸化物半導体膜のソース領域及びドレイン領域を低抵抗化する方法について、図２、図３、及び図９を用いて説明する。なお、本実施の形態では、実施の形態１を用いて説明するが、適宜実施の形態２乃至実施の形態４に本実施の形態を適用することができる。
実施の形態１と同様に、図２及び図３（Ａ）乃至図３（Ｄ）に示す工程を経たのち、図９（Ａ）に示す酸化物半導体膜１１９、サイドウォール１２１、及びゲート絶縁膜１２３上に金属膜１８０を形成する。
金属膜１８０は、アルミニウム、インジウム、チタン、スズ、モリブデン、タングステン、亜鉛、ハフニウム、タンタル、ランタン、バリウム、マグネシウム、ジルコニウム、及びニッケルのいずれかから選択される一以上の金属元素を含む金属膜を用いることができる。
金属膜１８０は、ＣＶＤ法、スパッタリング法、蒸着法等により形成する。また、金属膜１８０は、厚さ１ｎｍ以上３０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下とすればよい。
次に、酸素雰囲気、窒素雰囲気、不活性ガス雰囲気、または減圧雰囲気において加熱処理を行う。このときの加熱温度は１００℃以上７００℃以下、好ましくは２００℃以上４００℃以下とすればよい。
当該加熱処理により、金属膜１８０及び酸化物半導体膜１１９が接する領域において、金属膜１８０の金属元素が酸化物半導体膜１１９に拡散するとともに、酸化物半導体膜１１９に含まれる酸素が金属膜１８０に拡散し、酸化物半導体膜１１９には酸素欠損が形成される。
この結果、図９（Ｂ）に示すように、ゲート電極１１５と重畳する第１の領域１８１ａと、第１の領域１８１ａを挟む、ドーパントを含む一対の第２の領域１８１ｂと、一対の第２の領域１８１ｂを挟む、ドーパント及び金属元素を有する第３の領域１８１ｃを有する酸化物半導体膜１８１が形成される。なお、第２の領域１８１ｂはチャネル領域として機能する第１の領域１８１ａより低抵抗領域である。また、第３の領域１８１ｃは、ドーパント、金属元素、及び酸素欠損を含むため、第２の領域１８１ｂより低抵抗である。
また、上記加熱処理の条件においては、金属膜１８０が酸化され金属酸化膜となる場合がある。図９（Ｂ）においては、金属膜が酸化された金属酸化膜１８２を示す。
次に、金属酸化膜１８２を除去することで、図９（Ｃ）に示すように、酸化物半導体膜１８１の第３の領域１８１ｃを露出する。なお、加熱処理の条件によっては、金属膜１８０が酸化されない場合もあるが、その場合も金属膜１８０を除去する。
この後、図３（Ｅ）及び図３（Ｆ）の工程を経ることで、ソース領域及びドレイン領域として機能する酸化物半導体膜において、実施の形態１に示す第２の領域より低抵抗である第３の領域を有するトランジスタを作製することができる。この結果、オン電流の高いトランジスタを作製することができる。
（実施の形態６）
本実施の形態では、下部に第１の半導体材料を用いたトランジスタを有し、上部に第２の半導体材料を用いたトランジスタを有する半導体装置であって、第１の半導体材料を用いたトランジスタに半導体基板を用いた構造を、図１０乃至図１３を用いて説明する。
図１０は、下部に第１の半導体材料を用いたトランジスタを有し、上部に第２の半導体材料を用いたトランジスタを有する半導体装置の断面構成を示す一例である。ここで、第１の半導体材料と第２の半導体材料とは異なる材料を用いる。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。単結晶半導体を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が数ｙＡ／μｍ〜数ｚＡ／μｍ程度と十分低い特性を利用した回路に用いることができる。これらのことから、図１０に示す半導体装置を用いて、例えば低消費電力の論理回路を構成することもできる。第１の半導体材料としてその他に、有機半導体材料などを用いてもよい。
トランジスタ２０４ａ、トランジスタ２０４ｂ及びトランジスタ２０４ｃは、ｎチャネル型トランジスタ（ＮＭＯＳＦＥＴ）、ｐチャネル型トランジスタ（ＰＭＯＳＦＥＴ）のいずれも用いることができる。図１０に示す例においては、トランジスタ２０４ａ及びトランジスタ２０４ｂは、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）２０２によって共通の島として他の素子と絶縁分離されている。一方、トランジスタ２０４ｃは、ＳＴＩ２０２によって他の島としてトランジスタ２０４ａ及び２０４ｂと絶縁分離されている。ＳＴＩ２０２を用いることにより、ＬＯＣＯＳによる素子分離法で発生した素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、構造の微細化小型化が要求されない半導体装置においてはＳＴＩ２０２の形成は必ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。ＳＴＩ２０２間には、ウェル２０３を適宜設けるとよい。
図１０におけるトランジスタ２０４ａ、トランジスタ２０４ｂ及びトランジスタ２０４ｃは、それぞれ基板２０１中に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域２０５（ソース領域及びドレイン領域ともいう）と、チャネル形成領域上に設けられたゲート絶縁膜２０６と、ゲート絶縁膜２０６上にチャネル形成領域と重畳するように設けられたゲート電極２０７、２０８とを有する。ゲート電極は加工精度を高めるための第１の材料からなるゲート電極２０７と、配線として低抵抗化を目的とした第２の材料からなるゲート電極２０８を積層した構造とすることができるが、この構造に限らず、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上このような状態を含めてトランジスタとよぶ場合がある。
また、基板２０１中に設けられた不純物領域２０５には、コンタクトプラグ２１４ａが接続されている。ここでコンタクトプラグ２１４ａは、トランジスタ２０４ａ等のソース電極やドレイン電極としても機能する。また、不純物領域２０５とチャネル領域の間には、不純物領域２０５と異なる不純物領域が設けられている。該不純物領域は、導入された不純物の濃度によって、ＬＤＤ領域やエクステンション領域としてチャネル形成領域近傍の電界分布を制御する機能を果たす。ゲート電極２０７、２０８の側面には絶縁膜２０９を介してサイドウォール２１０を有する。絶縁膜２０９やサイドウォール２１０を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。
また、トランジスタ２０４ａ、トランジスタ２０４ｂ及びトランジスタ２０４ｃは、層間絶縁膜２１１により被覆されている。層間絶縁膜２１１には保護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の侵入を防止することができる。また、層間絶縁膜２１１をＣＶＤ法による窒化シリコン等の材料とすることで、チャネル形成領域に単結晶シリコンを用いた場合には加熱処理によって水素化を行うことができる。また、層間絶縁膜２１１に引張応力又は圧縮応力を有する絶縁膜を用いることで、チャネル形成領域を構成する半導体材料に歪みを与えることができる。ｎチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に引張応力を、ｐチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に圧縮応力を付加することで、各トランジスタの移動度を向上させることができる。
図１０におけるトランジスタ２２６は、酸化絶縁膜２２５上に設けられた酸化物半導体膜を有する。該トランジスタ２２６には、実施の形態１乃至実施の形態５で示したトランジスタを適宜用いることができる。
第２の半導体材料を用いたトランジスタ２２６は、必要な回路構成に応じて下層のトランジスタ２０４ａ等の第１の半導体材料を用いたトランジスタと電気的に接続する。図１０においては、一例としてトランジスタ２２６のソース又はドレインがトランジスタ２０４ａのソース又はドレインと電気的に接続している構成を示している。
第２の半導体材料を用いたトランジスタ２２６のソース又はドレインの一方は、トランジスタ２２６上に設けられた絶縁膜２２７、層間絶縁膜２２８、層間絶縁膜２２９を貫通するコンタクトプラグ２３０ｂを介して、トランジスタ２２６よりも上方に形成された配線２３４ａと接続する。絶縁膜２２７、層間絶縁膜２２８、層間絶縁膜２２９及びコンタクトプラグ２３０ｂは、実施の形態１乃至実施の形態５で示した構造、材料を適宜用いることができる。
配線２３４ａは、層間絶縁膜２３１中に埋め込まれている。配線２３４ａは、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。低抵抗な導電性材料を用いることで、配線２３４ａを伝播する信号のＲＣ遅延を低減することができる。配線２３４ａに銅を用いる場合には、銅のチャネル形成領域への拡散を防止するため、バリア膜２３３を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される程度においてこれらの材料からなる膜に限られない。バリア膜２３３は配線２３４ａとは別個の層として形成しても良く、バリア膜となる材料を配線材料中に含有させ、加熱処理によって層間絶縁膜２３１に設けられた開口の内壁に析出させて形成しても良い。
層間絶縁膜２３１には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ２Ｈ５）４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。特に半導体装置の微細化を進める場合には、配線間の寄生容量が顕著になり信号遅延が増大するため酸化シリコンの比誘電率（ｋ＝４．０〜４．５）では高く、ｋが３．０以下の材料を用いることが好ましい。また該層間絶縁膜に配線を埋め込んだ後にＣＭＰ処理を行うため、層間絶縁膜には機械的強度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質（ポーラス）化させて低誘電率化することができる。層間絶縁膜２３１は、スパッタリング法、ＣＶＤ法、スピンコート法（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成する。層間絶縁膜２１２、２１５、２２０、２３６、２４１についても同様である。
層間絶縁膜２３１上には、層間絶縁膜２３２を設けても良い。層間絶縁膜２３２は、配線材料を層間絶縁膜２３１中に埋め込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能する。層間絶縁膜２１３、２１６、２２１、２３７、２４２についても同様の機能を有する。
配線２３４ａ上には、バリア膜２３５が設けられている。銅等の配線材料の拡散を防止することを目的とした膜である。バリア膜２３５は、配線２３４ａの上面のみに限らず、層間絶縁膜２３１、２３２上に形成してもよい。バリア膜２３５は、窒化シリコンやＳｉＣ、ＳｉＢＯＮ等の絶縁性材料で形成することができる。ただし、バリア膜２３５の膜厚が厚い場合には配線間容量を増加させる要因となるため、バリア性を有し、かつ低誘電率の材料を選択することが好ましい。
配線２３４ａはコンタクトプラグ２３０ａを介して、酸化絶縁膜２２５よりも下層に設けられた配線２２３と接続する。コンタクトプラグ２３０ａは、コンタクトプラグ２３０ｂと異なり、絶縁膜２２７、酸化絶縁膜２２５、バリア膜２２４を貫通して配線２２３と電気的に接続している。従って、コンタクトプラグ２３０ａは、コンタクトプラグ２３０ｂに比べ高さが高い。コンタクトプラグ２３０ａとコンタクトプラグ２３０ｂとで径を等しくした場合には、コンタクトプラグ２３０ａの方がアスペクト比は大きくなるが、コンタクトプラグ２３０ａとコンタクトプラグ２３０ｂとで異なった径とすることもできる。なお、コンタクトプラグ２３０ａは一の材料で形成した一続きのものとして記しているが、例えばバリア膜２２４及び酸化絶縁膜２２５を貫通するコンタクトプラグと、絶縁膜２２７及び層間絶縁膜２２８、２２９を貫通するコンタクトプラグとに分離して別個に形成しても良い。
配線２２３は、既述した配線２３４ａ、２３４ｂと同様にバリア膜２２２、２２４により被覆され、層間絶縁膜２２０中に埋め込まれて設けられている。図１０に示すように、配線２２３は上部の配線部分と、下部のビアホール部分から構成される。下部のビアホール部分は下層の配線２１８と接続する。該構造の配線２２３はいわゆるデュアルダマシン法等により形成することができる。また、上下層の配線間の接続はデュアルダマシン法によらず、コンタクトプラグを用いて接続してもよい。
バリア膜２２２、２２４、配線２２３は、既述したトランジスタ２２６の上層の配線層と同様の構成により形成することができる。バリア膜２１７、２１９が設けられている配線２１８、バリア膜２３８、２４０が設けられている配線２３９、バリア膜２４３、２４５が設けられている配線２４４についても同様である。
配線２２３が電気的に接続する配線２１８についても、既述したトランジスタ２２６の上層の配線層と同様の構成により形成することができる。シリコン等の第１の半導体材料をチャネル形成領域に用いたトランジスタ２０４ａは、コンタクトプラグ２１４ａを介して配線２１８と接続する。またトランジスタ２０４ｃのゲートは、コンタクトプラグ２１４ｂを介して配線２１８と接続する。
また、半導体装置の上部には、例えば保護膜２４６、２４７、２４８のように複数の保護膜を積層して設けることができる。これらの保護膜には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン等を用いることができる。
以上のように、半導体装置の下部に設けられた第１の半導体材料を用いたトランジスタ２０４ａは、複数のコンタクトプラグ及び複数の配線を介して、上部に設けられた第２の半導体材料を用いたトランジスタ２２６と電気的に接続する。半導体装置を以上のような構成とすることで、高速動作性能を有する第１の半導体材料を用いたトランジスタと、オフ電流が極めて小さい第２の半導体材料を用いたトランジスタとを組み合わせ、低消費電力化が可能な高速動作の論理回路を有する半導体装置を作製することができる。
このような半導体装置は、既述の構成に限らず、発明の趣旨を逸脱しない範囲において、任意に変更が可能である。例えば、説明においては第１の半導体材料を用いたトランジスタと、第２の半導体材料を用いたトランジスタの間の配線層は２層として説明したが、これを１層あるいは３層以上とすることもでき、また配線を用いることなく、コンタクトプラグのみによって両トランジスタを直接接続することもできる。この場合、例えばシリコン貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）技術を用いることもできる。また、配線は銅等の材料を層間絶縁膜中に埋め込むことで形成する場合について説明したが、例えばバリア膜＼配線材料層＼バリア膜の三層構造としてフォトリソグラフィ工程により配線パターンに加工したものを用いてもよい。
特に、銅配線を第１の半導体材料を用いたトランジスタ２０４ａ、２０４ｂと第２の半導体材料を用いたトランジスタ２２６との間の階層に形成する場合には、第２の半導体材料を用いたトランジスタ２２６の製造工程において付加する熱処理の影響を十分考慮する必要がある。換言すれば、第２の半導体材料を用いたトランジスタ２２６の製造工程において付加する熱処理の温度を配線材料の性質に適合するように留意する必要がある。例えば、トランジスタ２２６の構成部材に対して高温で熱処理を行った場合、銅配線では熱応力が発生し、これに起因したストレスマイグレーションなどの不都合が生じるためである。
次に上記半導体装置の作製方法の一例について、図１１乃至図１３を用いて説明する。
第１の半導体材料を用いたトランジスタを形成した後、一又は複数の配線層を上層に形成後、その上部に酸化絶縁膜２２５を形成する。酸化絶縁膜２２５の形成後、トランジスタ２２６を形成して絶縁膜２２７で被覆する（図１１参照）。
次に絶縁膜２２７上に層間絶縁膜２２８、２２９を形成する。層間絶縁膜２２８は平坦性の高い膜であることが好ましく、ＣＭＰ処理やエッチバックによって上面を平坦化又は平滑化するとよい。これにより、上層に配線層を多層に設けることができる。層間絶縁膜２２９は、この後に形成するコンタクトプラグの上面を平坦化する際の保護膜として機能することができる。
その後、コンタクトプラグを埋め込むためのビアホール（開口）２４９ａ、２４９ｂを絶縁膜中に形成する。ここでトランジスタ２２６と後に形成する配線２３４ａ、２３４ｂを接続するためのビアホール２４９ａは、トランジスタの酸化物半導体層の上面が露出するように形成する。一方、配線２２３と後に形成する配線２３４ａを接続するためのビアホール２４９ｂは、配線２２３の上面が露出するように形成する（図１２参照）。
次に形成したビアホール２４９ａ、２４９ｂ内に導電材料を埋め込み、コンタクトプラグ２３０ａ、２３０ｂを形成する。その後、コンタクトプラグ２３０ａ、２３０ｂ、層間絶縁膜２２８、２２９の上層に配線２３４ａ、２３４ｂ、層間絶縁膜２３１等からなる配線層を形成する（図１３参照）。
以上の製造工程によって、第１の半導体材料を用いたトランジスタと、第２の半導体材料を用いたトランジスタを電気的に接続させた半導体装置を作製することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、下部に第１の半導体材料を用いたトランジスタを有し、上部に第２の半導体材料を用いたトランジスタを有する半導体装置であって、第１の半導体材料を用いたトランジスタにＳＯＩ基板を用いた構造を、図１４を用いて説明する。すなわち実施の形態６において、第１の半導体材料を用いたトランジスタに半導体基板を用いているのに対して、本実施の形態ではＳＯＩ基板を用いている点において異なる。
図１４において示す半導体装置は、単結晶シリコン等からなる半導体基板２８０と、埋め込み酸化膜２８１（ＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層ともいう）と、第１の半導体材料からなる半導体膜（以下ＳＯＩ層という）２８２とからなるＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板（ＳＯＩウェハという）を用いている。該ＳＯＩ基板は、シリコン基板の所定の深さに酸素イオンを注入して高温処理によってＢＯＸ層とＳＯＩ層を形成したＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｇｅｎ：ＳＵＭＣＯ ＴＥＣＨＸＩＶ株式会社の登録商標）基板や、陽極化成による多孔質シリコン層を用いたＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ ＴＲＡＮｓｆｅｒ：キヤノン株式会社の登録商標）基板、熱酸化膜を形成した基板（デバイスウェハ）に水素イオンを注入して脆弱層を形成し、他のシリコン基板（ハンドルウェハ）と貼り合わせ後に熱処理により脆弱層からハンドルウェハを剥離してＳＯＩ層を形成したＵＮＩＢＯＮＤ（ＳＯＩＴＥＣ社の登録商標）基板等を適宜用いることができる。
なお、一般的にはＳＯＩ基板はシリコン基板上にＢＯＸ層を介してシリコン薄膜からなるＳＯＩ層が設けられたものを指すが、シリコンに限られず、他の単結晶半導体材料を用いてもよい。また、ＳＯＩ基板にはガラス基板等の絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
本実施の形態では、第１の半導体材料を用いたトランジスタ、例えばトランジスタ２８３ａ、２８３ｂ、２８３ｃのチャネル領域に上記のＳＯＩ層を用いる。ＳＯＩ基板を用いたトランジスタを用いることで、バルクシリコン基板を用いた場合と比較して、ＢＯＸ層の存在により寄生容量が小さい、α線等の入射によるソフトエラーの確率が低い、寄生バイポーラの形成によるラッチアップが生じない、素子が容易に絶縁分離できる等の多くの利点を有する。
ＳＯＩ層２８２はシリコン等の単結晶半導体からなる。従って、トランジスタ２８３ａ、２８３ｂ、２８３ｃ等にＳＯＩ層を用いることで、半導体装置の動作を高速化することができる。
トランジスタの閾値電圧を制御するために、トランジスタのチャネル形成領域となるＳＯＩ層の領域に不純物元素を添加してもよい。例えば、トランジスタの閾値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、ボロン、アルミニウム、ガリウムなどがある。
ＳＯＩ層２８２は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）２０２によって周囲を囲まれ絶縁分離されている。ＳＴＩ２０２を用いることにより、ＬＯＣＯＳによる素子分離法で発生した素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、構造の微細化小型化が要求されない半導体装置においてはＳＴＩの形成は必ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。
ＳＴＩ２０２で絶縁分離されたＳＯＩをチャネル領域として用いたトランジスタの構成、及びトランジスタよりも上層の積層構造については、実施の形態６で示した方法により同様の構成とすればよい。
また、本実施の形態に用いるトランジスタ２２６は、実施の形態１乃至実施の形態５で示したトランジスタを適宜用いればよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。なお、ここでは、半導体装置の一例として記憶装置を用いて説明する。
図１５は、半導体装置の構成の一例である。図１５（Ａ）に、半導体装置の断面図を、図１５（Ｂ）に半導体装置の回路図をそれぞれ示す。
図１５（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３６０を有し、上部に第２の半導体材料を用いたトランジスタ３６２を有するものである。トランジスタ３６２は、適宜実施の形態１乃至実施の形態５で示したトランジスタと同様な構造を有する例である。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体膜を用いた実施の形態１乃至実施の形態５で示すトランジスタを適宜用いる。なお、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成は、ここで示すものに限定されない。
図１５（Ａ）におけるトランジスタ３６０は、半導体材料（例えば、シリコンなど）を含む基板３００に設けられたチャネル領域と、チャネル領域を挟むように設けられた不純物領域と、チャネル領域上に設けられたゲート絶縁膜３０３と、ゲート絶縁膜３０３上に設けられたゲート電極を有する。図示しないが、不純物領域の一部または全体には金属間化合物領域を形成しても良い。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板３００中にはトランジスタ３６０を囲むようにＳＴＩ３０１が設けられて素子分離されており、トランジスタ３６０を覆うように層間絶縁膜３０６、及び層間絶縁膜３０７が設けられている。なお、素子分離にはＳＴＩの他、ＬＯＣＯＳ等他の手法による分離も可能である。また、トランジスタ３６０において、ゲート電極の側面にサイドウォールを設け、不純物濃度が異なる領域を含む不純物領域としてもよい。
また、基板３００中に設けた不純物領域３０２を下部電極として、ゲート電極と同材料により形成した上部電極３０４、３０５を有する容量素子３６４が設けられている。容量素子の誘電体膜にはトランジスタ３６０で用いるゲート絶縁膜と同層の絶縁膜を用いることができる。また、容量素子３６４の誘電体膜を別途設けてもよい。
基板３００に、例えば単結晶シリコンを用いたトランジスタ３６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
なお、本実施の形態において、層間絶縁膜３０６を窒化シリコン膜とし、酸化絶縁膜３２０として、実施の形態１に示す加熱により酸素の一部が脱離する酸化絶縁膜、代表的には酸化シリコン膜を用いる。このような構造とすると、後の加熱工程において、窒化シリコン膜に含まれる水素を半導体材料を含む基板３００、特にチャネル領域に拡散させ、当該領域の欠陥の水素化が可能であるとともに、酸化シリコン膜の酸素をトランジスタ３６２の酸化物半導体膜へ拡散させ、酸化物半導体膜の酸素欠損を低減することができる。
図１５（Ａ）に示すトランジスタ３６２は、実施の形態１乃至実施の形態５で示した酸化物半導体をチャネル領域に用いたトランジスタを適宜用いることができる。また、トランジスタ３６２においてチャネル長は短く、５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上４０ｎｍ以下とする。トランジスタ３６２は、酸化物半導体膜をチャネル領域に用いているため、短チャネル効果を有さない、または極めて少なく、かつスイッチング素子としての良好な電気特性示すトランジスタである。
トランジスタ３６２は、オフ電流が小さいため、当該トランジスタを用いることにより、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ない記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
トランジスタ３６０及び容量素子３６４上にトランジスタ３６２を形成する方法は、実施の形態６に準じて行えばよい。また、層間絶縁膜３１０、３１１、３１５、３１６、３２２、３２３、３２５、３２６、バリア膜３１２、３１４、３１７、３２７、３２９等については、先の実施の形態に準ずる。
トランジスタ３６０及び容量素子３６４の上方には、配線３１３が設けられている。容量素子の上部電極３０４、３０５は、層間絶縁膜３０６、３０７、３０８を貫くコンタクトプラグ３０９ａを介して配線３１３と電気的に接続する。また、トランジスタ３６０のゲート電極は、層間絶縁膜３０６、３０７、３０８を貫くコンタクトプラグ３０９ｂを介して配線３１３と電気的に接続する。他方、酸化物半導体をチャネルに用いたトランジスタ３６２のソース又はドレインの一方は、絶縁膜、層間絶縁膜を貫くコンタクトプラグ３２４ｂを介して上層の配線３２８ａと電気的に接続され、該配線３２８ａは、層間絶縁膜３２３、３２２、３１６、絶縁膜３２１、酸化絶縁膜３２０及びバリア膜３１９を貫くコンタクトプラグ３２４ａを介して配線３１８と電気的に接続する。さらに層間絶縁膜３１５、３１１、バリア膜３１４中の配線３１８は、下層の配線３１３と電気的に接続する。これにより、トランジスタ３６２のソース又はドレインの一方は、容量素子３６４の上部電極及びトランジスタ３６０のゲート電極と電気的に接続する。また、トランジスタ３６２のソース又はドレインの他方は、コンタクトプラグ３２４ｃを介して配線３２８ｂと電気的に接続する。
なお、コンタクトプラグを用いた配線どうしの電気的接続は、図１５（Ａ）に示す配線３１８と配線３２８ａとの接続のように複数本のコンタクトプラグを用いた接続でも良く、また、上部電極３０４、３０５と配線３１３との接続のように壁状のコンタクトプラグを用いて接続しても良い。
上記の電気的接続の態様は一例であって、上記した配線とは異なる配線を用いて各素子の接続を行っても良い。例えば図１５（Ａ）で示す態様においては、トランジスタ３６２とトランジスタ３６０及び容量素子３６４との間には、配線を二層設けているが、一層でも良いし、三層以上設けてもよい。あるいは、配線を介さずに複数のプラグを上下に接続して、直接素子どうしを電気的に接続してもよい。また、図１５（Ａ）で示す態様においては、配線３１３、配線３１８はダマシン法で形成しているが（配線３１８は、いわゆるデュアルダマシン法による。）、他の手法により形成した配線であってもよい。
なお、容量が不要の場合には、容量素子３６４を設けない構成とすることもできる。また、容量素子３６４は、別途、トランジスタ３６０の上方やトランジスタ３６２の上方に設けてもよい。
また、図示しないが、配線３１８の不純物拡散防止膜として機能するバリア膜３１９と、酸化絶縁膜３２０との間に、酸素、水素、水等のブロッキング効果を有する酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化膜を設けることが好ましい。
図１５（Ａ）において、トランジスタ３６０と、トランジスタ３６２とは、少なくとも一部が重畳するように設けられており、トランジスタ３６０のソース領域またはドレイン領域と酸化物半導体膜３６３の一部が重畳するように設けられているのが好ましい。また、トランジスタ３６２が、容量素子３６４と重畳するように設けられていてもよい。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
次に、図１５（Ａ）に対応する回路構成の一例を図１５（Ｂ）に示す。
図１５（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ３６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３６２のゲート電極とは、電気的に接続されている。そして、トランジスタ３６０のゲート電極と、トランジスタ３６２のソース電極またはドレイン電極の他方は、容量素子３６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子３６４の電極の他方は電気的に接続されている。
図１５（Ｂ）に示す半導体装置では、トランジスタ３６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ３６２がオン状態となる電位にして、トランジスタ３６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ３６０のゲート電極、及び容量素子３６４に与えられる。すなわち、トランジスタ３６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ３６２がオフ状態となる電位にして、トランジスタ３６２をオフ状態とすることにより、トランジスタ３６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ３６２のオフ電流は極めて小さいため、トランジスタ３６０のゲート電極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３６０をｎチャネル型とすると、トランジスタ３６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけの閾値Ｖｔｈ＿Ｈは、トランジスタ３６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけの閾値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけの閾値電圧とは、トランジスタ３６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル領域に酸化物半導体膜を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態においては、実施の形態１乃至実施の形態７に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態８に示した構成と異なる構成について、図１６及び図１７を用いて説明を行う。なお、ここでは、半導体装置の一例として記憶装置を用いて説明する。
図１６（Ａ）は、半導体装置の回路構成の一例を示し、図１６（Ｂ）は半導体装置の一例を示す概念図である。まず、図１６（Ａ）に示す半導体装置について説明を行い、続けて図１６（Ｂ）に示す半導体装置について、以下説明を行う。
図１６（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ３６２のソース電極またはドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ３６２のゲート電極とは電気的に接続され、トランジスタ３６２のソース電極またはドレイン電極と容量素子４５４の第１の端子とは電気的に接続されている。
次に、図１６（Ａ）に示す半導体装置（メモリセル４５０）に、情報の書き込み及び保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ３６２がオン状態となる電位として、トランジスタ３６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子４５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ３６２がオフ状態となる電位として、トランジスタ３６２をオフ状態とすることにより、容量素子４５４の第１の端子の電位が保持される（保持）。
酸化物半導体膜を用いたトランジスタ３６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ３６２をオフ状態とすることで、容量素子４５４の第１の端子の電位（あるいは、容量素子４５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ３６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子４５４とが導通し、ビット線ＢＬと容量素子４５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子４５４の第１の端子の電位（あるいは容量素子４５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子４５４の第１の端子の電位をＶ、容量素子４５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル４５０の状態として、容量素子４５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図１６（Ａ）に示す半導体装置は、トランジスタ３６２のオフ電流が極めて小さいという特徴から、容量素子４５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図１６（Ｂ）に示す半導体装置について、説明を行う。
図１６（Ｂ）に示す半導体装置は、上部に記憶回路として図１６（Ａ）に示したメモリセル４５０を複数有するメモリセルアレイ４５１ａ及び４５１ｂを有し、下部に、メモリセルアレイアレイ４５１ａ及び４５１ｂを動作させるために必要な周辺回路４５３を有する。なお、周辺回路４５３は、メモリセルアレイ４５１と電気的に接続されている。
図１６（Ｂ）に示した構成とすることにより、周辺回路４５３をメモリセルアレイ４５１ａ及び４５１ｂの直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路４５３に設けられるトランジスタは、トランジスタ３６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、実施の形態６及び７で示したような単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図１６（Ｂ）に示した半導体装置では、２つのメモリセルアレイ４５１ａと４５１ｂが積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
次に、図１６（Ａ）に示したメモリセル４５０の具体的な構成について図１７を用いて説明を行う。
図１７は、メモリセル４５０の構成の一例としての断面図を示したものである。
図１７に示すトランジスタ３６２は、実施の形態１乃至実施の形態５で示すトランジスタと同様な構成とすることができる。すなわち、トランジスタ３６２は、領域４７２ａと領域４７２ｂとを含む酸化物半導体膜４７２と、ゲート絶縁膜４７３ａとゲート絶縁膜４７３ｂを含むゲート絶縁膜４７３と、ゲート電極４７４とを有する。また、ゲート電極４７４の側面にはサイドウォール４７５を有する。層間絶縁膜４８０、４８６、４８７、４９１、４９２、バリア膜４８８、４９０、４９３、４９５等については、先の実施の形態の記載に準ずる。
酸化絶縁膜４７１を介して絶縁膜４７０上に設けられたトランジスタ３６２の上には、絶縁膜４７６、層間絶縁膜４７７、層間絶縁膜４７８が設けられている。また層間絶縁膜４７８上には下部電極となる配線４８２ａが設けられ、該配線４８２ａ上に高誘電体膜４８４及び絶縁膜４８５が設けられている。さらに、絶縁膜４８５上に上部電極となる配線４８９が設けられることによって、配線４８２ａ、高誘電体膜４８４及び絶縁膜４８５、配線４８９とによって容量素子４５４が形成される。
なお、下部電極となる配線４８２ａの下部及び側面がバリア膜４８１に被覆され、また配線４８２ａの上面もバリア膜４８３に覆われた構造である。また、上部電極となる配線４８９も同様にバリア膜で被覆される。配線４８２ａ又は配線４８９の材料として銅を用いる場合には、既述のダマシン法による当該配線構造の形成が好ましいが、他の配線材料を用いる場合には当該配線構造に限られず、他の配線形成手法により上部電極及び下部電極を形成することが可能である。
高誘電体膜４８４には比誘電率の高い材料を用いることが好ましく、例えば窒化シリコン、酸化タンタル等を用いることができる。また、酸化シリコン＼窒化シリコン＼酸化シリコンのような積層膜を用いることができる。高誘電体膜４８４は少なくとも容量素子４５４の形成領域に設け、絶縁膜４８５で被覆することができる。このとき絶縁膜４８５も容量素子の誘電体膜の一部として機能する。
容量素子４５４の下部電極にあたる配線４８２ａは、バリア膜４８１、コンタクトプラグ４７９ａを介してトランジスタ３６２のソース又はドレインに電気的に接続する。他方、容量素子の上部電極にあたる配線４８９は、図１７に示すように配線４９４と電気的に接続される。あるいは、配線４８９は上層の配線に持ち上げられることなく、該配線４８９の層内において引き回される。
また、トランジスタ３６２のソース又はドレインの他方は、図１６（Ａ）に示すビット線にあたる配線４８２ｂに、コンタクトプラグ４７９ｂを介して電気的に接続する。
図１７において、トランジスタ３６２のコンタクトプラグ４７９ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
なお、図１７において容量素子４５４はトランジスタ３６２の上層に形成したが、トランジスタ３６２の下層に形成しても良い。特に、実施の形態６及び実施の形態７で示した、半導体基板と酸化物半導体膜を有するトランジスタ３６２とは異なるトランジスタを形成する場合には、該半導体基板中にトレンチ型（溝型）の容量素子を形成し、該トレンチ型の容量素子を、コンタクトプラグを用いてトランジスタ３６２と接続する構造としてもよい。
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体膜を用いたトランジスタにより形成されている。酸化物半導体膜を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上のように、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１０）
先の実施の形態で示した半導体装置の一例としては、中央演算処理装置、マイクロプロセッサ、マイクロコンピュータ、ランダムアクセスメモリ等の記憶装置、イメージセンサ、電気光学装置、発光表示装置、パワートランジスタ、コンバータ、サイリスタ等がある。また、該半導体装置をさまざまな電子機器に適用することができる。電子機器としては、例えば、表示装置、照明装置、パーソナルコンピュータ、ワードプロセッサ、画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、時計、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、スマートフォン、電子書籍、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、玩具、電気シェーバ、高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器、空調設備、食器洗浄器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、電動工具、煙感知器、医療機器、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電気自動車、ハイブリッド車、プラグインハイブリッド車、装軌車両、原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船等がある。本実施の形態では、先の実施の形態で示した半導体装置を、携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１８乃至図２１を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
通常のＳＲＡＭは、図１８（Ａ）に示すように１つのメモリセルがトランジスタ８０１、８０２、８０３、８０４、８０５及び８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
それに対して、ＤＲＡＭはメモリセルが図１８（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルがトランジスタ一つと容量一つとの構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
図１９に携帯機器のブロック図を示す。図１９に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６は、中央演算処理装置（ＣＰＵ）９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。また、ＣＰＵ９０７に含まれる、データや命令を記憶するための主記憶装置、及び高速でデータの書き込みと読み出しができるレジスタ、キャッシュなどの緩衝記憶装置に、先の実施の形態で説明した半導体装置を採用することにより、ＣＰＵの消費電力が十分に低減することができる。
図２０に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図２０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図２１に電子書籍のブロック図を示す。図２１はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図２１のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１０１ 基板
１０３ 酸化絶縁膜
１０５ 酸化物半導体膜
１０７ 酸化絶縁膜
１０９ 金属膜
１１１ 酸素
１１２ 酸化絶縁膜
１１３ 金属酸化膜
１１５ ゲート電極
１１７ ドーパント
１１９ 酸化物半導体膜
１１９ａ 領域
１１９ｂ 領域
１２１ サイドウォール
１２３ ゲート絶縁膜
１２３ａ 酸化絶縁膜
１２３ｂ 金属酸化膜
１２５ コンタクトプラグ
１２７ 絶縁膜
１３０ 層間絶縁膜
１３１ 層間絶縁膜
１３２ ビアホール
１５３ ゲート絶縁膜
１６３ ゲート絶縁膜
１６３ａ ゲート絶縁膜
１６３ｂ ゲート絶縁膜
１６４ 酸化絶縁膜
１６５ 金属膜
１６７ 保護膜
１６７ａ 酸化絶縁膜
１６７ｂ 金属酸化膜
１７７ 金属酸化膜
１８０ 金属膜
１８１ 酸化物半導体膜
１８１ａ 領域
１８１ｂ 領域
１８１ｃ 領域
１８２ 金属酸化膜
２０１ 基板
２０２ ＳＴＩ
２０３ ウェル
２０４ａ トランジスタ
２０４ｂ トランジスタ
２０４ｃ トランジスタ
２０５ 不純物領域
２０６ ゲート絶縁膜
２０７ ゲート電極
２０８ ゲート電極
２０９ 絶縁膜
２１０ サイドウォール
２１１ 層間絶縁膜
２１２ 層間絶縁膜
２１３ 層間絶縁膜
２１４ａ コンタクトプラグ
２１４ｂ コンタクトプラグ
２１５ 層間絶縁膜
２１６ 層間絶縁膜
２１７ バリア膜
２１８ 配線
２１９ バリア膜
２２０ 層間絶縁膜
２２１ 層間絶縁膜
２２２ バリア膜
２２３ 配線
２２４ バリア膜
２２５ 酸化絶縁膜
２２６ トランジスタ
２２７ 絶縁膜
２２８ 層間絶縁膜
２２９ 層間絶縁膜
２３０ａ コンタクトプラグ
２３０ｂ コンタクトプラグ
２３１ 層間絶縁膜
２３２ 層間絶縁膜
２３３ バリア膜
２３４ａ 配線
２３４ｂ 配線
２３５ バリア膜
２３６ 層間絶縁膜
２３７ 層間絶縁膜
２３８ バリア膜
２３９ 配線
２４０ バリア膜
２４１ 層間絶縁膜
２４２ 層間絶縁膜
２４３ バリア膜
２４４ 配線
２４５ バリア膜
２４６ 保護膜
２４７ 保護膜
２４８ 保護膜
２４９ａ ビアホール
２４９ｂ ビアホール
２８０ 半導体基板
２８１ 埋め込み酸化膜
２８２ ＳＯＩ層
２８３ａ トランジスタ
２８３ｂ トランジスタ
２８３ｃ トランジスタ
３００ 基板
３０１ ＳＴＩ
３０２ 不純物領域
３０３ ゲート絶縁膜
３０４ 上部電極
３０５ 上部電極
３０６ 層間絶縁膜
３０７ 層間絶縁膜
３０８ 層間絶縁膜
３０９ａ コンタクトプラグ
３０９ｂ コンタクトプラグ
３１０ 層間絶縁膜
３１１ 層間絶縁膜
３１２ バリア膜
３１３ 配線
３１４ バリア膜
３１５ 層間絶縁膜
３１６ 層間絶縁膜
３１７ バリア膜
３１８ 配線
３１９ バリア膜
３２０ 酸化絶縁膜
３２１ 絶縁膜
３２２ 層間絶縁膜
３２３ 層間絶縁膜
３２４ａ コンタクトプラグ
３２４ｂ コンタクトプラグ
３２４ｃ コンタクトプラグ
３２５ 層間絶縁膜
３２６ 層間絶縁膜
３２７ バリア膜
３２８ａ 配線
３２８ｂ 配線
３２９ バリア膜
３６０ トランジスタ
３６２ トランジスタ
３６３ 酸化物半導体膜
３６４ 容量素子
４５０ メモリセル
４５１ メモリセルアレイ
４５１ａ メモリセルアレイ
４５１ｂ メモリセルアレイ
４５３ 周辺回路
４５４ 容量素子
４７０ 絶縁膜
４７１ 酸化絶縁膜
４７２ 酸化物半導体膜
４７２ａ 領域
４７２ｂ 領域
４７３ ゲート絶縁膜
４７３ａ ゲート絶縁膜
４７３ｂ ゲート絶縁膜
４７４ ゲート電極
４７５ サイドウォール
４７６ 絶縁膜
４７７ 層間絶縁膜
４７８ 層間絶縁膜
４７９ａ コンタクトプラグ
４７９ｂ コンタクトプラグ
４８０ 層間絶縁膜
４８１ バリア膜
４８２ａ 配線
４８２ｂ 配線
４８３ バリア膜
４８４ 高誘電体膜
４８５ 絶縁膜
４８６ 層間絶縁膜
４８７ 層間絶縁膜
４８８ バリア膜
４８９ 配線
４９０ バリア膜
４９１ 層間絶縁膜
４９２ 層間絶縁膜
４９３ バリア膜
４９４ 配線
４９５ バリア膜
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ ＩＦ
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ

Claims (15)

  1. 酸化絶縁膜上に酸化物半導体膜を形成し、
    前記酸化物半導体膜をエッチングして島状の酸化物半導体膜を形成し、
    前記島状の酸化物半導体膜上に金属膜を形成し、
    前記金属膜に酸素を導入して金属酸化膜を形成するとともに、前記島状の酸化物半導体膜に酸素を導入し、
    前記金属酸化膜上にゲート電極を形成し、
    前記ゲート電極の側面に接するサイドウォールを形成し、
    前記ゲート電極及び前記サイドウォールと重ならない前記金属酸化膜をエッチングし、
    前記ゲート電極、前記サイドウォール及び前記島状の酸化物半導体膜上に層間絶縁膜を形成し、
    前記層間絶縁膜に形成した開口部を介して、前記島状の酸化物半導体膜と電気的に接続する一対のコンタクトプラグを形成することを特徴とする半導体装置の作製方法。
  2. 酸化絶縁膜上に酸化物半導体膜を形成し、
    前記酸化物半導体膜をエッチングして島状の酸化物半導体膜を形成し、
    前記島状の酸化物半導体膜上に酸化絶縁膜を形成し、
    前記酸化絶縁膜上に金属膜を形成し、
    前記金属膜に酸素を導入して金属酸化膜を形成するとともに、前記酸化絶縁膜に酸素を導入し、
    前記金属酸化膜上にゲート電極を形成し、
    前記ゲート電極の側面に接するサイドウォールを形成し、
    前記ゲート電極及び前記サイドウォールと重ならない前記金属酸化膜をエッチングし、
    前記ゲート電極、前記サイドウォール及び前記島状の酸化物半導体膜上に層間絶縁膜を形成し、
    前記層間絶縁膜に形成した開口部を介して、前記島状の酸化物半導体膜と電気的に接続する一対のコンタクトプラグを形成することを特徴とする半導体装置の作製方法。
  3. 酸化絶縁膜上に酸化物半導体膜を形成し、
    前記酸化物半導体膜をエッチングして島状の酸化物半導体膜を形成し、
    前記島状の酸化物半導体膜上に絶縁膜を形成し、
    前記絶縁膜上にゲート電極を形成し、
    前記ゲート電極の側面に接するサイドウォールを形成し、
    前記ゲート電極及び前記サイドウォールと重ならない前記絶縁膜をエッチングしてゲート絶縁膜を形成し、
    前記ゲート電極、前記サイドウォール及び前記島状の酸化物半導体膜上に酸化絶縁膜を形成し、
    前記酸化絶縁膜上に金属膜を形成し、
    前記金属膜に酸素を導入して金属酸化膜を形成するとともに、前記酸化絶縁膜に酸素を導入し、
    前記金属酸化膜上に層間絶縁膜を形成し、
    前記層間絶縁膜、前記金属酸化膜及び前記酸化絶縁膜に形成した開口部を介して、前記島状の酸化物半導体膜と電気的に接続する一対のコンタクトプラグを形成することを特徴とする半導体装置の作製方法。
  4. 酸化絶縁膜上に酸化物半導体膜を形成し、
    前記酸化物半導体膜をエッチングして島状の酸化物半導体膜を形成し、
    前記島状の酸化物半導体膜上に第１の酸化絶縁膜を形成し、
    前記第１の酸化絶縁膜上に第１の金属膜を形成し、
    前記第１の金属膜に酸素を導入して第１の金属酸化膜を形成するとともに、前記第１の酸化絶縁膜に酸素を導入し、
    前記第１の金属酸化膜上にゲート電極を形成し、
    前記ゲート電極の側面に接するサイドウォールを形成し、
    前記ゲート電極及び前記サイドウォールと重ならない前記第１の金属酸化膜をエッチングし、
    前記ゲート電極、前記サイドウォール及び前記島状の酸化物半導体膜を覆う第２の酸化絶縁膜を形成し、
    前記第２の酸化絶縁膜上に第２の金属膜を形成し、
    前記第２の金属膜に酸素を導入して第２の金属酸化膜を形成するとともに、前記第２の酸化絶縁膜に酸素を導入し、
    前記第２の金属酸化膜上に層間絶縁膜を形成し、
    前記層間絶縁膜、前記第２の金属酸化膜及び前記第２の酸化絶縁膜に形成した開口部を介して、前記島状の酸化物半導体膜と電気的に接続する一対のコンタクトプラグを形成することを特徴とする半導体装置の作製方法。
  5. 酸化絶縁膜上に酸化物半導体膜を形成し、
    前記酸化物半導体膜をエッチングして島状の酸化物半導体膜を形成し、
    前記島状の酸化物半導体膜上に第１の金属膜を形成し、
    前記第１の金属膜に酸素を導入して第１の金属酸化膜を形成するとともに、前記島状の酸化物半導体膜に酸素を導入し、
    前記第１の金属酸化膜上にゲート電極を形成し、
    前記ゲート電極の側面に接するサイドウォールを形成し、
    前記ゲート電極及び前記サイドウォールと重ならない前記第１の金属酸化膜をエッチングし、
    前記ゲート電極、前記サイドウォール及び前記島状の酸化物半導体膜上に酸化絶縁膜を形成し、
    前記酸化絶縁膜上に第２の金属膜を形成し、
    前記第２の金属膜に酸素を導入して第２の金属酸化膜を形成するとともに、前記酸化絶縁膜に酸素を導入し、
    前記第２の金属酸化膜上に層間絶縁膜を形成し、
    前記層間絶縁膜、前記第２の金属酸化膜及び前記酸化絶縁膜に形成した開口部を介して、前記島状の酸化物半導体膜と電気的に接続する一対のコンタクトプラグを形成することを特徴とする半導体装置の作製方法。
  6. 請求項１乃至請求項３のいずれか一項において、
    前記金属膜の材料は、アルミニウム、ガリウム、ハフニウム、又はイットリウムであり、
    前記金属酸化膜は、前記金属膜に対応する酸化膜又は酸化窒化膜であることを特徴とする半導体装置の作製方法。
  7. 請求項４又は５において、
    前記第１又は第２の金属膜は、アルミニウム膜、ハフニウム膜、又はイットリウム膜であり、
    前記第１又は第２の金属酸化膜は、前記第１又は第２の金属膜に対応する酸化膜又は酸化窒化膜であることを特徴とする半導体装置の作製方法。
  8. 請求項１乃至請求項７のいずれか一項において、
    前記ゲート電極を形成した後、前記ゲート電極をマスクとして、前記島状の酸化物半導体膜にドーパントを導入して前記島状の酸化物半導体膜に低抵抗領域を形成し、
    前記低抵抗領域を有する島状の酸化物半導体膜上に前記サイドウォールを形成することを特徴とする半導体装置の作製方法。
  9. 請求項８において、
    前記ドーパントは、ホウ素、窒素、リン、及びヒ素の少なくとも一以上であることを特徴とする半導体装置の作製方法。
  10. 請求項８において、
    前記ドーパントは、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上であることを特徴とする半導体装置の作製方法。
  11. 請求項８乃至請求項１０のいずれか一項において、
    前記低抵抗領域には、前記ドーパントが、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下の濃度で含まれていることを特徴とする半導体装置の作製方法。
  12. 請求項１乃至請求項１１のいずれか一項において、
    前記島状の酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含むことを特徴とする半導体装置の作製方法。
  13. 請求項１乃至請求項１２のいずれか一項において、
    半導体基板にトランジスタを形成し、
    前記トランジスタ上に平坦化絶縁膜を形成し、
    前記平坦化絶縁膜に形成した開口部を介して、前記トランジスタと電気的に接続する配線を形成し、
    前記平坦化絶縁膜及び前記配線上に前記酸化絶縁膜を形成し、
    前記層間絶縁膜及び前記平坦化絶縁膜に形成した開口部を介して、前記コンタクトプラグと前記配線とを電気的に接続させることを特徴とする半導体装置の作製方法。
  14. 請求項１乃至請求項１２のいずれか一項において、
    ＳＯＩ基板が有する半導体膜にトランジスタを形成し、
    前記トランジスタ上に平坦化絶縁膜を形成し、
    前記平坦化絶縁膜に形成した開口部を介して、前記トランジスタと電気的に接続する配線を形成し、
    前記平坦化絶縁膜及び前記配線上に前記酸化絶縁膜を形成し、
    前記層間絶縁膜及び前記平坦化絶縁膜に形成した開口部を介して、前記コンタクトプラグと前記配線とを電気的に接続させることを特徴とする半導体装置の作製方法。
  15. 請求項１乃至請求項１４のいずれか一項において、
    前記半導体装置は、中央演算処理装置、マイクロプロセッサ、ランダムアクセスメモリ、コンバータ、パワートランジスタ、サイリスタ、イメージセンサ、電気光学装置又は発光表示装置であることを特徴とする半導体装置の作製方法。
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Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8956912B2 (en) * 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20130221345A1 (en) 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6224931B2 (ja) * 2012-07-27 2017-11-01 株式会社半導体エネルギー研究所 半導体装置
KR102211215B1 (ko) 2012-09-14 2021-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9299855B2 (en) 2013-08-09 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having dual gate insulating layers
US9601591B2 (en) 2013-08-09 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102281300B1 (ko) 2013-09-11 2021-07-26 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 표시장치
TWI633668B (zh) 2013-09-23 2018-08-21 半導體能源研究所股份有限公司 半導體裝置
JP6384822B2 (ja) * 2013-11-07 2018-09-05 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 イメージセンサ及びその製造方法
KR20220046701A (ko) * 2013-12-27 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
JP6488124B2 (ja) * 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
US9397149B2 (en) * 2013-12-27 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102791575B1 (ko) * 2013-12-27 2025-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6446258B2 (ja) * 2013-12-27 2018-12-26 株式会社半導体エネルギー研究所 トランジスタ
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
KR102189611B1 (ko) 2014-01-23 2020-12-14 글로벌웨이퍼스 씨오., 엘티디. 고 비저항 soi 웨이퍼 및 그 제조 방법
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
JP6545976B2 (ja) * 2014-03-07 2019-07-17 株式会社半導体エネルギー研究所 半導体装置
JP6585354B2 (ja) * 2014-03-07 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
US10361290B2 (en) * 2014-03-14 2019-07-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising adding oxygen to buffer film and insulating film
TWI656631B (zh) * 2014-03-28 2019-04-11 日商半導體能源研究所股份有限公司 攝像裝置
JP6616102B2 (ja) * 2014-05-23 2019-12-04 株式会社半導体エネルギー研究所 記憶装置及び電子機器
US9831238B2 (en) * 2014-05-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion
KR102760229B1 (ko) 2014-05-30 2025-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이의 제조 방법, 및 전자 장치
JP6417125B2 (ja) * 2014-06-25 2018-10-31 株式会社ジャパンディスプレイ 半導体装置
US9461179B2 (en) * 2014-07-11 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor device (TFT) comprising stacked oxide semiconductor layers and having a surrounded channel structure
US9679812B2 (en) 2014-07-24 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned contact
JP6527416B2 (ja) 2014-07-29 2019-06-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102202603B1 (ko) * 2014-09-19 2021-01-14 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102875870B1 (ko) 2015-02-04 2025-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제조 방법, 또는 반도체 장치를 포함하는 표시 장치
JP6758844B2 (ja) 2015-02-13 2020-09-23 株式会社半導体エネルギー研究所 表示装置
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6744108B2 (ja) 2015-03-02 2020-08-19 株式会社半導体エネルギー研究所 トランジスタ、トランジスタの作製方法、半導体装置および電子機器
KR102582523B1 (ko) * 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US10460984B2 (en) 2015-04-15 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating electrode and semiconductor device
US10002970B2 (en) 2015-04-30 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the same, or display device including the same
CN104934330A (zh) * 2015-05-08 2015-09-23 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示面板
TWI693719B (zh) * 2015-05-11 2020-05-11 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
JP2016225614A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
US11024725B2 (en) 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
CN106409919A (zh) * 2015-07-30 2017-02-15 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
SG10201608814YA (en) 2015-10-29 2017-05-30 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the semiconductor device
JP2017085093A (ja) * 2015-10-29 2017-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2017081579A1 (en) * 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10700212B2 (en) * 2016-01-28 2020-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module, electronic device, and manufacturing method thereof
DE112017000905T5 (de) * 2016-02-18 2018-10-25 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren dafür, Anzeigevorrichtung und elektronisches Gerät
JP6539873B2 (ja) * 2016-03-16 2019-07-10 株式会社Ｊｏｌｅｄ 薄膜トランジスタ、及び薄膜トランジスタを備えた表示装置
KR20170119801A (ko) * 2016-04-19 2017-10-30 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
CN109478514A (zh) * 2016-07-26 2019-03-15 株式会社半导体能源研究所 半导体装置
DE102016122318A1 (de) 2016-11-21 2018-05-24 Infineon Technologies Ag Anschlussstruktur eines Leistungshalbleiterbauelements
US10692994B2 (en) * 2016-12-23 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10263107B2 (en) * 2017-05-01 2019-04-16 The Regents Of The University Of California Strain gated transistors and method
US20180323246A1 (en) * 2017-05-02 2018-11-08 Shenzhen China Star Optoelectronics Technology Co., Ltd. Organic light-emitting diode display panel and manufacturing method thereof
US11127693B2 (en) * 2017-08-25 2021-09-21 Infineon Technologies Ag Barrier for power metallization in semiconductor devices
US10304782B2 (en) * 2017-08-25 2019-05-28 Infineon Technologies Ag Compressive interlayer having a defined crack-stop edge extension
JP7190443B2 (ja) * 2017-11-24 2022-12-15 株式会社半導体エネルギー研究所 半導体材料
TW202006945A (zh) 2018-07-12 2020-02-01 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置和半導體系統
US10734320B2 (en) 2018-07-30 2020-08-04 Infineon Technologies Austria Ag Power metallization structure for semiconductor devices
US11167375B2 (en) 2018-08-10 2021-11-09 The Research Foundation For The State University Of New York Additive manufacturing processes and additively manufactured products
US11121025B2 (en) * 2018-09-27 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Layer for side wall passivation
US12100747B2 (en) 2018-11-02 2024-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11031321B2 (en) 2019-03-15 2021-06-08 Infineon Technologies Ag Semiconductor device having a die pad with a dam-like configuration
JP2021044502A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置およびその製造方法
CN111403352A (zh) * 2020-03-24 2020-07-10 长江存储科技有限责任公司 一种三维存储器、cmos晶体管及其制造方法
CN111725324B (zh) * 2020-06-11 2021-11-02 武汉华星光电半导体显示技术有限公司 薄膜晶体管、阵列基板及其制造方法
CN113964119A (zh) * 2020-07-21 2022-01-21 联华电子股份有限公司 半导体元件
KR102777683B1 (ko) * 2020-08-04 2025-03-10 에스케이하이닉스 주식회사 웨이퍼 대 웨이퍼 본딩 구조를 갖는 반도체 장치 및 그 제조방법

Family Cites Families (130)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
CN100468638C (zh) 2001-12-18 2009-03-11 松下电器产业株式会社 半导体元件的制造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP3851914B2 (ja) 2003-07-09 2006-11-29 株式会社東芝 不揮発性半導体記憶装置
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
RU2402106C2 (ru) 2004-11-10 2010-10-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5216201B2 (ja) * 2005-09-27 2013-06-19 株式会社半導体エネルギー研究所 半導体装置、半導体装置の作製方法、液晶表示装置、ｒｆｉｄタグ、発光装置及び電子機器
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112652B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
WO2009142309A1 (en) * 2008-05-23 2009-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5584960B2 (ja) 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5552753B2 (ja) * 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI487104B (zh) * 2008-11-07 2015-06-01 Semiconductor Energy Lab 半導體裝置和其製造方法
JP2010205987A (ja) 2009-03-04 2010-09-16 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置
US20110006349A1 (en) * 2009-07-13 2011-01-13 Toshiba America Electronic Components, Inc. Field effect transistor having channel silicon germanium
KR102321812B1 (ko) * 2009-10-29 2021-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8334148B2 (en) * 2009-11-11 2012-12-18 Samsung Electronics Co., Ltd. Methods of forming pattern structures
KR20190000365A (ko) * 2010-02-26 2019-01-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
JP5708910B2 (ja) * 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
KR102344452B1 (ko) 2010-04-23 2021-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN105321961B (zh) 2010-04-23 2018-10-02 株式会社半导体能源研究所 半导体装置的制造方法
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN102939659B (zh) 2010-06-11 2016-08-17 株式会社半导体能源研究所 半导体器件及半导体器件的制造方法
KR101995851B1 (ko) 2010-07-02 2019-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI492368B (zh) * 2011-01-14 2015-07-11 Semiconductor Energy Lab 半導體記憶裝置
TWI866652B (zh) 2011-01-26 2024-12-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP6005401B2 (ja) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9287405B2 (en) 2011-10-13 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
US8785258B2 (en) 2011-12-20 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5917385B2 (ja) 2011-12-27 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102100425B1 (ko) 2011-12-27 2020-04-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8956912B2 (en) 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

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