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Description
に関し、好適には信号によって輝度が変化する電流駆動型表示素子で形成された画素や電
圧によって輝度が変化する電圧駆動型表示素子で形成された画素や、液晶等の電圧によっ
て透過率が変化する表示素子で形成された画素や、信号線駆動回路や走査線駆動回路を含
む表示装置に関する。
表示装置が注目を浴びている。このような自発光型の表示装置に用いられる表示素子とし
て、例えば、有機発光ダイオード(OLED(Organic Light Emitt
ing Diode)、有機EL素子、エレクトロルミネッセンス素子ともいう)が注目
を集めており、ELディスプレイ等に用いられるようになってきている。OLED等の表
示素子は自発光型であるため、液晶ディスプレイに比べて視認性が高く、バックライトが
不要で応答速度が速いとの利点を有している。また、表示素子の輝度は、当該表示素子に
流れる電流値によって制御される。
003を有し、画素部7003には、複数の画素7004が設けられている(図61)。
また、複数の画素7004は、行方向に配置された走査線(G1〜Gm)と列方向に配置
された信号線(S1〜Sn)に対応するようにマトリクス状に配置されている。信号線駆
動回路7001はビデオ信号を信号線S1〜Snに出力し、走査線駆動回路7002は行
方向に配置された画素7004を選択するための信号を走査線G1〜Gmに出力する。そ
して、選択された行の各列に対応する画素に信号線駆動回路7001からのビデオ信号が
書き込まれる。各画素は書き込まれた信号を保存する。
3の全ての画素に信号の書き込みが行われると画素7004への書き込み期間が終了する
。画素の発光動作時には、画素7004は書き込まれた信号を一定期間保存しているため
、画素へ書き込まれた信号に応じた状態を維持する。そして、書き込み動作と発光動作を
繰り返し行うことにより、動画を表示している。
線駆動回路7001は、例えば、パルス出力回路7011、第1のラッチ回路7012お
よび第2のラッチ回路7013を有している。パルス出力回路7011は、入力されたス
タートパルス信号(S−SP)等のタイミングに従ってサンプリングパルスを順次第1の
ラッチ回路7012に出力する。第1のラッチ回路7012には、ビデオ信号(Vide
o Data)が入力される。そのタイミングは、パルス出力回路7011から出力され
たサンプリングパルスに従って制御される。そして、第1のラッチ回路7012の各段に
ビデオ信号が保持される。つまり、パルス出力回路7011から出力されたサンプリング
パルスによって、第1のラッチ回路7012の各段のラッチ回路が動作している。
に、第2のラッチ回路7013にラッチパルス(Latch Pulse)が入力され、
第1のラッチ回路7012に保持されていたビデオ信号は一斉に第2のラッチ回路701
3に転送され、第2のラッチ回路7013で保持されるようになる。そして、第2のラッ
チ回路7013からビデオ信号(一行分)が同時に信号線S1〜Snへ出力される。そし
て、第2のラッチ回路7013から信号線に信号が出力されている間に、次の行のデータ
がビデオ信号から第1のラッチ回路7012に入力される。そして、最終段まで入力され
た後、ラッチパルスによって第1のラッチ回路7012から第2のラッチ回路へ信号が転
送される。このような動作を繰り返し行うことにより、全ての画素に信号を入力し動画の
表示を行っている。
タル階調方式がある。アナログ方式には、表示素子の発光強度をアナログ制御する方式と
表示素子の発光時間をアナログ制御する方式がある。アナログ階調方式においては表示素
子の発光強度をアナログ制御する方式がよく用いられている。しかし、発光強度をアナロ
グ制御する方式は、画素毎の薄膜トランジスタ(以下、「TFT」ともいう)の特性のバ
ラツキの影響を受けやすく、画素毎の輝度にもバラツキが生じてしまう。一方、デジタル
階調方式はデジタル制御で表示素子をオンオフさせ、階調を表現している。デジタル階調
方式の場合、画素毎の輝度の均一性に優れているが、発光・非発光の2状態しかないため
、このままでは、2階調しか表現できない。そこで、別の手法を組み合わせて、多階調化
を図ることが行われている。多階調化のための手法としては、例えば、画素の発光面積に
重みをつけて(1画素を複数の領域に分割して領域毎に発光または非発光を制御する)そ
の選択により階調表示を行う面積階調方式がある。また、発光時間に重みをつけて(1フ
レームを複数のサブフレームに分割してサブフレーム毎に画素の発光または非発光を制御
する)その選択により階調表示を行う時間階調方式がある。一般的に、デジタル階調方式
の場合には、高精細化にも適している時間階調法が用いられることが多い。(例えば、特
許文献1)
かしながら、高精細化が進むにつれ、画素数が増えることにより信号の書き込みを行う画
素数も増加することになる。さらに、高階調表示を行うためにも、サブフレーム数を増加
しなければならない。その結果、画素への信号の書き込みの回数が増加する。
ングパルスを第1のラッチ回路へ入力するため、パルス出力回路では1行分の信号を最初
の列から最後の列まで転送させるという動作を行っており、画素数の増加に伴いますます
消費電力の増加が問題となってくる。
のビデオ信号の書き込み回数を減らし、消費電力の低減を図ることが可能な表示装置を提
供することを課題とする。
画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号を書き込む
画素の行を選択する走査線駆動回路とを有し、前記信号線駆動回路はシフトレジスタを備
え、前記走査線駆動回路に選択される行の画素に書き込むビデオ信号と前記選択される行
の一行後の画素に書き込もうとするビデオ信号とが等しいとき、前記シフトレジスタで信
号の転送を行わない手段を有することを特徴としている。
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記信号線駆動回路はシフトレ
ジスタを備え、前記走査線駆動回路に選択される行の画素に書き込むビデオ信号と前記選
択される行の一行後の画素に書き込もうとするビデオ信号とが連続した複数の列において
等しいとき、前記連続した複数の列において前記シフトレジスタで信号の転送を行わない
手段を有することを特徴としている。
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記信号線駆動回路はシフトレ
ジスタとラッチ回路とを備え、前記ラッチ回路は前記シフトレジスタから供給されるサン
プリングパルスに基づいて前記ビデオ信号を保持する手段を有し、前記ラッチ回路に保持
されたビデオ信号と前記ラッチ回路に書き込もうとするビデオ信号とが等しいとき、前記
ラッチ回路へサンプリングパルスの供給を行わない手段を有することを特徴としている。
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記信号線駆動回路はシフトレ
ジスタとラッチ回路とを備え、前記ラッチ回路は前記シフトレジスタから供給されるサン
プリングパルスに基づいて前記ビデオ信号を保持する手段を有し、走査線駆動回路に選択
される行の画素に書き込むビデオ信号と前記選択される行の一行後の画素に書き込もうと
するビデオ信号とが等しい列を有するとき、前記等しい列において前記ラッチ回路へサン
プリングパルスの供給を行わない手段を有することを特徴としている。
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記信号線駆動回路はシフトレ
ジスタとラッチ回路とを備え、前記ラッチ回路は前記シフトレジスタから供給されるサン
プリングパルスに基づいて前記ビデオ信号を保持する手段を有し、前記走査線駆動回路に
選択される行の画素に書き込むビデオ信号と前記選択される行の一行後の画素に書き込も
うとするビデオ信号とが連続した複数の列において等しいとき、前記連続した複数の列に
おいて前記シフトレジスタで信号の転送を行わない手段を有することを特徴としている。
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記信号線駆動回路はシフトレ
ジスタと第1のラッチ回路と第2のラッチ回路とを備え、前記第1のラッチ回路は前記シ
フトレジスタから供給されるサンプリングパルスに基づいて前記ビデオ信号を保持する手
段を有し、前記第2のラッチ回路は前記第1のラッチ回路から供給される前記ビデオ信号
を保持する手段を有し、前記第2のラッチ回路に保持されたビデオ信号と前記第1のラッ
チ回路に書き込もうとするビデオ信号とが等しいとき、前記第1のラッチ回路にサンプリ
ングパルスの供給を行わない手段を有することを特徴としている。
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記信号線駆動回路はシフトレ
ジスタと第1のラッチ回路と第2のラッチ回路とを備え、前記第1のラッチ回路は前記シ
フトレジスタから供給されるサンプリングパルスに基づいて前記ビデオ信号を保持する手
段を有し、前記第2のラッチ回路は前記第1のラッチ回路から供給される前記ビデオ信号
を保持する手段を有し、前記走査線駆動回路に選択される行の画素に書き込むビデオ信号
と前記選択される行の一行後の画素に書き込もうとするビデオ信号とが等しい列を有する
とき、前記等しい列において前記第1のラッチ回路へサンプリングパルスの供給を行わな
い手段を有することを特徴としている。
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記信号線駆動回路はシフトレ
ジスタと第1のラッチ回路と第2のラッチ回路とを備え、前記第1のラッチ回路は前記シ
フトレジスタから供給されるサンプリングパルスに基づいて前記ビデオ信号を保持する手
段を有し、前記第2のラッチ回路は前記第1のラッチ回路から供給される前記ビデオ信号
を保持する手段を有し、前記走査線駆動回路に選択される行の画素に書き込むビデオ信号
と前記選択される行の一行後の画素に書き込もうとするビデオ信号とが連続した複数の列
において等しいとき、前記連続した複数の列において前記シフトレジスタで信号の転送を
行わない手段を有することを特徴としている。
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記走査線駆動回路は、選択さ
れる行の画素に書き込もうとするビデオ信号と前記選択される行の画素に保存されたビデ
オ信号とが等しいとき、前記選択される行の画素へのビデオ信号の書き込みを行わない手
段を有し、前記信号線駆動回路はシフトレジスタを備え、前記走査線駆動回路に選択され
る行の画素に書き込むビデオ信号と前記選択される行の一行後の画素に書き込もうとする
ビデオ信号とが等しいとき、前記シフトレジスタで信号の転送を行わない手段を有するこ
とを特徴としている。
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記走査線駆動回路は、選択さ
れる行の画素に書き込もうとするビデオ信号と前記選択される行の画素に保存されたビデ
オ信号とが等しいとき、前記選択される行の画素を選択しない手段を有し、前記信号線駆
動回路はシフトレジスタを備え、前記走査線駆動回路に選択される行の画素に書き込むビ
デオ信号と前記選択される行の一行後の画素に書き込もうとするビデオ信号とが等しいと
き、前記シフトレジスタで信号の転送を行わない手段を有することを特徴としている。
流の流れを制御できるものなら、どのような構成でもよい。トランジスタでもよいし、ダ
イオードでもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとして
トランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、
トランジスタの極性(導電型)は特に限定されない。ただし、オフ電流が少ない方が望ま
しい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流
が少ないトランジスタとしては、LDD領域を設けているものやマルチゲート構造にして
いるもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が
、低電位側電源(Vss、GND、0Vなど)に近い状態で動作する場合はNチャネル型
を、反対に、ソース端子の電位が、高電位側電源(Vddなど)に近い状態で動作する場
合はPチャネル型を用いることが望ましい。なぜなら、ゲートとソース間電圧の絶対値を
大きくできるため、スイッチとして、動作させやすいからである。なお、Nチャネル型と
Pチャネル型の両方を用いて、CMOS型のスイッチにしてもよい。
。したがって、間に別の素子やスイッチなどが配置されていてもよい。
むEL素子)やフィールドエミッションディスプレイ(FED)で用いる素子、液晶ディ
スプレイ(LCD)、プラズマディスプレイ(PDP)、電子ペーパーディスプレイ、デ
ジタルマイクロミラーデバイス(DMD)、圧電セラミックディスプレイ、強誘電性LC
D、反強誘電性LCD、SED方式平面型ディスプレイ(SED:Surface−co
nduction Electron−emitter Disply)など、どのよう
な表示素子でもよい。なお、時間階調方式を用いているものや、メモリ性のある画素を有
しているもの(画素にSRAMやDRAMなどを有しているものや、メモリ性素子(信号
を記憶できるような素子)を有しているもの)などに好適である。
晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ(TFT)、半導体
基板やSOI基板を用いて形成されるトランジスタ、MOS型トランジスタ、接合型トラ
ンジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトラン
ジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置され
ている基板の種類に限定はなく、単結晶基板、SOI基板、ガラス基板、プラスチック基
板などに配置することが出来る。
ンジスタでもよいし、どのような基板上に形成されていてもよい。したがって、回路の全
てガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし
、単結晶基板に形成されていてもよいし、SOI基板上に形成されていてもよいし、どの
ような基板上に形成されていてもよい。あるいは、回路の一部が、ある基板に形成されて
おり、回路の別の一部が、別の基板に形成されていてもよい。つまり、回路の全てが同じ
基板上に形成されていなくてもよい。例えば、回路の一部は、ガラス基板上にTFTを用
いて形成し、回路の別の一部は、単結晶基板上に形成し、そのICチップをCOG(Ch
ip On Glass)で接続してガラス基板上に配置してもよい。あるいは、そのI
CチップをTAB(Tape Auto Bonding)やプリント基板を用いてガラ
ス基板と接続してもよい。
B(青)の色要素からなるフルカラー表示装置の場合には、一画素とはRの色要素やGの
色要素やBの色要素のいずれか一をいうものとする。
合わせたいわゆる格子状に配置されている場合はもちろんのこと、三色の色要素(例えば
RGB)でフルカラー表示を行う場合に、1つの画像の最小要素を表す三つの色要素の画
素がいわゆるデルタ配置されている場合も含むものとする。
)を含む回路を有する装置をいう。また、液晶表示装置とは、液晶素子を含む表示装置を
いう。
することができる。また、画素への信号の書き込みの回数を減らすことができ、消費電力
の低減を図ることが可能な表示装置を提供することができる。
明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様
々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の
構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
き込みを行うビデオ信号と1行前に書き込まれたビデオ信号との比較、またはある行に新
たに書き込みを行うビデオ信号と既にその行の画素に書き込まれたビデオ信号との比較を
行い、サンプリングパルスの出力や画素へのビデオ信号の書き込みを行うかどうか制御す
る。そのため、本発明の表示装置は大きく分けて2つの構成を適用する。
画素へビデオ信号の書き込みを行う際に、1行前(例えば、(i−1)行)に書き込まれ
たビデオ信号と次の行(i行)に書き込みを行おうとするビデオ信号とを比較し、同じで
ある場合に信号線駆動回路101でのサンプリングパルスの生成を行わない構成とする。
なお、ここで、1行前((i−1)行)に書き込まれたビデオ信号と書き込みを行おうと
するビデオ信号とを比較するとは、1行前の各列に対応する画素に書き込まれたビデオ信
号と新たに書き込みを行う行(i行)の各列に対応する画素に書き込むビデオ信号を、同
一の信号線に接続された列毎で比較することをいう。
その行の各列に対応する画素に書き込まれて保持されているビデオ信号と新たにその行に
書き込みを行おうとするビデオ信号とを比較し、同じである場合にその行に対応する画素
にビデオ信号の書き込みを行わない構成とする。なお、ここで、既にその行の各列に対応
する画素に書き込まれて保持されているビデオ信号と新たに書き込みを行おうとするビデ
オ信号とを比較するとは、既にその行に書き込まれているビデオ信号と新たにその行に書
き込みを行おうとするビデオ信号とを、同一の信号線に接続された列毎で比較することを
いう。
れているビデオ信号と新たにその行に書き込みを行おうとするビデオ信号とがその行に対
応する各列の画素同士を比較した場合に全て同じである場合に適用する。一方、第1の構
成では、1行前の各列に対応する画素に書き込まれたビデオ信号と新たに書き込みを行う
行(i行)の各列に対応する画素に書き込むビデオ信号とが全て同じである場合に限らず
適用することができる。
であり、第1の構成と第2の構成はそれぞれ適用してもよいし、組み合わせて適用するこ
ともできる。
3とを有している(図1)。画素部103には、走査線G1〜Gmと信号線S1〜Snと
に対応してマトリクス状に配置された画素104が設けられており、各画素104は書き
込まれた信号を保存する手段を有している。
LKB)、スタートパルス信号(G_SP)等の信号が入力される。ただし、これに限定
されない。
w)信号を繰り返す信号であり、クロック反転信号(G_CLKB)は、クロック信号(
G_CLK)と極性の反転する信号である。そして、これらの信号により、走査線駆動回
路102の同期をとったり、処理の実行のタイミングの制御を行ったりする。よって、走
査線駆動回路102にスタートパルス信号(G_SP)が入力されると、クロック信号や
クロック反転信号に従って、各走査線G1〜Gmにそれぞれの画素の行を選択するタイミ
ングの走査信号(ゲート選択パルス)が生成される。この走査信号は、走査線駆動回路1
02に接続された走査線を介して、画素部103に設けられた複数の画素行を一つずつ順
に選択するタイミングの信号である。
信号を入力することにより、信号を書き込む画素の行を選択する。つまり、画素を選択す
る信号が入力された走査線Giに接続された画素の行が選択される。画素が選択されると
信号線を介してそこに信号が入力される。また、本発明では、走査線駆動回路102に転
送制御信号(G_ENABLEt)やサンプリング制御信号(G_ENABLEp)を入
力し、サンプリングパルスの生成の制御を行う。具体的には、既にその行に書き込まれて
保持されているビデオ信号と新たにその行に書き込みを行おうとするビデオ信号とを比較
し、同じである場合にその行に対応する走査線の選択を行わずビデオ信号の書き込みを行
わない。
LKB)、スタートパルス信号(S_SP)、ビデオ信号(Video Data)等の
信号が入力される。ただし、これに限定されない。
号を繰り返す信号であり、クロック反転信号(S_CLKB)は、クロック信号(S_C
LK)と極性の反転する信号である。そして、これらの信号により、信号線駆動回路10
1の同期をとったり、処理の実行のタイミングの制御を行ったりする。よって、信号線駆
動回路101にスタートパルス信号(S_SP)が入力されると、クロック信号やクロッ
ク反転信号に従って、画素の列に対応したサンプリングパルスが生成される。サンプリン
グパルスは、ある画素へ書き込まれるビデオ信号(Video Data)が信号線駆動
回路101に入力されているときに、当該ビデオ信号をその画素の列にデータとして変換
するためのタイミングを制御する信号である。従って、このサンプリングパルスにより、
シリアルのデータとして信号線駆動回路101に入力されるビデオ信号のデータをパラレ
ルのビデオ信号のデータにすることができる。なお、線順次方式の表示装置の場合には、
このパラレルのビデオ信号のデータは、信号線駆動回路101で保持され、一列分を同時
に信号線S1〜Snのそれぞれへ入力される。また、点順次方式の場合には、サンプリン
グパルスのタイミングに従ってシリアルのビデオ信号のデータをパラレルのビデオ信号の
データとして順々に信号線S1〜Snのそれぞれの列に入力する。このように、信号線駆
動回路101は、それぞれ各列の画素に応じたビデオ信号を信号線S1〜Snへ入力する
。
信号の書き込みを行う画素の行が選択される。そして、信号線駆動回路101から信号線
S1〜Snに入力されたビデオ信号は、選択された行に対応する各列の画素104に書き
込まれ、各画素104は書き込まれたビデオ信号のデータを一定期間保存する。また、本
発明では、信号線駆動回路101に転送制御信号(S_ENABLEt)やサンプリング
制御信号(S_ENABLEp)を入力し、サンプリングパルスの生成の制御を行う。具
体的には、1行前((i−1)行目)に書き込まれたビデオ信号と次の行(i行目)に新
たに書き込みを行うビデオ信号とを列毎に比較し、同じ列がある場合に信号線駆動回路1
01でのサンプリングパルスの生成を行わなかったり、途中で停止する構成とする。
オ信号が書き込まれると画素へのビデオ信号の書き込みが終了する。なお、各画素は、書
き込まれたビデオ信号のデータを一定期間保持することによって、点灯又は非点灯の状態
を維持することができる。また、各画素の点灯又は非点灯の状態を制御することによって
、表示装置における階調を表現することができる。例えば、画素104の発光時間の長さ
を制御することにより階調を表現することができる。
ができる。また、静止画表示の場合においても、画像が書き換えられる度に書き込み動作
と発光動作が行われる。
本実施の形態では、本発明の表示装置の一例に関して図面を参照して説明する。具体的
には、ある行を選択して当該選択された行にビデオ信号の書き込みを行う際に、ある行に
書き込みを行うビデオ信号と1行前に画素に書き込まれたビデオ信号とを比較する構成に
関して説明する。
2と、画素部103とを有している。画素部103には、走査線G1〜Gmと信号線S1
〜Snとに対応してマトリクス状に配置された画素104が設けられており、画素104
は書き込まれた信号を保存する手段を有している。また、信号線駆動回路101は、パル
ス出力回路201と、第1のラッチ回路202と、第2のラッチ回路203とを有してい
る。
(S−CLK)、クロック反転信号(S−CLKB)のタイミングに従ってサンプリング
パルスを順次第1のラッチ回路202に出力する。第1のラッチ回路202には、ビデオ
信号(Video Data)が入力され、パルス出力回路201から出力されたサンプ
リングパルスが入力されるタイミングに従って、各段にビデオ信号が入力されて保持され
る。つまり、パルス出力回路201から出力されたサンプリングパルスによって、第1の
ラッチ回路202の各段のラッチ回路が動作している。
、水平帰線期間中に、第2のラッチ回路203にラッチパルス(Latch Pulse
)が入力され、第1のラッチ回路202に保持されていたデジタルビデオ信号は、一斉に
第2のラッチ回路203に転送される。その後、第2のラッチ回路203に保持されたデ
ジタルビデオ信号は1行分が同時に信号線S1〜Snへ出力される。
)が入力されている。そして、転送制御信号のレベルによりパルス出力回路201から第
1のラッチ回路202へのサンプリングパルスの出力が制御される。つまり、転送制御信
号により、第1のラッチ回路202にビデオ信号を入力するかどうかの制御を行うことが
できる。第1のラッチ回路202へビデオ信号の入力を行うかどうかは、画素部103の
各行において1行前((i−1)行目)のビデオ信号と新たに書き込みを行う次の後(i
行目)のビデオ信号とを列毎に比較して、前の行で画素に書き込まれたビデオ信号と異な
る場合のみ第1のラッチ回路202へサンプリングパルスを出力して、当該第1のラッチ
回路202へ新たなビデオ信号の書き込みを行う。
サンプリングパルスを出力して当該第1のラッチ回路202にビデオ信号書き込むのでは
なく、サンプリングパルスの生成を選択的に制御することにより、消費電力を低減するこ
とができる。
3を用いてより詳しく説明する。図3では、選択された行のある列以降の画素において、
新たに書き込みを行うビデオ信号が一行前にその列以降の画素に書き込まれたビデオ信号
と同じであるときに、パルス出力回路201で信号の転送を停止する場合を示している。
を複数段用いて構成されたシフトレジスタ207とANDゲート205とを有しており、
当該フリップフロップ回路204にクロック信号(S−CLK)、クロック反転信号(S
−CLKB)、スタートパルス信号(S−SP)が入力される。そして、これらの信号の
タイミングに従って順次サンプリングパルスが出力される。また、ANDゲート205の
2つの入力端子は、フリップフロップ回路204の入力端子と出力端子に接続されている
。なお、ここでは、ANDゲート205を用いた例を示しているが、これに限定されない
。同様な働きをする回路であればどのような構造を用いてもよく、例えば、ORゲート、
NANDゲート、NORゲート、XORゲート、NOTゲート等を用いたり組み合わせた
りしてもよい。
ルスが重ならないようにすることができる。そのような必要がない場合にはANDゲート
を設ける必要はない。例えば、図74に示すように、一つの信号線に出力されるサンプリ
ングパルスを複数のフリップフロップ回路204(ここでは2つ)により生成する構成と
してもよい。この場合、ANDゲートを設けなくても各列のサンプリングパルスが重なら
ないようにすることができる。
は、第1のラッチ回路202に出力され、その信号のタイミングに従ってビデオ信号が第
1のラッチ回路202に保持される。第1のラッチ回路202において、最終段までビデ
オ信号の保持が完了すると、水平帰線期間中に、第2のラッチ回路203にラッチパルス
が入力され、第1のラッチ回路202に保持されていたビデオ信号は、一斉に第2のラッ
チ回路203に転送される。
ッチ206を設け、転送制御信号(S_ENABLEt)によって、当該スイッチ206
のオン、オフを制御する。スイッチをオンすると、正論理の場合は強制的にL信号(負論
理の場合はH信号)が書き込まれる。具体的には、書き込みを行う行に関してある列以降
に書き込むビデオ信号が一行前に画素に書き込まれたビデオ信号と同じ場合に、転送制御
信号を用いてスイッチ206をオンして強制的にL信号を書き込むことによって、スター
トパルス信号から順に転送されてきた信号を初期化して当該列以降においてシフトレジス
タ207での信号の転送を停止する。その結果、当該列以降において、第1のラッチ回路
へのサンプリングパルスの出力が行われなくなり、当該列以降の第1のラッチ回路202
へのビデオ信号の書き込みも行われない。従って、ある列以降において、シフトレジスタ
での転送を停止することによりフリップフロップ回路204での充放電が無くなるため消
費電力を低減することができる。また、ビデオ信号線へのビデオ信号の入力も停止するこ
とによって、第1のラッチ回路202へのビデオ信号の充放電が無くなるため消費電力を
低減することができる。なお、ここでは、一列目のフリップフロップ回路の入力部にスイ
ッチ206を設けていないが、設けた構造としてもよい。
を制御できるものなら、どのような構成でもよい。トランジスタでもよいし、ダイオード
でもよいし、それらを組み合わせた論理回路でもよい。スイッチとしてトランジスタを用
いる場合を図73(A)に示す。トランジスタは、第1端子(ソース端子又はドレイン端
子)がフリップフロップ回路204の入力部分に接続され、第2端子(ソース端子又はド
レイン端子)が低電源電位に設定された電極と接続されている。低電源電位としては例え
ばGND、0Vなどが設定されていても良い。また、トランジスタは、単なるスイッチと
して動作するため、トランジスタの極性(導電型)は特に限定されない。ただし、オフ電
流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが
望ましい。オフ電流が少ないトランジスタとしては、LDD領域を設けているものやマル
チゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタの
ソース端子の電位が、低電位側電源(Vss、GND、0Vなど)に近い状態で動作する
場合はNチャネル型を、反対に、ソース端子の電位が、高電位側電源(Vddなど)に近
い状態で動作する場合はPチャネル型を用いることが望ましい。なぜなら、ゲートとソー
ス間電圧の絶対値を大きくできるため、スイッチとして、動作させやすいからである。な
お、Nチャネル型とPチャネル型の両方を用いて、CMOS型のスイッチにしてもよい。
また、スイッチとして、ダイオードを用いてもよく、この場合を(図73(B))に示す
。スイッチとして、図73(B)に示すようにダイオードを設けた場合には、通常は転送
制御信号をHレベルに保ち、転送を停止する場合にLレベルにすることによりダイオード
がオンして信号を初期化することができる。また他にも、ダイオード接続したトランジス
タ、PN接合やPIN接合のダイオードやショットキー型のダイオードやカーボンナノチ
ューブで形成されたダイオードなどを用いてもよい。
は、画素部103において1行がn列(1列目〜n列目)の信号線から構成される場合に
おいて、(j+3)列目以降には第1のラッチ回路202へのビデオ信号の書き込みを行
わない例を示している。なお、図4(A)はスイッチ206として図73(A)に示した
トランジスタを用いた場合を示しており、図4(B)はスイッチ206として図73(B
)に示したダイオードを用いた場合を示している。
前のビデオ信号とが同じであるため、転送制御信号を用いてスイッチ206をオンするこ
とによって、(j+3)列目以降の列ではシフトレジスタ207での信号の転送を停止す
る。つまり、(j+3)列目以降の列において、第1のラッチ回路202へサンプリング
パルスを出力せず、当該第1のラッチ回路202へビデオ信号の書き込みを行わない。具
体的に、図4(A)では、(j+2)列目までは転送制御信号をLレベルに保ち、(j+
3)列目において転送制御信号をHレベルとしてスイッチ206として機能するトランジ
スタをオンして強制的にL信号を書き込むことによって、スタートパルスから順に転送さ
れてきた信号を初期化して(j+3)列目以降においてシフトレジスタ207での信号の
転送を停止する。また、図4(B)では、(j+2)列目までは転送制御信号をHレベル
に保ち、(j+3)列目において転送制御信号をLレベルとして((a)の場合)スイッ
チ206として機能するダイオードをオンして強制的にL信号を書き込むことによって、
スタートパルスから順に転送されてきた信号を初期化して(j+3)列目以降においてシ
フトレジスタ207での信号の転送を停止する。また、(j+3)列目以降において転送
制御信号をLレベルとして((b)の場合)スイッチ206として機能するダイオードを
オンして強制的にL信号を書き込むことによって、スタートパルスから順に転送されてき
た信号を初期化して(j+3)列目以降においてシフトレジスタ207での信号の転送を
停止することも可能である。
の場合、少なくとも(j+2)列目は一行前に書き込まれた(j+1)列目のビデオ信号
と異なっている)あるため、転送制御信号をオフの状態とし、フリップフロップ回路20
4からANDゲート205を介して第1のラッチ回路202へサンプリングパルスを出力
して当該第1のラッチ回路202に新たにビデオ信号の書き込みを行っている。一方、(
j+3)列目以降の列においては、一行前のビデオ信号と全て同じであるため、(j+3
)列目に転送制御信号を用いてスイッチ206をオンの状態とすることによって、(j+
3)列目以降はシフトレジスタ207での信号の転送を停止させ、第1のラッチ回路20
2へサンプリングパルスを出力せず、当該第1のラッチ回路202に新たなビデオ信号の
書き込みを行わない。新たな信号を書き込まなくても、既に第1のラッチ回路202に保
存されているビデオ信号と同じなので問題はない。
ビデオ信号が保持されており、(j+3)列目以降は一行前と同じビデオ信号が第1のラ
ッチ回路202に保持されている。そして、水平帰線期間中に、第2のラッチ回路203
にラッチパルスが入力され、第1のラッチ回路202に保持されていたビデオ信号が第2
のラッチ回路203に転送され、第2のラッチ回路203に保持されたデジタルビデオ信
号1行分が同時に信号線S1〜Snへ出力される。
、ある列以降のビデオ信号が一行前のビデオ信号と同じ場合にそれ以降の列においてはシ
フトレジスタ207の信号の転送を停止して、第1のラッチ回路202へサンプリングパ
ルスの出力を行わないことによって、消費電力を低減することができる。
た場合、その列以降の全ての列において、シフトレジスタ207での信号の転送が停止し
、第1のラッチ回路202へサンプリングパルスが出力されなくなる。従って、図3に示
した構成において、走査方向切り換えスイッチを設け、走査する方向を選択できるように
してもよい。つまり、シフトレジスタ207において、直列に接続された複数のフリップ
フロップ回路204のうち、両端に位置するフリップフロップ回路204のいずれか一方
からスタートパルス信号を入力するか選択することによって、第1のラッチ回路202へ
のサンプリングパルスの出力を低減することができる。
)に示す。ここでは、フリップフロップ回路204の入力部に信号の転送を制御する走査
方向切り換えスイッチ281、282を設ける。具体的には、隣接するフリップフロップ
回路(例えば、j列目と(j+1)列目に対応するフリップフロップ回路)において、j
列目に対応するフリップフロップ回路の出力部と(j+1)列目に対応するフリップフロ
ップ回路の入力部の間に走査方向切り換えスイッチ281を設ける。そして、j列目に対
応するフリップフロップ回路の入力部と(j+1)列目に対応するフリップフロップ回路
の出力部の間に走査方向切り換えスイッチ282を設ける。
オ信号の書き込みを行う場合において、(n−2)列目のビデオ信号のみが一行前に画素
に書き込まれたビデオ信号と異なる際に、1列目にスタートパルス信号を入力した場合と
、n列目にスタートパルス信号を入力してシフトレジスタ207の信号の転送を行った場
合のタイミングチャートを図5に示す。
タートパルス信号を入力した場合を示している。回路図は、図75(B)に相当し、走査
方向切り換えスイッチ281がオンしており走査方向切り換えスイッチ282はオフした
状態となっている。この場合には、シフトレジスタ207において、1列目〜(n−2)
列目までは信号の転送が行われ、(n−1)列目以降には信号の転送が行われない。つま
り、1列目〜(n−2)列目までのフリップフロップ回路204からANDゲート205
を介して第1のラッチ回路202へサンプリングパルスが出力され、当該第1のラッチ回
路202に新たにビデオ信号が書き込まれる。
4にスタートパルス信号を入力した場合を示している。回路図は、図75(C)に相当し
、走査方向切り換えスイッチ281がオフしており走査方向切り換えスイッチ282はオ
ンした状態となっている。この場合には、シフトレジスタ207において、n列目〜(n
−2)列目まで信号の転送が行われ、(n−3)列目〜1列目には信号の転送が行われな
い。つまり、n列目〜(n−2)列目までのフリップフロップ回路204からANDゲー
ト205を介して第1のラッチ回路202へサンプリングパルスが出力され、当該第1の
ラッチ回路202にビデオ信号が新たに書き込まれるが、1列目〜(n−3)列目までは
シフトレジスタ207の信号の転送が停止し、第1のラッチ回路202へサンプリングパ
ルスを出力しない構成とすることができる。
、シフトレジスタ207で信号を転送し、第1のラッチ回路202へサンプリングパルス
を出力して当該第1のラッチ回路202へビデオ信号の書き込みを行うが、図5(B)で
は、n列目〜(n−1)列目までの2列分において、シフトレジスタ207で信号を転送
し、第1のラッチ回路202へサンプリングパルスを出力して当該第1のラッチ回路20
2にビデオ信号の書き込みを行う。従って、走査方向切り換えスイッチを設けて走査する
方向を選択可能とすることによって、シフトレジスタ207において信号の転送を早めに
停止し、フリップフロップ回路204からANDゲート205を介して出力するサンプリ
ングパルスを停止し、当該第1のラッチ回路202へビデオ信号の書き込みを低減するこ
とができる。その結果、ビデオ信号の充放電や、シフトレジスタ207での充放電が無く
なるため、消費電力を低減することができる。これは、nの数(画素数)が大きくなれば
なるほど顕著な効果が得られる。
フリップフロップ回路は、基本的には、入力された信号を遅延させて出力させる構成であ
ればよい。図77に示すフリップフロップ回路3101では、クロックドインバータ31
02、クロックドインバータ3103及びインバータ3104を有し、一般的に、ディレ
イ型フリップフロップ回路(DFF)と呼ばれている。DFFを構成するクロックトイン
バータ3102及び3103は、そこに入力されるクロック信号やクロック反転信号に同
期して動作する。そのため、遅延回路としてDFFを一段配置すると、DFFに供給され
るクロック信号の1パルス分だけ(クロック信号の周期の半分の時間だけ)、信号が遅延
することになる。なお、図77ではDFFを用いた場合の構成を示したが、これに限定さ
れない。シフトレジスタで用いられるような回路であればどのような構成でも適用可能で
ある。
は、基本的には、入力された信号を保持して出力させる構成であればよい。図78に示す
ラッチ回路3201では、インバータ3202、クロックドインバータ3203、クロッ
クドインバータ3204及びインバータ3205を有している。ラッチ回路を構成するク
ロックトインバータ3203及び3204は、そこに入力されるタイミング信号やインバ
ータ3202を介して入力されるタイミング信号に同期して動作する。つまり、タイミン
グ信号に同期して入力された信号を保持して出力させる。なお、本発明に適用可能なラッ
チ回路は、図78の構成に限られず、入力された信号を保持して出力させる回路であれば
どのような構成でも適用可能である。
た構成にも適用することができる。この場合について図76を用いて説明する。
が複数個(ここでは3個ずつ)設けられ、第1のラッチ回路202の数に対応したビデオ
線が複数(ここでは3つ)設けられている。そして、第2のラッチ回路203から出力さ
れたビデオ信号がD/A変換回路を介して信号線に出力される構成となっている。なお、
ここでは第1のラッチ回路を3個(3ビット分)設けた例を示したが、これに限られない
。つまり、実施者が適宜必要な表示ビット数(例えば、6ビットなら第1のラッチ回路と
第2のラッチ回路を6個ずつ)を考慮して選択すればよい。
a〜202cに出力され、その信号のタイミングに従ってビデオ信号が第1のラッチ回路
に保持される。ここでは、ビデオ線が第1のラッチ回路202の数だけ設けられており、
第1のラッチ回路202a〜第1のラッチ回路202cにそれぞれビデオ信号1〜ビデオ
信号3が保持される。つまり、並列した3つの第1のラッチ回路202において、3ビッ
ト分のビデオ信号の取り込みが同時に行われる。そして、第1のラッチ回路202におい
て、最終段までビデオ信号の保持が完了すると、水平帰線期間中に、第2のラッチ回路2
03にラッチパルスが入力され、第1のラッチ回路202に保持されていたビデオ信号は
、一斉に第2のラッチ回路203に転送される。
1のラッチ回路202a〜第1のラッチ回路202cから出力されたビデオ信号がそれぞ
れ第2のラッチ回路203a〜第2のラッチ回路203cに保持される。そして、第2の
ラッチ回路203に保持されたビデオ信号はD/A変換回路283を介して画素へ出力さ
れる。
に、信号を初期化するスイッチ206を設け、転送制御信号(S_ENABLEt)によ
って、当該スイッチ206のオン、オフを制御する。スイッチをオンすると、正論理の場
合は強制的にL信号(負論理の場合はH信号)が書き込まれる。具体的には、書き込みを
行う行に関してある列以降に書き込むビデオ信号が一行前に画素に書き込まれたビデオ信
号と同じ場合に、転送制御信号を用いてスイッチ206をオンして強制的にL信号を書き
込むことによって、スタートパルス信号から順に転送されてきた信号を初期化して当該列
以降においてシフトレジスタ207での信号の転送を停止する。その結果、当該列以降に
おいて、第1のラッチ回路へのサンプリングパルスの出力が行われなくなり、当該列以降
の第1のラッチ回路202へのビデオ信号の書き込みも行われない。従って、ある列以降
において、シフトレジスタでの転送停止することによりフリップフロップ回路204での
充放電が無くなるため消費電力を低減することができる。また、ビデオ信号線へのビデオ
信号の入力も停止することによって、第1のラッチ回路202へのビデオ信号の充放電が
無くなるため消費電力を低減することができる。
一行前に画素に書き込まれたビデオ信号と同じ場合とは、当行に書き込みを行うビデオ信
号と一行前に画素に書き込まれたビデオ信号とを列毎に比較した際に、1列あたりの複数
のビット分のビデオ信号が全て一致した場合(ここでは、当行に書き込みを行うビデオ信
号1〜3と一行前に画素に書き込まれたビデオ信号1〜3がそれぞれ一致した場合)をい
う。
、図73、図74等に示した構成と組み合わせてもよい。また、図76に示した信号線駆
動回路は、デジタル信号を入力してアナログ信号で画素の階調を表示する表示装置に適用
することが好ましく、好適には液晶表示装置に適用することができる。
本実施の形態では、上記実施の形態1と異なる信号線駆動回路を有する表示装置の一例
に関して図面を参照して説明する。
に示す。
構成されたシフトレジスタ207とANDゲート205とを有し、ANDゲート205の
2つの入力端子は、フリップフロップ回路204の入力端子と出力端子に接続されている
。さらに、上記図3に示したパルス出力回路201において、複数のフリップフロップ回
路204から構成されるシフトレジスタ207を複数の領域に分割して設け、スタートパ
ルス信号を複数用意してシフトレジスタの複数の領域にそれぞれスタートパルス信号の入
力を行う構成となっている。なお、ここでは、ANDゲート205を用いた例を示してい
るが、これに限定されない。同様な働きをする回路であればどのような構造を用いてもよ
く、例えば、ORゲート、NANDゲート、NORゲート、XORゲート、NOTゲート
等を用いたり組み合わせたりしてもよい。また、図6に示す構成では、ANDゲート20
5を用いることにより、各列のサンプリングパルスが重ならないようにすることができる
。そのような必要がない場合にはANDゲートを設ける必要はない。
号(S−CLK)、クロック反転信号(S−CLKB)が入力されたタイミングに従って
サンプリングパルスを順次第1のラッチ回路202へ出力する。第1のラッチ回路202
には、ビデオ信号が入力され、パルス出力回路201から出力された複数のサンプリング
パルスが入力されるタイミングに従って、各段にビデオ信号が入力され保持される。つま
り、パルス出力回路201から出力されたサンプリングパルスによって、第1のラッチ回
路202の各段のラッチ回路が動作している。
了すると、水平帰線期間中に、第2のラッチ回路203にラッチパルス(Latch P
ulse)が入力され、第1のラッチ回路202に保持されていたデジタルビデオ信号は
、一斉に第2のラッチ回路203に転送される。その後、第2のラッチ回路203に保持
されたデジタルビデオ信号は1行分が同時に信号線S1〜Snへ出力される。
るスイッチ206を設け、転送制御信号(S_ENABLEt)によって、当該スイッチ
206のオン、オフを制御する。具体的には、新たに書き込みをおこなう行のある列以降
に書き込むビデオ信号が一行前に画素に書き込まれたビデオ信号と同じ場合に、転送制御
信号を用いてスイッチ206をオンして、当該列以降においてシフトレジスタ207での
信号の転送を停止させ、当該第1のラッチ回路202にサンプリングパルスの出力を行わ
ない。さらに、本実施の形態では、フリップフロップ回路204から構成されるシフトレ
ジスタ207を複数の領域に分けて設け、領域毎にスタートパルス信号の入力を行ってい
る。従って、一旦、転送制御信号を用いてスイッチ206をオンにして、シフトレジスタ
207での信号の転送を止めてしまっても、新しい領域では別個にスタートパルス信号を
入力することによりシフトレジスタ207での信号の転送を復活させることができる。な
お、図6では、スイッチ206をトランジスタで設けた例を示したが、これに限られず上
記実施の形態で示したスイッチのいずれかを用いることができる。
用いて詳細に説明する。
トレジスタ207が、1列目〜j列目までのフリップフロップ回路から構成される領域2
07aと、(j+1)列目〜n列目までのフリップフロップ回路から構成される領域20
7bとに分けて設けられている例を示している。この場合、シフトレジスタ207におい
て、領域207aでは第1のスタートパルス信号が入力されることにより信号の転送が開
始し、領域207bでは第2のスタートパルス信号が入力されることにより信号の転送が
開始する構成となっている。つまり、シフトレジスタ207において、領域207aでは
、入力された第1のスタートパルス信号、クロック信号、クロック反転信号のタイミング
に従ってサンプリングパルスが順次第1のラッチ回路202に出力される。一方、領域2
07bでは、入力された第2のスタートパルス信号、クロック信号、クロック反転信号の
タイミングに従ってサンプリングパルスが順次第1のラッチ回路202に出力される。第
2のスタートパルス信号は、207aでのサンプリングパルスの出力が終わると、直ぐに
、207bでのサンプリングパルスの出力が始まるように入力することが望ましい。
7aと領域207bの各々において別々に制御する。ここでは、例えば、図6において、
一行前のビデオ信号と比較した際に、2列目と(j+2)列目においてのみビデオ信号が
異なる場合を考える。
04に入力することによって、1列目と2列目の信号線S1、S2に電気的に接続された
各々の第1のラッチ回路202へサンプリングパルスを出力して、当該第1のラッチ回路
202にビデオ信号の書き込みを行う。そして、転送制御信号を用いてスイッチ206を
オンすることによって、3列目以降(ここでは、3列目〜j列目まで)のシフトレジスタ
207での信号の転送を停止し、3列目〜j列目の信号線S3〜Sjに電気的に接続され
た第1のラッチ回路202へはサンプリングパルスを出力せずビデオ信号をビデオ信号線
へ出力することも行わずビデオ信号の書き込みを行わない。
04に入力することによって、(j+1)列目と(j+2)列目の信号線Sj+1、Sj
+2に電気的に接続された第1のラッチ回路202へサンプリングパルスを出力して、当
該第1のラッチ回路202にビデオ信号の書き込みを行う。そして、転送制御信号を用い
てスイッチ206をオンすることによって、(j+3)列目以降(ここでは、(j+3)
列目〜n列目)のシフトレジスタ207での信号の転送を停止し、(j+3)列目〜n列
目の信号線S(j+3)〜Snに電気的に接続された第1のラッチ回路202へはサンプ
リングパルスを出力せずビデオ信号の書き込みを行わない。
される領域207aにおいて、3列目以降のビデオ信号は一行前のビデオ信号と同じであ
るため、転送制御信号を用いてスイッチ206をオンすることによって、3列目以降の列
(3列目〜j列目)では、シフトレジスタ207での信号の転送を停止して、第1のラッ
チ回路202へサンプリングパルスの出力を行わない。そして、第2のスタートパルス信
号の入力によってシフトレジスタ207の信号の転送が制御される領域207bにおいて
、(j+3)列目以降のビデオ信号は一行前のビデオ信号と同じであるため、転送制御信
号を用いてスイッチ206をオンして、(j+3)列目以降の列((j+3)列目〜n列
目)では、シフトレジスタ207での信号の転送を停止して、第1のラッチ回路202へ
サンプリングパルスの出力を行わない。
回路202に書き込まれたビデオ信号が第2のラッチ回路203を介して信号線へ出力さ
れ、3列目〜j列目、(j+3)列目〜n列目では前の行で既に第1のラッチ回路202
に保持されているビデオ信号がラッチパルスの入力と共に第2のラッチ回路203を介し
て信号線へ出力される。
列目〜n列目では、シフトレジスタ207において信号の転送を停止し、第1のラッチ回
路へサンプリングパルスを出力せず、当該第1のラッチ回路202にビデオ信号を書き込
まないため、ビデオ信号の充放電や、シフトレジスタ207での充放電を無くし消費電力
を低減することができる。
合にその行におけるある列以降の全ての列のシフトレジスタ207において信号の転送が
止まり、第1のラッチ回路202へサンプリングパルスの出力が行われなくなる。そのた
め、その行においてある列以降のビデオ信号が全て1行前の信号と同じとなる必要がある
。従って、上記実施の形態で示した場合には、1列目〜(j+2)列目まではシフトレジ
スタ207において信号を転送し、第1のラッチ回路202へサンプリングパルスを出力
する必要がある。しかし、本実施の形態で示す構成では、分割した複数の領域毎に転送制
御信号を制御してスイッチ206のオンまたはオフを行うことができるため、シフトレジ
スタ207での信号の転送の有無をより詳細に制御し、第1のラッチ回路へのサンプリン
グパルスの出力の有無をより詳細に制御することができる。その結果、消費電力をより効
果的に低減することが可能となる。
それぞれスタートパルス信号を入力する構成を示したが、もちろん本発明はこの構成に限
定されず、シフトレジスタ207を3つ以上の複数の領域に分けて設け、複数のスタート
パルス信号を入力することによって、各領域のサンプリングパルスの出力等を制御するこ
とができる。
けることも可能である。つまり、上述したようにシフトレジスタ207が複数の領域に分
けて設けられた構成において、各領域(図6では、領域207aと207b)に走査方向
切り換えスイッチを設け、領域毎に走査する方向を選択できるようにすることができる。
つまり、複数の領域において、直列に接続された複数のフリップフロップ回路のうち、各
々の領域の両端に位置するフリップフロップ回路のいずれか一方から第1のスタートパル
ス信号、第2のスタートパルス信号を入力するかを選択できるようにする。
ップフロップ回路のどちら側から第1のスタートパルス信号を入力するか選択できるよう
にし、領域207bにおいては(j+1)列目とn列目に相当するフリップフロップ回路
のどちら側から第2のスタートパルス信号を入力するか選択できるようする。
のみビデオ信号が異なる場合を考える。この場合のタイミングチャートを図8に示す。
スタートパルス信号を入力し、1列目と2列目のフリップフロップ回路204からサンプ
リングパルスを出力して第1のラッチ回路202にビデオ信号の書き込みを行う。そして
、転送制御信号を用いてスイッチ206をオンすることにより3列目以降(ここでは、3
列目〜j列目まで)は、シフトレジスタ207での信号の転送を停止し、第1のラッチ回
路202へのサンプリングパルスの出力を行わず、当該第1のラッチ回路202へビデオ
信号の書き込みを行わない。
ートパルス信号を入力し、n列目のフリップフロップ回路204からサンプリングパルス
を出力して第1のラッチ回路202にビデオ信号の書き込みを行う。そして、転送制御信
号をオンすることにより(n−1)列目以降(ここでは、(n−1)目〜(j+1)列目
まで)は、シフトレジスタ207での信号の転送を停止させ、第1のラッチ回路202へ
のサンプリングパルスの出力を行わず、当該第1のラッチ回路202へビデオ信号の書き
込みを行わない。
3列目〜(n−1)列目において、シフトレジスタ207における信号の転送を停止し、
第1のラッチ回路202へのサンプリングパルスの出力を行わず、当該第1のラッチ回路
202へビデオ信号の書き込みを行わない構成とすることができる。つまり、画素の行に
おいて両端に位置する列にのみ一行前のビデオ信号と異なる場合であっても、シフトレジ
スタ207を複数の領域に分け、当該領域毎に走査方向を制御することによって、シフト
レジスタ207において信号の転送を早めに停止して、第1のラッチ回路202へのサン
プリングパルスの出力をより効果的に低減することが可能となるため、消費電力を効果的
に低減することができる。
示した一つの信号線に対して複数のラッチ回路を設けた構成と組み合わせて適用すること
ができる。つまり、本発明は、本実施の形態で示した構成と上記実施の形態で示した構成
とを組み合わせた全ての構成を適用することができる。
本実施の形態では、上記実施の形態と異なる信号線駆動回路を有する表示装置の一例に
関して図面を参照して説明する。具体的には、上記実施の形態と異なるパルス出力回路を
有する表示装置に関して具体的に説明する。
構成されたシフトレジスタ207と3入力のANDゲート235とを有し、ANDゲート
235の入力端子は、フリップフロップ回路204の入力端子と出力端子とサンプリング
制御信号が出力される配線に接続された構成となっている。なお、ここでは、ANDゲー
ト205を用いた例を示しているが、これに限定されない。同様な働きをする回路であれ
ばどのような構造を用いてもよく、例えば、ORゲート、NANDゲート、NORゲート
、XORゲート、NOTゲート等を用いたり組み合わせたりしてもよい。
号(S−CLK)、クロック反転信号(S−CLKB)が入力されたタイミングに従って
サンプリングパルスを順次第1のラッチ回路202へ出力する。第1のラッチ回路202
には、ビデオ信号が入力され、パルス出力回路201から出力された複数のサンプリング
パルスが入力されるタイミングに従って、各段にビデオ信号が入力され保持される。つま
り、パルス出力回路201から出力されたサンプリングパルスによって、第1のラッチ回
路202の各段のラッチ回路が動作している。そして、第1のラッチ回路202において
、最終段までデジタルビデオ信号の保持が完了すると、水平帰線期間中に、第2のラッチ
回路203にラッチパルス(Latch Pulse)が入力され、第1のラッチ回路2
02に保持されていたデジタルビデオ信号は、一斉に第2のラッチ回路203に転送され
る。その後、第2のラッチ回路203に保持されたデジタルビデオ信号は1行分が同時に
信号線S1〜Snへ出力される。
LEp)が入力されており、サンプリング制御信号のレベルによりANDゲート235か
ら第1のラッチ回路202へのサンプリングパルスの出力を制御する。つまり、シフトレ
ジスタ207において全ての列で信号の転送を行い、サンプリング制御信号のレベルを制
御してANDゲート235に入力することによって、第1のラッチ回路202へのサンプ
リングパルスの出力を制御する。
よい。図20では、図9における3入力のANDゲート235の代わりに2入力のAND
ゲート235a、235bを設けた構成となっている。ANDゲート235aの入力端子
は、フリップフロップ回路204の入力端子と出力端子に接続されており、ANDゲート
235bの入力端子は、ANDゲート235aの出力端子とサンプリング制御信号が出力
される配線に接続された構成となっている。なお、ここでは、ANDゲート205を用い
た例を示しているが、これに限定されない。同様な働きをする回路であればどのような構
造を用いてもよく、例えば、ORゲート、NANDゲート、NORゲート、XORゲート
、NOTゲート等を用いたり組み合わせたりしてもよい。
サンプリングパルスが重ならないようにすることができる。そのような必要がない場合に
はANDゲート235を3入力として設ける必要はない。例えば、図21に示すように、
一つの信号線に出力されるサンプリングパルスを複数のフリップフロップ回路204(こ
こでは2つ)により生成する構成としてもよい。この場合、ANDゲート235cを3入
力としなくてよく、ANDゲート235cの入力端子はフリップフロップ回路の出力部と
サンプリング制御信号が出力される配線に接続された構成となっている。
j+4)列目、(j+6)列目〜(j+8)列目に新たに書き込みを行うビデオ信号が一
行前に画素に書き込まれたビデオ信号と同じである場合を示している。
に新たに書き込みを行うビデオ信号が一行前のビデオ信号と同じであるため、サンプリン
グ制御信号をオフして、ANDゲート235から第1のラッチ回路202へサンプリング
パルスの出力を行わない。このとき、ビデオ信号線に、ビデオ信号は入力されない。一方
、j列目〜(j+2)列目、(j+5)列目、(j+9)列目、(j+10)列目に新た
に書き込みを行うビデオ信号が一行前のビデオ信号と異なるため、サンプリング制御信号
をオンして、ANDゲート235から第1のラッチ回路202へサンプリングパルスを出
力し、当該第1のラッチ回路202へビデオ信号の書き込みを行う。なお、図9に示す構
成では、シフトレジスタ207において、全ての列で信号の転送が行われているため、A
NDゲート205にサンプリング制御信号を入力して第1のラッチ回路202へのサンプ
リングパルスの出力の制御を行っている。
目では新たに第1のラッチ回路202に書き込まれたビデオ信号が第2のラッチ回路20
3を介して信号線へ出力され、(j+3)列目、(j+4)列目、(j+6)列目〜(j
+8)列目では前の行で既に第1のラッチ回路202に保持されているビデオ信号が第2
のラッチ回路を介して信号線へ出力される。
チ回路202へのサンプリングパルスの出力を必要な列でだけ停止させることができる。
つまり、必要な列(ここでは、一行前とビデオ信号が異なる列)に対してのみ選択的にビ
デオ信号の書き込みを行うことによって、消費電力を低減することができる。また、一行
前とビデオ信号が同じときには、ビデオ信号線にビデオ信号を入力しないことにより低消
費電力を図ることができる。
。
るスイッチ236を設け、転送制御信号(S_ENABLEt)を用いて当該スイッチ2
36を制御する構成としてもよい。この場合、第1のラッチ回路202へのサンプリング
パルスの出力を転送制御信号とサンプリング制御信号を用いて制御することができる。ま
た、上記図20、図21に示した構成に転送制御信号を設けた構成としてもよい。なお、
図11では、スイッチ236をトランジスタで設けた例を示したが、これに限られず上記
実施の形態で示したスイッチのいずれかを用いることができる。
列目〜(j+8)列目、(j+11)列目〜n列目に新たに書き込みを行うビデオ信号が
一行前のビデオ信号と同じである場合を示している。
、(j+11)列目〜n列目に新たに書き込みを行うビデオ信号は一行前のビデオ信号と
同じであるため、サンプリング制御信号をオフして、ANDゲート235から第1のラッ
チ回路202へサンプリングパルスの出力を行わない。一方、j列目〜(j+2)列目、
(j+5)列目、(j+9)列目、(j+10)列目に書き込みを行うビデオ信号は一行
前のビデオ信号と異なるため、サンプリング制御信号をオンして、ANDゲート235か
ら第1のラッチ回路202へサンプリングパルスを出力し、当該第1のラッチ回路202
へビデオ信号の書き込みを行う。なお、ここでは、(j+11)列目以降において、書き
込みを行うビデオ信号が全て1行前のビデオ信号と同じであるため、転送制御信号を用い
てスイッチ236をオンして(j+11)列目以降においてシフトレジスタ207での信
号の転送を中止する。
スタでの信号の転送や第1のラッチ回路へのサンプリングパルスの出力を制御し、必要な
列に対してのみ選択的にビデオ信号の書き込みを行うことができるため、消費電力を低減
することができる。
以降において新たに書き込みを行うビデオ信号と一行前に画素に書き込まれたビデオ信号
とが全て同じである必要があり、サンプリング制御信号を用いてサンプリングパルスの出
力を制御する場合には、列毎にサンプリングパルスの出力を制御することができるが、全
ての列に対してシフトレジスタで信号の転送を行う必要がある。そのため、転送制御信号
とサンプリング制御信号の両方を用いてサンプリングパルスの出力を制御することにより
、様々な画素の表示に柔軟に対応できるため、より効果的に消費電力を低減することが可
能となる。
スイッチを設けてもよいし、シフトレジスタを複数の領域に分け、スタートパルス信号を
複数用意して当該複数のシフトレジスタの領域にそれぞれスタートパルス信号の入力を行
う構成としてもよい。さらに、シフトレジスタ207を複数の領域に分けて設け、当該領
域毎に走査方向を制御する構成としてもよい。
発明は、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合わせた全て
の構成を適用することができる。
本実施の形態では、上記実施の形態と異なる表示装置の一例に関して図面を参照して説
明する。具体的には、ある期間の複数の行における動作方法に関して、特に一行前のビデ
オ信号と新たに次の行に書き込みを行うビデオ信号が全ての列において同一である場合を
含む場合の動作方法に関して説明する。
2のラッチ回路243を有している。パルス出力回路241は、フリップフロップ回路2
44を複数段用いて形成されたシフトレジスタ247とANDゲート245とを有してお
り、ANDゲート245の2つの入力端子は、隣り合うフリップフロップ回路244との
出力端子と接続されている。つまり、各段のフリップフロップ回路244はANDゲート
245より1つ冗長に設けられ、隣り合うフリップフロップ回路244の出力が信号線S
1〜Snに対応して設けられた各段のANDゲート245に入力される構成となっている
。
初期化するスイッチ246を設け、転送制御信号(S_ENABLEt)により当該スイ
ッチ246を制御する。そして、スタートパルス信号が入力され、フリップフロップ回路
244から第1のラッチ回路242へ信号が順次転送されていっても、ある列以降のビデ
オ信号が1行前のビデオ信号と同じ場合には転送制御信号をオンして、シフトレジスタ2
47において信号の転送を停止させ、ある列以降において第1のラッチ回路へのサンプリ
ングパルスの出力を行わない構成となっている。なお、図13では、スイッチ246をト
ランジスタで設けた例を示したが、これに限られず上記実施の形態で示したスイッチのい
ずれかを用いることができる。
画素へ入力するビデオ信号を信号線駆動回路の第1のラッチ回路242に保持する期間(
ここでは、TGi−1、TGi、TGi+1)を示している。つまり、TGi−1、TG
i、TGi+1は、それぞれ1ゲート選択期間に相当する。
、クロック反転信号(S−CLKB)が入力され、フリップフロップ回路244の第1段
目にスタートパルス信号(S−SP)が入力される。図14においては、パルス2101
がTGi−1のスタートパルスに相当する。
ク信号の1パルス分遅れる。よって、冗長に設けられた第1段目のフリップフロップ回路
244と次の段のフリップフロップ回路244の出力が入力される一列目のANDゲート
245の出力は、図14に示すパルス2301のようにクロック信号のパルス分となる。
パルス2301は、サンプリングパルスSamp.1として1列目の画素に対応した第1
のラッチ回路242に入力される。同様にn列目のANDゲート245の出力は、図14
に示すパルス2302のようにサンプリングパルスSamp.nとしてn列目の画素に対
応した第1のラッチ回路242に入力される。
1が入力されており、サンプリングパルスが入力されるタイミングに従って、画素の各列
に対応した各段の第1のラッチ回路にビデオ信号を保持する。なお、図14において、サ
ンプリングパルスが入力されるタイミングとは、サンプリングパルスがHレベルからLレ
ベルに立ち下がるときのことである。このときに、第1のラッチ回路242に入力されて
いるビデオ信号が、当該第1のラッチ回路242の各々の段に保持される。
線期間中に、第2のラッチ回路243にラッチパルス(Latch Pulse)240
1が入力され、第1のラッチ回路242に保持されていたビデオ信号は、一斉に第2のラ
ッチ回路243に転送される。その後、第2のラッチ回路243に保持されたビデオ信号
は1行分が同時に信号線へ出力される。
設けられており、当該スイッチ246は転送制御信号により制御されている。従って、転
送制御信号のレベルによりシフトレジスタ247における信号の転送が制御され、第1の
ラッチ回路242に出力されるサンプリングパルスが制御される。
においてHレベルとなり、それ以外の場合においてLレベルとなる。つまり、転送制御信
号がLレベルのときには、フリップフロップ回路244の入力部分に設けられた信号を初
期化するスイッチ246がオフするため、シフトレジスタ247において信号は転送され
、第1のラッチ回路242にサンプリングパルスが出力されビデオ信号が書き込まれる。
転送制御信号がHレベルのときには、フリップフロップ回路244の入力部分に設けられ
た信号を初期化するスイッチ246がオンするため、シフトレジスタ247において信号
の転送が停止し、第1のラッチ回路242にサンプリングパルスが出力されず、当該第1
のラッチ回路242にビデオ信号の書き込みが行われない。ビデオ信号の書き込みを行わ
ないため、ビデオ信号をビデオ信号線(Video Line)に入力する必要がない。
よって、ビデオ信号の供給を止めてもよい。その結果、より消費電力を低減することがで
きる。
号と異なっているか、または少なくとも1列目とn列目において一行前のビデオ信号と異
なっている例を示している。そのため、全ての列においてシフトレジスタ247で信号の
転送を行い第1のラッチ回路242へサンプリングパルスを出力して、当該第1のラッチ
回路242へ新たにビデオ信号の書き込みを行っている例を示しているため、転送制御信
号はLレベルとなっている。
画素行の全ての列において一行前((i−1)行目)に画素に書き込まれたビデオ信号と
同じ場合について示している。
LK)、クロック反転信号(S−CLKB)が入力され、フリップフロップ回路244の
第1段目にスタートパルス信号(S−SP)が入力される。図14においては、パルス2
111がTGiのスタートパルスに相当する。
れると同時に、転送制御信号がHレベルとなり、フリップフロップ回路244の入力部分
に設けられた信号を初期化するスイッチがオンするため、次の段のフリップフロップ回路
への信号が転送されなくなる。その結果、シフトレジスタ247において信号の転送が停
止するため、全ての列において第1のラッチ回路242へサンプリングパルスが出力され
ずビデオ信号の書き込みが行われない。ビデオ信号の書き込みを行わないため、ビデオ信
号をビデオ信号線(Video Line)に入力する必要がない。よって、ビデオ信号
の供給を止めてもよい。その結果、より消費電力を低減することができる。
オ信号が、一斉に第2のラッチ回路243に転送され、第2のラッチ回路243に保持さ
れたビデオ信号の1行分が同時に信号線へ出力される。つまり、一行前と同じビデオ信号
が出力される。
列において一行前(i行目)のビデオ信号と同じ場合について示している。
LK)、クロック反転信号(S−CLKB)が入力され、フリップフロップ回路244の
第1段目にスタートパルス信号(S−SP)が入力される。図14においては、パルス2
121がTGi+1のスタートパルスに相当する。
フロップ回路244の出力が入力された一列目のANDゲート245から、図14に示す
パルス2321のようにクロック信号の1パルス分が出力される。パルス2321は、サ
ンプリングパルスSamp.1として1列目の画素に対応した第1のラッチ回路242に
入力され、サンプリングパルスSamp.1が入力されるタイミングに従って、1列目の
画素に対応した第1のラッチ回路242にビデオ信号が書き込まれる。
れの画素に対応した第1のラッチ回路242にサンプリングパルスが入力されビデオ信号
が書き込まれる。
Hレベルとなり、フリップフロップ回路244の入力部分に設けられた信号を初期化する
スイッチがオンするため、次の段のフリップフロップ回路への信号が転送されなくなる。
その結果、(j−1)列目以降において、シフトレジスタ247の信号の転送が停止する
ため、j列目以降の列において第1のラッチ回路242へサンプリングパルスが出力され
ずビデオ信号の書き込みが行われない。また、j列目以降の列においてビデオ信号の書き
込みを行わないため、ビデオ信号をビデオ信号線(Video Line)に入力する必
要がない。よって、j列目以降の列においてビデオ信号の供給を止めてもよい。その結果
、より消費電力を低減することができる。
たビデオ信号が、ラッチパルスの入力と共に一斉に第2のラッチ回路243に転送され、
第2のラッチ回路243に保持されたビデオ信号の1行分が同時に信号線へ出力される。
つまり、一行前と同じビデオ信号が出力される。
前のビデオ信号と同じ場合は、第1段目のフリップフロップ回路244からパルスが出力
されると同時に、転送制御信号がHレベルとなり、シフトレジスタ247において信号の
転送が停止し、第1のラッチ回路へサンプリングパルスが出力されず当該第1のラッチ回
路へビデオ信号の書き込みが行われない。従って、書き込みを行う画素行の全ての列にお
いて一行前に画素に書き込んだビデオ信号と同じ場合には、スタートパルス信号の入力を
行わないようにしてもよい。
ス信号の入力を行わないようにする。なぜなら、このときTGiでは、シフトレジスタで
信号の転送が行われず第1のラッチ回路へサンプリングパルスが出力されないため、そも
そもスタートパルス信号を入力する必要がないからである。そして、スタートパルス信号
のパルス2111を入力しない場合には、第1のラッチ回路242へサンプリングパルス
が出力されないため、第1のラッチ回路へビデオ信号2211の書き込みが行われない。
従って、第1のラッチ回路242への電荷の充放電を省略することにより、消費電力を低
減することができる。なお、この場合、転送制御信号のパルス2511は出力してもよい
し、出力しなくともよい。ビデオ信号の書き込みを行わないため、ビデオ信号をビデオ信
号線(Video Line)に入力する必要がない。よって、ビデオ信号の供給を止め
てもよい。その結果、より消費電力を低減することができる。
信号線駆動回路へビデオ信号の入力を行わないようにしてもよい。
わないようにする。なぜなら、このときTGiで入力されるビデオ信号は、第1のラッチ
回路242に書き込まれないため、そもそもビデオ信号を入力する必要がないからである
。そして、ビデオ信号の入力を停止することにより、ビデオ線への電荷の充放電が省略で
きるため消費電力を低減することができる。従って、TGiにおいては、ビデオ線への消
費電力が小さくなる電位(例えば、L信号のみ)を入力するか、第1のラッチ回路をフロ
ーティングにすればよい。なお、これは外部から信号が入力される接続端子と信号線駆動
回路とが画素部を挟んで設けられている場合には特に有効となる。この場合の、構成の一
例を図16に示す。
部8003及び接続端子部8005を有している。画素部8003上には、画素部800
3を覆うように対向電極8004が形成され、対向電極8004は、接続端子部に形成さ
れた対向電極の低電源電位が入力される複数の接続端子8007から伸張した接続端子8
007のパッドより幅広の配線とコンタクトホール8008を介して接続されている。そ
して、ビデオ信号が入力される接続端子8006はビデオ線8009により信号線駆動回
路8001と接続されている。本構成の場合には、対向電極8004への電源供給ライン
の抵抗(接続端子8007とFPC端子との接触抵抗や、対向電極8004と接続端子8
007との間の配線抵抗など)や容量(平行配線間容量や配線交差間容量等)を小さくす
ることができる。よって、電源供給ラインでの電圧降下や波形のなまりや変動を低減し、
対向電極の電位を正常にすることができる。そして、ビデオ線8009のように引き回し
配線が長くなって配線に寄生している抵抗や容量が大きくなっても、ビデオ線8009の
充放電を減らすことができるので消費電力の低減を図ることができる。
スタートパルス信号のパルス2111の入力を行わなくてもよいし、転送制御信号のパル
ス2511を入力しなくてもよい。
信号線駆動回路へクロック信号やクロック反転信号等の入力を行わないようにしてもよい
。
号を信号線駆動回路へ入力しないようにする。例えば、クロック信号とクロック反転信号
とで互いに反転している一定の電位(一方がHレベル、他方がLレベル)を入力するよう
にしてもよい。なぜなら、このときTGiでは、シフトレジスタの信号の転送が行われず
第1のラッチ回路へサンプリングパルスが出力されないため、そもそもクロック信号やク
ロック反転信号を信号線駆動回路へ入力する必要がないからである。従って、クロック信
号やクロック反転信号を一定の電位にしておくことにより電荷の充放電が行われないため
、消費電力を低減することができる。また、図17(A)のTGiにおいて、図15(A
)に示したように信号線駆動回路へスタートパルス信号のパルス2111の入力を行わな
くてもよいし、転送制御信号のパルス2511を入力しなくてもよいし、図15(B)に
示したようにビデオ信号2211の入力を行わないようにしてもよい。その結果、大幅に
消費電力を低減することができる。
信号線駆動回路へラッチパルスの入力を行わないようにしてもよい。
へ入力しないようにする。なぜなら、このときTGiでは、シフトレジスタの信号の転送
が行われず第1のラッチ回路へサンプリングパルスが出力されないため、そもそもラッチ
パルスを信号線駆動回路へ入力する必要がないからである。従って、ラッチパルスを信号
線駆動回路へ入力しないことによって、第1のラッチ回路から第2のラッチ回路への信号
の転送が行われないため、電荷の充放電を省略し消費電力を低減することができる。また
、図17(B)のTGiにおいて、図15(A)に示したように信号線駆動回路へスター
トパルス信号のパルス2111の入力を行わなくてもよいし、転送制御信号のパルス25
11を入力しなくてもよいし、図15(B)に示したようにビデオ信号2211の入力を
行わないようにしてもよいし、図17(A)に示したようにクロック信号やクロック反転
信号の入力を行わないようにしてもよい。その結果、大幅に消費電力を低減することがで
きる。
説明する。
2のラッチ回路243を有している。パルス出力回路241は、フリップフロップ回路2
44を複数段用いて形成されたシフトレジスタ247とANDゲート245とを有してお
り、ANDゲート245の2つの入力端子は、隣り合うフリップフロップ回路244との
出力端子と接続されている。さらに、図18では、上記図13に示したパルス出力回路2
01において、複数のフリップフロップ回路204から構成されるシフトレジスタ207
を複数の領域に分割して設け、スタートパルス信号を複数用意してシフトレジスタの当該
複数の領域にそれぞれスタートパルス信号の入力を行う構成となっている。
るスイッチ246を設け、転送制御信号(S_ENABLEt)により当該スイッチ24
6を制御する。そして、スタートパルス信号が入力され、フリップフロップ回路244か
ら第1のラッチ回路242へ信号が順次転送されていっても、ある列以降のビデオ信号が
1行前のビデオ信号と同じ場合には転送制御信号をオンして、シフトレジスタ247にお
いて信号の転送を停止させ、ある列以降において第1のラッチ回路へのサンプリングパル
スの出力を行わない構成となっている。
トレジスタ247が、1列目〜j列目までのフリップフロップ回路から構成される第1の
領域247aと、(j+1)列目〜n列目までのフリップフロップ回路から構成される第
2の領域247bとに分けて設けられている例を示している。この場合、シフトレジスタ
247において、第1の領域247aでは第1のスタートパルス信号が入力されることに
より信号の転送が開始し、領域247bでは第2のスタートパルス信号が入力されること
により信号の転送が開始する構成となっている。
る。なお、図14と同じ部分については説明を省略する。
画素へ入力するビデオ信号を信号線駆動回路の第1のラッチ回路242に保持する期間(
ここでは、TGi−1、TGi、TGi+1)を示している。つまり、TGi−1、TG
i、TGi+1は、それぞれ1ゲート選択期間に相当する。
ク反転信号(S−CLKB)が入力され、第1の領域247aのフリップフロップ回路2
44の第1段目に第1のスタートパルス信号(S−SP1)が入力される。図19(A)
においては、パルス2101がTGi−1の第1のスタートパルス信号に相当する。
ク信号のパルス分遅れる。よって、冗長に設けられた第1段目のフリップフロップ回路2
44と次の段のフリップフロップ回路244の出力が入力される一列目のANDゲート2
45の出力は、図19(A)に示すパルス2301のようにクロック信号のパルス分とな
る。パルス2301は、サンプリングパルスSamp.1として1列目の画素に対応した
第1のラッチ回路242に入力される。同様にj列目のANDゲート245の出力は、図
14に示すパルス2303のようにサンプリングパルスSamp.jとしてj列目の画素
に対応した第1のラッチ回路242に入力される。
7の第2の領域247bに、クロック信号(S−CLK)、クロック反転信号(S−CL
KB)が入力され、第2の領域247bのフリップフロップ回路244の第1段目に第2
のスタートパルス信号(S−SP2)が入力される。図19(A)においては、パルス2
102がTGi−1の第1のスタートパルス信号に相当する。
ク信号のパルス分遅れる。よって、冗長に設けられた第1段目のフリップフロップ回路2
44と次の段のフリップフロップ回路244の出力が入力される(j+1)列目のAND
ゲート245の出力は、図19(A)に示すパルス2304のようにクロック信号のパル
ス分となる。パルス2304は、サンプリングパルスSamp.j+1として(j+1)
列目の画素に対応した第1のラッチ回路242に入力される。同様にn列目のANDゲー
ト245の出力は、図19(A)に示すパルス2302のようにサンプリングパルスSa
mp.nとしてn列目の画素に対応した第1のラッチ回路242に入力される。
1が入力されており、サンプリングパルスが入力されるタイミングに従って、画素の各列
に対応した各段の第1のラッチ回路にビデオ信号を保持する。
線期間中に、第2のラッチ回路243にラッチパルス(Latch Pulse)240
1が入力され、第1のラッチ回路242に保持されていたビデオ信号は、一斉に第2のラ
ッチ回路243に転送される。その後、第2のラッチ回路243に保持されたビデオ信号
は1行分が同時に信号線へ出力される。
設けられており、当該スイッチ246は転送制御信号により制御されている。従って、転
送制御信号のレベルによりシフトレジスタ247の第1の領域247aおよび第2の領域
247bにおける信号の転送が制御され、第1のラッチ回路242に出力されるサンプリ
ングパルスが制御される。
号と異なっているか、または少なくとも1列目とn列目において一行前のビデオ信号と異
なっている例を示している。そのため、全ての列においてシフトレジスタ247の第1の
領域247aおよび第2の領域247bで信号の転送を行い第1のラッチ回路242へサ
ンプリングパルスを出力して、当該第1のラッチ回路242へ新たにビデオ信号の書き込
みを行っている例を示しているため、転送制御信号はLレベルとなっている。
画素行の全ての列において一行前((i−1)行目)に画素に書き込まれたビデオ信号と
同じ場合について示している。
クロック反転信号(S−CLKB)が入力され、第1の領域247aのフリップフロップ
回路244の第1段目に第1のスタートパルス信号(S−SP)が入力される。図19(
A)においては、パルス2111がTGiの第1のスタートパルスに相当する。
力されると同時に、転送制御信号がHレベル(パルス2511)となり、フリップフロッ
プ回路244の入力部分に設けられた信号を初期化するスイッチがオンするため、次の段
のフリップフロップ回路への信号が転送されなくなる。その結果、シフトレジスタ247
において信号の転送が停止するため、全ての列において第1のラッチ回路242へサンプ
リングパルスが出力されずビデオ信号の書き込みが行われない。
、クロック反転信号(S−CLKB)が入力され、第2の領域247bのフリップフロッ
プ回路244の第1段目に第2のスタートパルス信号(S−SP)が入力される。図19
(A)においては、パルス2112がTGiの第2のスタートパルスに相当する。
ップ回路244からパルスが出力されると同時に、転送制御信号がHレベル(パルス25
12)となり、シフトレジスタ247の第2の領域247bにおいても信号の転送が停止
する。
オ信号が、一斉に第2のラッチ回路243に転送され、第2のラッチ回路243に保持さ
れたビデオ信号の1行分が同時に信号線へ出力される。つまり、一行前と同じビデオ信号
が出力される。
いて同一である場合には、図19(B)に示すように第1のスタートパルス(パルス21
11)と第2のスタートパルス(パルス2112)をそれぞれ同時にシフトレジスタ24
7の第1の領域247aと第2の領域247bに入力することも可能である。TGiでは
、全ての列において、第1のラッチ回路242にビデオ信号が書き込まれないからである
。この場合、第1の領域247aと第2の領域247bの第1段目のフリップフロップ回
路244からパルスが出力されると同時に、転送制御信号がHレベル(パルス2511)
とすることによって、フリップフロップ回路244の入力部分に設けられた信号を初期化
するスイッチをオンすればよい。
まれたビデオ信号とが同一であり、(j+2)列目〜n列目に新たに書き込みを行うビデ
オ信号と一行前に書き込まれたビデオ信号とが同一である場合を示している。
いて、それぞれ、上記図14のTGi+1で説明した方法を用いて同様に行うことができ
る。
て一行前のビデオ信号と同じ場合は、第1段目のフリップフロップ回路244からパルス
が出力されると同時に、転送制御信号がHレベルとなり、シフトレジスタ247において
信号の転送が停止し、第1のラッチ回路へサンプリングパルスが出力されず、当該第1の
ラッチ回路へビデオ信号の書き込みが行われない。従って、書き込みを行う画素行の全て
の列において一行前に画素に書き込んだビデオ信号と同じ場合には、上記図15、17に
示したように、スタートパルス信号、ビデオ信号、クロック信号、クロック反転信号、ラ
ッチパルス等の入力を行わないようにしてもよい。
発明は、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合わせた構成
を全て含んでいる。
本実施の形態では、画素に書き込みを行おうとするビデオ信号が、既にその画素へ書き
込まれているビデオ信号(つまり、画素に保存されているビデオ信号)と等しい場合に関
して図面を参照して説明を行う。具体的には、ある行以降において、既にその行の画素へ
書き込まれているビデオ信号と新たにその行に書き込みを行おうとするビデオ信号とが同
じである場合に関して説明する。
を書き込む場合に、書き込みを行おうとするビデオ信号が既にその画素へ書き込まれてい
るビデオ信号と一致している場合、その画素の行へはビデオ信号の書き込みを行わないよ
うにする。つまり、その行の画素(以下、「画素行」とも記す。)にビデオ信号を書き込
む動作時において、その画素行が選択されない信号を入力し続けるか、またはその画素行
の走査線をフローティングにする。
オ信号が、それらの画素へ書き込みを行おうとするビデオ信号と全て一致しているときだ
け、その行の画素に信号の書き込みを行わない。よって、その行の各列の画素に書き込み
を行おうとするビデオ信号のうち一つでも既に書き込まれているビデオ信号と異なる場合
には、その走査線につながっている画素の全てに信号の書き込みを行う。なぜなら、走査
線に画素を選択する信号を入力すると、信号線の電位が否応なしに画素に入力され、画素
のデータが書き換わってしまうためである。従って、一行における全てのビデオ信号が一
致する場合のみ、その走査線を選択しないようにする。
とを有している。パルス出力回路251には、クロック信号(G_CLK)、クロック反
転信号(G_CLKB)、スタートパルス信号(G_SP)等が入力されている。そして
、それらの信号のタイミングに従って、バッファ253にゲート選択パルスが入力される
。そして、パルス出力回路251から出力されたゲート選択パルス(SC.1〜SC.m
)はバッファ253によって、電流供給能力の高いゲート選択パルス(G.1〜G.m)
に変換され、走査線G1〜Gmに出力される。なお、パルス出力回路251とバッファ2
53との間に信号のレベルをシフトさせる回路(レベルシフタ)を設けた構成としてもよ
い。
されている。そして、転送制御信号により、ビデオ信号の書き込みを行わない画素行を選
択し、当該画素行にゲート選択パルスの出力を行わない構成となっている。
されたシフトレジスタ257とANDゲート255とを有しており、当該フリップフロッ
プ回路254にクロック信号(S−CLK)、クロック反転信号(S−CLKB)、スタ
ートパルス信号(S−SP)が入力される。そして、シフトレジスタ257で信号が転送
され、これらの信号のタイミングに従ってバッファ253へ順次ゲート選択パルスが出力
される。また、ANDゲート255の2つの入力端子は、フリップフロップ回路254の
入力端子と出力端子に接続されている。
るスイッチ256を設け、転送制御信号を用いて当該スイッチ256のオン、オフを制御
する。例えば、ある行以降の全ての行おいて画素にビデオ信号の書き込みを行わない場合
には、転送制御信号を用いてスイッチ256をオンすることにより、ある行以降において
シフトレジスタ257での信号の転送を停止させ、バッファ253へゲート選択パルスの
出力を行わないようにする。この場合、ある行以降においては走査線の選択を行わないた
め、ある行以降の画素に新たにビデオ信号の書き込みを行わず、既に書き込まれているビ
デオ信号を保持させ続ける。なお、図22では、スイッチ256をトランジスタで設けた
例を示したが、これに限られず上記実施の形態で示したスイッチのいずれかを用いること
ができる。
続されたトランジスタのゲート容量に代表される負荷容量に電荷を充放電することになる
。そこで、このように、ある行以降において、既に画素に書き込まれているビデオ信号と
その画素に新たに書き込みを行おうとするビデオ信号が等しいとき、ある行以降において
シフトレジスタ257での信号の転送を停止し、走査線にその画素行を選択するゲート選
択パルスを入力しないようにすることによって、充放電の回数を減らし消費電力を低減す
ることができる。
(1行目〜m行目)の走査線から構成される場合において、(i+3)行目以降の画素に
はビデオ信号の書き込みを行わない例を示している。
(i+3)行目以降の各列に書き込まれているビデオ信号と同じであるため、転送制御信
号を用いてスイッチ256をオンすることにより、(i+3)行目以降の行においてシフ
トレジスタ257での信号の転送を停止し、(i+3)行目以降の画素行にゲート選択パ
ルスの出力を行わない。
たにその行の画素に書き込みを行おうとするビデオ信号とを比較した場合に異なる行が少
なくとも一つ(この場合、少なくとも(i+2)行目に既に書き込まれているビデオ信号
が書き込みを行おうとするビデオ信号と異なっている)あるため、転送制御信号を用いて
スイッチ256をオフの状態とし、バッファ253を介して走査線にゲート選択パルスを
出力して画素にビデオ信号の書き込みを行っている。一方、(i+3)行目以降の行にお
いては、既にその行の画素に書き込まれているビデオ信号と書き込みを行おうとするビデ
オ信号とが全て同じであるため、(i+3)行目に転送制御信号を用いてスイッチ256
をオンすることにより、(i+3)行目以降の画素にはビデオ信号の書き込みを行わず、
既に画素に書き込まれているビデオ信号を保持する。
線に接続されたトランジスタのゲート容量に代表される負荷容量に電荷を充放電すること
になる。そこで、図23に示すように、ビデオ信号の書き込みを行う場合に、既にその画
素へ書き込まれているビデオ信号と新たにその画素へ書き込みを行おうとするビデオ信号
がある行以降全て同じ場合には転送制御信号を用いて、その画素行以降においてシフトレ
ジスタ257での信号の転送を停止し、走査線にゲート選択パルスを入力しないようにす
ると、充放電の回数を減らすことができ、消費電力を低減することができる。
した場合、その行以降の全ての行において、シフトレジスタ257の信号の転送が停止し
、走査線へゲート選択パルスの出力が行われなくなる。従って、図22に示した構成にお
いて、走査方向切り換えスイッチを設け、走査する方向を選択できるようにしてもよい。
つまり、シフトレジスタ257において、直列に接続された複数のフリップフロップ回路
254のうち、両端に位置するフリップフロップ回路254のいずれか一方からスタート
パルス信号を入力するか選択することによって、より多くの行で走査線へのゲート選択パ
ルスの出力を低減することが可能となる。
つまり、ある行以降において、既にその画素へ書き込まれているビデオ信号と新たにその
画素へ書き込みを行おうとするビデオ信号が同じ場合に、転送制御信号によりシフトレジ
スタ257での信号の転送を停止する構成であればどのような構成としてもよい。また、
図23の場合には、(i+3)行目以降において、信号線駆動回路を全て停止させてもよ
い。その結果、大幅に消費電力を低減することができる。
れたシフトレジスタ267とANDゲート265とを有し、ANDゲート265の2つの
入力端子は、フリップフロップ回路264の入力端子と出力端子に接続されている。さら
に、パルス出力回路261において、シフトレジスタ267を複数の領域に分割して設け
、スタートパルス信号を複数用意して当該複数のシフトレジスタの領域にそれぞれスター
トパルス信号の入力を行う構成となっている。
設け、転送制御信号(G_ENABLEt)を用いて当該スイッチ266のオン、オフを
制御する。例えば、ある行以降の全ての行おいて画素にビデオ信号の書き込みを行わない
場合には、転送制御信号を用いてスイッチ256をオンすることにより、ある行以降にお
いてシフトレジスタ257での信号の転送を停止させ、バッファ253へゲート選択パル
スの出力を行わないようにする。この場合、ある行以降においては、画素に新たにビデオ
信号の書き込みを行わず、既に書き込まれているビデオ信号を保持させ続ける。
7を複数の領域に分けて設け、当該領域毎にスタートパルス信号の入力を行う構成を示し
ている。従って、一旦、転送制御信号を用いてスイッチ256をオンすることによって、
ある行以降におけるシフトレジスタ257の信号の転送を止めてしまっても、別の領域で
は別個にスタートパルス信号が入力されるためシフトレジスタ267での信号の転送を復
活させることができる。
シフトレジスタ267が、1行目〜i行目までフリップフロップ回路264から構成され
る領域267aと、(i+1)行目〜m行目までのフリップフロップ回路264から構成
される領域267bとに分けて設けられている例を示している。
号が入力されることにより信号の転送が開始し、領域267bでは第2のスタートパルス
信号が入力されることにより信号の転送が開始する構成となっている。つまり、シフトレ
ジスタ267において、領域267aでは、入力された第1のスタートパルス信号、クロ
ック信号、クロック反転信号のタイミングに従ってゲート選択パルスが順次バッファ25
3を介して走査線に出力される。一方、領域267bでは、入力された第2のスタートパ
ルス信号、クロック信号、クロック反転信号のタイミングに従ってゲート選択パルスが順
次バッファ253を介して走査線に出力される。
いて、領域267aと領域267bの各々において別々に制御する。例えば、図24にお
いて、既に画素に書き込まれているビデオ信号と書き込みを行おうとするビデオ信号とを
比較した際に、2行目と(i+2)行目においてのみ既に書き込まれているビデオ信号と
書き込みを行おうとするビデオ信号が異なる場合を考える。
順々にゲート選択パルスを出力して画素行を選択し、当該画素行にビデオ信号の書き込み
を行う。続いて、転送制御信号を用いてスイッチ266をオンすることによって、3行目
以降(ここでは、3行目〜i行目まで)は、シフトレジスタ267での信号の転送を停止
し、フリップフロップ回路264から走査線へゲート選択パルスの出力を行わず、画素へ
ビデオ信号の書き込みを行わない。
)行目走査線にゲート選択パルスを出力して当該画素行にデータの書き込みを行う。続い
て、転送制御信号を用いてスイッチ266をオンすることによって、(i+3)行目以降
(ここでは、(i+3)行目〜m行目)はシフトレジスタ267での信号の転送を停止し
、フリップフロップ回路204から走査線へのゲート選択パルスの出力を行わず、画素へ
のデータの書き込みを行わない。
れる領域263aにおいて、3行目以降(ここでは、3行目〜i行目まで)では既に画素
に保持されたビデオ信号と書き込みを行おうとするビデオ信号とが同じであるため、転送
制御信号を用いてスイッチ266をオンすることによって3行目〜i行目の走査線にゲー
ト選択パルスの出力を行わない。
れる領域263bにおいて、(i+3)行目以降(ここでは、(i+3)行目〜i行目ま
で)では既に画素に保持されたビデオ信号と書き込みを行おうとするビデオ信号とが同じ
であるため、転送制御信号を用いてスイッチ266をオンすることによって(i+3)行
目以降の走査線にゲート選択パルスの出力を行わない。
信号が書き込まれ、3行目〜i行目、(i+3)行目〜m行目では既にその行に書き込ま
れているビデオ信号を保持し続ける。
)行目〜m行目では、シフトレジスタ267において信号の転送を停止し、走査線にその
画素行を選択するゲート選択パルスの入力を行わないため、充放電の回数を減らすことが
でき、消費電力を低減することができる。また、走査線にゲート選択パルスの入力を行わ
ない場合には、信号線駆動回路を全て停止させてもよい。その結果、大幅に消費電力を低
減することができる。
た場合に、その行以降の全ての行においてシフトレジスタ257で信号の転送が止まり、
その行以降全ての走査線にゲート選択パルスの出力が行われなくなる。そのため、ある行
以降において、既に画素に書き込まれたビデオ信号と新たに書き込みを行おうとするビデ
オ信号とが全て同じとなる必要がある。従って、この場合図22に示した構成では、1行
目〜(i+2)行目までシフトレジスタ267での信号の転送を行い、走査線にゲート選
択パルスを出力する必要がある。一方、図24に示す構成では、分割した複数の領域毎に
転送制御信号を用いてスイッチ266のオンまたはオフを行うことができるため、シフト
レジスタ267での信号の転送を詳細に制御し、走査線へのゲート選択パルスの出力の有
無を詳細に制御することによって、消費電力を低減することが可能となる。
れスタートパルス信号を入力する構成を示したが、もちろん本発明はこの構成に限定され
ず、シフトレジスタ267を3つ以上の複数の領域に分けて設け、それぞれの領域に対応
した複数のスタートパルス信号を入力することによって、各領域においてゲート選択パル
スの出力を制御することができる。
、シフトレジスタ267が複数の領域に分けて設けられた構成において、各領域(図24
では、領域267aと267b)に走査方向切り換えスイッチを設け、領域毎に走査する
方向を選択できるようにすることができる。つまり、複数の領域において、直列に接続さ
れた複数のフリップフロップ回路のうち、各々の領域の両端に位置するフリップフロップ
回路のいずれか一方から第1のスタートパルス信号、第2のスタートパルス信号を入力す
るかを選択できるようにすることができる。
リップフロップ回路のどちら側から第1のスタートパルス信号を入力するか選択できるよ
うにし、領域267bにおいては(i+1)行目とm行目に相当するフリップフロップ回
路のどちら側から第2のスタートパルス信号を入力するか選択できるようする。
書き込みを行おうとするビデオ信号が等しいとき、ある行以降においてシフトレジスタ2
57での信号の転送を停止し、走査線にその画素行を選択するゲート選択パルスを入力し
ないようにすることによって、充放電の回数を減らし消費電力を低減することができる。
ビデオ信号と書き込みを行おうとするビデオ信号とが等しい場合、その画素行への信号の
書き込み動作時において、その画素行の信号線をフローティングにすることにより、さら
に消費電力の低減を図ることが可能となる。なぜなら、一つの走査線に接続されている画
素と同数の信号線の配線交差要領への充放電を省略することができるためである。また、
フローティングにしなくとも信号線に入力した直前の信号をそのまま出力するようにして
もよい。なぜなら、その信号線にはすでに配線交差容量への充放電が完了しているため、
それほど消費電力はかからないからである。例えば、上記実施の形態で上述した、一行前
のビデオ信号と新たに次の行に書き込みを行うビデオ信号が全ての列において同一である
場合の駆動方法(例えば、図14、図15、図17)を適用することができる。
、画素にビデオ信号の書き込みを行う場合において、一行前のビデオ信号と書き込みを行
うビデオ信号との比較、および既に画素に書き込まれたビデオ信号と書き込みを行うビデ
オ信号との比較を行い、画素へのビデオ信号の書き込みを制御することができる。
る行以降の画素に既に書き込まれたビデオ信号と新たに書き込みを行おうとするビデオ信
号との比較を行い、全ての画素において同じである場合には、本実施の形態で示した構成
を用いて走査線にゲート選択パルスの出力を行わず、走査線の選択を行わないようにする
。一方、既に画素に書き込まれたビデオ信号と新たにその画素へ書き込みを行おうとする
ビデオ信号とが異なる行がある場合には、一行前に画素に書き込まれたビデオ信号と新た
に書き込みを行うビデオ信号との比較を行い、異なる列がある場合には、上記実施の形態
1乃至4に示した構成を用いて一行前に書き込まれたビデオ信号と異なる列にのみビデオ
信号を書き込むようにする。
うとするビデオ信号との比較と、一行前に画素に書き込まれたビデオ信号と新たに書き込
みを行うビデオ信号との比較とを行うことによって、最も消費電力が小さくなるように動
作させることによって、より効果的に消費電力を低減することができる。
わせた構成を全て含んでいる。
本実施の形態では、画素に書き込みを行うビデオ信号が、既にその画素へ書き込まれて
いるビデオ信号(つまり、画素に保存されているビデオ信号)と等しい場合に関して、上
記実施の形態5と異なる構成に関して図面を参照して説明を行う。具体的には、既にその
画素へ書き込まれているビデオ信号と書き込みを行うビデオ信号が同じである行が複数あ
る場合に、行毎に選択的にゲート選択パルスの出力を行わない構成に関して説明する。
用いて構成されたシフトレジスタ277とANDゲート275とを有し、ANDゲート2
75の入力端子は、フリップフロップ回路274の入力端子と出力端子とサンプリング制
御信号が出力される配線に接続された構成となっている。
−CLK)、クロック反転信号(S−CLKB)が入力されたタイミングに従ってゲート
選択パルスを順次バッファ回路273へ出力する。そして、バッファ253により電流供
給能力の高い画素選択信号に変換され、走査線に出力される。
)が入力されており、サンプリング制御信号のレベルによりバッファ253へのゲート選
択パルスの出力を制御する。つまり、シフトレジスタ277の全ての行において信号の転
送を行い、サンプリング制御信号をANDゲート275に入力することによって、バッフ
ァ253へのゲート選択パルスの出力の制御を行う。
(i+6)行目〜(i+8)行目の画素に新たに書き込みを行おうとするビデオ信号が既
にその画素行の画素に書き込まれたビデオ信号と同じである場合を示している。
の画素に新たに書き込みを行おうとするビデオ信号は既に当該画素行に保存されているビ
デオ信号と同じであるため、サンプリング制御信号をオフして、ANDゲート275から
バッファ253へゲート選択パルスの出力を行わない。一方、i行目〜(i+2)行目、
(i+5)行目、(i+9)行目、(i+10)行目に新たに書き込みを行おうとするビ
デオ信号は、既に当該画素行に保持されているビデオ信号と異なるため、サンプリング制
御信号をオンして、ANDゲート275からバッファ253へゲート選択パルスを出力し
、走査線を選択することにより画素へビデオ信号の書き込みを行う。なお、ここでは、シ
フトレジスタ277において、全ての行で信号の転送が行われているため、ANDゲート
275にサンプリング制御信号を入力してゲート選択パルスの出力の制御を行っている。
目では画素に新たなビデオ信号が書き込まれ、(i+3)行目、(i+4)行目、(i+
6)行目〜(i+8)行目では既にその画素に保存されているビデオ信号が保持され続け
る。
パルスの出力を必要な行でだけ停止させることができる。つまり、必要な行(ここでは、
既にその行の画素に書き込まれているビデオ信号と新たにその行の画素に書き込みを行お
うとするビデオ信号とが異なる行)に対してのみ選択的に走査線を選択して、画素にビデ
オ信号の書き込みを行うことによって、消費電力を低減することができる。また、走査線
にゲート選択パルスの入力を行わない場合には、信号線駆動回路を全て停止させてもよい
。その結果、大幅に消費電力を低減することができる。
路284の入力部に信号を初期化するスイッチ286を設け、転送制御信号を用いて当該
スイッチを制御する構成としてもよい。この場合、ゲート選択パルスの出力を転送制御信
号とサンプリング制御信号を用いて制御することができる。なお、図28では、スイッチ
286をトランジスタで設けた例を示したが、これに限られず上記実施の形態で示したス
イッチのいずれかを用いることができる。
i+11)行目〜m行目において、新たに画素に書き込もうとするビデオ信号が既にその
画素に書き込まれたデータと同じである場合を示している。
、(i+11)行目〜m行目の画素に書き込みを行うビデオ信号は既にその画素行に書き
込まれているビデオ信号と同じであるため、サンプリング制御信号をオフして、ANDゲ
ート285からバッファ253へゲート選択パルスの出力を行わない。一方、i行目〜(
i+2)行目、(i+5)行目、(i+9)行目、(i+10)行目の画素においては既
にその画素に書き込まれているビデオ信号と書き込みを行うビデオ信号とが異なるため、
サンプリング制御信号をオンして、ANDゲート285からバッファ253へゲート選択
パルスを出力し、ビデオ信号の書き込みを行う。なお、ここでは、(i+11)行目以降
の行では全て既にその行に書き込まれているビデオ信号と書き込みを行うビデオ信号とが
同じであるため、転送制御信号をオンして(i+11)行目以降においてシフトレジスタ
287の信号の転送を中止する。
スタでの信号の転送や走査線へのゲート選択パルスの出力を制御し、必要な行の画素に対
してのみ選択的にビデオ信号の書き込みを行うことができるため、消費電力を低減するこ
とができる。
降において新たに書き込みを行おうとするビデオ信号と既にある行以降に書き込まれたビ
デオとが全て同じである必要があり、サンプリング制御信号を用いてゲート選択パルスの
出力を制御する場合には、行毎にゲート選択パルスの出力を制御することができるが、全
ての行に対してシフトレジスタで信号の転送を行う必要がある。そのため、転送制御信号
とサンプリング制御信号の両方を用いてゲート選択パルスの出力を制御することにより、
様々な画素の表示に柔軟に対応できるため、より効果的に消費電力を低減することが可能
となる。また、走査線にゲート選択パルスの入力を行わない場合には、信号線駆動回路を
全て停止させてもよい。その結果、大幅に消費電力を低減することができる。
スイッチを設けてもよいし、シフトレジスタ287を複数の領域に分け、スタートパルス
信号を複数用意して当該複数のシフトレジスタの領域にそれぞれスタートパルス信号の入
力を行う構成としてもよい。さらに、シフトレジスタ287を複数の領域に分けて設け、
当該領域毎に走査方向を制御する構成としてもよい。
ビデオ信号と書き込みを行おうとするビデオ信号とが等しい場合、その画素行への信号の
書き込み動作時において、その画素行の信号線をフローティングにすることにより、さら
に消費電力の低減を図ることが可能となる。なぜなら、一つの走査線に接続されている画
素と同数の信号線の配線交差要領への充放電を省略することができるためである。また、
フローティングにしなくとも信号線に入力した直前の信号をそのまま出力するようにして
もよい。なぜなら、その信号線にはすでに配線交差容量への充放電が完了しているため、
それほど消費電力はかからないからである。例えば、上記実施の形態で上述した、一行前
のビデオ信号と新たに次の行に書き込みを行うビデオ信号が全ての列において同一である
場合の駆動方法(例えば、図14、図15、図17)を適用することができる。
、画素にビデオ信号の書き込みを行う場合において、一行前のビデオ信号と書き込みを行
うビデオ信号との比較、および既に画素に書き込まれたビデオ信号と新たにその画素へ書
き込みを行おうとするビデオ信号との比較を行い、画素へのビデオ信号の書き込みを制御
することができる。
(i行)の画素に既に書き込まれたビデオ信号と新たにその行(i行)の画素に書き込み
を行おうとするビデオ信号との比較を行い、全ての画素において同じである場合には、本
実施の形態で示した構成を用いて走査線にゲート選択パルスの出力を行わず、走査線の選
択を行わないようにする。一方、既に画素に書き込まれたビデオ信号と新たに書き込みを
行おうとするビデオ信号とが異なる場合には、一行前((i−1)行)に画素に書き込ま
れたビデオ信号と新たに次の行(i行)の画素に書き込みを行うビデオ信号との比較を行
い、異なる列がある場合には、上記実施の形態1乃至4に示した構成を用いて一行前に書
き込まれたビデオ信号と異なる列にのみビデオ信号を書き込むようにする。
するビデオ信号と、一行前に画素に書き込まれたビデオ信号と新たに書き込みを行うビデ
オ信号との比較とを行うことによって、最も消費電力が小さくなるように動作させること
によって、より効果的に消費電力を低減することができる。
わせた構成を全て含んでいる。
本実施の形態では、ある行の画素に新たに書き込みを行おうとするビデオ信号が、既に
その行の画素へ書き込まれているビデオ信号(つまり、画素に保存されているビデオ信号
)と等しい場合に適用する信号線駆動回路の構成例に関して図面を参照して説明を行う。
具体的には、ある行の画素に新たに書き込みを行おうとするビデオ信号が、既にその行の
画素へ書き込まれているビデオ信号と等しい場合に画素へビデオ信号の書き込みを行わな
い構成を有する信号線駆動回路に関して説明する。
、第2のラッチ回路803、出力制御回路804を有する。パルス出力回路801には、
クロック信号(S_CLK)、クロック反転信号(S_CLKB)、スタートパルス信号
(S_SP)が入力される。これらの信号にしたがって順次サンプリングパルスが出力さ
れる。
入力され、その信号のタイミングにしたがってビデオ信号(Video Data)が第
1のラッチ回路802に保持される。
線期間中に、第2のラッチ回路803にラッチパルス(Latch Pulse)が入力
され、第1のラッチ回路802に保持されていたビデオ信号は、一斉に第2のラッチ回路
803に転送される。
。さらに、出力制御回路804には出力制御信号(S_ENABLE)が入力されており
、この信号によりビデオ信号を信号線S1〜Snに出力するかしないかが制御される。な
お、出力制御回路804では、ビデオ信号を出力しないときに、信号線S1〜Snをフロ
ーティングにしてもいいし、固定電位を設定してもよい。固定電位としては、消費電力を
低減するような電位を設定しておけばよい。
期間において、画素への信号の書き込みを行う画素行における一行分のビデオ信号のビデ
オ信号が、前回のサブフレーム期間における一行分のビデオ信号のビデオ信号と同じ場合
に、出力制御信号はLレベルとなり、一行分のデータが一つでも異なる場合に出力制御信
号がHレベルとなる。つまり、出力制御信号がLレベルのときには、出力制御回路804
からビデオ信号が出力されず、Hレベルのとき出力制御回路804からビデオ信号が出力
される。
ングチャートを用いてこの信号線駆動回路の動作について説明する。
ック信号(S_CLK)、クロック反転信号(S_CLKB)、スタートパルス信号(S
_SP)が入力される。
ーム期間におけるそれぞれj−1行目の画素、j行目の画素、j+1行目の画素、j+2
行目の画素へ入力するビデオ信号を信号線駆動回路の第1のラッチ回路812にラッチす
る期間を示している。つまり、1ゲート選択期間に相当する。そして、TGi−1にはビ
デオ信号3404、TGiにはビデオ信号3405、TGi+1にはビデオ信号3406
のデータが第1のラッチ回路812に入力される。
5にはクロック信号(S_CLK)、クロック反転信号(S_CLKB)が入力され、フ
リップフロップ回路815の第1段目にスタートパルス信号(S_SP)が入力される。
図31において、パルス3401がTGi−1のスタートパルス信号である。
ク信号のパルス分遅れる。このパルス3402はサンプリングパルスSamp.1として
第1のラッチ回路812の一列目の画素に対応したLAT1に入力される。同様にn段目
のフリップフロップ回路815の出力はパルス3403のようにサンプリングパルスSa
mp.nとして第1のラッチ回路812のn列目の画素に対応したLAT1に入力される
。
されており、サンプリングパルスが入力されるタイミングに従って、画素の各列に対応し
た各段のラッチ回路にビデオ信号を保持する。なお、ここでのサンプリングパルスが入力
されるタイミングとは、サンプリングパルスがHレベルからLレベルに立ち下がるときの
ことである。このときに、第1のラッチ回路812に入力されているビデオ信号が、第1
のラッチ回路812のそれぞれの段に保持される。
線期間中に、第2のラッチ回路813にラッチパルス(Latch Pulse)340
7が入力され、第1のラッチ回路812に保持されていたビデオ信号は、一斉に第2のラ
ッチ回路813に転送される。その後、第2のラッチ回路813に保持されたビデオ信号
は1行分が同時に出力制御回路814へ入力される。
、この信号のレベルによりビデオ信号を信号線S1〜Snに出力するかしないかが制御さ
れる。出力制御信号(S_ENABLE)は、1フレーム期間中のあるサブフレーム期間
において、画素への信号の書き込みを行う画素行における一行分のビデオ信号が、前回の
サブフレーム期間における一行分のビデオ信号と同じ場合に、出力制御信号はLレベルと
なり、一行分のデータが一つでも異なる場合に出力制御信号がHレベルとなる。
14の各段に設けられたアナログスイッチがオフするため出力制御回路814からビデオ
信号が出力されず、Hレベルのときには、各段に設けられたアナログスイッチがオンする
ため出力制御回路814からビデオ信号が出力される。
るため第2のラッチ回路813に保持されたビデオ信号3404が出力制御回路814を
介して信号線S1〜Snに出力される。そして、再び、フリップフロップ回路815の第
1段目にスタートパルス信号(S_SP)が入力される。パルス3408がTGiのスタ
ートパルス信号である。すると、再びサンプリングパルスが出力される。そして、このサ
ンプリングパルスのタイミングに従ってビデオ信号3405が第1のラッチ回路812の
各段に保持される。そして、ラッチパルス3409が入力されると、このビデオ信号34
05が第2のラッチ回路813に一斉に転送される。そして、このビデオ信号3405は
1行分が同時に出力制御回路814へ入力される。
であるため第2のラッチ回路813に保持されたビデオ信号3405は出力制御回路81
4から出力されない。つまり、信号線S1〜Snはフローティングとなっている。そして
、再び、フリップフロップ回路815の第1段目にスタートパルス信号(S_SP)が入
力される。パルス3410がTGi+1のスタートパルス信号である。すると、再びサン
プリングパルスが出力される。そして、このサンプリングパルスのタイミングに従ってビ
デオ信号3406が第1のラッチ回路812の各段に保持される。そして、ラッチパルス
3412が入力されると、このビデオ信号3406が第2のラッチ回路813に一斉に転
送される。そして、このビデオ信号3406は1行分が同時に出力制御回路814へ入力
される。
であるため第2のラッチ回路813に保持されたビデオ信号3406が出力制御回路81
4を介して信号線S1〜Snに出力される。また、再び、フリップフロップ回路815の
第1段目にスタートパルス信号(S_SP)が入力される。パルス3413がTGi+2
のスタートパルス信号である。
信号の処理を行う。さらに、サブフレーム分の処理を繰り返すことで1フレームの画像を
表示することができる。
ている信号のデータと等しいため、i行目の画素への信号書き込み時間、つまり、TGi
+1の間は信号線S1〜Snをフローティングにしている。よって、信号線への充放電を
省略することができ、消費電力の低減を図ることができる。
に変換する期間においては、信号のデータ保持の開始のきっかけとなるスタートパルス信
号(S_SP)のパルスを入力しないようにしてもよい。つまり、図32(A)に示すよ
うに、TGiのときには、スタートパルス信号(S_SP)のパルスを入力しない。よっ
て、パルス出力回路811からサンプリングパルスが出力されないため、第1のラッチ回
路812でのビデオ信号3405の保持が行われない。したがって、第1のラッチ回路8
12への電荷の充放電を省略することができる。よって、さらなる消費電力を低減するこ
とができる。
に変換する期間においては、信号線駆動回路へビデオ信号の入力を行わないようにしても
よい。つまり、図32(B)に示すように、TGiのときには、ビデオ信号(Video
Data)を信号線駆動回路へ入力しないようにしてもよい。なぜならこのときTGi
で保持するビデオ信号は、信号線S1〜Snへ出力されないため、そもそもビデオ信号の
入力をする必要がないからである。そして、このビデオ信号の入力を行わないことにより
、ビデオ線への電荷の充放電が省略できるので消費電力が低減される。そして、TGiは
ビデオ線へ消費電力が小さくなるような電位を入力すればよい。または、ビデオ信号をフ
ローティングにしてもよい。また、このとき、図32(A)に示したように、TGiのと
きには、スタートパルス信号(S_SP)のパルスを入力しない構成としてもよい。
に変換する期間においては、クロック信号(S_CLK)やクロック反転信号(S_CL
KB)等の入力を行わないようにしてもよい。つまり、図33(A)に示すように、TG
iのときには、クロック信号(S_CLK)やクロック反転信号(S_CLKB)を信号
線駆動回路へ入力しないようにしてもよい。例えば、クロック信号(S_CLK)とクロ
ック反転信号(S_CLKB)とで互いに反転している一定の電位(一方がHレベル、他
方がLレベル)を入力するようにしてもよい。なぜなら、一定の電位にしておけば、電荷
の充放電が行われない。よって、消費電力が低減されるからである。また、このとき、図
32(A)に示したように、TGiのときにスタートパルス信号のパルスを入力しない構
成としてもよいし、図32(B)に示したようにTGiのときにビデオ信号を入力しない
構成としてもよいし、スタートパルス信号のパルスとビデオ信号を入力しない構成として
もよい。
に変換する期間においては、ラッチパルスの入力を行わないようにしてもよい。つまり、
図33(B)に示すように、TGiのときには、ラッチパルス(Latch Pulse
)を信号線駆動回路へ入力しないようにしてもよい。すると、第1のラッチ回路812か
ら第2のラッチ回路813への信号の転送が行われないため、電荷の充放電を省略するこ
とができる。よって、消費電力を低減することができる。また、このとき、図32(A)
に示したように、TGiのときにスタートパルス信号のパルスを入力しない構成としても
よいし、図32(B)に示したようにTGiのときにビデオ信号を入力しない構成として
もよいし、図33(A)に示したようにTGiのときにクロック信号やクロック反転信号
を入力しない構成としてもよいし、スタートパルス信号のパルスとビデオ信号とクロック
信号とクロック反転信号を入力しない構成としてもよい。
みを行おうとするビデオ信号とが等しい場合、走査線が選択されないため、上述したよう
に出力制御回路を用いて、その行への信号の書き込み動作時において、その画素行の信号
線をフローティングにすることにより、消費電力の低減を図ることが可能となる。
発明は、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合わせた構成
を全て含んでいる。
本実施の形態では、画素に書き込みを行うビデオ信号が、既にその画素へ書き込まれて
いるビデオ信号(つまり、画素に保存されているビデオ信号)と等しい場合において、上
記実施の形態で示した走査線駆動回路や信号線駆動回路と異なる構成例に関して図面を参
照して説明する。
する。パルス出力回路501には、クロック信号(G_CLK)、クロック反転信号(G
_CLKB)及びスタートパルス信号(G_SP)などが入力されている。そして、それ
らの信号のタイミングに従って、バッファ502に走査信号(SC.1〜SC.m)を入
力する。走査信号はバッファ502によって、電流供給能力の高い画素選択信号(G.1
〜G.m)に変換され、走査線G1〜Gmに入力される。ここで、バッファ502にはサ
ンプリング制御信号(G_ENABLEp)が入力されている。そして、出力制御信号に
より、画素選択信号G.1〜G.mのうち信号の書き込みを行わない画素行の走査線への
入力を行わないように制御している。
有し、ANDゲート514の二つの入力端子は、隣り合うフリップフロップ回路(FF)
513の出力端子が接続されている。つまり、各段のフリップフロップ回路513はAN
Dゲート514より一つ冗長に設けられ、隣り合うフリップフロップ回路513の出力が
、走査線G1〜Gmに対応して設けられた各段のANDゲート514に入力される。
転信号(G_CLKB)が入力され、フリップフロップ回路513の第1段目にスタート
パルス信号(G_SP)が入力される。スタートパルス信号は、次の段のフリップフロッ
プ回路513に入力される際にクロック信号の1パルス分遅れる。よって、冗長に設けら
れた第1段目のフリップフロップ回路513と次の段のフリップフロップ回路513の出
力が入力される一行目のANDゲート514の出力されるパルスはクロック信号の1パル
ス分になる。このパルスは走査信号SC.1として出力制御回路512の一段目に対応し
たバッファ(Buf.)515の入力端子に入力される。同様にi行目のANDゲート5
14の出力、m行目のANDゲート514の出力はそれぞれ走査信号として出力制御回路
512のそれぞれの段のバッファ515の入力端子に入力される。
ンプリング制御信号(G_ENABLEp)が入力されている。バッファ515によって
、電流供給能力の高い画素選択信号(G.1〜G.m)に変換され、走査線G1〜Gmに
入力される。ここで、バッファ515各段には共にサンプリング制御信号が入力されてい
る。そして、サンプリング制御信号にしたがってバッファ515の段毎に走査信号(SC
.1〜SC.m)の電流供給能力を高くした画素選択信号(G.1〜G.m)を出力する
かしないかを決定する。
ンジスタ521とPチャネル型トランジスタ522と、Nチャネル型トランジスタ523
と、Nチャネル型トランジスタ524とが直列に接続されている。そして、Pチャネル型
トランジスタ521のソース端子に高電源電位Vddが設定され、Nチャネル型トランジ
スタ524のソース端子に低電源電位Vssが設定されている。Nチャネル型トランジス
タ524のゲート端子にはサンプリング制御信号(G_ENABLEp)が入力され、P
チャネル型トランジスタ521のゲート端子にはインバータ525によりサンプリング制
御信号が反転された信号が入力されている。そして、Pチャネル型トランジスタ522及
びNチャネル型トランジスタ523のゲート端子は共に接続され、走査信号(SC.1〜
SC.mのいずれか一)が入力される。ここで、サンプリング制御信号がHレベルのとき
には、Nチャネル型トランジスタ524及びPチャネル型トランジスタ521がオンして
いるため、走査信号(SC.1〜SC.mのいずれか一)の反転した信号をPチャネル型
トランジスタ522又はNチャネル型トランジスタ523のいずれかから出力する。一方
、サンプリング制御信号がLレベルのときには、Nチャネル型トランジスタ524及びP
チャネル型トランジスタ521がオフしているため、バッファから信号は出力されず、こ
のバッファの接続されている走査線はフローティングとなる。なお、図34(C)の場合
だと走査信号(SC.1〜SC.m)と画素選択信号(G.1〜G.m)のレベルが反転
してしまうので、さらに各段に奇数個ずつ、例えば1つずつのインバータを設けるとよい
。この場合、さらに設けるインバータは図34(C)に示すバッファの入力側に配置する
とよい。図34(C)に示すバッファの出力側に配置すると、さらに設けるインバータの
入力がフローティングになった場合、走査線への出力が不安定な状態となるからである。
する。
制御回路703とを有する。パルス出力回路701には、クロック信号(G_CLK)、
クロック反転信号(G_CLKB)及びスタートパルス信号(G_SP)などが入力され
ている。そして、それらの信号のタイミングに従って、バッファ702に走査信号(SC
.1〜SC.m)を入力する。走査信号(SC.1〜SC.m)はバッファ702によっ
て、電流供給能力の高い画素選択信号(G.1〜G.m)に変換され、出力制御回路70
3に入力される。ここで、出力制御回路703には出力制御信号(G_ENABLE)が
入力されている。そして、サンプリング制御信号(G_ENABLEp)により、画素選
択信号(G.1〜G.m)のうち信号の書き込みを行わない画素行の走査線への出力を行
わないように制御している。
有し、ANDゲート715の二つの入力端子は、隣り合うフリップフロップ回路714の
出力端子が接続されている。つまり、各段のフリップフロップ714はANDゲート71
5より一つ冗長に設けられ、隣り合うフリップフロップ回路714の出力が、走査線G1
〜Gmに対応して設けられた各段のANDゲート715に入力される。
転信号(G_CLKB)が入力され、フリップフロップ回路714の第1段目にスタート
パルス信号(G_SP)が入力される。スタートパルス信号は、次の段のフリップフロッ
プ回路714に入力される際にクロック信号の1パルス分遅れる。よって、冗長に設けら
れた第1段目のフリップフロップ回路714と次の段のフリップフロップ回路714の出
力が入力される一行目のANDゲート715の出力されるパルスはクロック信号の1パル
ス分になる。このパルスは走査信号SC.1としてバッファ712の一段目に対応したバ
ッファ712の入力端子に入力される。同様にi行目のANDゲート715の出力、m行
目のANDゲート715の出力はそれぞれ走査信号としてバッファ712のそれぞれの段
のバッファ716の入力端子に入力される。
は出力制御回路713の各段のスイッチ717を介して接続されている。このスイッチ7
17は、それぞれ制御端子を有し、出力制御端子にサンプリング制御信号(G_ENAB
LEp)が入力されている。そして、サンプリング制御信号にしたがってバッファ712
の段毎に走査信号(SC.1〜SC.m)の電流供給能力を高くした画素選択信号(G.
1〜G.m)を出力するかしないかを決定する。ここで、例えば一段目のバッファ716
から画素選択信号G.1のパルスが出力されるタイミングのときに、サンプリング制御信
号がLレベルである場合は、一段目のスイッチ717がオフするため、一段目のスイッチ
717に接続されている走査線G1はフローティングになる。一方、全ての段において、
バッファ716から画素選択信号(G.1〜G.m)のパルスが出力されるタイミングと
きに、サンプリング制御信号がHレベルのときには、全ての段のスイッチ717は、1垂
直期間中オンしているため、走査線G1〜Gmに画素選択信号(G.1〜G.m)が順次
入力される。
素行に対応するパルス信号が出力される。そして、バッファ3502により電流供給能力
の高くした信号が画素選択信号としてG1〜Gmのいずれかに出力される。
択データにより16個の走査線を選択する場合についての一例を示す。
たANDゲート3513を有する。また、デコーダ回路3511には、入力1〜入力4の
4つの走査線選択データが入力されている。そして、各ANDゲート3513は入力1又
はこの反転したデータ、入力2又はこの反転したデータ、入力3又はこの反転したデータ
及び入力4又はこの反転したデータがそれぞれのANDゲート3513毎に異なった組み
合わせにより選択される。こうして、4つの入力により、16個の走査線G1〜G16を
任意に選択することができる。
例えば、レベルシフタを有していてもよい。なお、レベルシフタとは、信号のレベルをシ
フトさせるものである。
タ1101の出力がバッファ502に入力され、バッファ502から走査線G1〜Gmに
順次画素を選択する信号を入力する構成(図37(A))としてもよい。
1104の出力がバッファ3502に入力され、バッファ3502から走査線G1〜Gm
に順次画素を選択する信号を入力する構成(図37(B))としてもよい。
る。つまり、一つの走査線に接続された画素行に入力する信号が、すでにその画素行に入
力されている信号と同じ場合に、その画素行を選択しないような構成であればよい。つま
り、その画素行の接続された走査線に入力する信号を画素の選択されないLレベルの信号
とするか、その走査線をフローティングにすればよい。
発明は、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合わせた構成
を全て含んでいる。
本実施の形態では、本発明の表示装置に適用可能な画素及び駆動方法に関して図面を参
照して説明する。具体的には、時間階調法を用いた表示装置の画素や駆動方法に関して説
明する。
例えばEL素子などのような自発光型の表示素子が適している。なお、これらは一画素の
みを図示しているが、表示装置の画素部には行方向と列方向にマトリクスに複数の画素が
配置されている。
002、容量素子1003、表示素子1004、走査線1005、信号線1006、電源
線1007を有している。
端子(ソース端子又はドレイン端子)が信号線1006に接続され、第2端子(ソース端
子又はドレイン端子)が駆動トランジスタ1001のゲート端子と接続されている。また
、スイッチングトランジスタ1002の第2端子は容量素子1003を介して電源線10
07と接続されている。さらに、駆動トランジスタ1001は第1端子(ソース端子又は
ドレイン端子)が電源線1007に接続され、第2端子(ソース端子又はドレイン端子)
が表示素子1004の第1の電極と接続されている。表示素子1004の第2の電極10
08には低電源電位が設定されている。
位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが設定
されていても良い。この高電源電位と低電源電位との電位差を表示素子1004に印加し
て、表示素子1004に電流を流して表示素子1004を発光させるため、高電源電位と
低電源電位との電位差が表示素子1004の順方向しきい値電圧以上となるようにそれぞ
れの電位を設定する。
ことも可能である。駆動トランジスタ1001のゲート容量については、ソース領域やド
レイン領域やLDD領域などとゲート電極とが重なってオーバーラップしているような領
域で容量が形成されていてもよいし、チャネル領域とゲート電極との間で容量が形成され
ていてもよい。
2がオンになっているときに信号線1006から画素にビデオ信号が入力される。そして
、ビデオ信号に相当する電圧分の電荷が容量素子1003に蓄積され、容量素子1003
はその電圧を保持する。この電圧は駆動トランジスタ1001のゲート端子と第1端子間
の電圧であり、駆動トランジスタ1001のゲートソース間電圧Vgsに相当する。
の境目は、ドレインソース間電圧をVds、ゲートソース間電圧をVgs、しきい値電圧
をVthとすると、(Vgs−Vth)=Vdsの時になる。(Vgs−Vth)>Vd
sの場合は、線形領域であり、Vds、Vgsの大きさによって電流値が決まる。一方、
(Vgs−Vth)<Vdsの場合は飽和領域になり、理想的には、Vdsが変化しても
、電流値はほとんど変わらない。つまり、Vgsの大きさだけによって電流値が決まる。
は、駆動トランジスタ1001が十分にオンするか、オフするかの二つの状態となるよう
なビデオ信号を入力する。つまり、駆動トランジスタ1001は線形領域で動作させる。
よって、駆動トランジスタ1001がオンするビデオ信号であるときには、理想的には電
源線1007に設定されている電源電位Vddをそのまま表示素子1004の第1の電極
に設定する。
ら得られる輝度を一定にする。そして、1フレーム期間内に複数のサブフレーム期間を設
け、サブフレーム期間毎に画素へのビデオ信号の書き込みを行い、サブフレーム期間毎に
画素の点灯又は非点灯を制御し、その点灯しているサブフレーム期間の合計によって、階
調を表現する。
ランジスタ1301、スイッチングトランジスタ1302、電流制御用トランジスタ13
09、容量素子1303、表示素子1304、走査線1305、信号線1306、電源線
1307、配線1310を有している。
端子(ソース端子又はドレイン端子)が信号線1306に接続され、第2端子(ソース端
子又はドレイン端子)が駆動トランジスタ1301のゲート端子と接続されている。また
、スイッチングトランジスタ1302の第2端子は容量素子1303を介して電源線13
07と接続されている。さらに、駆動トランジスタ1301は、第1端子(ソース端子又
はドレイン端子)も電源線1307に接続され、第2端子(ソース端子又はドレイン端子
)が、電流制御用トランジスタ1309の第1端子(ソース端子又はドレイン端子)と接
続されている。
示素子1304の第1電極と接続され、ゲート端子が配線1310と接続されている。つ
まり、駆動トランジスタ1301と電流制御用トランジスタ1309は直列に接続されて
いる。なお、表示素子1304の第2の電極1308には低電源電位が設定されている。
なお、低電源電位とは、電源線1307に設定される高電源電位を基準にして低電源電位
<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが設定さ
れていても良い。
るため、電流制御用トランジスタ1309を飽和領域で動作させる。つまり、電流制御用
トランジスタ1309のゲートソース間電圧Vgsとドレインソース間電圧Vdsが(V
gs−Vth)<Vdsとなるように配線1310と電源線1307と対向電極1308
の電位を設定する。なお、Vthは電流制御用トランジスタ1309のしきい値電圧を示
している。
gsの大きさだけによって電流値が決まるため、電源線1307と配線1310に設定さ
れた電位により電流値が決定される。また、容量素子1303は駆動トランジスタ130
2のゲート容量を代用して削除しても良い。
2がオンになっているときに信号線1306から画素にビデオ信号が入力される。そして
、ビデオ信号に相当する電圧分の電荷が容量素子1303に蓄積され、容量素子1303
はその電圧を保持する。この電圧は駆動トランジスタ1301のゲート端子と第1端子間
の電圧であり、駆動トランジスタ1301のゲートソース間電圧Vgsに相当する。
オンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動
トランジスタ1301は線形領域で動作させる。
電源線1307に設定されている電源電位Vddをそのまま電流制御用トランジスタ13
09の第1端子に設定する。このとき、電流制御用トランジスタ1309の第1端子がソ
ース端子となり、配線1310と電源線1307によって設定される電流制御用トランジ
スタ1309のゲートソース間電圧によって、表示素子1304に供給される電流が決定
される。
ら得られる輝度を一定にする。そして、1フレーム期間内に複数のサブフレーム期間を設
け、サブフレーム期間毎に画素へのビデオ信号の書き込みを行い、サブフレーム期間毎に
画素の点灯非点灯を制御し、その点灯しているサブフレーム期間の合計によって、階調を
表現する。
トランジスタ1501、スイッチングトランジスタ1502、容量素子1503、表示素
子1504、第1の走査線1505、信号線1506、電源線1507、消去用ダイオー
ド1509、第2の走査線1510を有している。スイッチングトランジスタ1502は
、ゲート端子が第1の走査線1505に接続され、第1端子(ソース端子又はドレイン端
子)が信号線1506に接続され、第2端子(ソース端子又はドレイン端子)が駆動トラ
ンジスタ1501のゲート端子と接続されている。さらに、駆動トランジスタ1501の
ゲート端子は整流素子(ダイオード1509)を介して第2の走査線1510と接続され
ている。また、スイッチングトランジスタ1502の第2端子は容量素子1503を介し
て電源線1507と接続されている。
線1507に接続され、第2端子(ソース端子又はドレイン端子)が表示素子1504の
第1の電極と接続されている。表示素子1504の第2の電極1508には低電源電位が
設定されている。なお、低電源電位とは、電源線1507に設定される高電源電位を基準
にして低電源電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、
0Vなどが設定されていても良い。
04に電流を流して表示素子1504を発光させるため、高電源電位と低電源電位との電
位差が表示素子1504の順方向しきい値電圧以上となるようにそれぞれの電位を設定す
る。なお、容量素子1503は駆動トランジスタ1501のゲート容量を代用して削除し
ても良い。
10を追加したものである。よって、駆動トランジスタ1501、スイッチングトランジ
スタ1502、容量素子1503、表示素子1504、第1の走査線1505、信号線1
506、電源線1507は、それぞれ図10の画素の駆動トランジスタ1001、スイッ
チングトランジスタ1002、容量素子1003、表示素子1004、走査線1005、
信号線1006、電源線1007に相当し、書き込みの動作や発光の動作は同様であるた
めここではその説明を省略する。
を入力する。すると、ダイオード1509に電流が流れ、容量素子1503によって保持
されていた駆動トランジスタ1501のゲート電位をある電位に設定することができる。
つまり、駆動トランジスタ1501のゲート端子の電位を、ある電位に設定し、画素へ書
き込まれたビデオ信号に関わらず、駆動トランジスタ1501を強制的にオフさせること
ができる。
である。さらに、ダイオード接続したトランジスタの他にも、PN接合やPIN接合のダ
イオードやショットキー型のダイオードやカーボンナノチューブで形成されたダイオード
などを用いてもよい。ダイオード接続したNチャネル型トランジスタを適用した場合を図
38(D)に示す。
動トランジスタ1501のゲート端子と接続する、またダイオード接続トランジスタ16
01の第2端子(ソース端子又はドレイン端子)をゲート端子と接続するとともに、第2
の走査線1510に接続する。すると、第2の走査線1510がLレベルのときにはダイ
オード接続トランジスタ1601はゲート端子とソース端子が接続されているため電流が
流れないが、第2の走査線1510にHレベルの信号を入力したときにダイオード接続ト
ランジスタ1601の第2端子はドレイン端子となるためダイオード接続トランジスタ1
601に電流が流れる。よって、ダイオード接続トランジスタ1601は整流作用を奏す
る。
示す。
2の走査線1510に接続する。また、ダイオード接続トランジスタ1701の第2端子
(ソース端子又はドレイン端子)をゲート端子と接続するとともに、駆動トランジスタ1
501のゲート端子と接続する。すると、第2の走査線1510がLレベルのときにはダ
イオード接続トランジスタ1701はゲート端子とソース端子が接続されているため電流
が流れないが、第2の走査線1510にHレベルの信号を入力したときにダイオード接続
トランジスタ1701の第2端子はドレイン端子となるため電流が流れる。よって、ダイ
オード接続トランジスタ1701は整流作用を奏する。
信号が書き込まれているときにダイオード1509、ダイオード接続トランジスタ160
1、ダイオード接続トランジスタ1701に電流が流れないような電位とする。また、第
2の走査線1510に入力するHレベルの信号は、画素に書き込まれたビデオ信号に関わ
らず、駆動トランジスタ1501がオフするような電位をゲート端子に設定することがで
きるような電位とする。
。図39(B)に示す画素は、図38(A)の画素に消去用トランジスタ1809と第2
の走査線1810を追加したものである。よって、駆動トランジスタ1801、スイッチ
ングトランジスタ1802、容量素子1803、表示素子1804、第1の走査線180
5、信号線1806、電源線1807は、それぞれ図10の画素の駆動トランジスタ10
01、スイッチングトランジスタ1002、容量素子1003、表示素子1004、走査
線1005、信号線1006、電源線1007に相当し、書き込みの動作や発光の動作は
同様であるためここではその説明を省略する。
を入力する。すると、消去用トランジスタ1809がオンし、駆動トランジスタ1801
のゲート端子と第1端子を同電位にすることができる。つまり、駆動トランジスタ180
1のゲートソース間電圧を0Vにすることができる。なお、第2の走査線1810のHレ
ベルの電位は、電源線1807の電位よりも消去用トランジスタ1809のしきい値電圧
Vth以上高いことが望ましい。こうして、駆動トランジスタ1801を強制的にオフさ
せることができる。
も可能である。一例として、図38(B)の画素に整流素子を追加した構成を図39(C
)に示す。図38(B)の構成において、駆動トランジスタ1301のゲート端子が整流
素子1901を介して第2の走査線1902と接続されている。なお、書き込みの動作や
発光の動作は図38(B)と同様に行うことができる。
を入力する。すると、整流素子1901に電流が流れ、容量素子1303によって保持さ
れていた駆動トランジスタ1301のゲート電位をある電位に設定することができる。つ
まり、駆動トランジスタ1301のゲート端子の電位を、ある電位に設定し、画素へ書き
込まれたビデオ信号に関わらず、駆動トランジスタ1301を強制的にオフさせることが
できる。こうして、画素を強制的に非点灯にする。なお、整流素子1901としてはNチ
ャネル型のトランジスタやPチャネル型のトランジスタをダイオード接続したものを用い
ることができる。
2の走査線を設けて、第2の走査線を選択することにより画素を非点灯とする信号を駆動
トランジスタのゲート端子に入力する場合には、例えば、図40に示すような表示装置の
構成を用いることができる。
05、画素部7403と、を有している。また、信号線駆動回路7401から列方向に伸
張した信号線S1〜Snと、第1の走査線駆動回路7402及び第2の走査線駆動回路7
405から行方向に伸張したそれぞれの第1の走査線G1〜Gm、第2の走査線R1〜R
mに対応して、複数の画素104が画素部103にマトリクスに配置されている。
(G_CLKB)、スタートパルス信号(G_SP)などの信号が入力される。そして、
それらの信号にしたがって、選択する画素行の第1の走査線Gi(第1の走査線G1〜G
mのうちいずれか一)に信号を出力する。そして、信号の書き込みを行う画素行を選択す
る。
転信号(R_CLKB)、スタートパルス信号(R_SP)などの信号が入力される。そ
して、それらの信号にしたがって、選択する画素行の第2の走査線Ri(第2の走査線R
1〜Rmのうちいずれか一)に信号を出力する。そして、信号の消去を行う画素行を選択
する。
(S_CLKB)、スタートパルス信号(S_SP)、ビデオ信号(Digital V
ideo Data)などの信号が入力される。そして、それらの信号にしたがって、各
信号線S1〜Snへそれぞれ各列の画素に応じたビデオ信号を出力する。
〜Gmのうちいずれか一)に入力された信号によって選択された画素行の各列の画素10
4に書き込まれる。そして、各第1の走査線G1〜Gmにより各画素行が選択され、全て
の画素104に各画素104に対応したビデオ信号が書き込まれる。そして、各画素10
4は書き込まれたビデオ信号のデータを一定期間保持する。そして各画素104は、ビデ
オ信号のデータを一定期間保持することによって、点灯又は非点灯の状態を維持すること
ができる。
よって各画素7404の点灯又は非点灯を制御し、発光時間の長さによって階調を表現す
る時間階調方式を適用したものである。なお、1表示領域分の画像を完全に表示するため
の期間を1フレーム期間といい、本実施の形態で示す表示装置は1フレーム期間に複数の
サブフレーム期間を有する。この1フレーム期間中の各サブフレーム期間の長さは概略等
しくても、異なっていてもよい。つまり、1フレーム期間中において、サブフレーム期間
毎に各画素7404の点灯又は非点灯を制御し、画素7404毎の点灯時間の合計時間の
違いによって階調を表現する。
にサンプリングパルスの出力やゲート選択パルスの出力を制御する信号を入力する。例え
ば、1フレーム期間中のあるサブフレーム期間において、新たに画素への信号の書き込み
を行おうとする画素行における一行分のビデオ信号のデータが、すでにその画素行へ書き
込まれている一行分のビデオ信号のデータと同じ場合に、上記実施の形態で示したように
、走査線駆動回路7402に転送制御信号やサンプリング制御信号を入力することによっ
て、その画素行を選択するゲート選択パルスを出力しないようにする。具体的には、その
画素行の走査線に画素行を選択しないためのL信号を入力するか、その画素行の走査線を
フローティングにする。また、信号線駆動回路7401の出力制御回路もビデオ信号を出
力しないようにする。信号線駆動回路7401からの出力は、画素を点灯状態とする信号
でもよいし、非点灯状態とする信号でもよい。できるだけ消費電力がかからないような信
号を入力すればよい。また、信号線S1〜Snをフローティングにしてもよい。また、フ
ローティングにしなくとも信号線に入力した直前の信号をそのまま出力するようにしても
よい。なぜなら、その信号線にはすでに配線交差容量への充放電が完了しているため、そ
れほど消費電力はかからないからである。例えば、上記実施の形態で上述した、一行前の
ビデオ信号と新たに次の行に書き込みを行うビデオ信号が全ての列において同一である場
合の駆動方法(例えば、図14、図15、図17)を適用することができる。
間において、新たにある行の画素へ信号の書き込みを行おうとするビデオ信号のデータが
、一行前の画素に書き込まれたビデオ信号のデータと同じ場合(一行前に画素に書き込み
が行われないときにはその行より前であって直前に画素に書き込まれたビデオ信号のデー
タと同じ場合)に、上記実施の形態で示したように、信号線駆動回路101に転送制御信
号やサンプリング制御信号等を入力することにより、信号線駆動回路101のシフトレジ
スタでの信号の転送を行わないようにする。
すでに入力されている信号が、これからその画素行に入力しようとしている信号と同じで
ある場合に、その画素行には信号を入力しないようにすることができるので、走査線や信
号線の充放電の回数を減らすことができ、消費電力の低減を図ることができる。また、あ
る画素行に着目して、その画素行にすでに入力されている信号が、一行前に画素に書き込
まれたビデオ信号と同じである場合(一行前に画素に書き込みが行われないときにはその
行より前であって直前に画素に書き込まれたビデオ信号のデータと同じ場合)に、信号線
に入力した直前の信号をそのまま出力することができるため、消費電力の低減を図ること
ができる。
点灯にすることができる。例えば、図38(B)の画素構成において、配線1310の代
わりに第2の走査線2151を設け、電流制御用トランジスタ1309のゲート端子を第
2の走査線2151に接続する。画素に書き込まれたビデオ信号に関わらず、画素を強制
的に非点灯にするには、第2の走査線2151にHレベルの信号を入力する。すると、電
流制御用トランジスタ1309がオフするため、画素に書き込まれたビデオ信号にかかわ
らず画素を非点灯にすることができる。なお、強制的に画素を非点灯にするとき以外には
、第2の走査線2151は一定の電位を設定しておき、電流制御用トランジスタ1309
に流れる電流が一定になるようにしておく。
ッチ4702と、表示素子4703と、信号保持手段4704と、電源線4705とを有
する。
4705と接続されている。なお、信号保持手段4704には画素の点灯非点灯を制御す
る信号が入力され、この信号を保持する。そして、この信号によりスイッチ4702のオ
ンオフが制御される。
回路4701にプログラミングした電流値の電流を正常に供給することができるように設
定する。
、常に表示素子4703へ一定の電流を供給することができるので、画素毎の発光のばら
つきを改善することができる。また、表示素子4703の電流電圧特性が、温度変化に起
因して変化しても、一定の電流を供給することができるので、温度変化に伴う表示素子4
703の輝度の変化を抑制することができる。
しかし、本画素構成では、一定の電流を供給することができるので、経時劣化に伴う表示
素子4703の輝度の変化を抑制することができる。また、経時劣化が進むと、電流輝度
特性が変化する。つまり、同じ電流値の電流を流しても劣化した表示素子4703の輝度
は劣化していない表示素子4703よりも輝度が低くなってしまう。そこで、本画素にお
いて、電流源回路4701にプログラミングする電流値を経時変化に伴ってプログラムす
ることにより経時変化に伴う輝度の減少を抑制することができる。
と、スイッチング用トランジスタ5302と、容量素子5303と、表示素子5304と
、走査線5305と、信号線5306と、電源線5307と、電流源回路5309とを有
する。
端子(ソース端子又はドレイン端子)が信号線5306に接続され、第2端子(ソース端
子又はドレイン端子)が駆動トランジスタ5301のゲート端子と接続されている。また
、スイッチングトランジスタ5302の第2端子(ソース端子又はドレイン端子)は容量
素子5303を介して電源線5307と接続されている。さらに、駆動トランジスタ53
01は第1端子(ソース端子又はドレイン端子)が電流源回路5309を介して電源線5
307に接続され、第2端子(ソース端子又はドレイン端子)が表示素子5304の第1
の電極と接続されている。表示素子5304の第2の電極5308には低電源電位が設定
されている。なお、低電源電位とは、電源線5307に設定される電位を高電源電位とし
た場合、低電源電位<高電源電位を満たす電位であり、低電源電位としては例えばGND
、0Vなどが設定されていても良い。この高電源電位と低電源電位は、電流源回路530
9にプログラミングした電流値の電流を正常に流せるような電位を設定する。なお、容量
素子5303は駆動トランジスタ5302のゲート容量を代用して省略することも可能で
ある。駆動トランジスタ5302のゲート容量については、ソース領域やドレイン領域や
LDD領域などとゲート電極とが重なってオーバーラップしているような領域で容量が形
成されていてもよいし、チャネル領域とゲート電極との間で容量が形成されていてもよい
。
まりスイッチングトランジスタ5302がオンになっているときに信号線5306から画
素にビデオ信号が入力される。そして、電荷が容量素子5303に蓄積され、容量素子5
303は駆動トランジスタ5301のゲート電位を保持する。
の境目は、ドレインソース間電圧をVds、ゲートとソース間電圧をVgs、しきい値電
圧をVthとすると、(Vgs−Vth)=Vdsの時になる。(Vgs−Vth)>V
dsの場合は、線形領域であり、Vds、Vgsの大きさによって電流値が決まる。一方
、(Vgs−Vth)<Vdsの場合は飽和領域になり、理想的には、Vdsが変化して
も、電流値はほとんど変わらない。つまり、Vgsの大きさだけによって電流値が決まる
。
トランジスタ5301のゲート端子には、駆動トランジスタ5301が十分にオンするか
、オフするかの二つの状態となるようなビデオ信号を入力する。よって、駆動トランジス
タ5301がオンするビデオ信号であるときには、電流源回路5309にプログラミング
された電流値の電流をそのまま表示素子5304の第1の電極に設定する。
輝度を一定にする。そして、1フレーム期間内に複数のサブフレーム期間を設け、サブフ
レーム期間毎に画素へのビデオ信号の書き込みを行い、サブフレーム期間毎に画素の点灯
又は非点灯を制御し、その点灯しているサブフレーム期間の合計によって、階調を表現す
る。
ングトランジスタ6702と、第1の容量素子6703と、表示素子6704と、走査線
6705と、信号線6706と、電源線6707と、電流源トランジスタ6712と、第
2の容量素子6713と、第1のスイッチ6714と、第2のスイッチ6715とを有す
る。
端子(ソース端子又はドレイン端子)が信号線6706に接続され、第2端子(ソース端
子又はドレイン端子)が駆動トランジスタ6701のゲート端子と接続されている。また
、スイッチングトランジスタ6702の第2端子(ソース端子又はドレイン端子)は第1
の容量素子6703を介して電源線6707と接続されている。さらに、駆動トランジス
タ6701は第1端子(ソース端子又はドレイン端子)が、電流源トランジスタ6712
の第1端子(ソース端子又はドレイン端子)に接続されている。そして、電流源トランジ
スタ6712の第2端子(ソース端子又はドレイン端子)は電源線6707に接続されて
いる。また、電流源トランジスタ6712の第1端子は第2のスイッチ6715を介して
電流供給線6711と接続されている。また、電流源トランジスタ6712は、第2端子
が第1のスイッチ6714を介してゲート端子と接続されている。また、電流源トランジ
スタ6712は、ゲート端子と第1端子との間に容量素子6713が接続されている。ま
た、電流供給線6711は電流源6710を介して配線6716と接続されている。
スイッチ6714と、第2のスイッチ6715とから構成される電流源回路6709が図
53の画素の電流源回路5309に相当し、画素への信号の書き込み動作や発光動作につ
いては共通するため省略する。よって、ここでは、電流源回路6709へのプログラミン
グについて説明する。
のスイッチ6715をオンにする。すると、過渡的には電流源6710に流れる電流が分
散して容量素子6713及び電流源トランジスタ6712に流れる。そして、定常状態に
なると、電流源6710に流れる電流が電流源トランジスタ6712に流れるようになる
。そして、その電流を流すための電流源トランジスタ6712のゲート端子と第1端子間
電圧、つまり、ゲート端子とソース端子間の電圧Vgs分の電荷が容量素子6713に蓄
積されている。
る。こうして、容量素子6713によって、電流源トランジスタ6712のゲート端子と
ソース端子間の電圧Vgsを保持する。すると、電流源回路6709へのプログラミング
は完了する。つまり、駆動トランジスタ6701がオンすれば、表示素子6704へ電流
源6710に流れる電流と概略等しい電流を流すことができる。なお、本実施の形態の表
示装置には様々な画素を適用することができ、上述した画素に限られない。
分離されている場合の駆動方法について図43を用いて説明する。ここでは、一例として
4ビットのデジタル時間階調の場合について説明する。
レーム期間は複数のサブフレーム期間を有し、1サブフレーム期間はアドレス期間とサス
ティン期間とを有する。アドレス期間Ta1〜Ta4は、全行分の画素への信号書き込み
にかかる時間を示し、期間Tb1〜Tb4は一行分の画素(又は一画素分)への信号書き
込みにかかる時間を示している。また、サスティン期間Ts1〜Ts4は、画素へ書き込
まれたビデオ信号にしたがって点灯又は非点灯状態を維持する時間を示し、その長さの比
をTs1:Ts2:Ts3:Ts4=23:22:21:20=8:4:2:1としてい
る。どのサスティン期間で発光するかによって階調を表現している。
画素選択信号が入力され、画素が選択される。そして、画素が選択されているときに、信
号線から画素へビデオ信号が入力される。そして、画素にビデオ信号が書き込まれると、
画素は再び信号が入力されるまでその信号を保持する。この書き込まれたビデオ信号によ
ってサスティン期間Ts1における各画素の点灯、非点灯が制御される。同様に、アドレ
ス期間Ta2、Ta3、Ta4において画素へビデオ信号が入力され、そのビデオ信号に
よってサスティン期間Ts2、Ts3、Ts4における各画素の点灯、非点灯が制御され
る。そして、それぞれのサブフレーム期間において、アドレス期間中は点灯せず、アドレ
ス期間が終了した後、サスティン期間が始まり、点灯させるための信号が書き込まれてい
る画素が点灯する。
入力したビデオ信号と、後のサブフレーム期間において入力するビデオ信号とが一行分の
画素において同じ場合に、後のサブフレーム期間においてはその一行分の画素への信号の
書き込みを行わないようにする。
間の最後のサブフレーム期間の同じ行の1行分の画素と信号のデータを比較する。そして
、その1行分の画素の信号のデータが同じときには、1フレーム期間中の1番最初のサブ
フレーム期間のその行の画素へは信号の書き込みを行わない。
、画素を選択する信号を入力しないことにより、走査線の配線交差容量やその走査線に接
続されたトランジスタのゲート容量への電荷の充放電を省略することができる。そのため
、その走査線には画素を選択しない信号を入力し続けてもいいし、その走査線をフローテ
ィングにしてもいい。
において、その信号線をフローティングにするか、電荷の充放電が少なくなる電位をその
信号線に入力するようにすることにより、消費電力を低減することができる。電荷の充放
電が少なくなる電位としては、直前に書き込みを行った一行分の画素への信号をそのまま
信号線に入力するとよい。
はこれに限定されない。また、点灯の順番はTs1、TS2、TS3、TS4である必要
はなく、ランダムでもよいし、複数に分割して発光をさせてもよい。
示した画素を有する表示装置において用いることができる。アドレス期間Ta1〜Ta4
において、表示素子1004の第2の電極1008や、表示素子1304の第2の電極1
308の電位をサスティン期間より高く設定し、表示素子1004の表示素子1304の
順方向しきい値電圧以下となるようにすればよい。あるいは、表示素子1304の第2電
極1308をフローティングにすればよい。
が分離されていない場合の駆動方法について説明する。つまり、ビデオ信号の書き込み動
作が完了した行の画素は、次に画素へ信号の書き込み(又は消去)が行われるまで、信号
を保持する。書き込み動作から次にこの画素へ信号の書き込みが行われるまでの期間をデ
ータ保持時間という。そして、このデータ保持時間中は画素に書き込まれたビデオ信号に
従って、画素が点灯又は非点灯となる。同じ動作が、最終行まで行われ、アドレス期間が
終了する。そして、データ保持時間が終了した行から順に次のサブフレーム期間の信号書
き込み動作へ移る。
まれたビデオ信号に従って画素が点灯又は非点灯となる駆動方法の場合には、データ保持
時間をアドレス期間より短くしようとしても、同時に2行に信号を入力できないため、ア
ドレス期間を重ならないようにしなければならないので、データ保持時間を短くすること
ができない。よってその結果、高階調表示を行うことが困難になる。
する。消去期間を設けアドレス期間より短いデータ保持時間を設定する場合の駆動方法に
ついて図44(A)を用いて説明する。
択される。そして、画素が選択されているときに、信号線から画素へビデオ信号が入力さ
れる。そして、画素にビデオ信号が書き込まれると、画素は再び信号が入力されるまでそ
の信号を保持する。この書き込まれたビデオ信号によってサスティン期間Ts1における
各画素の点灯、非点灯が制御される。つまり、ビデオ信号の書き込み動作が完了した行に
おいては、直ちに書き込まれたビデオ信号にしたがって、画素が点灯又は非点灯の状態と
なる。同じ動作が、最終行まで行われ、アドレス期間Ta1が終了する。そして、データ
保持時間が終了した行から順に次のサブフレーム期間の信号書き込み動作へ移る。同様に
、アドレス期間Ta2、Ta3、Ta4において画素へビデオ信号が入力され、そのビデ
オ信号によってサスティン期間Ts2、Ts3、Ts4における各画素の点灯、非点灯が
制御される。そして、サスティン期間TS4はその終期を消去動作の開始によって設定さ
れる。なぜなら、各行の消去時間Teに画素に書き込まれた信号の消去が行われると、次
の画素への信号の書き込みが行われるまでは、アドレス期間に画素に書き込まれたビデオ
信号に関わらず、強制的に非点灯となるからである。つまり、消去時間Teが始まった行
の画素からデータ保持時間が終了する。
且つデューティー比(1フレーム期間中の点灯期間の割合)の高い表示装置を提供するこ
とができる。また、瞬間輝度を低くすることが可能であるため表示素子の信頼性の向上を
図ることが可能である。
いて、新たに信号の書き込みを行う画素行における一行分のビデオ信号のデータが、すで
にその画素行に書き込まれている一行分のビデオ信号のデータと同じ場合に、その一行分
の画素への信号の書き込みを行わないようにする。また、新たに画素に信号の書き込みを
行うビデオ信号のデータが、一行前に画素に書き込まれているビデオ信号のデータと同じ
場合(一行前に画素に書き込みが行われないときにはその行より前であって直前に画素に
書き込まれたビデオ信号のデータと同じ場合)に、信号線駆動回路のシフトレジスタでの
信号の転送を行わないようにする。つまり、このような駆動方法は、高階調表示を行うと
きに好適である。そして高階調表示を行うときには、画素への信号の書き込み回数を増え
てしまう。よって、本発明の表示装置のように充放電の回数を減らすことにことで、消費
電力の低減を図ることができるからである。
はこれに限定されない。また、点灯の順番はTs1、Ts2、Ts3、Ts4である必要
はなく、ランダムでもよいし、複数に分割して発光をしてもよい。
)の構成において第2の走査線1510、図39(B)の構成において第2の走査線18
10、図39(C)構成において第2の走査線1902に信号を入力することにより画素
を選択して行うことができる。
1の走査線駆動回路7402、第2の走査線駆動回路7405、画素部7403を有し、
画素部7403には画素7404が第1の走査線G1〜Gm及び第2の走査線R1〜Rm
と信号線S1〜Snに対応してマトリクスに配置されている。
、図38(D)、図39(A)の第1の走査線1505や、図39(B)の第1の走査線
1805や、図39(C)の第1の走査線1305に相当し、第2の走査線Ri(第2の
走査線R1〜Rmのうちいずれか一)は図38(C)、図38(D)、図39(A)の第
2の走査線1510や、図39(B)の第1の走査線1810や、図39(C)の第1の
走査線1902に相当し、信号線Sj(信号線S1〜Snのうちいずれか一)は図38(
C)、図38(D)、図39(A)の第1の信号線1506や、図39(B)の信号線1
806や、図39(C)の信号線1306に相当する。
(G_CLKB)、スタートパルス信号(G_SP)、出力制御信号(G_ENABLE
)などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第1
の走査線Gi(第1の走査線G1〜Gmのうちいずれか一)に信号を出力する。
(R_CLKB)、スタートパルス信号(R_SP)、出力制御信号(R_ENABLE
)などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第2
の走査線Ri(第2の走査線R1〜Rmのうちいずれか一)に信号を出力する。
(S_CLKB)、スタートパルス信号(S_SP)、ビデオ信号(Digital V
ideo Data)、出力制御信号(S_ENABLE)などの信号が入力される。そ
して、それらの信号にしたがって、各信号線S1〜Snへそれぞれ各列の画素に応じたビ
デオ信号を出力する。
線G1〜Gmのうちいずれか一)に入力された信号によって選択された画素行の各列の画
素7404に書き込まれる。そして、各第1の走査線G1〜Gmにより各画素行が選択さ
れ、全ての画素7404に各画素7404に対応したビデオ信号が書き込まれる。そして
、各画素7404は書き込まれたビデオ信号のデータを一定期間保持する。各画素740
4は、ビデオ信号のデータを一定期間保持することによって、点灯又は非点灯の状態を維
持することができる。
号によって選択された画素行の各列の画素7404には、画素を非点灯とする信号(消去
信号ともいう)が書き込まれる。そして、各第2の走査線R1〜Rmにより各画素行を選
択することで、非点灯期間を設定することができる。例えば、図44において、消去時間
Teがこの第2の走査線Riにおける1ゲート選択期間(1水平期間)である。
や第2の走査線駆動回路7505に出力制御回路を有している。
き込みを行う画素行における一行分のビデオ信号のデータが、すでにその画素行へ書き込
まれている一行分の信号(ビデオ信号や消去信号)のデータと一致するか否かを示す情報
が、サンプリング制御信号(G_ENABLEp)により第1の走査線駆動回路7402
へ、出力制御信号(S_ENABLEs)により信号線駆動回路7401へ伝えられる。
この消去信号は以前のサブフレーム期間において、第2の走査線駆動回路により選択され
、一行分の画素が非点灯になっている場合である。一致する場合には、第1の走査線駆動
回路7402の出力制御回路は、その画素行を選択する信号を出力しないようにする。つ
まり、その画素行の第1の走査線に画素行を選択しないためのL信号を入力するか、その
画素行の第1の走査線をフローティングにする。
信号線駆動回路7401からの出力は、画素を点灯状態とする信号でもよいし、非点灯状
態とする信号でもよい。できるだけ消費電力がかからないような信号を入力すればよい。
また、信号線S1〜Snをフローティングにしてもよい。また、フローティングにしなく
とも信号線に入力した直前の信号をそのまま出力するようにしてもよい。なぜなら、その
信号線にはすでに配線交差容量への充放電が完了しているため、それほど消費電力はかか
らないからである。例えば、上記実施の形態で上述した、一行前のビデオ信号と新たに次
の行に書き込みを行うビデオ信号が全ての列において同一である場合の駆動方法(例えば
、図14、図15、図17)を適用することができる。
すでに書き込まれている一行分の画素の信号のデータが全て非点灯の場合、その情報がサ
ンプリング制御信号(R_ENABLEp)により第2の走査線駆動回路7405へ伝え
られる。すると第2の走査線駆動回路7405の出力制御回路は、その画素行を選択する
信号を出力しないようにする。つまり、その画素行の第2の走査線に画素行を選択しない
ためのL信号を入力するか、その画素行の第2の走査線をフローティングにする。また、
信号線駆動回路7401の出力制御回路もビデオ信号を出力しないようにする。
入力されている信号が、これから入力しようとしている信号と同じであれば、その画素行
には信号を入力しないようにすることができるので、走査線や信号線の充放電の回数を減
らすことができ、消費電力の低減を図ることができる。
おいて、書き込み動作用の書き込み時間と消去動作用の消去時間を設けることによって、
図44(A)のようにデータ保持時間がアドレス期間より短い場合の階調を表現すること
ができる。例えば、図45に示すように、1水平期間を2つに分割する。ここでは、前半
が書き込み時間、後半が消去時間として説明する。そして、分割された水平期間内で、各
々の走査線1005を選択し、そのときに対応する信号を信号線1006に入力する。例
えば、ある1水平期間において、前半はi行目を選択し、後半はm行目を選択する。する
と、1水平期間において、あたかも同時に2行分を選択したかのように動作させることが
可能となる。つまり、それぞれの1水平期間の前半の書き込み時間を用いて、書き込み時
間Tb1〜Tb4に信号線1006から画素へビデオ信号を書き込む。そして、このとき
の1水平期間の後半の消去時間には画素を選択しない。また、別の1水平期間の後半の消
去時間を用いて消去時間Teに信号線1006から画素へ消去信号を入力する。このとき
の1水平期間の前半の書き込み時間には画素を選択しない。このようにすることによって
、開口率の高い画素を有する表示装置を提供することができ、歩留まりの向上を図ること
ができる。
いて、画素への信号の書き込みを行う画素行における一行分のビデオ信号のデータが、す
でにその画素行に入力されている一行分の信号(ビデオ信号や消去信号)のデータと同じ
場合に、その一行分の画素へのビデオ信号の書き込みを行わないようにする。1フレーム
期間中のあるサブフレーム期間において、画素への消去信号の入力を行う画素行における
一行分の信号(ビデオ信号や消去信号)のデータが、画素を非点灯とする信号である場合
に、その一行分の画素への消去信号の入力を行わないようにする。高階調表示を行うとき
には、画素への信号の書き込みや消去回数が増えてしまう。しかし、本発明の表示装置は
充放電の回数を減らすことにことで、消費電力の低減を図ることができる。つまり、この
ような駆動方法は、高階調表示を行うときに好適である。
1の走査線駆動回路7502、第2の走査線駆動回路7505、画素部7503を有し、
画素部7503には画素7504が走査線G1〜Gmと信号線S1〜Snに対応してマト
リクスに配置されている。
に相当し、信号線Sj(信号線S1〜Snのうちいずれか一)は図10の信号線1006
に相当する。
(G_CLKB)、スタートパルス信号(G_SP)、出力制御信号(G_ENABLE
)などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第1
の走査線Gi(第1の走査線G1〜Gmのうちいずれか一)に画素を選択する信号を出力
する。なお、このときの信号は図45のタイミングチャートに示すように1水平期間の前
半に出力されるパルスである。
(R_CLKB)、スタートパルス信号(R_SP)、出力制御信号(R_ENABLE
)などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第2
の走査線Ri(第2の走査線R1〜Rmのうちいずれか一)に信号を出力する。なお、こ
のときの信号は図45のタイミングチャートに示すように1水平期間の後半に出力される
パルスである。
(S_CLKB)、スタートパルス信号(S_SP)、ビデオ信号(Digital V
ideo Data)、出力制御信号(S_ENABLE)などの信号が入力される。そ
して、それらの信号にしたがって、各信号線S1〜Snへそれぞれ各列の画素に応じたビ
デオ信号を出力する。
から走査線Gi(走査線G1〜Gmのうちいずれか一)に入力された信号によって選択さ
れた画素行の各列の画素7504に書き込まれる。そして、各走査線G1〜Gmにより各
画素行が選択され、全ての画素7504に各画素7504に対応したビデオ信号が書き込
まれる。そして、各画素7504は書き込まれたビデオ信号のデータを一定期間保持する
。各画素7504は、ビデオ信号のデータを一定期間保持することによって、点灯又は非
点灯の状態を維持することができる。
か一)に入力された信号によって選択された画素行の各列の画素7504には、画素を非
点灯とする信号(消去信号ともいう)が信号線S1〜Snから書き込まれる。そして、各
走査線G1〜Gmにより各画素行を選択することで、非点灯期間を設定することができる
。例えば、第2の走査線駆動回路7505から走査線Giに入力された信号によってi行
目の画素が選択される時間は、図44において、消去時間Teである。
や第2の走査線駆動回路7505に出力制御回路を有している。つまり、1フレーム期間
中のあるサブフレーム期間において、画素への信号の書き込みを行う画素行における一行
分の信号(ビデオ信号や消去信号)のデータが、すでにその画素行へ書き込まれている一
行分の信号(ビデオ信号や消去信号)のデータと一致するか否かを示す信号が、サンプリ
ング制御信号(G_ENABLEp)により第1の走査線駆動回路7502に、サンプリ
ング制御信号(R_ENABLEs)により第2の走査線駆動回路7505に、サンプリ
ング制御信号(S_ENABLEp)または出力制御信号(S_ENABLEs)により
信号線駆動回路7501に入力され、一致する場合には、第1の走査線駆動回路7502
や第2の走査線駆動回路7505の出力制御回路は、その画素行を選択する信号を出力し
ないようにする。つまり、その画素行の走査線に画素行を選択しないためのL信号を入力
するか、その画素行の走査線をフローティングにする。また、信号線駆動回路7501の
出力制御回路もビデオ信号を出力しないようにする。信号線駆動回路7501からの出力
は、画素を点灯状態とする信号でもよいし、非点灯状態とする信号でもよい。できるだけ
消費電力がかからないような信号を入力すればよい。また、信号線S1〜Snをフローテ
ィングにしてもよい。
入力されている信号が、これから入力しようとしている信号と同じであれば、その画素行
には信号を入力しないようにすることができるので、走査線や信号線の充放電の回数を減
らすことができ、消費電力の低減を図ることができる。
することが可能である。また、本発明の駆動方法は上述した駆動方法に限られずさまざま
な駆動方法を適用することが可能である。
、画素への信号の書き込みを行う画素行における一行分の信号のデータが、すでにその画
素行に書き込まれている一行分の信号のデータと同じ場合に、その一行分の画素への信号
の書き込みを行わないようにするため、充放電の回数を減らすことができ、消費電力の低
減を図ることが可能である。
図ることが可能である。
、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合わせた全ての構成
を適用することができる。
本実施の形態では、本発明の表示装置の主要な構成について説明する。
に、ある行に書き込みを行うビデオ信号と一行前に書き込まれたビデオ信号とが同じ場合
(一行前に画素に書き込みが行われないときにはその行より前であって直前に画素に書き
込まれたビデオ信号のデータと同じ場合)に、サンプリングパルスの出力を行わないよう
にする表示装置について図47を参照して説明を行う。
回路2501に入力されると、デジタルビデオ信号(Digital Video Da
ta)に変換され、アナログデジタル変換回路2501からメモリ書き込み選択回路25
02にデジタルビデオ信号が入力される。
れる信号に従って、フレームメモリA2503又はフレームメモリB2504のいずれか
にサブフレーム毎のデータに分割して、1フレーム分のデジタルビデオ信号を書き込む。
なお、図47では、フレームメモリA2503及びフレームメモリB2504内のそれぞ
れのサブフレームとしてSF1、SF2、SF3を示しているがサブフレームの数はこれ
に限定されない。
にしたがって、フレームメモリA2503又はフレームメモリB2504のいずれかにお
いて、あるサブフレームの各行に書き込まれるビデオ信号を行の前後で比較する。具体的
には、あるサブフレームにおいて、各行に書き込まれるビデオ信号を行の前後で列毎に比
較を行う。そして、ある行の画素に入力するビデオ信号とその一行前の画素に入力するビ
デオ信号のデータが一致する列があるか、一致する列がないかを示す書き込み制御信号を
メモリ読み出し選択回路2506及びディスプレイコントローラ2507に入力する。
の信号に従って、フレームメモリA2503又はフレームメモリB2504のいずれかに
書き込まれた1フレーム分のデジタルビデオ信号を読み出し、そのビデオ信号をディスプ
レイコントローラ2507へ入力する。ここで、判別回路2505によって、あるサブフ
レームにおいて各行に書き込まれるビデオ信号を行の前後で列毎に比較を行い、一行前に
書き込むビデオ信号と次の行に書き込みを行うビデオ信号が全ての列で一致することを示
す信号がメモリ読み出し選択回路2506に入力されていた場合には、メモリ読み出し選
択回路2506では、ディスプレイコントローラ227からの信号に関わらず、フレーム
メモリA2503又はフレームメモリB2504のいずれかに書き込まれた1フレームに
おける一行分のデジタルビデオ信号のうち、次の行の画素のビデオ信号の読み出しを行わ
ない。
P)やクロック信号(G_CLK、S_CLK)や転送制御信号(S_ENABLEt)
やサンプリング制御信号(S_ENABLEp)や駆動電圧やビデオ信号(Digita
l Video Data)などをディスプレイ2508に入力する。
期間において、ある行に書き込まれるビデオ信号と一行前に書き込まれたビデオ信号を列
毎で比較を行い、一行前に書き込むビデオ信号と次の行に書き込みを行うビデオ信号が同
じ列がある場合には転送制御信号やサンプリング制御信号をディスプレイ2508に入力
する。
れた画素部と、画素部の周辺駆動回路(走査線駆動回路や信号線駆動回路など)とが形成
された表示パネルに該当する。なお、表示パネルは、周辺駆動回路をICチップ上に形成
し、COG(Chip on Glass)等により基板上に実装されたものであっても
、周辺駆動回路を画素部とともに基板上に一体形成されたものであってもよい。なお、I
Cチップとは、半導体基板若しくは絶縁基板の表面又は半導体基板の内部に、半導体素子
を含む素子で電子回路を構成しているチップ状のものをいう。なお、ICチップの中で、
シリコンウエハ上に回路パターンを焼き付けて製造されたものを半導体チップともいう。
、画素への信号の書き込みを行う画素行における一行分のビデオ信号のデータが、前回の
サブフレーム期間における一行分のビデオ信号のデータと同じ場合には、その画素行に信
号の書き込みを行わないようにする表示装置について図48を参照して説明を行う。
回路2601に入力されると、デジタルビデオ信号(Digital video da
ta)に変換し、アナログデジタル変換回路2601からメモリ書き込み選択回路260
2にデジタルビデオ信号を入力する。
れる信号に従って、フレームメモリA2603又はフレームメモリB2604のいずれか
にサブフレーム毎のデータに分割して1フレーム分のデジタルビデオ信号を書き込む。な
お、図48では、フレームメモリA2603及びフレームメモリB2604内のサブフレ
ームとしてSF1、SF2、SF3を示しているがサブフレームの数はこれに限定されな
い。
信号に従って、フレームメモリA2603又はフレームメモリB2604のいずれかに書
き込まれた1フレーム分のデジタルビデオ信号を読み出し、そのビデオ信号をラインメモ
リ2610へ入力する。
4のいずれの、どのサブフレームの、どの画素行のデータがラインメモリ2609に入力
されたかを示す信号がディスプレイコントローラ2607から入力される。その信号にし
たがって画素一行分のデータと前のサブフレームにおける同じ行の画素一行分のデータと
比較する。そして、この一行分の画素に入力するビデオ信号のデータが一致するか、しな
いかを示す書き込み制御信号をラインメモリ2309及びディスプレイコントローラ26
07に入力する。
コントローラ2607に入力する。ここで、判別回路2605によって、ラインメモリ2
609に入力された画素行のデータが前のサブフレームにおいてその画素行に書き込まれ
たデータと一致していたことを示す信号がラインメモリ2609に入力されていた場合に
は、ラインメモリ2609は、その一行分の画素のビデオ信号をディスプレイコントロー
ラ2607に入力しない。
P)やクロック信号(G_CLK、S_CLK)や転送制御信号(G_ENABLEt)
やサンプリング制御信号信号(G_ENABLEp)や出力制御信号(S_ENABLE
)や駆動電圧やビデオ信号(Digital Video Data)などをディスプレ
イ2608に入力する。
期間において、画素への信号の書き込みを行う画素行における一行分のビデオ信号のデー
タが、前回のサブフレーム期間における一行分のビデオ信号のデータと同じ場合に、その
画素行のビデオ信号をシリアルデータからパラレルデータに変換するサンプリングパルス
を出力しないようにするため、その画素行に対応するスタートパルス信号(S_SP)信
号を出力しないようにする。また、ディスプレイコントローラ2607は、走査線駆動回
路からの走査信号や信号線駆動回路からのビデオ信号の出力をするかしないかを制御する
ための出力制御信号(G_ENABLE、S_ENABLE)をディスプレイ2608に
入力する。また、前回のサブフレーム期間における一行分のビデオ信号のデータと同じ場
合にそのビデオ信号のデータはディスプレイ2608に入力しない。
定されない。第1の構成の表示装置であっても図48に示したようにラインメモリを設け
た構成としてもよいし、第2の画素の表示装置であっても図47に示したようにラインメ
モリを設けない構成としてもよい。また、ここでの画素へ入力する信号はビデオ信号に限
らず、画素を強制的に非点灯にする信号(消去信号)であっても構わない。
、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合わせた全ての構成
を適用することができる。
本実施の形態においては、実施の形態10で示した図47の判別回路2505や図48の
判別回路2605に適用可能な回路構成について説明する。
と一行前に書き込まれたビデオ信号との比較を行う場合の判別回路の一例を図52に示す
。
同じ画素列のビデオ信号のデータがそれぞれ入力されている。また、ANDゲート400
4にも前後する行の同じ画素列のビデオ信号のデータがそれぞれ入力されている。そして
、NORゲート4003とANDゲートのそれぞれの出力がORゲート4005に入力さ
れる。そして、ORゲート4005の出力によりスイッチ4006のオンオフを制御する
。
002のうち同じj列の画素データの比較結果はj列の画素同士を比較することによって
決定される。j列の画素に対応するORゲート4005からHレベルが出力されるときに
は、同じ列の(i−1)行の画素データ4001とi行目の画素データ4002が一致し
た場合である。このように行の前後の画素列の比較を行い、その結果に基づいて転送制御
信号(S_ENABLEt)やサンプリング制御信号(S_ENABLEp)の出力を制
御する。
行う画素行における一行分のビデオ信号のデータと前回のサブフレーム期間における一行
分のビデオ信号のデータとの比較を行う場合の判別回路の一例を図49に示す。
4006の一端はLレベルの電位(ここではGNDとする)が設定され、他端は出力端子
4009と接続されている。また、直列に接続されたスイッチ4006の他端と出力端子
4009の間にプルアップ抵抗4007を介してHレベルの電位(例えば電源電位Vdd
)が設定されている配線4008が接続されている。したがって、直列に接続されたスイ
ッチ4006の全てがオンしているときには出力端子4009から出力される出力制御信
号(ENABLE)はLレベルの信号となる。一方、直列に接続されたスイッチ4006
の一つでもオフしていると出力端子4009から出力される出力制御信号(ENABLE
)はHレベルの信号となる。
号のデータがそれぞれ入力されている。また、ANDゲート4004にも前後するサブフ
レームの同じ画素行の同じ画素列のビデオ信号のデータがそれぞれ入力されている。そし
て、NORゲート4003とANDゲートのそれぞれの出力がORゲート4005に入力
される。そして、ORゲート4005の出力によりスイッチ4006のオンオフを制御す
る。
02のうち同じあるj列の画素データの比較結果はj列の画素に対応するスイッチ400
6のオンオフによって決定される。つまりj列の画素に対応するスイッチ4006がオン
するときには、SFx−1のi行目の画素データ4001とSFxのi行目の画素データ
4002のうち、同じあるj列の画素データが一致した場合である。そして不一致の場合
にはj列の画素に対応するスイッチ4006はオフする。つまり、SFx−1のi行目の
画素データ4001とSFxのi行目の画素データ4002の全ての画素列のデータが一
致した場合にのみ出力制御信号(ENABLE)はLレベルとなり、一つの画素列でも不
一致している場合には出力制御信号(ENABLE)はHレベルとなる。
4001とSFxのi行目の画素データ4002が全ての列において一致している場合に
ついて説明する。図50では、SFx−1のi行目の画素データ4001とSFxのi行
目の画素データ4002が1列目はHレベル、Hレベル、2列目はLレベル、Lレベル、
3列目はHレベル、Hレベル、〜n−1列目はHレベル、Hレベル、n列目はLレベル、
Lレベルであるとする。つまり、SFx−1のi行目の画素データ4001とSFxのi
行目の画素データ4002が全ての列において一致している。
04の入力端子には共にHレベルが入力されている。するとNORゲート4003の出力
はLレベル、ANDゲート4004の出力はHレベルとなる。よって、ORゲート400
5の入力端子にはHレベルとLレベルの信号が入力されるためORゲートの出力はHレベ
ルとなる。そして、1列目のスイッチ4006はこのORゲートから出力されるHレベル
の信号によりオンする。また、2列目は共にLレベルであるため、NORゲート4003
とANDゲート4004の入力端子には共にLレベルが入力されている。するとNORゲ
ート4003の出力はHレベル、ANDゲート4004の出力はLレベルとなる。よって
、ORゲート4005の入力端子にはHレベルとLレベルの信号が入力されるためORゲ
ートの出力はHレベルとなる。そして、2列目のスイッチ4006はこのORゲートから
出力されるHレベルの信号によりオンする。同様に全ての列のスイッチ4006がオンし
、出力端子4009の出力制御信号(ENABLE)はLレベルとなる。
2のうち一つでも不一致の列の画素データがある場合について説明する。図51では、S
Fx−1のi行目の画素データ4001とSFxのi行目の画素データ4002が1列目
はHレベル、Hレベル、2列目はLレベル、Hレベル、3列目はHレベル、Lレベル、〜
n−1列目はLレベル、Lレベル、n列目はLレベル、Lレベルであるとする。つまり、
SFx−1のi行目の画素データ4001とSFxのi行目の画素データ4002のうち
、すくなくとも2列目と3列目の画素データが不一致である。
04の入力端子には共にHレベルが入力されている。するとNORゲート4003の出力
はLレベル、ANDゲート4004の出力はHレベルとなる。よって、ORゲート400
5の入力端子にはHレベルとLレベルの信号が入力されるためORゲートの出力はHレベ
ルとなる。そして、1列目のスイッチ4006はこのORゲートから出力されるHレベル
の信号によりオンする。一方、2列目はSFx−1のi行目の画素データがLレベル、S
Fxのi行目の画素データがHレベルであるため、NORゲート4003とANDゲート
4004のそれぞれの入力端子には、Lレベル及びHレベルが入力されている。するとN
ORゲート4003の出力はLレベル、ANDゲート4004の出力はLレベルとなる。
よって、ORゲート4005の入力端子には共にLレベルの信号が入力されるためORゲ
ート4005の出力はLレベルとなる。そして、2列目のスイッチ4006はこのORゲ
ートから出力されるLレベルの信号によりオフする。また、3列目もSFx−1のi行目
の画素データがHレベル、SFxのi行目の画素データがLレベルであるため、ORゲー
ト4005の出力はLレベルとなる。そして、3列目のスイッチ4006はこのOR40
05ゲートから出力されるLレベルの信号によりオフする。したがって、少なくとも2列
目と3列目のスイッチ4006がオフし、出力端子4009の出力制御信号(ENABL
E)はHレベルとなる。
、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合わせた全ての構成
を適用することができる。
本実施の形態では、印加電圧により画素の輝度が変化する表示素子を用いた場合の画素
とその画素を備えた表示装置の構成と、その好適な駆動方法について説明する。本実施の
形態に示す表示素子としては、特に液晶素子が好適である。
ジタル信号メモリ回路5402と、表示素子5403と信号線5404と、第1のスイッ
チ5405と、第2のスイッチ5406とを有する。
する。そして、信号線5404からビデオ信号に相当するアナログ電圧をアナログ電圧保
持回路5401に入力する。
加する。こうして、アナログ電圧にしたがって画素の階調が表現される。そして、1フレ
ーム期間毎に信号線5404からアナログ電圧がアナログ電圧保持回路5401に入力さ
れる。
402を選択する。そして、信号線5404からビデオ信号に相当するデジタル信号をデ
ジタル信号メモリ回路5402に入力する。
画素電極の電位を設定する。こうして、デジタル信号メモリ回路5402から入力される
電位と、表示素子5403の対向電極5407との電位差にしたがって表示素子5403
の点灯又は非点灯が制御される。
。
5502と画素部5503と、走査線駆動回路5504とを有し、画素部5503には、
画素5505が走査線と信号線に対応してマトリクスに配置されている。
の副画素の点灯領域に重み付けをする。例えば、点灯領域の大きさを22:21:20と
いう比率にする。こうすることにより、3ビットつまり8階調表示が可能となる。
06bの第1スイッチ5507は信号線Dbに接続され、副画素5506cの第1スイッ
チ5507が信号線Dcに接続されている。そして、走査線駆動回路5504から走査線
Sに入力する信号により、副画素5506a、副画素5506b及び副画素5506cの
それぞれの第1スイッチ5507のオンオフを制御する。つまり、選択されている画素は
、第1スイッチ5507がオンしている。そして、アナログ電圧保持回路5509又はデ
ジタル信号メモリ回路5510にそれぞれの信号線からアナログ電圧又はデジタル信号を
書き込む。
、第2スイッチ5508でアナログ電圧保持回路5509を選択する。そして、第1の信
号線駆動回路5501から信号線Da、信号線Db、信号線Dcへビデオ信号に相当する
アナログ電圧が入力される。そして、各副画素のアナログ電圧保持回路5509にアナロ
グ電圧が保持される。なお、このとき各信号線Da、信号線Db、信号線Dcに入力され
るアナログ電圧は概略等しい電圧とする。よって、アナログ電圧の大きさによって、階調
を表すことができる。
、第2スイッチ5508でデジタル信号メモリ回路5510を選択する。そして、第2の
信号線駆動回路5502から信号線Da、信号線Db、信号線Dcへビデオ信号に相当す
るデジタル信号が入力される。そして、デジタル信号が各副画素のデジタル信号メモリ回
路5510に記憶される。なお、このとき各信号線Da、信号線Db、信号線Dcに入力
されるデジタル信号は各副画素の点灯領域の大きさに対応した各ビットの信号が入力され
る。よって、デジタル信号によって各副画素の点灯又は非点灯を選択することにより、階
調を表すことができる。
路5601と、第2の信号線駆動回路5602と画素部5603と、走査線駆動回路56
04とを有し、画素部5603には、画素5605が走査線と信号線に対応してマトリク
スに配置されている。
の副画素の点灯領域に重み付けをする。例えば、点灯領域の大きさを22:21:20と
いう比率にする。こうすることにより、3ビットつまり8階調表示が可能となる。
ッチ5607は信号線Dに接続されている。そして、副画素5606aの第1スイッチ5
607は走査線駆動回路5604から走査線Saに入力する信号により、副画素5606
bの第1スイッチ5607は走査線駆動回路5604から走査線Sbに入力する信号によ
り、副画素5606cの第1スイッチ5607は走査線駆動回路5604から走査線Sc
に入力する信号によりオンオフを制御する。つまり、選択されている画素は、第1スイッ
チ5607がオンしている。そして、アナログ電圧保持回路5609又はデジタル信号メ
モリ回路5610にそれぞれの信号線からアナログ電圧又はデジタル信号を書き込む。
各副画素の第1スイッチ5607をオンにし、第2スイッチ5608でアナログ電圧保持
回路5609を選択する。そして、第1の信号線駆動回路5601から信号線Dへビデオ
信号に相当するアナログ電圧が入力される。そして、各副画素のアナログ電圧保持回路5
609に順次アナログ電圧が保持される。なお、このとき各副画素が選択されている間の
信号線Dに入力されるアナログ電圧は概略等しい電圧とする。よって、アナログ電圧の大
きさによって、階調を表すことができる。
各副画素の第1スイッチ5607をオンにし、第2スイッチ5608でデジタル信号メモ
リ回路5610を選択する。そして、第2の信号線駆動回路5602から信号線Dへビデ
オ信号に相当するデジタル信号が入力される。そして、デジタル信号が各副画素のデジタ
ル信号メモリ回路5610に順次記憶される。なお、このとき各副画素が選択されている
間にそれぞれの副画素の点灯領域の大きさに対応した各ビットのデジタル信号が入力され
る。よって、デジタル信号によって各副画素の点灯又は非点灯を選択することにより、階
調を表すことができる。
書き換えが行われない画素行への信号の書き込みを行わない。
と一致する場合、走査線駆動回路はその画素行を選択しないようにする出力制御手段を有
している。
を示す。画素は画素選択スイッチ5701と、第1のスイッチ5702と、第2のスイッ
チ5703と、第3のスイッチ5704と、第1のインバータ5705と第2のインバー
タ5706と表示素子5708と、信号線5709と、容量素子5710とを有する。
オフにする。なお、第3のスイッチ5704はオンでもオフでもどちらでもよい。そして
、信号線5709からビデオ信号に相当するアナログ電圧が入力され、容量素子5710
にこのアナログ電圧分の電荷が蓄積される。そして、画素選択スイッチ5701をオフす
ることにより、容量素子5710にこのアナログ電圧が保持される。
チ5703をオフにする。そして、第3のスイッチ5704をオフからオンにする。そし
て、信号線5709からビデオ信号に相当するデジタル信号が第1のインバータ5705
に入力され、第1のインバータ5705からの出力が第2のインバータ5706に入力さ
れる。すると、第2のインバータ5706の出力が容量素子5710及び表示素子570
8に入力される。そして、画素選択スイッチ5701をオフしても、第2のインバータ5
706の出力を表示素子5708の画素電極に入力し続けることができる。なお、デジタ
ル信号による駆動能力が高い場合には第1のスイッチ5702と第3のスイッチ5704
とを同時にオンしてもよい。
まり、矢印に示すように第1のインバータ5705の出力が第2のインバータ5706の
入力を設定し、第2のインバータ5706の出力が第1のインバータ5705の入力を設
定するので、画素への書き込みが行われた際のデジタル信号を記憶し続けることができる
。
って印加されると、液晶素子は焼き付きなどを生じるため、定期的に液晶素子へ印加する
電圧を反転することがよい。よって、画素選択スイッチ5701をオフにし、第3のスイ
ッチ5704をオンにした状態で、図58に示すように定期的に第1のスイッチ5702
と第2のスイッチ5703とを交互にオンオフする。そして、この第1のスイッチ570
2と第2のスイッチ5703とを定期的にオンオフするタイミングで対向電極5711に
設定する電位も変化させ、白表示の画素においては、表示素子5708に印加する電圧を
交流電圧が印加されるようにする。一方、黒表示の画素においては、表示素子5708に
印加される電圧は、液晶素子のしきい値電圧以下となるようにする。
Data)がHigh(Hレベルともいう)のときに、その画素が点灯(白表示)、デジ
タル信号(Digital Video Data)がLow(Lレベルともいう)のと
きに、その画素が非点灯(黒表示)となる場合について図59を用いて説明する。このと
き、画素への信号書き込み期間には対向電極5711に設定する電位はLレベルにしてお
く。書き込み時間(画素への信号書き込み期間のうち、選択されている画素へ信号を書き
込む時間をいう)には、画素選択スイッチ5701をオン(on)、第1のスイッチ57
02をオン(on)、第2のスイッチ5703をオフ(off)にした状態で、第3のス
イッチ5704をオフ(off)からオン(on)にする。そして、静止画表示期間には
、画素選択スイッチ5701はオフ(off)にし、第3のスイッチをオン(on)にし
ておく。
されている画素へ信号を書き込む時間をいう)に信号線5709からHighのデジタル
信号(Digital Video Data)が入力される画素では、静止画表示期間
において、第1のスイッチ5702がオン(on)、第2のスイッチ5703がオフ(o
ff)し、第2のインバータ5706のHレベルの出力が表示素子5708の画素電極に
入力されるとき、表示素子5708の対向電極5711にはLレベルの電位を設定する。
また、第1のスイッチ5702がオフ(off)、第2のスイッチ5703がオン(on
)し、第1のインバータ5705のLレベルの出力が表示素子5708の画素電極に入力
されるとき、表示素子5708の対向電極5711にはHレベルの電位を設定する。こう
して、表示素子5708に交流電圧を印加し続けることができる。
書き込む時間をいう)に信号線5709からLowのデジタル信号(Digital V
ideo Data)が入力される画素では、静止画表示期間において、第1のスイッチ
5702がオン(on)、第2のスイッチ5703がオフ(off)し、第2のインバー
タ5706のLレベルの出力が表示素子5708の画素電極に入力されるとき、表示素子
5708の対向電極5711にはLレベルの電位を設定する。また、第1のスイッチ57
02がオフ(off)、第2のスイッチ5703がオン(on)し、第1のインバータ5
705のHレベルの出力が表示素子5708の画素電極に入力されるとき、表示素子57
08の対向電極5711にはHレベルの電位を設定する。こうして、表示素子5708に
印加される電圧は液晶素子のしきい値電圧以下の電圧とすることができる。
できる。
0a、副画素6000b、副画素6000cを有する。この副画素の点灯領域に重み付け
をする。例えば、点灯領域の大きさを20:21:22という比率にする。こうすること
により、3ビットつまり8階調表示が可能となる。
6003、第3のスイッチ6004、第1のインバータ6005、第2のインバータ60
06、表示素子6008、容量素子6010は、それぞれ図67の画素の画素選択スイッ
チ5701、第1のスイッチ5702、第2のスイッチ5703、第3のスイッチ570
4、第1のインバータ5705、第2のインバータ5706、表示素子5708、容量素
子5710に相応する。そして、図67に示す信号線5709として、図70ではそれぞ
れの副画素毎に設けられている。つまり、副画素6000aの画素選択スイッチ6001
は信号線Daと、副画素6000bの画素選択スイッチ6001は信号線Dbと、副画素
6000cの画素選択スイッチ6001は信号線Dcと接続されている。そして、それぞ
れの信号線からそれぞれの副画素の点灯領域の大きさに対応した各ビットのデジタル信号
が入力される。よって、デジタル信号によって各副画素の点灯又は非点灯を選択すること
により、階調を表すことができる。
図71(A)に示す。画素は第1の画素選択スイッチ6101と、第2の画素選択スイッ
チ6104と、第1の容量素子6102と、第2の容量素子6105と、表示素子610
3と、トランジスタ6106と、第1のスイッチ6107と、第2のスイッチ6108と
、信号線6109と、第1の電源線6110と、第2の電源線6111とを有する。第1
の電源線6110にはVrefhとVreflが交互に設定され、第2の電源線6111
にはVcomが設定されている。ここで、Vrefhは、(Vrefh>Vcom)且つ
(Vrefh−Vcom)>VLCD、Vreflは、(Vrefl<Vcom)且つ(
Vcom−Vrefl)>VLCDを満たすような電位であり、Vrefh又はVref
lを表示素子6103の一方の電極に設定し、Vcomを他方の電極に設定したときに、
表示素子6103にしきい値電圧VLCD以上の電圧が印加されるようにする。また、表
示素子6103の対向電極6112には、第2の電源線6111と概略等しい電位を設定
しておく。つまり、表示素子6103の画素電極にVcomが設定されたときに、表示素
子6103がしきい値電圧VLCD以下となるようにする。
素選択スイッチ6101をオンにし、第2の画素選択スイッチ6104、第1のスイッチ
6107及び第2のスイッチ6108をオフにしておく。そして、信号線6109には、
画素の階調にしたがったアナログ電位が入力される。このアナログ電位がビデオ信号に相
当する。
素選択スイッチ6104をオンにし、第1の画素選択スイッチ6101、第1のスイッチ
6107及び第2のスイッチ6108をオフにする。そして、信号線6109には、デジ
タル信号が入力される。このデジタル信号がビデオ信号に相当する。すると、図72(A
)に示すように第2の容量素子6105にこの信号が書き込まれる。
及び第2のスイッチ6108をオフにしたまま第1のスイッチ6107をオンにする。す
ると、図72(B)に示すように第1の電源線6110の電位Vrefhが第1の容量素
子6102の一方の電極に設定される。そして、第1の容量素子6102の他方の電極に
は第2の電源線6111の電位Vcomが設定されていることから、容量素子6102に
は電位差(Vrefh−Vcom)分の電荷が蓄積される。なお、このとき表示素子61
03の画素電極には電源電位Vrefhの電位が設定されている。
にしたまま、第1のスイッチ6107をオフにし、第2のスイッチ6108をオンにする
。すると、トランジスタ6106は、第2の容量素子6105に書き込まれたデジタル信
号にしたがってそのオンオフが制御される。
トランジスタ6106がオンするため図72(C)に示すように第2の電源線6111の
電位Vcomが第1の容量素子6102の両電極に設定される。そして、表示素子610
3の画素電極にはVcomの電位が設定される。なお、表示素子6103の対向電極61
12には、Vcomと概略等しい電位が設定してあるため、このとき表示素子6103に
はほとんど電圧が印加されない。よって、この画素は非点灯となる。一方、第2の容量素
子6105に書き込まれたデジタル信号がLレベルのときには、トランジスタ6106が
オフするため図72(D)に示すように、そのまま第1の容量素子6102は電圧を保持
する。よって、表示素子6103の画素電極に設定される電位はVrefhのままなので
、この画素は点灯する。
lにして同様の動作を行う。すると、点灯する画素の表示素子6103には、前のフレー
ム期間表示素子6103とは逆のバイアスの電圧が印加される。こうして、1フレーム期
間毎に第1の電源線6110に設定する電位を変化させることにより、表示素子6103
へ印加するバイアスの向きを変えることができるため、表示素子6103の焼き付きを防
止することができる。
オンオフを制御することができればよいため、第2の容量素子6105に蓄積された電荷
が多少放電してしまっても正常に動作することができる。よって、画素へのデジタル信号
の周期的な書き換えは、数フレーム期間、十数フレーム期間又は数十フレーム期間毎に行
えばよい。よって、消費電力を低減することが可能である。
の周期的な書き換えとは別に、画素への信号の書き換えを行う。この場合において、本発
明の表示装置は、画点灯又は非点灯の状態が変化する画素が含まれる画素行のみ、周期的
な書き換えとは別に画素への信号の書き換えを行う。つまり、すでに画素へ信号の書き込
みを行う画素行のデジタル信号のデータが、すでに画素へ書き込まれているデジタル信号
のデータと同じ場合に、走査線駆動回路はその画素行を選択しない。
信号メモリ回路には図67に示したようにスタティックランダムアクセスメモリ(SRA
M:Static Random Access Memory)を用いてもよいし、図
71に示したようなダイナミックランダムアクセスメモリ(DRAM:Dynamic
Random Access Memory)を用いてもよい。または、これらを組み合
わせてもよい。
、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合わせた全ての構成
を適用することができる。
本実施の形態では、表示装置に用いる表示パネルの構成について図53を用いて説明する
。
説明する。なお、図53(A)は、表示パネルを示す上面図、図53(B)は図53(A
)をA−A’で切断した断面図である。点線で示された信号線駆動回路3601、画素部
3602、第2の走査線駆動回路3603、第1の走査線駆動回路3606を有する。ま
た、封止基板3604、シール材3605を有し、シール材3605で囲まれた内側は、
空間3607になっている。
及び信号線駆動回路3601に入力される信号を伝送するための配線であり、外部入力端
子となるFPC(フレキシブルプリントサーキット)3609からビデオ信号、クロック
信号、スタート信号等を受け取る。FPC3609と表示パネルとの接合部上にはICチ
ップ(メモリ回路や、バッファ回路などが形成された半導体チップ)3619がCOG(
Chip On Glass)等で実装されている。なお、ここではFPCしか図示され
ていないが、このFPCにはプリント配線基盤(PWB)が取り付けられていても良い。
本明細書における表示装置とは、表示パネル本体だけでなく、それにFPCもしくはPW
Bが取り付けられた状態をも含むものとする。また、ICチップなどが実装されたものを
含むものとする。
602とその周辺駆動回路(第2の走査線駆動回路3603、第1の走査線駆動回路36
06及び信号線駆動回路3601)が形成されているが、ここでは、信号線駆動回路36
01と、画素部3602が示されている。
621を用いてCMOS回路を構成している。また、本実施の形態では、基板上に周辺駆
動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全
部若しくは一部をICチップなどに形成し、COGなどで実装しても良い。
含む画素を構成する複数の回路を有している。なお、駆動TFT3612のソース電極は
第1の電極3613と接続されている。また、第1の電極3613の端部を覆って絶縁物
3614が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることによ
り形成する。
率を有する曲面が形成されるようにする。例えば、絶縁物3614の材料としてポジ型の
感光性アクリルを用いた場合、絶縁物3614の上端部のみに曲率半径(0.2μm〜3
μm)を有する曲面を持たせることが好ましい。また、絶縁物3614として、感光性の
光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解
性となるポジ型のいずれも使用することができる。
がそれぞれ形成されている。ここで、陽極として機能する第1の電極3613に用いる材
料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ITO(インジウ
ムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)膜、窒化チタン膜、クロム膜、タン
グステン膜、Zn膜、Pt膜などの単層膜の他、窒化チタンとアルミニウムを主成分とす
る膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構
造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好な
オーミックコンタクトがとれ、さらに陽極として機能させることができる。
ット法によって形成される。有機化合物を含む層3616には、元素周期表第4族金属錯
体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては
、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用
いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施
の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めること
とする。さらに、公知の三重項材料を用いることも可能である。
いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合
金MgAg、MgIn、AlLi、CaF2、または窒化カルシウム)を用いればよい。
なお、電界発光層3616で生じた光が第2の電極3617を透過させる場合には、第2
の電極(陰極)3617として、膜厚を薄くした金属薄膜と、透明導電膜(ITO(酸化
インジウム酸化スズ合金)、酸化インジウム酸化亜鉛合金(In2O3―ZnO)、酸化
亜鉛(ZnO)等)との積層を用いるのが良い。
、基板3610、封止基板3604、およびシール材3605で囲まれた空間3607に
表示素子3618が備えられた構造になっている。なお、空間3607には、不活性気体
(窒素やアルゴン等)が充填される場合の他、シール材3605で充填される構成も含む
ものとする。
料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板36
04に用いる材料としてガラス基板や石英基板の他、FRP(Fiberglass−R
einforced Plastics)、PVF(ポリビニルフロライド)、マイラー
、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
3603及び第1の走査線駆動回路3606を一体形成することで、表示装置の低コスト
化が図れる。
1、画素部3602、第2の走査線駆動回路3603及び第1の走査線駆動回路3606
を一体形成した構成に限られず、信号線駆動回路3601に相当する図54(A)に示す
信号線駆動回路4201をICチップ上に形成して、COG等で表示パネルに実装した構
成としても良い。なお、図54(A)の基板4200、画素部4202、第2の走査線駆
動回路4203、第1の走査線駆動回路4204、FPC4205、ICチップ4206
、ICチップ4207、封止基板4208、シール材4209は図53(A)の基板36
10、画素部3602、第2の走査線駆動回路3603、第1の走査線駆動回路3606
、FPC3609、ICチップ3618、ICチップ3619、封止基板3604、シー
ル材3605に相当する。
ICチップに形成し、低消費電力化を図る。また、ICチップはシリコンウエハ等の半導
体チップとすることで、より高速動作且つ低消費電力化を図れる。
02と一体形成することで、低コスト化が図れる。
00との接続部において機能回路(メモリやバッファ)が形成されたICチップを実装す
ることで基板面積を有効利用することができる。
1の走査線駆動回路3606に相当する図54(B)の信号線駆動回路4211、第2の
走査線駆動回路4214及び第1の走査線駆動回路4213をICチップ上に形成して、
COG等で表示パネルに実装した構成としても良い。この場合には高精細な表示装置をよ
り低消費電力にすることが可能である。よって、より消費電力が少ない表示装置とするた
め、画素部に用いられるトランジスタの半導体層にはポリシリコンを用いることが望まし
い。なお、図54(B)の基板4210、画素部4212、第FPC4215、ICチッ
プ4216、ICチップ4217、封止基板4218、シール材4219は図53(A)
の基板3610、画素部3602、FPC3609、ICチップ3618、ICチップ3
619、封止基板3604、シール材3605に相当する。
により低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能
となる。
の画素が配置された画素部4102を有し、画素部4102の周辺には、第2の走査線駆
動回路4103、第1の走査線駆動回路4104及び信号線駆動回路4105を有してい
る。
105に入力される信号はフレキシブルプリントサーキット(Flexible Pri
nt Circuit:FPC)4106を介して外部より供給される。
Automated Bonding)等によりICチップが実装されていても良い。
つまり、画素部4102と一体形成が困難な、第2の走査線駆動回路4103、第1の走
査線駆動回路4104及び信号線駆動回路4105の一部のメモリやバッファなどをIC
チップ上に形成して表示装置に実装しても良い。
03及び第1の走査線駆動回路4104を画素部4102の片側に配置しても良い。なお
、図55(B)に示す表示装置は、図55(A)に示す表示装置と、第2の走査線駆動回
路4103の配置が異なるだけであるので同様の符号を用いている。また、第2の走査線
駆動回路4103及び第1の走査線駆動回路4104は一つの駆動回路で同様の機能を果
たすようにしても良いし、いずれか一つの走査線駆動回路であってもよい。つまり、画素
構成や駆動方法により適宜構成を変更すればよい。
路及び信号線駆動回路を設けなくても良い。例えば、図56(A)に示すようにICチッ
プ上に形成された周辺駆動回路4301が図54(B)に示す、第2の走査線駆動回路4
214、第1の走査線駆動回路4213及び信号線駆動回路4211の機能を有するよう
にしても良い。なお、図56(A)の基板4300、画素部4302、第FPC4304
、ICチップ4305、ICチップ4306、封止基板4307、シール材4308は図
53(A)の基板3610、画素部3602、FPC3609、ICチップ3618、I
Cチップ3619、封止基板3604、シール材3605に相当する。
。基板4310、周辺駆動回路4311、画素部4312、FPC4313、FPC43
14有する。FPC4313より周辺駆動回路4311に外部からの信号及び電源電位が
入力される。そして、周辺駆動回路4311からの出力は、画素部4312の有する画素
に接続された行方向の走査線や列方向の信号線に入力される。
つまり、上記実施の形態で示した画素に適用可能な表示素子の構成について図57(A)
、(B)を用いて説明する。
正孔注入層4403、その上に正孔輸送材料からなる正孔輸送層4404、発光層440
5、電子輸送材料からなる電子輸送層4406、電子注入材料からなる電子注入層440
7、そして陰極4408を積層させた素子構造である。ここで、発光層4405は、一種
類の発光材料のみから形成されることもあるが、2種類以上の材料から形成されてもよい
。また本発明の素子の構造は、この構造に限定されない。
発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエ
ーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発
光領域を二つの領域にわけることによって得られる白色表示素子などにも応用可能である
。
401に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材料、電
子注入材料を蒸着し、最後に陰極4408を蒸着で形成する。
好適な材料を以下に列挙する。
(以下「H2Pc」と記す)、銅フタロシアニン(以下「CuPc」と記す)などが有効
である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、
正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子
化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸(以下「PSS」
と記す)をドープしたポリエチレンジオキシチオフェン(以下「PEDOT」と記す)や
、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有
効であり、ポリイミド(以下「PI」と記す)がよく用いられる。さらに、無機化合物も
用いられ、金や白金などの金属薄膜の他、酸化アルミニウム(以下「アルミナ」と記す)
の超薄膜などがある。
ン環−窒素の結合を有するもの)の化合物である。広く用いられている材料として、4,
4’−ビス(ジフェニルアミノ)−ビフェニル(以下、「TAD」と記す)や、その誘導
体である4,4’−ビス[N−(3−メチルフェニル)−N−フェニル−アミノ]−ビフ
ェニル(以下、「TPD」と記す)、4,4’−ビス[N−(1−ナフチル)−N−フェ
ニル−アミノ]−ビフェニル(以下、「α−NPD」と記す)がある。4,4’,4”−
トリス(N,N− ジフェニル−アミノ)−トリフェニルアミン(以下、「TDATA」
と記す)、4,4’,4”−トリス[N−(3−メチルフェニル)−N− フェニル−ア
ミノ]−トリフェニルアミン(以下、「MTDATA」と記す)などのスターバースト型
芳香族アミン化合物が挙げられる。
ス(4−メチル−8−キノリノラト)アルミニウム(以下、「Almq」と記す)、ビス
(10−ヒドロキシベンゾ[h]−キノリナト)ベリリウム(以下、「Bebq」と記す
)などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビ
ス[2−(2−ヒドロキシフェニル)−ベンゾオキサゾラト]亜鉛(以下、「Zn(BO
X)2」と記す)、ビス[2−(2−ヒドロキシフェニル)−ベンゾチアゾラト]亜鉛(
以下、「Zn(BTZ)2」と記す)などのオキサゾール系、チアゾール系配位子を有す
る金属錯体もある。さらに、金属錯体以外にも、2−(4−ビフェニリル)−5−(4−
tert−ブチルフェニル)−1,3,4−オキサジアゾール(以下、「PBD」と記す
)、OXD−7などのオキサジアゾール誘導体、TAZ、3−(4−tert−ブチルフ
ェニル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−20、4−トリア
ゾール(以下、「p−EtTAZ」と記す)などのトリアゾール誘導体、バソフェナント
ロリン(以下、「BPhen」と記す)、BCPなどのフェナントロリン誘導体が電子輸
送性を有する。
ッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチ
ウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチ
ウムアセチルアセトネート(以下、「Li(acac)」と記す)や8−キノリノラト−
リチウム(以下、「Liq」と記す)などのアルカリ金属錯体も有効である。
)2、Zn(BTZ)2などの金属錯体の他、各種蛍光色素が有効である。蛍光色素とし
ては、青色の4,4’−ビス(2,2 − ジフェニル−ビニル)−ビフェニルや、赤橙
色の4−(ジシアノメチレン)−2−メチル−6−(p−ジメチルアミノスチリル)−4
H−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを
中心金属とする錯体が主体である。三重項発光材料として、トリス(2−フェニルピリジ
ン)イリジウム、ビス(2−(4’−トリル)ピリジナト−N,C2’)アセチルアセト
ナトイリジウム(以下「acacIr(tpy)2」と記す)、 2,3,7,8,20
,13,17,18−オクタエチル−21H,23Hポルフィリン−白金などが知られて
いる。
製することができる。
ル型のトランジスタにして、表示素子の対向電極の電位と電源線に設定する電位との高低
を逆にすれば、図57(A)とは逆の順番に層を形成した表示素子を用いることができる
。つまり、図57(B)に示すように、基板4401の上に陰極4408、電子注入材料
からなる電子注入層4407、その上に電子輸送材料からなる電子輸送層4406、発光
層4405、正孔輸送材料からなる正孔輸送層4404、正孔注入材料からなる正孔注入
層4403、そして陽極4402を積層させた素子構造である。
よい。そして、基板上にTFT及び表示素子を形成し、基板とは逆側の面から発光を取り
出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側
の面から発光を取り出す両面射出構造の表示素子があり、本発明の画素構成はどの射出構
造の表示素子にも適用することができる。
FT4501のソース電極に接して第1の電極4502が形成され、その上に有機化合物
を含む層4503と第2の電極4504が形成されている。
素子の陰極である。つまり、第1の電極4502と第2の電極4504とで有機化合物を
含む層4503が挟まれているところが表示素子となる。
数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステ
ン膜、Zn膜、Pt膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜と
の積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構造等を
用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミ
ックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜
を用いることで光を透過させない陽極を形成することができる。
い材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、
CaF2、または窒化カルシウム)からなる金属薄膜と、透明導電膜(ITO(インジウ
ムスズ酸化物)、インジウム亜鉛酸化物(IZO)、酸化亜鉛(ZnO)等)との積層を
用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光
を透過させることが可能な陰極を形成することができる。
可能になる。つまり、図53の表示パネルに適用した場合には、基板3610側に光が射
出することになる。従って上面射出構造の表示素子を表示装置に用いる場合には封止基板
3604は光透過性を有する基板を用いる。
い。
は図58(A)と同じ構造の表示素子であるため同じ符号を用いて説明する。
きい材料を用いることが望ましい。例えば、ITO(インジウムスズ酸化物)膜、インジ
ウム亜鉛酸化物(IZO)膜などの透明導電膜を用いることができる。透明性を有する透
明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
い材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、
CaF2、または窒化カルシウム)からなる金属膜を用いることができる。こうして、光
を反射する金属膜を用いることで光が透過しない陰極を形成することができる。
可能になる。つまり、図53の表示パネルに適用した場合には、基板3610側に光が射
出することになる。従って下面射出構造の表示素子を表示装置に用いる場合には基板36
10は光透過性を有する基板を用いる。
は図45(a)と同じ構造の表示素子であるため同じ符号を用いて説明する。
きい材料を用いることが望ましい。例えば、ITO(インジウムスズ酸化物)膜、インジ
ウム亜鉛酸化物(IZO)膜などの透明導電膜を用いることができる。透明性を有する透
明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
い材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、
CaF2、または窒化カルシウム)からなる金属薄膜と、透明導電膜(ITO(インジウ
ムスズ酸化物)、酸化インジウム酸化亜鉛合金(In2O3―ZnO)、酸化亜鉛(Zn
O)等)との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電
膜を用いることで光を透過させることが可能な陰極を形成することができる。
可能になる。つまり、図53の表示パネルに適用した場合には、基板3610側と封止基
板3604側に光が射出することになる。従って両面射出構造の表示素子を表示装置に用
いる場合には基板3610および封止基板3604は、ともに光透過性を有する基板を用
いる。
光学フィルムを設ければよい。
にも本発明を適用することが可能である。
駆動用TFT4601が形成され、駆動用TFT4601のソース電極に接して第1の電
極4603が形成され、その上に有機化合物を含む層4604と第2の電極4605が形
成された構成とすることもできる。
素子の陰極である。つまり、第1の電極4603と第2の電極4605とで有機化合物を
含む層4604が挟まれているところが表示素子となる。図59の構成では白色光を発光
する。そして、表示素子の上部に赤色のカラーフィルター4606R、緑色のカラーフィ
ルター4606G、青色のカラーフィルター4606Bを設けられており、フルカラー表
示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス
(BMともいう)4607が設けられている。
いることができる。また、上述した表示パネルの構成や、表示素子は例示であり、もちろ
ん他の構成を本発明の表示装置に適用することもできる。
本発明は様々な電子機器に適用することができる。具体的には電子機器の表示部に適用す
ることができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル
型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオ
コンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電
話、携帯型ゲーム機又は電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDi
gital Versatile Disc(DVD)等の記録媒体を再生し、その画像
を表示しうる発光装置を備えた装置)などが挙げられる。
3、スピーカー部26004、ビデオ入力端子26005等を含む。本発明の表示装置を
表示部26003に用いることができる。なお、発光装置は、パーソナルコンピュータ用
、テレビジョン放送受信用、広告表示用などの全ての情報表示用発光装置が含まれる。本
発明の表示装置を表示部26003に用いた発光装置は、消費電力の低減を図ることがで
きる。
、操作キー26104、外部接続ポート26105、シャッター26106等を含む。
きる。
03、キーボード26204、外部接続ポート26205、ポインティングマウス262
06等を含む。本発明を表示部26203に用いたコンピュータは、消費電力の低減を図
ることができる。
イッチ26303、操作キー26304、赤外線ポート26305等を含む。本発明を表
示部26302に用いたモバイルコンピュータは、消費電力の低減を図ることができる。
であり、本体26401、筐体26402、表示部A26403、表示部B26404、
記録媒体(DVD等)読み込み部26405、操作キー26406、スピーカー部264
07等を含む。表示部A26403は主として画像情報を表示し、表示部B26404は
主として文字情報を表示することができる。本発明を表示部A26403や表示部B26
404に用いた画像再生装置は、消費電力の低減を図ることができる。
アーム部26503を含む。本発明を表示部26502に用いたゴーグル型ディスプレイ
は、消費電力の低減を図ることができる。
62003、外部接続ポート262004、リモコン受信部262005、受像部262
006、バッテリー262007、音声入力部262008、操作キー262009等を
含む。本発明を表示部262002に用いたビデオカメラは、消費電力の低減を図ること
ができる。
3、音声入力部26704、音声出力部26705、操作キー26706、外部接続ポー
ト26707、アンテナ26708等を含む。
の携帯電話機のニーズが強くなっている。このように多機能化し、携帯電話機は使用頻度
が高まる一方で、一回の充電により長時間使用できることが要求される。本発明を表示部
26703に用いた携帯電話機は消費電力の低減を図ることができる。よって、長時間の
使用が可能となる。
2を用いて説明する。
00は表示パネル5010のサイズに合わせて、形状や寸法を適宜変更することができる
。表示パネル5010を固定したハウジング5000はプリント基板5001に嵌入され
モジュールとして組み立てられる。
リント基板5001には、スピーカー5002、マイクロフォン5003、送受信回路5
004、CPU及びコントローラなどを含む信号処理回路5005が形成されている。こ
のようなモジュールと、入力手段5006、バッテリー5007を組み合わせ、筐体50
09に収納する。表示パネル5010の画素部は筐体5009に形成された開口窓から視
認できように配置する。
数の低い駆動回路)を基板上にTFTを用いて一体形成し、一部の周辺駆動回路(複数の
駆動回路のうち動作周波数の高い駆動回路)をICチップ上に形成し、そのICチップを
COG(Chip On Glass)で表示パネル5010に実装しても良い。あるい
は、そのICチップをTAB(Tape Auto Bonding)やプリント基板を
用いてガラス基板と接続してもよい。なお、一部の周辺駆動回路を基板上に画素部と一体
形成し、他の周辺駆動回路を形成したICチップをCOG等で実装した表示パネルの構成
は図54(a)に一例を示してある。このような構成とすることで、表示装置の低消費電
力化を図り、携帯電話機の一回の充電による使用時間を長くすることができる。また、携
帯電話機の低コスト化を図ることができる。
を用いて画素部を形成し、全ての周辺駆動回路をICチップ上に形成し、そのICチップ
をCOG(Chip On Glass)などで表示パネルに実装しても良い。
している。表示パネル4801は画素部4803、走査線駆動回路4804及び信号線駆
動回路4805を有している。回路基板4802には、例えば、コントロール回路480
6や信号分割回路4807などが形成されている。表示パネル4801と回路基板480
2は接続配線4808によって接続されている。接続配線にはFPC等を用いることがで
きる。
数の低い駆動回路)を基板上にTFTを用いて一体形成し、一部の周辺駆動回路(複数の
駆動回路のうち動作周波数の高い駆動回路)をICチップ上に形成し、そのICチップを
COG(Chip On Glass)などで表示パネル4801に実装するとよい。あ
るいは、そのICチップをTAB(Tape Auto Bonding)やプリント基
板を用いて表示パネル4801に実装しても良い。なお、一部の周辺駆動回路を基板上に
画素部と一体形成し、他の周辺駆動回路を形成したICチップをCOG等で実装した構成
は図54(a)に一例を示してある。
し、全ての周辺駆動回路をICチップ上に形成し、そのICチップをCOG(Chip
On Glass)表示パネルに実装してもよい。なお、基板上に画素部を形成し、その
基板上に周辺駆動回路を形成したICチップをCOG等で実装した構成は図54(b)に
一例を示してある。
Lテレビ受像機の主要な構成を示すブロック図である。チューナ4901は映像信号と音
声信号を受信する。映像信号は、映像信号増幅回路4902と、そこから出力される信号
を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路4903と、その映像
信号を駆動回路の入力仕様に変換するためのコントロール回路4806により処理される
。コントロール回路4806は、走査線側と信号線側にそれぞれ信号が出力する。デジタ
ル駆動する場合には、信号線側に信号分割回路4807を設け、入力デジタル信号をm個
に分割して供給する構成としても良い。
れ、その出力は音声信号処理回路4905を経てスピーカー4906に供給される。制御
回路4907は受信局(受信周波数)や音量の制御情報を入力部4908から受け、チュ
ーナ4901や音声信号処理回路4905に信号を供給する。
テレビ受像機を完成させることができる。ELモジュールにより、表示部44003が形
成される。また、スピーカー44004、ビデオ入力端子44005などが適宜備えられ
ている。
、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の
表示媒体として様々な用途に適用することができる。
102 走査線駆動回路
103 画素部
104 画素
201 パルス出力回路
202 ラッチ回路
203 ラッチ回路
204 フリップフロップ回路
205 ANDゲート
206 スイッチ
207 シフトレジスタ
214 フリップフロップ回路
217 シフトレジスタ
227 ディスプレイコントローラ
231 パルス出力回路
235 ANDゲート
236 スイッチ
241 パルス出力回路
242 ラッチ回路
243 ラッチ回路
244 フリップフロップ回路
245 ANDゲート
246 スイッチ
247 シフトレジスタ
251 パルス出力回路
253 バッファ
254 フリップフロップ回路
255 ANDゲート
256 スイッチ
257 シフトレジスタ
261 パルス出力回路
264 フリップフロップ回路
265 ANDゲート
266 スイッチ
267 シフトレジスタ
271 パルス出力回路
273 順次バッファ回路
274 フリップフロップ回路
275 ANDゲート
277 シフトレジスタ
281 スイッチ
282 スイッチ
283 D/A変換回路
284 フリップフロップ回路
285 ANDゲート
286 スイッチ
287 シフトレジスタ
501 パルス出力回路
502 バッファ
511 パルス出力回路
512 出力制御回路
513 フリップフロップ回路
514 ANDゲート
515 バッファ
521 Pチャネル型トランジスタ
522 Pチャネル型トランジスタ
523 Nチャネル型トランジスタ
524 Nチャネル型トランジスタ
525 インバータ
701 パルス出力回路
702 バッファ
703 出力制御回路
711 パルス出力回路
712 バッファ
713 出力制御回路
714 フリップフロップ回路
715 ANDゲート
716 バッファ
717 スイッチ
801 パルス出力回路
802 ラッチ回路
803 ラッチ回路
804 出力制御回路
811 パルス出力回路
812 ラッチ回路
813 ラッチ回路
814 出力制御回路
815 フリップフロップ回路
Claims (1)
- 行方向と列方向に対応してマトリクス状に複数の画素が配置された画素部と、
ビデオ信号を信号線に入力する信号線駆動回路と、
前記ビデオ信号を書き込む画素の行を選択する走査線駆動回路と、を有し、
前記走査線駆動回路はシフトレジスタを備え、
前記シフトレジスタは第1乃至第3のフリップフロップ回路と第1乃至第3のスイッチと、を有し、
前記第1のフリップフロップ回路の出力端子は、前記第2のフリップフロップ回路の入力端子と、電気的に接続され、
前記第2のフリップフロップ回路の出力端子は、前記第3のフリップフロップ回路の入力端子と、電気的に接続され、
前記第1のスイッチの第1の端子は、前記第1のフリップフロップ回路の出力端子と、電気的に接続され、
前記第2のスイッチの第1の端子は、前記第2のフリップフロップ回路の出力端子と、電気的に接続され、
前記第3のスイッチの第1の端子は、前記第3のフリップフロップ回路の出力端子と、電気的に接続され、
前記第1のスイッチの第2の端子は、第1の配線と電気的に接続され、
前記第2のスイッチの第2の端子は、前記第1の配線と電気的に接続され、
前記第3のスイッチの第2の端子は、前記第1の配線と電気的に接続され、
前記第1乃至第3のスイッチは、第1の信号に応じて、それぞれの前記第1の端子と前記第2の端子の導通または非導通が制御される機能を有し、
前記第1の配線は、前記第1乃至第3のフリップフロップ回路の出力端子の信号をリセットすることができる電位を有し、
前記走査線駆動回路の前記第1のフリップフロップ回路に電気的に接続された行の画素に書き込むビデオ信号と前記第2及び第3のフリップフロップ回路に電気的に接続された行の全ての行列の画素に新たに書き込もうとするビデオ信号とが等しいとき、前記第1のスイッチが導通することを特徴とする表示装置。
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