JP5448263B2 - 表示装置、半導体装置、モジュール及び電子機器 - Google Patents

表示装置、半導体装置、モジュール及び電子機器 Download PDF

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Description

本発明は、負荷に供給する電流をトランジスタで制御する機能が設けられた半導体装置
に関し、好適には信号によって輝度が変化する電流駆動型表示素子で形成された画素や電
圧によって輝度が変化する電圧駆動型表示素子で形成された画素や、液晶等の電圧によっ
て透過率が変化する表示素子で形成された画素や、信号線駆動回路や走査線駆動回路を含
む表示装置に関する。
近年、画素を発光ダイオード（ＬＥＤ）等の表示素子で形成した、いわゆる自発光型の
表示装置が注目を浴びている。このような自発光型の表示装置に用いられる表示素子とし
て、例えば、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔ
ｉｎｇ Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス素子ともいう）が注目
を集めており、ＥＬディスプレイ等に用いられるようになってきている。ＯＬＥＤ等の表
示素子は自発光型であるため、液晶ディスプレイに比べて視認性が高く、バックライトが
不要で応答速度が速いとの利点を有している。また、表示素子の輝度は、当該表示素子に
流れる電流値によって制御される。
一般的な表示装置の画素マトリクス回路及びその動作を以下に説明する。
画素マトリクス回路は、信号線駆動回路７００１、走査線駆動回路７００２、画素部７
００３を有し、画素部７００３には、複数の画素７００４が設けられている（図６１）。
また、複数の画素７００４は、行方向に配置された走査線（Ｇ１〜Ｇｍ）と列方向に配置
された信号線（Ｓ１〜Ｓｎ）に対応するようにマトリクス状に配置されている。信号線駆
動回路７００１はビデオ信号を信号線Ｓ１〜Ｓｎに出力し、走査線駆動回路７００２は行
方向に配置された画素７００４を選択するための信号を走査線Ｇ１〜Ｇｍに出力する。そ
して、選択された行の各列に対応する画素に信号線駆動回路７００１からのビデオ信号が
書き込まれる。各画素は書き込まれた信号を保存する。
同様に、次々と選択された行の各列に対応する画素に信号が書き込まれ、画素部７００
３の全ての画素に信号の書き込みが行われると画素７００４への書き込み期間が終了する
。画素の発光動作時には、画素７００４は書き込まれた信号を一定期間保存しているため
、画素へ書き込まれた信号に応じた状態を維持する。そして、書き込み動作と発光動作を
繰り返し行うことにより、動画を表示している。
画素へのビデオ信号の出力は、信号線駆動回路７００１によって制御されている。信号
線駆動回路７００１は、例えば、パルス出力回路７０１１、第１のラッチ回路７０１２お
よび第２のラッチ回路７０１３を有している。パルス出力回路７０１１は、入力されたス
タートパルス信号（Ｓ−ＳＰ）等のタイミングに従ってサンプリングパルスを順次第１の
ラッチ回路７０１２に出力する。第１のラッチ回路７０１２には、ビデオ信号（Ｖｉｄｅ
ｏ Ｄａｔａ）が入力される。そのタイミングは、パルス出力回路７０１１から出力され
たサンプリングパルスに従って制御される。そして、第１のラッチ回路７０１２の各段に
ビデオ信号が保持される。つまり、パルス出力回路７０１１から出力されたサンプリング
パルスによって、第１のラッチ回路７０１２の各段のラッチ回路が動作している。
その後、第１のラッチ回路７０１２において最終段までビデオ信号の入力が完了した後
に、第２のラッチ回路７０１３にラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、
第１のラッチ回路７０１２に保持されていたビデオ信号は一斉に第２のラッチ回路７０１
３に転送され、第２のラッチ回路７０１３で保持されるようになる。そして、第２のラッ
チ回路７０１３からビデオ信号（一行分）が同時に信号線Ｓ１〜Ｓｎへ出力される。そし
て、第２のラッチ回路７０１３から信号線に信号が出力されている間に、次の行のデータ
がビデオ信号から第１のラッチ回路７０１２に入力される。そして、最終段まで入力され
た後、ラッチパルスによって第１のラッチ回路７０１２から第２のラッチ回路へ信号が転
送される。このような動作を繰り返し行うことにより、全ての画素に信号を入力し動画の
表示を行っている。
また、このような表示装置の階調を表現する駆動方式として、アナログ階調方式とデジ
タル階調方式がある。アナログ方式には、表示素子の発光強度をアナログ制御する方式と
表示素子の発光時間をアナログ制御する方式がある。アナログ階調方式においては表示素
子の発光強度をアナログ制御する方式がよく用いられている。しかし、発光強度をアナロ
グ制御する方式は、画素毎の薄膜トランジスタ（以下、「ＴＦＴ」ともいう）の特性のバ
ラツキの影響を受けやすく、画素毎の輝度にもバラツキが生じてしまう。一方、デジタル
階調方式はデジタル制御で表示素子をオンオフさせ、階調を表現している。デジタル階調
方式の場合、画素毎の輝度の均一性に優れているが、発光・非発光の２状態しかないため
、このままでは、２階調しか表現できない。そこで、別の手法を組み合わせて、多階調化
を図ることが行われている。多階調化のための手法としては、例えば、画素の発光面積に
重みをつけて（１画素を複数の領域に分割して領域毎に発光または非発光を制御する）そ
の選択により階調表示を行う面積階調方式がある。また、発光時間に重みをつけて（１フ
レームを複数のサブフレームに分割してサブフレーム毎に画素の発光または非発光を制御
する）その選択により階調表示を行う時間階調方式がある。一般的に、デジタル階調方式
の場合には、高精細化にも適している時間階調法が用いられることが多い。（例えば、特
許文献１）
特許２７８４６１５号
デジタル階調方式において、時間階調法を用いることにより高精細化が可能となる。し
かしながら、高精細化が進むにつれ、画素数が増えることにより信号の書き込みを行う画
素数も増加することになる。さらに、高階調表示を行うためにも、サブフレーム数を増加
しなければならない。その結果、画素への信号の書き込みの回数が増加する。
また、上述した表示装置では、全ての行において、パルス出力回路は１行分のサンプリ
ングパルスを第１のラッチ回路へ入力するため、パルス出力回路では１行分の信号を最初
の列から最後の列まで転送させるという動作を行っており、画素数の増加に伴いますます
消費電力の増加が問題となってくる。
本発明は上記問題を鑑み、パルス出力回路でのサンプリングパルスの出力回数や画素へ
のビデオ信号の書き込み回数を減らし、消費電力の低減を図ることが可能な表示装置を提
供することを課題とする。
本発明の表示装置は、行方向と列方向に対応してマトリクスに複数の画素が配置された
画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号を書き込む
画素の行を選択する走査線駆動回路とを有し、前記信号線駆動回路はシフトレジスタを備
え、前記走査線駆動回路に選択される行の画素に書き込むビデオ信号と前記選択される行
の一行後の画素に書き込もうとするビデオ信号とが等しいとき、前記シフトレジスタで信
号の転送を行わない手段を有することを特徴としている。
本発明の表示装置の他の構成は、行方向と列方向に対応してマトリクスに複数の画素が
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記信号線駆動回路はシフトレ
ジスタを備え、前記走査線駆動回路に選択される行の画素に書き込むビデオ信号と前記選
択される行の一行後の画素に書き込もうとするビデオ信号とが連続した複数の列において
等しいとき、前記連続した複数の列において前記シフトレジスタで信号の転送を行わない
手段を有することを特徴としている。
本発明の表示装置の他の構成は、行方向と列方向に対応してマトリクスに複数の画素が
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記信号線駆動回路はシフトレ
ジスタとラッチ回路とを備え、前記ラッチ回路は前記シフトレジスタから供給されるサン
プリングパルスに基づいて前記ビデオ信号を保持する手段を有し、前記ラッチ回路に保持
されたビデオ信号と前記ラッチ回路に書き込もうとするビデオ信号とが等しいとき、前記
ラッチ回路へサンプリングパルスの供給を行わない手段を有することを特徴としている。
本発明の表示装置の他の構成は、行方向と列方向に対応してマトリクスに複数の画素が
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記信号線駆動回路はシフトレ
ジスタとラッチ回路とを備え、前記ラッチ回路は前記シフトレジスタから供給されるサン
プリングパルスに基づいて前記ビデオ信号を保持する手段を有し、走査線駆動回路に選択
される行の画素に書き込むビデオ信号と前記選択される行の一行後の画素に書き込もうと
するビデオ信号とが等しい列を有するとき、前記等しい列において前記ラッチ回路へサン
プリングパルスの供給を行わない手段を有することを特徴としている。
本発明の表示装置の他の構成は、行方向と列方向に対応してマトリクスに複数の画素が
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記信号線駆動回路はシフトレ
ジスタとラッチ回路とを備え、前記ラッチ回路は前記シフトレジスタから供給されるサン
プリングパルスに基づいて前記ビデオ信号を保持する手段を有し、前記走査線駆動回路に
選択される行の画素に書き込むビデオ信号と前記選択される行の一行後の画素に書き込も
うとするビデオ信号とが連続した複数の列において等しいとき、前記連続した複数の列に
おいて前記シフトレジスタで信号の転送を行わない手段を有することを特徴としている。
本発明の表示装置の他の構成は、行方向と列方向に対応してマトリクスに複数の画素が
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記信号線駆動回路はシフトレ
ジスタと第１のラッチ回路と第２のラッチ回路とを備え、前記第１のラッチ回路は前記シ
フトレジスタから供給されるサンプリングパルスに基づいて前記ビデオ信号を保持する手
段を有し、前記第２のラッチ回路は前記第１のラッチ回路から供給される前記ビデオ信号
を保持する手段を有し、前記第２のラッチ回路に保持されたビデオ信号と前記第１のラッ
チ回路に書き込もうとするビデオ信号とが等しいとき、前記第１のラッチ回路にサンプリ
ングパルスの供給を行わない手段を有することを特徴としている。
本発明の表示装置の他の構成は、行方向と列方向に対応してマトリクスに複数の画素が
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記信号線駆動回路はシフトレ
ジスタと第１のラッチ回路と第２のラッチ回路とを備え、前記第１のラッチ回路は前記シ
フトレジスタから供給されるサンプリングパルスに基づいて前記ビデオ信号を保持する手
段を有し、前記第２のラッチ回路は前記第１のラッチ回路から供給される前記ビデオ信号
を保持する手段を有し、前記走査線駆動回路に選択される行の画素に書き込むビデオ信号
と前記選択される行の一行後の画素に書き込もうとするビデオ信号とが等しい列を有する
とき、前記等しい列において前記第１のラッチ回路へサンプリングパルスの供給を行わな
い手段を有することを特徴としている。
本発明の表示装置の他の構成は、行方向と列方向に対応してマトリクスに複数の画素が
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記信号線駆動回路はシフトレ
ジスタと第１のラッチ回路と第２のラッチ回路とを備え、前記第１のラッチ回路は前記シ
フトレジスタから供給されるサンプリングパルスに基づいて前記ビデオ信号を保持する手
段を有し、前記第２のラッチ回路は前記第１のラッチ回路から供給される前記ビデオ信号
を保持する手段を有し、前記走査線駆動回路に選択される行の画素に書き込むビデオ信号
と前記選択される行の一行後の画素に書き込もうとするビデオ信号とが連続した複数の列
において等しいとき、前記連続した複数の列において前記シフトレジスタで信号の転送を
行わない手段を有することを特徴としている。
本発明の表示装置の他の構成は、行方向と列方向に対応してマトリクスに複数の画素が
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記走査線駆動回路は、選択さ
れる行の画素に書き込もうとするビデオ信号と前記選択される行の画素に保存されたビデ
オ信号とが等しいとき、前記選択される行の画素へのビデオ信号の書き込みを行わない手
段を有し、前記信号線駆動回路はシフトレジスタを備え、前記走査線駆動回路に選択され
る行の画素に書き込むビデオ信号と前記選択される行の一行後の画素に書き込もうとする
ビデオ信号とが等しいとき、前記シフトレジスタで信号の転送を行わない手段を有するこ
とを特徴としている。
本発明の表示装置の他の構成は、行方向と列方向に対応してマトリクスに複数の画素が
配置された画素部と、ビデオ信号を信号線に入力する信号線駆動回路と、前記ビデオ信号
を書き込む画素の行を選択する走査線駆動回路とを有し、前記走査線駆動回路は、選択さ
れる行の画素に書き込もうとするビデオ信号と前記選択される行の画素に保存されたビデ
オ信号とが等しいとき、前記選択される行の画素を選択しない手段を有し、前記信号線駆
動回路はシフトレジスタを備え、前記走査線駆動回路に選択される行の画素に書き込むビ
デオ信号と前記選択される行の一行後の画素に書き込もうとするビデオ信号とが等しいと
き、前記シフトレジスタで信号の転送を行わない手段を有することを特徴としている。
なお、本明細書に示すスイッチは、電気的スイッチでも機械的なスイッチでも良い。電
流の流れを制御できるものなら、どのような構成でもよい。トランジスタでもよいし、ダ
イオードでもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとして
トランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、
トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ま
しい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流
が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にして
いるもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が
、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型
を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場
合はＰチャネル型を用いることが望ましい。なぜなら、ゲートとソース間電圧の絶対値を
大きくできるため、スイッチとして、動作させやすいからである。なお、Ｎチャネル型と
Ｐチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。
なお、本発明において接続されているとは、電気的に接続されていることと同義である
。したがって、間に別の素子やスイッチなどが配置されていてもよい。
なお、表示素子は、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含
むＥＬ素子）やフィールドエミッションディスプレイ（ＦＥＤ）で用いる素子、液晶ディ
スプレイ（ＬＣＤ）、プラズマディスプレイ（ＰＤＰ）、電子ペーパーディスプレイ、デ
ジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、強誘電性ＬＣ
Ｄ、反強誘電性ＬＣＤ、ＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏ
ｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、どのよう
な表示素子でもよい。なお、時間階調方式を用いているものや、メモリ性のある画素を有
しているもの（画素にＳＲＡＭやＤＲＡＭなどを有しているものや、メモリ性素子（信号
を記憶できるような素子）を有しているもの）などに好適である。
本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結
晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体
基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トラ
ンジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトラン
ジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置され
ている基板の種類に限定はなく、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基
板などに配置することが出来る。
なお、すでに述べたように、本発明におけるトランジスタは、どのようなタイプのトラ
ンジスタでもよいし、どのような基板上に形成されていてもよい。したがって、回路の全
てガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし
、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよいし、どの
ような基板上に形成されていてもよい。あるいは、回路の一部が、ある基板に形成されて
おり、回路の別の一部が、別の基板に形成されていてもよい。つまり、回路の全てが同じ
基板上に形成されていなくてもよい。例えば、回路の一部は、ガラス基板上にＴＦＴを用
いて形成し、回路の別の一部は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈ
ｉｐ Ｏｎ Ｇｌａｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そのＩ
ＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラ
ス基板と接続してもよい。
本明細書においては、一画素とは色要素を示すものとする。よって、Ｒ（赤）Ｇ（緑）
Ｂ（青）の色要素からなるフルカラー表示装置の場合には、一画素とはＲの色要素やＧの
色要素やＢの色要素のいずれか一をいうものとする。
なお、本明細書において、画素がマトリクスに配置されているとは、縦縞と横縞を組み
合わせたいわゆる格子状に配置されている場合はもちろんのこと、三色の色要素（例えば
ＲＧＢ）でフルカラー表示を行う場合に、１つの画像の最小要素を表す三つの色要素の画
素がいわゆるデルタ配置されている場合も含むものとする。
なお、本明細書において、半導体装置とは半導体素子（トランジスタやダイオードなど
）を含む回路を有する装置をいう。また、液晶表示装置とは、液晶素子を含む表示装置を
いう。
信号線駆動回路のシフトレジスタでの信号の転送を減らすことができ、消費電力を低減
することができる。また、画素への信号の書き込みの回数を減らすことができ、消費電力
の低減を図ることが可能な表示装置を提供することができる。
本発明の表示装置の一構成例を示す図。 本発明の表示装置の一構成例を示す図。 本発明の表示装置の信号線駆動回路の一構成例を示す図。 本発明の表示装置の信号線駆動回路の動作を説明する図。 本発明の表示装置の信号線駆動回路の動作を説明する図。 本発明の表示装置の信号線駆動回路の一構成例を示す図。 本発明の表示装置の信号線駆動回路の動作を説明する図。 本発明の表示装置の信号線駆動回路の動作を説明する図。 本発明の表示装置の信号線駆動回路の一構成例を示す図。 本発明の表示装置の信号線駆動回路の動作を説明する図。 本発明の表示装置の信号線駆動回路の一構成例を示す図。 本発明の表示装置の信号線駆動回路の動作を説明する図。 本発明の表示装置の信号線駆動回路の一構成例を示す図。 本発明の表示装置の信号線駆動回路の動作を説明する図。 本発明の表示装置の信号線駆動回路の動作を説明する図。 本発明の表示装置の一構成例を示す図。 本発明の表示装置の信号線駆動回路の動作を説明する図。 本発明の表示装置の信号線駆動回路の一構成例を説明する図。 本発明の表示装置の信号線駆動回路の動作を説明する図。 本発明の表示装置の信号線駆動回路の一構成例を説明する図。 本発明の表示装置の信号線駆動回路の一構成例を説明する図。 本発明の表示装置の走査線駆動回路の一構成例を説明する図。 本発明の表示装置の走査線駆動回路の動作を説明する図。 本発明の表示装置の走査線駆動回路の一構成例を説明する図。 本発明の表示装置の走査線駆動回路の動作を説明する図。 本発明の表示装置の走査線駆動回路の一構成例を説明する図。 本発明の表示装置の走査線駆動回路の動作を説明する図。 本発明の表示装置の走査線駆動回路の一構成例を説明する図。 本発明の表示装置の走査線駆動回路の動作を説明する図。 本発明の表示装置の信号線駆動回路の一構成例を説明する図。 本発明の表示装置の信号線駆動回路の動作を説明する図。 本発明の表示装置の信号線駆動回路の動作を説明する図。 本発明の表示装置の信号線駆動回路の動作を説明する図。 本発明の表示装置の走査線駆動回路の一構成例を説明する図。 本発明の表示装置の走査線駆動回路の一構成例を説明する図。 本発明の表示装置の走査線駆動回路の一構成例を説明する図。 本発明の表示装置の走査線駆動回路の一構成例を説明する図。 本発明の表示装置に適用可能な画素構成の一例を説明する図。 本発明の表示装置に適用可能な画素構成の一例を説明する図。 本発明の表示装置の一構成例を示す図。 本発明の表示装置に適用可能な画素構成の一例を説明する図。 本発明の表示装置に適用可能な画素構成の一例を説明する図。 本発明の表示装置の駆動方法の一例を説明する図。 本発明の表示装置の駆動方法の一例を説明する図。 本発明の表示装置の駆動方法の一例を説明する図。 本発明の表示装置の一構成を説明する図。 本発明の表示装置の一構成を説明する図。 本発明の表示装置の一構成を説明する図。 本発明の表示装置の判別回路の一構成を説明する図。 本発明の表示装置の判別回路の一構成を説明する図。 本発明の表示装置の判別回路の一構成を説明する図。 本発明の表示装置の判別回路の一構成を説明する図。 本発明の表示装置の一構成を説明する図。 本発明の表示装置の一構成を説明する図。 本発明の表示装置の一構成を説明する図。 本発明の表示装置の一構成を説明する図。 本発明の表示装置に適用可能な発光素子を説明する図。 本発明の表示装置の一構成を説明する図。 本発明の表示装置の一構成を説明する図。 本発明の表示装置の使用形態の一例を示す図。 従来の表示装置の一構成を説明する図。 本発明の表示装置の使用形態の一例を示す図。 本発明の表示装置の使用形態の一例を示す図。 本発明の表示装置の使用形態の一例を示す図。 本発明の表示装置に適用可能な画素構成の一例を説明する図。 本発明の表示装置に適用可能な画素構成の一例を説明する図。 本発明の表示装置に適用可能な画素構成の一例を説明する図。 本発明の表示装置に適用可能な画素構成の一例を説明する図。 本発明の表示装置の駆動方法の一例を説明する図。 本発明の表示装置に適用可能な画素構成の一例を説明する図。 本発明の表示装置に適用可能な画素構成の一例を説明する図。 本発明の表示装置に適用可能な画素構成の一例を説明する図。 本発明の表示装置の信号線駆動回路の一構成例を説明する図。 本発明の表示装置の信号線駆動回路の一構成例を説明する図。 本発明の表示装置の信号線駆動回路の一構成例を説明する図。 本発明の表示装置の信号線駆動回路の一構成例を説明する図。 本発明の表示装置のフリップフロップ回路の一構成例を説明する図。 本発明の表示装置のラッチ回路の一構成例を説明する図。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説
明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様
々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の
構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
本発明の表示装置は、ある行にビデオ信号の書き込みを行う場合に、ある行に新たに書
き込みを行うビデオ信号と１行前に書き込まれたビデオ信号との比較、またはある行に新
たに書き込みを行うビデオ信号と既にその行の画素に書き込まれたビデオ信号との比較を
行い、サンプリングパルスの出力や画素へのビデオ信号の書き込みを行うかどうか制御す
る。そのため、本発明の表示装置は大きく分けて２つの構成を適用する。
第１の構成は、ある行（例えば、ｉ行）を選択して当該選択された行に対応する各列の
画素へビデオ信号の書き込みを行う際に、１行前（例えば、（ｉ−１）行）に書き込まれ
たビデオ信号と次の行（ｉ行）に書き込みを行おうとするビデオ信号とを比較し、同じで
ある場合に信号線駆動回路１０１でのサンプリングパルスの生成を行わない構成とする。
なお、ここで、１行前（（ｉ−１）行）に書き込まれたビデオ信号と書き込みを行おうと
するビデオ信号とを比較するとは、１行前の各列に対応する画素に書き込まれたビデオ信
号と新たに書き込みを行う行（ｉ行）の各列に対応する画素に書き込むビデオ信号を、同
一の信号線に接続された列毎で比較することをいう。
第２の構成は、ある行の各列に対応する画素へビデオ信号の書き込みを行う際に、既に
その行の各列に対応する画素に書き込まれて保持されているビデオ信号と新たにその行に
書き込みを行おうとするビデオ信号とを比較し、同じである場合にその行に対応する画素
にビデオ信号の書き込みを行わない構成とする。なお、ここで、既にその行の各列に対応
する画素に書き込まれて保持されているビデオ信号と新たに書き込みを行おうとするビデ
オ信号とを比較するとは、既にその行に書き込まれているビデオ信号と新たにその行に書
き込みを行おうとするビデオ信号とを、同一の信号線に接続された列毎で比較することを
いう。
また、第２の構成においては、第１の構成と異なり、既にその行に書き込まれて保持さ
れているビデオ信号と新たにその行に書き込みを行おうとするビデオ信号とがその行に対
応する各列の画素同士を比較した場合に全て同じである場合に適用する。一方、第１の構
成では、１行前の各列に対応する画素に書き込まれたビデオ信号と新たに書き込みを行う
行（ｉ行）の各列に対応する画素に書き込むビデオ信号とが全て同じである場合に限らず
適用することができる。
本発明の表示装置は、第１の構成または第２の構成を用いて消費電力の低減を図るもの
であり、第１の構成と第２の構成はそれぞれ適用してもよいし、組み合わせて適用するこ
ともできる。
本発明の表示装置の一構成例を図１に示す。
本発明の表示装置は、信号線駆動回路１０１と、走査線駆動回路１０２と、画素部１０
３とを有している（図１）。画素部１０３には、走査線Ｇ１〜Ｇｍと信号線Ｓ１〜Ｓｎと
に対応してマトリクス状に配置された画素１０４が設けられており、各画素１０４は書き
込まれた信号を保存する手段を有している。
走査線駆動回路１０２には、クロック信号（Ｇ＿ＣＬＫ）、クロック反転信号（Ｇ＿Ｃ
ＬＫＢ）、スタートパルス信号（Ｇ＿ＳＰ）等の信号が入力される。ただし、これに限定
されない。
なお、クロック信号（Ｇ＿ＣＬＫ）は、一定の間隔でＨ（Ｈｉｇｈｔ）信号とＬ（Ｌｏ
ｗ）信号を繰り返す信号であり、クロック反転信号（Ｇ＿ＣＬＫＢ）は、クロック信号（
Ｇ＿ＣＬＫ）と極性の反転する信号である。そして、これらの信号により、走査線駆動回
路１０２の同期をとったり、処理の実行のタイミングの制御を行ったりする。よって、走
査線駆動回路１０２にスタートパルス信号（Ｇ＿ＳＰ）が入力されると、クロック信号や
クロック反転信号に従って、各走査線Ｇ１〜Ｇｍにそれぞれの画素の行を選択するタイミ
ングの走査信号（ゲート選択パルス）が生成される。この走査信号は、走査線駆動回路１
０２に接続された走査線を介して、画素部１０３に設けられた複数の画素行を一つずつ順
に選択するタイミングの信号である。
このように、走査線駆動回路１０２は、走査線Ｇ１〜Ｇｍのいずれか一の走査線Ｇｉに
信号を入力することにより、信号を書き込む画素の行を選択する。つまり、画素を選択す
る信号が入力された走査線Ｇｉに接続された画素の行が選択される。画素が選択されると
信号線を介してそこに信号が入力される。また、本発明では、走査線駆動回路１０２に転
送制御信号（Ｇ＿ＥＮＡＢＬＥｔ）やサンプリング制御信号（Ｇ＿ＥＮＡＢＬＥｐ）を入
力し、サンプリングパルスの生成の制御を行う。具体的には、既にその行に書き込まれて
保持されているビデオ信号と新たにその行に書き込みを行おうとするビデオ信号とを比較
し、同じである場合にその行に対応する走査線の選択を行わずビデオ信号の書き込みを行
わない。
信号線駆動回路１０１には、クロック信号（Ｓ＿ＣＬＫ）、クロック反転信号（Ｓ＿Ｃ
ＬＫＢ）、スタートパルス信号（Ｓ＿ＳＰ）、ビデオ信号（Ｖｉｄｅｏ Ｄａｔａ）等の
信号が入力される。ただし、これに限定されない。
クロック信号（Ｓ＿ＣＬＫ）は、一定の間隔でＨ（Ｈｉｇｈｔ）信号とＬ（Ｌｏｗ）信
号を繰り返す信号であり、クロック反転信号（Ｓ＿ＣＬＫＢ）は、クロック信号（Ｓ＿Ｃ
ＬＫ）と極性の反転する信号である。そして、これらの信号により、信号線駆動回路１０
１の同期をとったり、処理の実行のタイミングの制御を行ったりする。よって、信号線駆
動回路１０１にスタートパルス信号（Ｓ＿ＳＰ）が入力されると、クロック信号やクロッ
ク反転信号に従って、画素の列に対応したサンプリングパルスが生成される。サンプリン
グパルスは、ある画素へ書き込まれるビデオ信号（Ｖｉｄｅｏ Ｄａｔａ）が信号線駆動
回路１０１に入力されているときに、当該ビデオ信号をその画素の列にデータとして変換
するためのタイミングを制御する信号である。従って、このサンプリングパルスにより、
シリアルのデータとして信号線駆動回路１０１に入力されるビデオ信号のデータをパラレ
ルのビデオ信号のデータにすることができる。なお、線順次方式の表示装置の場合には、
このパラレルのビデオ信号のデータは、信号線駆動回路１０１で保持され、一列分を同時
に信号線Ｓ１〜Ｓｎのそれぞれへ入力される。また、点順次方式の場合には、サンプリン
グパルスのタイミングに従ってシリアルのビデオ信号のデータをパラレルのビデオ信号の
データとして順々に信号線Ｓ１〜Ｓｎのそれぞれの列に入力する。このように、信号線駆
動回路１０１は、それぞれ各列の画素に応じたビデオ信号を信号線Ｓ１〜Ｓｎへ入力する
。
このように、走査線駆動回路１０２によって生成された走査信号のタイミングでビデオ
信号の書き込みを行う画素の行が選択される。そして、信号線駆動回路１０１から信号線
Ｓ１〜Ｓｎに入力されたビデオ信号は、選択された行に対応する各列の画素１０４に書き
込まれ、各画素１０４は書き込まれたビデオ信号のデータを一定期間保存する。また、本
発明では、信号線駆動回路１０１に転送制御信号（Ｓ＿ＥＮＡＢＬＥｔ）やサンプリング
制御信号（Ｓ＿ＥＮＡＢＬＥｐ）を入力し、サンプリングパルスの生成の制御を行う。具
体的には、１行前（（ｉ−１）行目）に書き込まれたビデオ信号と次の行（ｉ行目）に新
たに書き込みを行うビデオ信号とを列毎に比較し、同じ列がある場合に信号線駆動回路１
０１でのサンプリングパルスの生成を行わなかったり、途中で停止する構成とする。
画素部１０３において各行が順次選択され、全ての画素１０４に各画素に対応したビデ
オ信号が書き込まれると画素へのビデオ信号の書き込みが終了する。なお、各画素は、書
き込まれたビデオ信号のデータを一定期間保持することによって、点灯又は非点灯の状態
を維持することができる。また、各画素の点灯又は非点灯の状態を制御することによって
、表示装置における階調を表現することができる。例えば、画素１０４の発光時間の長さ
を制御することにより階調を表現することができる。
このように、書き込み動作と発光動作を繰り返し行うことにより、動画を表示すること
ができる。また、静止画表示の場合においても、画像が書き換えられる度に書き込み動作
と発光動作が行われる。
以下、本発明の表示装置の具体的な構成に関して図面を参照して説明を行っていく。
（実施の形態１）
本実施の形態では、本発明の表示装置の一例に関して図面を参照して説明する。具体的
には、ある行を選択して当該選択された行にビデオ信号の書き込みを行う際に、ある行に
書き込みを行うビデオ信号と１行前に画素に書き込まれたビデオ信号とを比較する構成に
関して説明する。
図２に本実施の形態で示す表示装置の模式図を示す。
図２（Ａ）、（Ｂ）に示す表示装置は、信号線駆動回路１０１と、走査線駆動回路１０
２と、画素部１０３とを有している。画素部１０３には、走査線Ｇ１〜Ｇｍと信号線Ｓ１
〜Ｓｎとに対応してマトリクス状に配置された画素１０４が設けられており、画素１０４
は書き込まれた信号を保存する手段を有している。また、信号線駆動回路１０１は、パル
ス出力回路２０１と、第１のラッチ回路２０２と、第２のラッチ回路２０３とを有してい
る。
パルス出力回路２０１は、入力されたスタートパルス信号（Ｓ−ＳＰ）、クロック信号
（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）のタイミングに従ってサンプリング
パルスを順次第１のラッチ回路２０２に出力する。第１のラッチ回路２０２には、ビデオ
信号（Ｖｉｄｅｏ Ｄａｔａ）が入力され、パルス出力回路２０１から出力されたサンプ
リングパルスが入力されるタイミングに従って、各段にビデオ信号が入力されて保持され
る。つまり、パルス出力回路２０１から出力されたサンプリングパルスによって、第１の
ラッチ回路２０２の各段のラッチ回路が動作している。
第１のラッチ回路２０２において、最終段までデジタルビデオ信号の保持が完了すると
、水平帰線期間中に、第２のラッチ回路２０３にラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ
）が入力され、第１のラッチ回路２０２に保持されていたデジタルビデオ信号は、一斉に
第２のラッチ回路２０３に転送される。その後、第２のラッチ回路２０３に保持されたデ
ジタルビデオ信号は１行分が同時に信号線Ｓ１〜Ｓｎへ出力される。
また、本実施の形態では、パルス出力回路２０１に転送制御信号（Ｓ＿ＥＮＡＢＬＥｔ
）が入力されている。そして、転送制御信号のレベルによりパルス出力回路２０１から第
１のラッチ回路２０２へのサンプリングパルスの出力が制御される。つまり、転送制御信
号により、第１のラッチ回路２０２にビデオ信号を入力するかどうかの制御を行うことが
できる。第１のラッチ回路２０２へビデオ信号の入力を行うかどうかは、画素部１０３の
各行において１行前（（ｉ−１）行目）のビデオ信号と新たに書き込みを行う次の後（ｉ
行目）のビデオ信号とを列毎に比較して、前の行で画素に書き込まれたビデオ信号と異な
る場合のみ第１のラッチ回路２０２へサンプリングパルスを出力して、当該第１のラッチ
回路２０２へ新たなビデオ信号の書き込みを行う。
このように、各行全てにおいて、パルス出力回路２０１から第１のラッチ回路２０２へ
サンプリングパルスを出力して当該第１のラッチ回路２０２にビデオ信号書き込むのでは
なく、サンプリングパルスの生成を選択的に制御することにより、消費電力を低減するこ
とができる。
次に、図２に示す信号線駆動回路１０１の具体的な構成とその動作の一例について、図
３を用いてより詳しく説明する。図３では、選択された行のある列以降の画素において、
新たに書き込みを行うビデオ信号が一行前にその列以降の画素に書き込まれたビデオ信号
と同じであるときに、パルス出力回路２０１で信号の転送を停止する場合を示している。
本実施の形態で示すパルス出力回路２０１は、フリップフロップ回路（ＦＦ）２０４等
を複数段用いて構成されたシフトレジスタ２０７とＡＮＤゲート２０５とを有しており、
当該フリップフロップ回路２０４にクロック信号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ
−ＣＬＫＢ）、スタートパルス信号（Ｓ−ＳＰ）が入力される。そして、これらの信号の
タイミングに従って順次サンプリングパルスが出力される。また、ＡＮＤゲート２０５の
２つの入力端子は、フリップフロップ回路２０４の入力端子と出力端子に接続されている
。なお、ここでは、ＡＮＤゲート２０５を用いた例を示しているが、これに限定されない
。同様な働きをする回路であればどのような構造を用いてもよく、例えば、ＯＲゲート、
ＮＡＮＤゲート、ＮＯＲゲート、ＸＯＲゲート、ＮＯＴゲート等を用いたり組み合わせた
りしてもよい。
図３に示す構成では、ＡＮＤゲート２０５を用いることにより、各列のサンプリングパ
ルスが重ならないようにすることができる。そのような必要がない場合にはＡＮＤゲート
を設ける必要はない。例えば、図７４に示すように、一つの信号線に出力されるサンプリ
ングパルスを複数のフリップフロップ回路２０４（ここでは２つ）により生成する構成と
してもよい。この場合、ＡＮＤゲートを設けなくても各列のサンプリングパルスが重なら
ないようにすることができる。
ＡＮＤゲート２０５を介してパルス出力回路２０１から出力されたサンプリングパルス
は、第１のラッチ回路２０２に出力され、その信号のタイミングに従ってビデオ信号が第
１のラッチ回路２０２に保持される。第１のラッチ回路２０２において、最終段までビデ
オ信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路２０３にラッチパルス
が入力され、第１のラッチ回路２０２に保持されていたビデオ信号は、一斉に第２のラッ
チ回路２０３に転送される。
さらに、図３では、フリップフロップ回路２０４の入力部分に、信号を初期化するスイ
ッチ２０６を設け、転送制御信号（Ｓ＿ＥＮＡＢＬＥｔ）によって、当該スイッチ２０６
のオン、オフを制御する。スイッチをオンすると、正論理の場合は強制的にＬ信号（負論
理の場合はＨ信号）が書き込まれる。具体的には、書き込みを行う行に関してある列以降
に書き込むビデオ信号が一行前に画素に書き込まれたビデオ信号と同じ場合に、転送制御
信号を用いてスイッチ２０６をオンして強制的にＬ信号を書き込むことによって、スター
トパルス信号から順に転送されてきた信号を初期化して当該列以降においてシフトレジス
タ２０７での信号の転送を停止する。その結果、当該列以降において、第１のラッチ回路
へのサンプリングパルスの出力が行われなくなり、当該列以降の第１のラッチ回路２０２
へのビデオ信号の書き込みも行われない。従って、ある列以降において、シフトレジスタ
での転送を停止することによりフリップフロップ回路２０４での充放電が無くなるため消
費電力を低減することができる。また、ビデオ信号線へのビデオ信号の入力も停止するこ
とによって、第１のラッチ回路２０２へのビデオ信号の充放電が無くなるため消費電力を
低減することができる。なお、ここでは、一列目のフリップフロップ回路の入力部にスイ
ッチ２０６を設けていないが、設けた構造としてもよい。
スイッチ２０６としては、電気的スイッチでも機械的なスイッチでも良い。電流の流れ
を制御できるものなら、どのような構成でもよい。トランジスタでもよいし、ダイオード
でもよいし、それらを組み合わせた論理回路でもよい。スイッチとしてトランジスタを用
いる場合を図７３（Ａ）に示す。トランジスタは、第１端子（ソース端子又はドレイン端
子）がフリップフロップ回路２０４の入力部分に接続され、第２端子（ソース端子又はド
レイン端子）が低電源電位に設定された電極と接続されている。低電源電位としては例え
ばＧＮＤ、０Ｖなどが設定されていても良い。また、トランジスタは、単なるスイッチと
して動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電
流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが
望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマル
チゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタの
ソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する
場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近
い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートとソー
ス間電圧の絶対値を大きくできるため、スイッチとして、動作させやすいからである。な
お、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。
また、スイッチとして、ダイオードを用いてもよく、この場合を（図７３（Ｂ））に示す
。スイッチとして、図７３（Ｂ）に示すようにダイオードを設けた場合には、通常は転送
制御信号をＨレベルに保ち、転送を停止する場合にＬレベルにすることによりダイオード
がオンして信号を初期化することができる。また他にも、ダイオード接続したトランジス
タ、ＰＮ接合やＰＩＮ接合のダイオードやショットキー型のダイオードやカーボンナノチ
ューブで形成されたダイオードなどを用いてもよい。
信号を初期化して転送を停止するときのタイミングチャート図４に示す。なお、図４で
は、画素部１０３において１行がｎ列（１列目〜ｎ列目）の信号線から構成される場合に
おいて、（ｊ＋３）列目以降には第１のラッチ回路２０２へのビデオ信号の書き込みを行
わない例を示している。なお、図４（Ａ）はスイッチ２０６として図７３（Ａ）に示した
トランジスタを用いた場合を示しており、図４（Ｂ）はスイッチ２０６として図７３（Ｂ
）に示したダイオードを用いた場合を示している。
図４において、（ｊ＋３）列目以降のビデオ信号に関しては、当行のビデオ信号と一行
前のビデオ信号とが同じであるため、転送制御信号を用いてスイッチ２０６をオンするこ
とによって、（ｊ＋３）列目以降の列ではシフトレジスタ２０７での信号の転送を停止す
る。つまり、（ｊ＋３）列目以降の列において、第１のラッチ回路２０２へサンプリング
パルスを出力せず、当該第１のラッチ回路２０２へビデオ信号の書き込みを行わない。具
体的に、図４（Ａ）では、（ｊ＋２）列目までは転送制御信号をＬレベルに保ち、（ｊ＋
３）列目において転送制御信号をＨレベルとしてスイッチ２０６として機能するトランジ
スタをオンして強制的にＬ信号を書き込むことによって、スタートパルスから順に転送さ
れてきた信号を初期化して（ｊ＋３）列目以降においてシフトレジスタ２０７での信号の
転送を停止する。また、図４（Ｂ）では、（ｊ＋２）列目までは転送制御信号をＨレベル
に保ち、（ｊ＋３）列目において転送制御信号をＬレベルとして（（ａ）の場合）スイッ
チ２０６として機能するダイオードをオンして強制的にＬ信号を書き込むことによって、
スタートパルスから順に転送されてきた信号を初期化して（ｊ＋３）列目以降においてシ
フトレジスタ２０７での信号の転送を停止する。また、（ｊ＋３）列目以降において転送
制御信号をＬレベルとして（（ｂ）の場合）スイッチ２０６として機能するダイオードを
オンして強制的にＬ信号を書き込むことによって、スタートパルスから順に転送されてき
た信号を初期化して（ｊ＋３）列目以降においてシフトレジスタ２０７での信号の転送を
停止することも可能である。
１列目〜（ｊ＋２）列目までは、一行前のビデオ信号と異なる列が少なくとも一つ（こ
の場合、少なくとも（ｊ＋２）列目は一行前に書き込まれた（ｊ＋１）列目のビデオ信号
と異なっている）あるため、転送制御信号をオフの状態とし、フリップフロップ回路２０
４からＡＮＤゲート２０５を介して第１のラッチ回路２０２へサンプリングパルスを出力
して当該第１のラッチ回路２０２に新たにビデオ信号の書き込みを行っている。一方、（
ｊ＋３）列目以降の列においては、一行前のビデオ信号と全て同じであるため、（ｊ＋３
）列目に転送制御信号を用いてスイッチ２０６をオンの状態とすることによって、（ｊ＋
３）列目以降はシフトレジスタ２０７での信号の転送を停止させ、第１のラッチ回路２０
２へサンプリングパルスを出力せず、当該第１のラッチ回路２０２に新たなビデオ信号の
書き込みを行わない。新たな信号を書き込まなくても、既に第１のラッチ回路２０２に保
存されているビデオ信号と同じなので問題はない。
従って、１列目〜（ｊ＋２）列目までは新たに第１のラッチ回路２０２に書き込まれた
ビデオ信号が保持されており、（ｊ＋３）列目以降は一行前と同じビデオ信号が第１のラ
ッチ回路２０２に保持されている。そして、水平帰線期間中に、第２のラッチ回路２０３
にラッチパルスが入力され、第１のラッチ回路２０２に保持されていたビデオ信号が第２
のラッチ回路２０３に転送され、第２のラッチ回路２０３に保持されたデジタルビデオ信
号１行分が同時に信号線Ｓ１〜Ｓｎへ出力される。
このように、１行分のビデオ信号を全て第１のラッチ回路２０２に書き込むのではなく
、ある列以降のビデオ信号が一行前のビデオ信号と同じ場合にそれ以降の列においてはシ
フトレジスタ２０７の信号の転送を停止して、第１のラッチ回路２０２へサンプリングパ
ルスの出力を行わないことによって、消費電力を低減することができる。
なお、図３に示す構成では、ある列で転送制御信号を用いてスイッチ２０６をオンにし
た場合、その列以降の全ての列において、シフトレジスタ２０７での信号の転送が停止し
、第１のラッチ回路２０２へサンプリングパルスが出力されなくなる。従って、図３に示
した構成において、走査方向切り換えスイッチを設け、走査する方向を選択できるように
してもよい。つまり、シフトレジスタ２０７において、直列に接続された複数のフリップ
フロップ回路２０４のうち、両端に位置するフリップフロップ回路２０４のいずれか一方
からスタートパルス信号を入力するか選択することによって、第１のラッチ回路２０２へ
のサンプリングパルスの出力を低減することができる。
上述したシフトレジスタ２０７に走査方向切り換えスイッチを設けた構成を図７５（Ａ
）に示す。ここでは、フリップフロップ回路２０４の入力部に信号の転送を制御する走査
方向切り換えスイッチ２８１、２８２を設ける。具体的には、隣接するフリップフロップ
回路（例えば、ｊ列目と（ｊ＋１）列目に対応するフリップフロップ回路）において、ｊ
列目に対応するフリップフロップ回路の出力部と（ｊ＋１）列目に対応するフリップフロ
ップ回路の入力部の間に走査方向切り換えスイッチ２８１を設ける。そして、ｊ列目に対
応するフリップフロップ回路の入力部と（ｊ＋１）列目に対応するフリップフロップ回路
の出力部の間に走査方向切り換えスイッチ２８２を設ける。
例えば、一行がｎ列（１列目〜ｎ列目）の信号線から構成される表示装置の画素にビデ
オ信号の書き込みを行う場合において、（ｎ−２）列目のビデオ信号のみが一行前に画素
に書き込まれたビデオ信号と異なる際に、１列目にスタートパルス信号を入力した場合と
、ｎ列目にスタートパルス信号を入力してシフトレジスタ２０７の信号の転送を行った場
合のタイミングチャートを図５に示す。
図５（Ａ）は、１列目の信号線に電気的に接続されたフリップフロップ回路２０４にス
タートパルス信号を入力した場合を示している。回路図は、図７５（Ｂ）に相当し、走査
方向切り換えスイッチ２８１がオンしており走査方向切り換えスイッチ２８２はオフした
状態となっている。この場合には、シフトレジスタ２０７において、１列目〜（ｎ−２）
列目までは信号の転送が行われ、（ｎ−１）列目以降には信号の転送が行われない。つま
り、１列目〜（ｎ−２）列目までのフリップフロップ回路２０４からＡＮＤゲート２０５
を介して第１のラッチ回路２０２へサンプリングパルスが出力され、当該第１のラッチ回
路２０２に新たにビデオ信号が書き込まれる。
一方、図５（Ｂ）は、ｎ列目の信号線に電気的に接続されたフリップフロップ回路２０
４にスタートパルス信号を入力した場合を示している。回路図は、図７５（Ｃ）に相当し
、走査方向切り換えスイッチ２８１がオフしており走査方向切り換えスイッチ２８２はオ
ンした状態となっている。この場合には、シフトレジスタ２０７において、ｎ列目〜（ｎ
−２）列目まで信号の転送が行われ、（ｎ−３）列目〜１列目には信号の転送が行われな
い。つまり、ｎ列目〜（ｎ−２）列目までのフリップフロップ回路２０４からＡＮＤゲー
ト２０５を介して第１のラッチ回路２０２へサンプリングパルスが出力され、当該第１の
ラッチ回路２０２にビデオ信号が新たに書き込まれるが、１列目〜（ｎ−３）列目までは
シフトレジスタ２０７の信号の転送が停止し、第１のラッチ回路２０２へサンプリングパ
ルスを出力しない構成とすることができる。
このように、図５（Ａ）では、１列目〜（ｎ−２）列目までの（ｎ−２）列分において
、シフトレジスタ２０７で信号を転送し、第１のラッチ回路２０２へサンプリングパルス
を出力して当該第１のラッチ回路２０２へビデオ信号の書き込みを行うが、図５（Ｂ）で
は、ｎ列目〜（ｎ−１）列目までの２列分において、シフトレジスタ２０７で信号を転送
し、第１のラッチ回路２０２へサンプリングパルスを出力して当該第１のラッチ回路２０
２にビデオ信号の書き込みを行う。従って、走査方向切り換えスイッチを設けて走査する
方向を選択可能とすることによって、シフトレジスタ２０７において信号の転送を早めに
停止し、フリップフロップ回路２０４からＡＮＤゲート２０５を介して出力するサンプリ
ングパルスを停止し、当該第１のラッチ回路２０２へビデオ信号の書き込みを低減するこ
とができる。その結果、ビデオ信号の充放電や、シフトレジスタ２０７での充放電が無く
なるため、消費電力を低減することができる。これは、ｎの数（画素数）が大きくなれば
なるほど顕著な効果が得られる。
また、上記構成で示したフリップフロップ回路の一例を図７７（Ａ）、（Ｂ）に示す。
フリップフロップ回路は、基本的には、入力された信号を遅延させて出力させる構成であ
ればよい。図７７に示すフリップフロップ回路３１０１では、クロックドインバータ３１
０２、クロックドインバータ３１０３及びインバータ３１０４を有し、一般的に、ディレ
イ型フリップフロップ回路（ＤＦＦ）と呼ばれている。ＤＦＦを構成するクロックトイン
バータ３１０２及び３１０３は、そこに入力されるクロック信号やクロック反転信号に同
期して動作する。そのため、遅延回路としてＤＦＦを一段配置すると、ＤＦＦに供給され
るクロック信号の１パルス分だけ（クロック信号の周期の半分の時間だけ）、信号が遅延
することになる。なお、図７７ではＤＦＦを用いた場合の構成を示したが、これに限定さ
れない。シフトレジスタで用いられるような回路であればどのような構成でも適用可能で
ある。
また、上記構成で示したラッチ回路の一例を図７８（Ａ）、（Ｂ）に示す。ラッチ回路
は、基本的には、入力された信号を保持して出力させる構成であればよい。図７８に示す
ラッチ回路３２０１では、インバータ３２０２、クロックドインバータ３２０３、クロッ
クドインバータ３２０４及びインバータ３２０５を有している。ラッチ回路を構成するク
ロックトインバータ３２０３及び３２０４は、そこに入力されるタイミング信号やインバ
ータ３２０２を介して入力されるタイミング信号に同期して動作する。つまり、タイミン
グ信号に同期して入力された信号を保持して出力させる。なお、本発明に適用可能なラッ
チ回路は、図７８の構成に限られず、入力された信号を保持して出力させる回路であれば
どのような構成でも適用可能である。
また、本実施の形態で示した構成は、一つの信号線に対してラッチ回路が複数設けられ
た構成にも適用することができる。この場合について図７６を用いて説明する。
図７６では、一つの信号線に対して第１のラッチ回路２０２と第２のラッチ回路２０３
が複数個（ここでは３個ずつ）設けられ、第１のラッチ回路２０２の数に対応したビデオ
線が複数（ここでは３つ）設けられている。そして、第２のラッチ回路２０３から出力さ
れたビデオ信号がＤ／Ａ変換回路を介して信号線に出力される構成となっている。なお、
ここでは第１のラッチ回路を３個（３ビット分）設けた例を示したが、これに限られない
。つまり、実施者が適宜必要な表示ビット数（例えば、６ビットなら第１のラッチ回路と
第２のラッチ回路を６個ずつ）を考慮して選択すればよい。
パルス出力回路２０１から出力されたサンプリングパルスは、第１のラッチ回路２０２
ａ〜２０２ｃに出力され、その信号のタイミングに従ってビデオ信号が第１のラッチ回路
に保持される。ここでは、ビデオ線が第１のラッチ回路２０２の数だけ設けられており、
第１のラッチ回路２０２ａ〜第１のラッチ回路２０２ｃにそれぞれビデオ信号１〜ビデオ
信号３が保持される。つまり、並列した３つの第１のラッチ回路２０２において、３ビッ
ト分のビデオ信号の取り込みが同時に行われる。そして、第１のラッチ回路２０２におい
て、最終段までビデオ信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路２
０３にラッチパルスが入力され、第１のラッチ回路２０２に保持されていたビデオ信号は
、一斉に第２のラッチ回路２０３に転送される。
なお、第２のラッチ回路２０３も第１のラッチ回路２０２の数だけ設けられており、第
１のラッチ回路２０２ａ〜第１のラッチ回路２０２ｃから出力されたビデオ信号がそれぞ
れ第２のラッチ回路２０３ａ〜第２のラッチ回路２０３ｃに保持される。そして、第２の
ラッチ回路２０３に保持されたビデオ信号はＤ／Ａ変換回路２８３を介して画素へ出力さ
れる。
さらに、図７６では、上述した図３と同様に、フリップフロップ回路２０４の入力部分
に、信号を初期化するスイッチ２０６を設け、転送制御信号（Ｓ＿ＥＮＡＢＬＥｔ）によ
って、当該スイッチ２０６のオン、オフを制御する。スイッチをオンすると、正論理の場
合は強制的にＬ信号（負論理の場合はＨ信号）が書き込まれる。具体的には、書き込みを
行う行に関してある列以降に書き込むビデオ信号が一行前に画素に書き込まれたビデオ信
号と同じ場合に、転送制御信号を用いてスイッチ２０６をオンして強制的にＬ信号を書き
込むことによって、スタートパルス信号から順に転送されてきた信号を初期化して当該列
以降においてシフトレジスタ２０７での信号の転送を停止する。その結果、当該列以降に
おいて、第１のラッチ回路へのサンプリングパルスの出力が行われなくなり、当該列以降
の第１のラッチ回路２０２へのビデオ信号の書き込みも行われない。従って、ある列以降
において、シフトレジスタでの転送停止することによりフリップフロップ回路２０４での
充放電が無くなるため消費電力を低減することができる。また、ビデオ信号線へのビデオ
信号の入力も停止することによって、第１のラッチ回路２０２へのビデオ信号の充放電が
無くなるため消費電力を低減することができる。
なお、図７６において、書き込みを行う行に関してある列以降に書き込むビデオ信号が
一行前に画素に書き込まれたビデオ信号と同じ場合とは、当行に書き込みを行うビデオ信
号と一行前に画素に書き込まれたビデオ信号とを列毎に比較した際に、１列あたりの複数
のビット分のビデオ信号が全て一致した場合（ここでは、当行に書き込みを行うビデオ信
号１〜３と一行前に画素に書き込まれたビデオ信号１〜３がそれぞれ一致した場合）をい
う。
もちろん、図７６に示した構成に上述した走査方向切り換えスイッチを設けてもよいし
、図７３、図７４等に示した構成と組み合わせてもよい。また、図７６に示した信号線駆
動回路は、デジタル信号を入力してアナログ信号で画素の階調を表示する表示装置に適用
することが好ましく、好適には液晶表示装置に適用することができる。
（実施の形態２）
本実施の形態では、上記実施の形態１と異なる信号線駆動回路を有する表示装置の一例
に関して図面を参照して説明する。
本実施の形態で示す表示装置の信号線駆動回路におけるパルス出力回路の模式図を図６
に示す。
本実施の形態で示すパルス出力回路は、フリップフロップ回路２０４等を複数段用いて
構成されたシフトレジスタ２０７とＡＮＤゲート２０５とを有し、ＡＮＤゲート２０５の
２つの入力端子は、フリップフロップ回路２０４の入力端子と出力端子に接続されている
。さらに、上記図３に示したパルス出力回路２０１において、複数のフリップフロップ回
路２０４から構成されるシフトレジスタ２０７を複数の領域に分割して設け、スタートパ
ルス信号を複数用意してシフトレジスタの複数の領域にそれぞれスタートパルス信号の入
力を行う構成となっている。なお、ここでは、ＡＮＤゲート２０５を用いた例を示してい
るが、これに限定されない。同様な働きをする回路であればどのような構造を用いてもよ
く、例えば、ＯＲゲート、ＮＡＮＤゲート、ＮＯＲゲート、ＸＯＲゲート、ＮＯＴゲート
等を用いたり組み合わせたりしてもよい。また、図６に示す構成では、ＡＮＤゲート２０
５を用いることにより、各列のサンプリングパルスが重ならないようにすることができる
。そのような必要がない場合にはＡＮＤゲートを設ける必要はない。
フリップフロップ回路２０４は、複数のスタートパルス信号（Ｓ−ＳＰ）、クロック信
号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）が入力されたタイミングに従って
サンプリングパルスを順次第１のラッチ回路２０２へ出力する。第１のラッチ回路２０２
には、ビデオ信号が入力され、パルス出力回路２０１から出力された複数のサンプリング
パルスが入力されるタイミングに従って、各段にビデオ信号が入力され保持される。つま
り、パルス出力回路２０１から出力されたサンプリングパルスによって、第１のラッチ回
路２０２の各段のラッチ回路が動作している。
そして、第１のラッチ回路２０２において、最終段までデジタルビデオ信号の保持が完
了すると、水平帰線期間中に、第２のラッチ回路２０３にラッチパルス（Ｌａｔｃｈ Ｐ
ｕｌｓｅ）が入力され、第１のラッチ回路２０２に保持されていたデジタルビデオ信号は
、一斉に第２のラッチ回路２０３に転送される。その後、第２のラッチ回路２０３に保持
されたデジタルビデオ信号は１行分が同時に信号線Ｓ１〜Ｓｎへ出力される。
また、本実施の形態では、フリップフロップ回路２０４の入力部分に、信号を初期化す
るスイッチ２０６を設け、転送制御信号（Ｓ＿ＥＮＡＢＬＥｔ）によって、当該スイッチ
２０６のオン、オフを制御する。具体的には、新たに書き込みをおこなう行のある列以降
に書き込むビデオ信号が一行前に画素に書き込まれたビデオ信号と同じ場合に、転送制御
信号を用いてスイッチ２０６をオンして、当該列以降においてシフトレジスタ２０７での
信号の転送を停止させ、当該第１のラッチ回路２０２にサンプリングパルスの出力を行わ
ない。さらに、本実施の形態では、フリップフロップ回路２０４から構成されるシフトレ
ジスタ２０７を複数の領域に分けて設け、領域毎にスタートパルス信号の入力を行ってい
る。従って、一旦、転送制御信号を用いてスイッチ２０６をオンにして、シフトレジスタ
２０７での信号の転送を止めてしまっても、新しい領域では別個にスタートパルス信号を
入力することによりシフトレジスタ２０７での信号の転送を復活させることができる。な
お、図６では、スイッチ２０６をトランジスタで設けた例を示したが、これに限られず上
記実施の形態で示したスイッチのいずれかを用いることができる。
次に、本実施の形態で示す信号線駆動回路の具体的な動作について、図６および図７を
用いて詳細に説明する。
図６では、一行がｎ列（１列目〜ｎ列目）の信号線から構成される場合において、シフ
トレジスタ２０７が、１列目〜ｊ列目までのフリップフロップ回路から構成される領域２
０７ａと、（ｊ＋１）列目〜ｎ列目までのフリップフロップ回路から構成される領域２０
７ｂとに分けて設けられている例を示している。この場合、シフトレジスタ２０７におい
て、領域２０７ａでは第１のスタートパルス信号が入力されることにより信号の転送が開
始し、領域２０７ｂでは第２のスタートパルス信号が入力されることにより信号の転送が
開始する構成となっている。つまり、シフトレジスタ２０７において、領域２０７ａでは
、入力された第１のスタートパルス信号、クロック信号、クロック反転信号のタイミング
に従ってサンプリングパルスが順次第１のラッチ回路２０２に出力される。一方、領域２
０７ｂでは、入力された第２のスタートパルス信号、クロック信号、クロック反転信号の
タイミングに従ってサンプリングパルスが順次第１のラッチ回路２０２に出力される。第
２のスタートパルス信号は、２０７ａでのサンプリングパルスの出力が終わると、直ぐに
、２０７ｂでのサンプリングパルスの出力が始まるように入力することが望ましい。
また、シフトレジスタ２０７において、転送制御信号を用いて、信号の転送を領域２０
７ａと領域２０７ｂの各々において別々に制御する。ここでは、例えば、図６において、
一行前のビデオ信号と比較した際に、２列目と（ｊ＋２）列目においてのみビデオ信号が
異なる場合を考える。
まず、第１のスタートパルス信号を領域２０７ａに設けられたフリップフロップ回路２
０４に入力することによって、１列目と２列目の信号線Ｓ１、Ｓ２に電気的に接続された
各々の第１のラッチ回路２０２へサンプリングパルスを出力して、当該第１のラッチ回路
２０２にビデオ信号の書き込みを行う。そして、転送制御信号を用いてスイッチ２０６を
オンすることによって、３列目以降（ここでは、３列目〜ｊ列目まで）のシフトレジスタ
２０７での信号の転送を停止し、３列目〜ｊ列目の信号線Ｓ３〜Ｓｊに電気的に接続され
た第１のラッチ回路２０２へはサンプリングパルスを出力せずビデオ信号をビデオ信号線
へ出力することも行わずビデオ信号の書き込みを行わない。
次に、第２のスタートパルス信号を領域２０７ｂに設けられたフリップフロップ回路２
０４に入力することによって、（ｊ＋１）列目と（ｊ＋２）列目の信号線Ｓｊ＋１、Ｓｊ
＋２に電気的に接続された第１のラッチ回路２０２へサンプリングパルスを出力して、当
該第１のラッチ回路２０２にビデオ信号の書き込みを行う。そして、転送制御信号を用い
てスイッチ２０６をオンすることによって、（ｊ＋３）列目以降（ここでは、（ｊ＋３）
列目〜ｎ列目）のシフトレジスタ２０７での信号の転送を停止し、（ｊ＋３）列目〜ｎ列
目の信号線Ｓ（ｊ＋３）〜Ｓｎに電気的に接続された第１のラッチ回路２０２へはサンプ
リングパルスを出力せずビデオ信号の書き込みを行わない。
このときのタイミングチャートを図７に示す。
第１のスタートパルス信号の入力によってシフトレジスタ２０７での信号の転送が制御
される領域２０７ａにおいて、３列目以降のビデオ信号は一行前のビデオ信号と同じであ
るため、転送制御信号を用いてスイッチ２０６をオンすることによって、３列目以降の列
（３列目〜ｊ列目）では、シフトレジスタ２０７での信号の転送を停止して、第１のラッ
チ回路２０２へサンプリングパルスの出力を行わない。そして、第２のスタートパルス信
号の入力によってシフトレジスタ２０７の信号の転送が制御される領域２０７ｂにおいて
、（ｊ＋３）列目以降のビデオ信号は一行前のビデオ信号と同じであるため、転送制御信
号を用いてスイッチ２０６をオンして、（ｊ＋３）列目以降の列（（ｊ＋３）列目〜ｎ列
目）では、シフトレジスタ２０７での信号の転送を停止して、第１のラッチ回路２０２へ
サンプリングパルスの出力を行わない。
その結果、１列目、２列目、（ｊ＋１）列目、（ｊ＋２）列目では新たに第１のラッチ
回路２０２に書き込まれたビデオ信号が第２のラッチ回路２０３を介して信号線へ出力さ
れ、３列目〜ｊ列目、（ｊ＋３）列目〜ｎ列目では前の行で既に第１のラッチ回路２０２
に保持されているビデオ信号がラッチパルスの入力と共に第２のラッチ回路２０３を介し
て信号線へ出力される。
このように、図６に示した構成を用いることによって、３列目〜ｊ列目及び（ｊ＋３）
列目〜ｎ列目では、シフトレジスタ２０７において信号の転送を停止し、第１のラッチ回
路へサンプリングパルスを出力せず、当該第１のラッチ回路２０２にビデオ信号を書き込
まないため、ビデオ信号の充放電や、シフトレジスタ２０７での充放電を無くし消費電力
を低減することができる。
なお、上記図３示した構成では、転送制御信号を用いてスイッチ２０６をオンにした場
合にその行におけるある列以降の全ての列のシフトレジスタ２０７において信号の転送が
止まり、第１のラッチ回路２０２へサンプリングパルスの出力が行われなくなる。そのた
め、その行においてある列以降のビデオ信号が全て１行前の信号と同じとなる必要がある
。従って、上記実施の形態で示した場合には、１列目〜（ｊ＋２）列目まではシフトレジ
スタ２０７において信号を転送し、第１のラッチ回路２０２へサンプリングパルスを出力
する必要がある。しかし、本実施の形態で示す構成では、分割した複数の領域毎に転送制
御信号を制御してスイッチ２０６のオンまたはオフを行うことができるため、シフトレジ
スタ２０７での信号の転送の有無をより詳細に制御し、第１のラッチ回路へのサンプリン
グパルスの出力の有無をより詳細に制御することができる。その結果、消費電力をより効
果的に低減することが可能となる。
なお、本実施の形態では、シフトレジスタ２０７を２つの領域に分け当該２つの領域に
それぞれスタートパルス信号を入力する構成を示したが、もちろん本発明はこの構成に限
定されず、シフトレジスタ２０７を３つ以上の複数の領域に分けて設け、複数のスタート
パルス信号を入力することによって、各領域のサンプリングパルスの出力等を制御するこ
とができる。
また、本実施の形態において、上記実施の形態で示した走査方向切り換えスイッチを設
けることも可能である。つまり、上述したようにシフトレジスタ２０７が複数の領域に分
けて設けられた構成において、各領域（図６では、領域２０７ａと２０７ｂ）に走査方向
切り換えスイッチを設け、領域毎に走査する方向を選択できるようにすることができる。
つまり、複数の領域において、直列に接続された複数のフリップフロップ回路のうち、各
々の領域の両端に位置するフリップフロップ回路のいずれか一方から第１のスタートパル
ス信号、第２のスタートパルス信号を入力するかを選択できるようにする。
例えば、図６を例に挙げると、領域２０７ａにおいては１列目とｊ列目に相当するフリ
ップフロップ回路のどちら側から第１のスタートパルス信号を入力するか選択できるよう
にし、領域２０７ｂにおいては（ｊ＋１）列目とｎ列目に相当するフリップフロップ回路
のどちら側から第２のスタートパルス信号を入力するか選択できるようする。
例えば、図６において、一行前のビデオ信号と比較した際に、２列目とｎ列目において
のみビデオ信号が異なる場合を考える。この場合のタイミングチャートを図８に示す。
この場合、領域２０７ａにおいては、１列目に相当するフリップフロップ回路に第１の
スタートパルス信号を入力し、１列目と２列目のフリップフロップ回路２０４からサンプ
リングパルスを出力して第１のラッチ回路２０２にビデオ信号の書き込みを行う。そして
、転送制御信号を用いてスイッチ２０６をオンすることにより３列目以降（ここでは、３
列目〜ｊ列目まで）は、シフトレジスタ２０７での信号の転送を停止し、第１のラッチ回
路２０２へのサンプリングパルスの出力を行わず、当該第１のラッチ回路２０２へビデオ
信号の書き込みを行わない。
一方、領域２０７ｂにおいては、ｎ列目に相当するフリップフロップ回路に第２のスタ
ートパルス信号を入力し、ｎ列目のフリップフロップ回路２０４からサンプリングパルス
を出力して第１のラッチ回路２０２にビデオ信号の書き込みを行う。そして、転送制御信
号をオンすることにより（ｎ−１）列目以降（ここでは、（ｎ−１）目〜（ｊ＋１）列目
まで）は、シフトレジスタ２０７での信号の転送を停止させ、第１のラッチ回路２０２へ
のサンプリングパルスの出力を行わず、当該第１のラッチ回路２０２へビデオ信号の書き
込みを行わない。
このように、シフトレジスタ２０７における走査方向を領域毎に制御することにより、
３列目〜（ｎ−１）列目において、シフトレジスタ２０７における信号の転送を停止し、
第１のラッチ回路２０２へのサンプリングパルスの出力を行わず、当該第１のラッチ回路
２０２へビデオ信号の書き込みを行わない構成とすることができる。つまり、画素の行に
おいて両端に位置する列にのみ一行前のビデオ信号と異なる場合であっても、シフトレジ
スタ２０７を複数の領域に分け、当該領域毎に走査方向を制御することによって、シフト
レジスタ２０７において信号の転送を早めに停止して、第１のラッチ回路２０２へのサン
プリングパルスの出力をより効果的に低減することが可能となるため、消費電力を効果的
に低減することができる。
なお、本実施の形態は上記実施の形態と組み合わせることができる。例えば、図７６に
示した一つの信号線に対して複数のラッチ回路を設けた構成と組み合わせて適用すること
ができる。つまり、本発明は、本実施の形態で示した構成と上記実施の形態で示した構成
とを組み合わせた全ての構成を適用することができる。
（実施の形態３）
本実施の形態では、上記実施の形態と異なる信号線駆動回路を有する表示装置の一例に
関して図面を参照して説明する。具体的には、上記実施の形態と異なるパルス出力回路を
有する表示装置に関して具体的に説明する。
本実施の形態で示す表示装置の信号線駆動回路の模式図を図９に示す。
本実施の形態で示すパルス出力回路は、フリップフロップ回路２０４等を複数段用いて
構成されたシフトレジスタ２０７と３入力のＡＮＤゲート２３５とを有し、ＡＮＤゲート
２３５の入力端子は、フリップフロップ回路２０４の入力端子と出力端子とサンプリング
制御信号が出力される配線に接続された構成となっている。なお、ここでは、ＡＮＤゲー
ト２０５を用いた例を示しているが、これに限定されない。同様な働きをする回路であれ
ばどのような構造を用いてもよく、例えば、ＯＲゲート、ＮＡＮＤゲート、ＮＯＲゲート
、ＸＯＲゲート、ＮＯＴゲート等を用いたり組み合わせたりしてもよい。
フリップフロップ回路２０４は、複数のスタートパルス信号（Ｓ−ＳＰ）、クロック信
号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）が入力されたタイミングに従って
サンプリングパルスを順次第１のラッチ回路２０２へ出力する。第１のラッチ回路２０２
には、ビデオ信号が入力され、パルス出力回路２０１から出力された複数のサンプリング
パルスが入力されるタイミングに従って、各段にビデオ信号が入力され保持される。つま
り、パルス出力回路２０１から出力されたサンプリングパルスによって、第１のラッチ回
路２０２の各段のラッチ回路が動作している。そして、第１のラッチ回路２０２において
、最終段までデジタルビデオ信号の保持が完了すると、水平帰線期間中に、第２のラッチ
回路２０３にラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、第１のラッチ回路２
０２に保持されていたデジタルビデオ信号は、一斉に第２のラッチ回路２０３に転送され
る。その後、第２のラッチ回路２０３に保持されたデジタルビデオ信号は１行分が同時に
信号線Ｓ１〜Ｓｎへ出力される。
また、本実施の形態では、ＡＮＤゲート２３５にサンプリング制御信号（Ｓ＿ＥＮＡＢ
ＬＥｐ）が入力されており、サンプリング制御信号のレベルによりＡＮＤゲート２３５か
ら第１のラッチ回路２０２へのサンプリングパルスの出力を制御する。つまり、シフトレ
ジスタ２０７において全ての列で信号の転送を行い、サンプリング制御信号のレベルを制
御してＡＮＤゲート２３５に入力することによって、第１のラッチ回路２０２へのサンプ
リングパルスの出力を制御する。
なお、本実施の形態で示す回路構成は図９に限定されず、図２０に示す構成を用いても
よい。図２０では、図９における３入力のＡＮＤゲート２３５の代わりに２入力のＡＮＤ
ゲート２３５ａ、２３５ｂを設けた構成となっている。ＡＮＤゲート２３５ａの入力端子
は、フリップフロップ回路２０４の入力端子と出力端子に接続されており、ＡＮＤゲート
２３５ｂの入力端子は、ＡＮＤゲート２３５ａの出力端子とサンプリング制御信号が出力
される配線に接続された構成となっている。なお、ここでは、ＡＮＤゲート２０５を用い
た例を示しているが、これに限定されない。同様な働きをする回路であればどのような構
造を用いてもよく、例えば、ＯＲゲート、ＮＡＮＤゲート、ＮＯＲゲート、ＸＯＲゲート
、ＮＯＴゲート等を用いたり組み合わせたりしてもよい。
また、図９に示す構成では、３入力のＡＮＤゲート２３５を用いることにより、各列の
サンプリングパルスが重ならないようにすることができる。そのような必要がない場合に
はＡＮＤゲート２３５を３入力として設ける必要はない。例えば、図２１に示すように、
一つの信号線に出力されるサンプリングパルスを複数のフリップフロップ回路２０４（こ
こでは２つ）により生成する構成としてもよい。この場合、ＡＮＤゲート２３５ｃを３入
力としなくてよく、ＡＮＤゲート２３５ｃの入力端子はフリップフロップ回路の出力部と
サンプリング制御信号が出力される配線に接続された構成となっている。
図９に示した信号線駆動回路のタイミングチャートの一例を図１０に示す。
図１０では、ある行におけるｊ列目〜（ｊ＋１０）列目において、（ｊ＋３）列目、（
ｊ＋４）列目、（ｊ＋６）列目〜（ｊ＋８）列目に新たに書き込みを行うビデオ信号が一
行前に画素に書き込まれたビデオ信号と同じである場合を示している。
図１０において、（ｊ＋３）列目、（ｊ＋４）列目、（ｊ＋６）列目〜（ｊ＋８）列目
に新たに書き込みを行うビデオ信号が一行前のビデオ信号と同じであるため、サンプリン
グ制御信号をオフして、ＡＮＤゲート２３５から第１のラッチ回路２０２へサンプリング
パルスの出力を行わない。このとき、ビデオ信号線に、ビデオ信号は入力されない。一方
、ｊ列目〜（ｊ＋２）列目、（ｊ＋５）列目、（ｊ＋９）列目、（ｊ＋１０）列目に新た
に書き込みを行うビデオ信号が一行前のビデオ信号と異なるため、サンプリング制御信号
をオンして、ＡＮＤゲート２３５から第１のラッチ回路２０２へサンプリングパルスを出
力し、当該第１のラッチ回路２０２へビデオ信号の書き込みを行う。なお、図９に示す構
成では、シフトレジスタ２０７において、全ての列で信号の転送が行われているため、Ａ
ＮＤゲート２０５にサンプリング制御信号を入力して第１のラッチ回路２０２へのサンプ
リングパルスの出力の制御を行っている。
そして、ｊ列目〜（ｊ＋２）列目、（ｊ＋５）列目、（ｊ＋９）列目、（ｊ＋１０）列
目では新たに第１のラッチ回路２０２に書き込まれたビデオ信号が第２のラッチ回路２０
３を介して信号線へ出力され、（ｊ＋３）列目、（ｊ＋４）列目、（ｊ＋６）列目〜（ｊ
＋８）列目では前の行で既に第１のラッチ回路２０２に保持されているビデオ信号が第２
のラッチ回路を介して信号線へ出力される。
このように、サンプリング制御信号のオン、オフを制御することによって、第１のラッ
チ回路２０２へのサンプリングパルスの出力を必要な列でだけ停止させることができる。
つまり、必要な列（ここでは、一行前とビデオ信号が異なる列）に対してのみ選択的にビ
デオ信号の書き込みを行うことによって、消費電力を低減することができる。また、一行
前とビデオ信号が同じときには、ビデオ信号線にビデオ信号を入力しないことにより低消
費電力を図ることができる。
また、本発明の構成は、上記実施の形態で示した構成と組み合わせて行うことができる
。
例えば、図１１に示すように、フリップフロップ回路２０４の入力部に信号を初期化す
るスイッチ２３６を設け、転送制御信号（Ｓ＿ＥＮＡＢＬＥｔ）を用いて当該スイッチ２
３６を制御する構成としてもよい。この場合、第１のラッチ回路２０２へのサンプリング
パルスの出力を転送制御信号とサンプリング制御信号を用いて制御することができる。ま
た、上記図２０、図２１に示した構成に転送制御信号を設けた構成としてもよい。なお、
図１１では、スイッチ２３６をトランジスタで設けた例を示したが、これに限られず上記
実施の形態で示したスイッチのいずれかを用いることができる。
このときのタイミングチャートを図１２に示す。
図１２では、ｊ列目〜ｎ列目において、（ｊ＋３）列目、（ｊ＋４）列目、（ｊ＋６）
列目〜（ｊ＋８）列目、（ｊ＋１１）列目〜ｎ列目に新たに書き込みを行うビデオ信号が
一行前のビデオ信号と同じである場合を示している。
図１２において、（ｊ＋３）列目、（ｊ＋４）列目、（ｊ＋６）列目〜（ｊ＋８）列目
、（ｊ＋１１）列目〜ｎ列目に新たに書き込みを行うビデオ信号は一行前のビデオ信号と
同じであるため、サンプリング制御信号をオフして、ＡＮＤゲート２３５から第１のラッ
チ回路２０２へサンプリングパルスの出力を行わない。一方、ｊ列目〜（ｊ＋２）列目、
（ｊ＋５）列目、（ｊ＋９）列目、（ｊ＋１０）列目に書き込みを行うビデオ信号は一行
前のビデオ信号と異なるため、サンプリング制御信号をオンして、ＡＮＤゲート２３５か
ら第１のラッチ回路２０２へサンプリングパルスを出力し、当該第１のラッチ回路２０２
へビデオ信号の書き込みを行う。なお、ここでは、（ｊ＋１１）列目以降において、書き
込みを行うビデオ信号が全て１行前のビデオ信号と同じであるため、転送制御信号を用い
てスイッチ２３６をオンして（ｊ＋１１）列目以降においてシフトレジスタ２０７での信
号の転送を中止する。
このように、転送制御信号とサンプリング制御信号を用いることによって、シフトレジ
スタでの信号の転送や第１のラッチ回路へのサンプリングパルスの出力を制御し、必要な
列に対してのみ選択的にビデオ信号の書き込みを行うことができるため、消費電力を低減
することができる。
つまり、転送制御信号を用いてサンプリングパルスの出力を制御する場合には、ある列
以降において新たに書き込みを行うビデオ信号と一行前に画素に書き込まれたビデオ信号
とが全て同じである必要があり、サンプリング制御信号を用いてサンプリングパルスの出
力を制御する場合には、列毎にサンプリングパルスの出力を制御することができるが、全
ての列に対してシフトレジスタで信号の転送を行う必要がある。そのため、転送制御信号
とサンプリング制御信号の両方を用いてサンプリングパルスの出力を制御することにより
、様々な画素の表示に柔軟に対応できるため、より効果的に消費電力を低減することが可
能となる。
また、図１１に示す構成において、上記実施の形態で示したように、走査方向切り換え
スイッチを設けてもよいし、シフトレジスタを複数の領域に分け、スタートパルス信号を
複数用意して当該複数のシフトレジスタの領域にそれぞれスタートパルス信号の入力を行
う構成としてもよい。さらに、シフトレジスタ２０７を複数の領域に分けて設け、当該領
域毎に走査方向を制御する構成としてもよい。
本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。つまり、本
発明は、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合わせた全て
の構成を適用することができる。
（実施の形態４）
本実施の形態では、上記実施の形態と異なる表示装置の一例に関して図面を参照して説
明する。具体的には、ある期間の複数の行における動作方法に関して、特に一行前のビデ
オ信号と新たに次の行に書き込みを行うビデオ信号が全ての列において同一である場合を
含む場合の動作方法に関して説明する。
図１３に本実施の形態で示す表示装置の信号線駆動回路の一例を示す。
図１３に示す信号線駆動回路は、パルス出力回路２４１、第１のラッチ回路２４２、第
２のラッチ回路２４３を有している。パルス出力回路２４１は、フリップフロップ回路２
４４を複数段用いて形成されたシフトレジスタ２４７とＡＮＤゲート２４５とを有してお
り、ＡＮＤゲート２４５の２つの入力端子は、隣り合うフリップフロップ回路２４４との
出力端子と接続されている。つまり、各段のフリップフロップ回路２４４はＡＮＤゲート
２４５より１つ冗長に設けられ、隣り合うフリップフロップ回路２４４の出力が信号線Ｓ
１〜Ｓｎに対応して設けられた各段のＡＮＤゲート２４５に入力される構成となっている
。
さらに、パルス出力回路２４１では、フリップフロップ回路２４４の入力部分に信号を
初期化するスイッチ２４６を設け、転送制御信号（Ｓ＿ＥＮＡＢＬＥｔ）により当該スイ
ッチ２４６を制御する。そして、スタートパルス信号が入力され、フリップフロップ回路
２４４から第１のラッチ回路２４２へ信号が順次転送されていっても、ある列以降のビデ
オ信号が１行前のビデオ信号と同じ場合には転送制御信号をオンして、シフトレジスタ２
４７において信号の転送を停止させ、ある列以降において第１のラッチ回路へのサンプリ
ングパルスの出力を行わない構成となっている。なお、図１３では、スイッチ２４６をト
ランジスタで設けた例を示したが、これに限られず上記実施の形態で示したスイッチのい
ずれかを用いることができる。
ここで、図１３に示す信号線駆動回路の動作に関して図１４を参照して説明する。
図１４は、ある期間における（ｉ−１）行目の画素、ｉ行目の画素、（ｉ＋１）行目の
画素へ入力するビデオ信号を信号線駆動回路の第１のラッチ回路２４２に保持する期間（
ここでは、ＴＧｉ−１、ＴＧｉ、ＴＧｉ＋１）を示している。つまり、ＴＧｉ−１、ＴＧ
ｉ、ＴＧｉ＋１は、それぞれ１ゲート選択期間に相当する。
まず、ＴＧｉ−１についての動作の説明を行う。
シフトレジスタ２４７のフリップフロップ回路２４４に、クロック信号（Ｓ−ＣＬＫ）
、クロック反転信号（Ｓ−ＣＬＫＢ）が入力され、フリップフロップ回路２４４の第１段
目にスタートパルス信号（Ｓ−ＳＰ）が入力される。図１４においては、パルス２１０１
がＴＧｉ−１のスタートパルスに相当する。
このパルス２１０１は、次の段のフリップフロップ回路２４４に入力される際にクロッ
ク信号の１パルス分遅れる。よって、冗長に設けられた第１段目のフリップフロップ回路
２４４と次の段のフリップフロップ回路２４４の出力が入力される一列目のＡＮＤゲート
２４５の出力は、図１４に示すパルス２３０１のようにクロック信号のパルス分となる。
パルス２３０１は、サンプリングパルスＳａｍｐ．１として１列目の画素に対応した第１
のラッチ回路２４２に入力される。同様にｎ列目のＡＮＤゲート２４５の出力は、図１４
に示すパルス２３０２のようにサンプリングパルスＳａｍｐ．ｎとしてｎ列目の画素に対
応した第１のラッチ回路２４２に入力される。
また、ＴＧｉ−１において、第１のラッチ回路２４２には、ビデオ信号のデータ２２０
１が入力されており、サンプリングパルスが入力されるタイミングに従って、画素の各列
に対応した各段の第１のラッチ回路にビデオ信号を保持する。なお、図１４において、サ
ンプリングパルスが入力されるタイミングとは、サンプリングパルスがＨレベルからＬレ
ベルに立ち下がるときのことである。このときに、第１のラッチ回路２４２に入力されて
いるビデオ信号が、当該第１のラッチ回路２４２の各々の段に保持される。
第１のラッチ回路２４２において、最終段までビデオ信号の保持が完了すると、水平帰
線期間中に、第２のラッチ回路２４３にラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ）２４０
１が入力され、第１のラッチ回路２４２に保持されていたビデオ信号は、一斉に第２のラ
ッチ回路２４３に転送される。その後、第２のラッチ回路２４３に保持されたビデオ信号
は１行分が同時に信号線へ出力される。
なお、フリップフロップ回路２４４の入力部分には信号を初期化するスイッチ２４６が
設けられており、当該スイッチ２４６は転送制御信号により制御されている。従って、転
送制御信号のレベルによりシフトレジスタ２４７における信号の転送が制御され、第１の
ラッチ回路２４２に出力されるサンプリングパルスが制御される。
転送制御信号は、ある列以降において、一行前のビデオ信号と同じである場合に当該列
においてＨレベルとなり、それ以外の場合においてＬレベルとなる。つまり、転送制御信
号がＬレベルのときには、フリップフロップ回路２４４の入力部分に設けられた信号を初
期化するスイッチ２４６がオフするため、シフトレジスタ２４７において信号は転送され
、第１のラッチ回路２４２にサンプリングパルスが出力されビデオ信号が書き込まれる。
転送制御信号がＨレベルのときには、フリップフロップ回路２４４の入力部分に設けられ
た信号を初期化するスイッチ２４６がオンするため、シフトレジスタ２４７において信号
の転送が停止し、第１のラッチ回路２４２にサンプリングパルスが出力されず、当該第１
のラッチ回路２４２にビデオ信号の書き込みが行われない。ビデオ信号の書き込みを行わ
ないため、ビデオ信号をビデオ信号線（Ｖｉｄｅｏ Ｌｉｎｅ）に入力する必要がない。
よって、ビデオ信号の供給を止めてもよい。その結果、より消費電力を低減することがで
きる。
なお、ＴＧｉ−１においては、全ての列において一行前（（ｉ−２）行目）のビデオ信
号と異なっているか、または少なくとも１列目とｎ列目において一行前のビデオ信号と異
なっている例を示している。そのため、全ての列においてシフトレジスタ２４７で信号の
転送を行い第１のラッチ回路２４２へサンプリングパルスを出力して、当該第１のラッチ
回路２４２へ新たにビデオ信号の書き込みを行っている例を示しているため、転送制御信
号はＬレベルとなっている。
次に、ＴＧｉについての動作の説明を行う。なお、ＴＧｉでは、新たに書き込みを行う
画素行の全ての列において一行前（（ｉ−１）行目）に画素に書き込まれたビデオ信号と
同じ場合について示している。
まず、シフトレジスタ２４７のフリップフロップ回路２４４に、クロック信号（Ｓ−Ｃ
ＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）が入力され、フリップフロップ回路２４４の
第１段目にスタートパルス信号（Ｓ−ＳＰ）が入力される。図１４においては、パルス２
１１１がＴＧｉのスタートパルスに相当する。
そして、冗長に設けられた第１段目のフリップフロップ回路２４４からパルスが出力さ
れると同時に、転送制御信号がＨレベルとなり、フリップフロップ回路２４４の入力部分
に設けられた信号を初期化するスイッチがオンするため、次の段のフリップフロップ回路
への信号が転送されなくなる。その結果、シフトレジスタ２４７において信号の転送が停
止するため、全ての列において第１のラッチ回路２４２へサンプリングパルスが出力され
ずビデオ信号の書き込みが行われない。ビデオ信号の書き込みを行わないため、ビデオ信
号をビデオ信号線（Ｖｉｄｅｏ Ｌｉｎｅ）に入力する必要がない。よって、ビデオ信号
の供給を止めてもよい。その結果、より消費電力を低減することができる。
その結果、前の行（（ｉ−１）行目）で第１のラッチ回路２４２に保持されていたビデ
オ信号が、一斉に第２のラッチ回路２４３に転送され、第２のラッチ回路２４３に保持さ
れたビデオ信号の１行分が同時に信号線へ出力される。つまり、一行前と同じビデオ信号
が出力される。
次に、ＴＧｉ＋１についての動作の説明を行う。なお、ＴＧｉ＋１では、ｊ列目以降の
列において一行前（ｉ行目）のビデオ信号と同じ場合について示している。
まず、シフトレジスタ２４７のフリップフロップ回路２４４に、クロック信号（Ｓ−Ｃ
ＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）が入力され、フリップフロップ回路２４４の
第１段目にスタートパルス信号（Ｓ−ＳＰ）が入力される。図１４においては、パルス２
１２１がＴＧｉ＋１のスタートパルスに相当する。
そして、冗長に設けられた第１段目のフリップフロップ回路２４４と次の段のフリップ
フロップ回路２４４の出力が入力された一列目のＡＮＤゲート２４５から、図１４に示す
パルス２３２１のようにクロック信号の１パルス分が出力される。パルス２３２１は、サ
ンプリングパルスＳａｍｐ．１として１列目の画素に対応した第１のラッチ回路２４２に
入力され、サンプリングパルスＳａｍｐ．１が入力されるタイミングに従って、１列目の
画素に対応した第１のラッチ回路２４２にビデオ信号が書き込まれる。
同様に、（ｊ−１）列目まで、シフトレジスタ２４７において信号が転送され、それぞ
れの画素に対応した第１のラッチ回路２４２にサンプリングパルスが入力されビデオ信号
が書き込まれる。
そして、（ｊ−１）列目からサンプリングパルスが出力されると同時に転送制御信号が
Ｈレベルとなり、フリップフロップ回路２４４の入力部分に設けられた信号を初期化する
スイッチがオンするため、次の段のフリップフロップ回路への信号が転送されなくなる。
その結果、（ｊ−１）列目以降において、シフトレジスタ２４７の信号の転送が停止する
ため、ｊ列目以降の列において第１のラッチ回路２４２へサンプリングパルスが出力され
ずビデオ信号の書き込みが行われない。また、ｊ列目以降の列においてビデオ信号の書き
込みを行わないため、ビデオ信号をビデオ信号線（Ｖｉｄｅｏ Ｌｉｎｅ）に入力する必
要がない。よって、ｊ列目以降の列においてビデオ信号の供給を止めてもよい。その結果
、より消費電力を低減することができる。
その結果、ｊ列目以降では前の行（ｉ行目）で第１のラッチ回路２４２に保持されてい
たビデオ信号が、ラッチパルスの入力と共に一斉に第２のラッチ回路２４３に転送され、
第２のラッチ回路２４３に保持されたビデオ信号の１行分が同時に信号線へ出力される。
つまり、一行前と同じビデオ信号が出力される。
なお、図１４のＴＧｉで示したように、書き込みを行う画素行の全ての列において一行
前のビデオ信号と同じ場合は、第１段目のフリップフロップ回路２４４からパルスが出力
されると同時に、転送制御信号がＨレベルとなり、シフトレジスタ２４７において信号の
転送が停止し、第１のラッチ回路へサンプリングパルスが出力されず当該第１のラッチ回
路へビデオ信号の書き込みが行われない。従って、書き込みを行う画素行の全ての列にお
いて一行前に画素に書き込んだビデオ信号と同じ場合には、スタートパルス信号の入力を
行わないようにしてもよい。
つまり、図１５（Ａ）に示すように、ＴＧｉのときには信号線駆動回路へスタートパル
ス信号の入力を行わないようにする。なぜなら、このときＴＧｉでは、シフトレジスタで
信号の転送が行われず第１のラッチ回路へサンプリングパルスが出力されないため、そも
そもスタートパルス信号を入力する必要がないからである。そして、スタートパルス信号
のパルス２１１１を入力しない場合には、第１のラッチ回路２４２へサンプリングパルス
が出力されないため、第１のラッチ回路へビデオ信号２２１１の書き込みが行われない。
従って、第１のラッチ回路２４２への電荷の充放電を省略することにより、消費電力を低
減することができる。なお、この場合、転送制御信号のパルス２５１１は出力してもよい
し、出力しなくともよい。ビデオ信号の書き込みを行わないため、ビデオ信号をビデオ信
号線（Ｖｉｄｅｏ Ｌｉｎｅ）に入力する必要がない。よって、ビデオ信号の供給を止め
てもよい。その結果、より消費電力を低減することができる。
また、書き込みを行う画素行の全ての列において一行前のビデオ信号と同じ場合には、
信号線駆動回路へビデオ信号の入力を行わないようにしてもよい。
つまり、図１５（Ｂ）に示すように、ＴＧｉのときにはビデオ信号２２１１の入力を行
わないようにする。なぜなら、このときＴＧｉで入力されるビデオ信号は、第１のラッチ
回路２４２に書き込まれないため、そもそもビデオ信号を入力する必要がないからである
。そして、ビデオ信号の入力を停止することにより、ビデオ線への電荷の充放電が省略で
きるため消費電力を低減することができる。従って、ＴＧｉにおいては、ビデオ線への消
費電力が小さくなる電位（例えば、Ｌ信号のみ）を入力するか、第１のラッチ回路をフロ
ーティングにすればよい。なお、これは外部から信号が入力される接続端子と信号線駆動
回路とが画素部を挟んで設けられている場合には特に有効となる。この場合の、構成の一
例を図１６に示す。
図１６は、基板８０００上に信号線駆動回路８００１、走査線駆動回路８００２、画素
部８００３及び接続端子部８００５を有している。画素部８００３上には、画素部８００
３を覆うように対向電極８００４が形成され、対向電極８００４は、接続端子部に形成さ
れた対向電極の低電源電位が入力される複数の接続端子８００７から伸張した接続端子８
００７のパッドより幅広の配線とコンタクトホール８００８を介して接続されている。そ
して、ビデオ信号が入力される接続端子８００６はビデオ線８００９により信号線駆動回
路８００１と接続されている。本構成の場合には、対向電極８００４への電源供給ライン
の抵抗（接続端子８００７とＦＰＣ端子との接触抵抗や、対向電極８００４と接続端子８
００７との間の配線抵抗など）や容量（平行配線間容量や配線交差間容量等）を小さくす
ることができる。よって、電源供給ラインでの電圧降下や波形のなまりや変動を低減し、
対向電極の電位を正常にすることができる。そして、ビデオ線８００９のように引き回し
配線が長くなって配線に寄生している抵抗や容量が大きくなっても、ビデオ線８００９の
充放電を減らすことができるので消費電力の低減を図ることができる。
また、図１５（Ｂ）のＴＧｉにおいて、図１５（Ａ）に示したように信号線駆動回路へ
スタートパルス信号のパルス２１１１の入力を行わなくてもよいし、転送制御信号のパル
ス２５１１を入力しなくてもよい。
また、書き込みを行う画素行の全ての列において一行前のビデオ信号と同じ場合には、
信号線駆動回路へクロック信号やクロック反転信号等の入力を行わないようにしてもよい
。
つまり、図１７（Ａ）に示すように、ＴＧｉのときにはクロック信号やクロック反転信
号を信号線駆動回路へ入力しないようにする。例えば、クロック信号とクロック反転信号
とで互いに反転している一定の電位（一方がＨレベル、他方がＬレベル）を入力するよう
にしてもよい。なぜなら、このときＴＧｉでは、シフトレジスタの信号の転送が行われず
第１のラッチ回路へサンプリングパルスが出力されないため、そもそもクロック信号やク
ロック反転信号を信号線駆動回路へ入力する必要がないからである。従って、クロック信
号やクロック反転信号を一定の電位にしておくことにより電荷の充放電が行われないため
、消費電力を低減することができる。また、図１７（Ａ）のＴＧｉにおいて、図１５（Ａ
）に示したように信号線駆動回路へスタートパルス信号のパルス２１１１の入力を行わな
くてもよいし、転送制御信号のパルス２５１１を入力しなくてもよいし、図１５（Ｂ）に
示したようにビデオ信号２２１１の入力を行わないようにしてもよい。その結果、大幅に
消費電力を低減することができる。
また、書き込みを行う画素行の全ての列において一行前のビデオ信号と同じ場合には、
信号線駆動回路へラッチパルスの入力を行わないようにしてもよい。
つまり、図１７（Ｂ）に示すように、ＴＧｉのときにはラッチパルスを信号線駆動回路
へ入力しないようにする。なぜなら、このときＴＧｉでは、シフトレジスタの信号の転送
が行われず第１のラッチ回路へサンプリングパルスが出力されないため、そもそもラッチ
パルスを信号線駆動回路へ入力する必要がないからである。従って、ラッチパルスを信号
線駆動回路へ入力しないことによって、第１のラッチ回路から第２のラッチ回路への信号
の転送が行われないため、電荷の充放電を省略し消費電力を低減することができる。また
、図１７（Ｂ）のＴＧｉにおいて、図１５（Ａ）に示したように信号線駆動回路へスター
トパルス信号のパルス２１１１の入力を行わなくてもよいし、転送制御信号のパルス２５
１１を入力しなくてもよいし、図１５（Ｂ）に示したようにビデオ信号２２１１の入力を
行わないようにしてもよいし、図１７（Ａ）に示したようにクロック信号やクロック反転
信号の入力を行わないようにしてもよい。その結果、大幅に消費電力を低減することがで
きる。
次に、上記図１３で示した構成と異なる信号線駆動回路の構成に関して図１８を用いて
説明する。
図１８に示す信号線駆動回路は、パルス出力回路２４１、第１のラッチ回路２４２、第
２のラッチ回路２４３を有している。パルス出力回路２４１は、フリップフロップ回路２
４４を複数段用いて形成されたシフトレジスタ２４７とＡＮＤゲート２４５とを有してお
り、ＡＮＤゲート２４５の２つの入力端子は、隣り合うフリップフロップ回路２４４との
出力端子と接続されている。さらに、図１８では、上記図１３に示したパルス出力回路２
０１において、複数のフリップフロップ回路２０４から構成されるシフトレジスタ２０７
を複数の領域に分割して設け、スタートパルス信号を複数用意してシフトレジスタの当該
複数の領域にそれぞれスタートパルス信号の入力を行う構成となっている。
パルス出力回路２４１では、フリップフロップ回路２４４の入力部分に信号を初期化す
るスイッチ２４６を設け、転送制御信号（Ｓ＿ＥＮＡＢＬＥｔ）により当該スイッチ２４
６を制御する。そして、スタートパルス信号が入力され、フリップフロップ回路２４４か
ら第１のラッチ回路２４２へ信号が順次転送されていっても、ある列以降のビデオ信号が
１行前のビデオ信号と同じ場合には転送制御信号をオンして、シフトレジスタ２４７にお
いて信号の転送を停止させ、ある列以降において第１のラッチ回路へのサンプリングパル
スの出力を行わない構成となっている。
ここでは、一行がｎ列（１列目〜ｎ列目）の信号線から構成される場合において、シフ
トレジスタ２４７が、１列目〜ｊ列目までのフリップフロップ回路から構成される第１の
領域２４７ａと、（ｊ＋１）列目〜ｎ列目までのフリップフロップ回路から構成される第
２の領域２４７ｂとに分けて設けられている例を示している。この場合、シフトレジスタ
２４７において、第１の領域２４７ａでは第１のスタートパルス信号が入力されることに
より信号の転送が開始し、領域２４７ｂでは第２のスタートパルス信号が入力されること
により信号の転送が開始する構成となっている。
ここで、図１８に示す信号線駆動回路の動作に関して図１９（Ａ）を参照して説明す
る。なお、図１４と同じ部分については説明を省略する。
図１９は、ある期間における（ｉ−１）行目の画素、ｉ行目の画素、（ｉ＋１）行目の
画素へ入力するビデオ信号を信号線駆動回路の第１のラッチ回路２４２に保持する期間（
ここでは、ＴＧｉ−１、ＴＧｉ、ＴＧｉ＋１）を示している。つまり、ＴＧｉ−１、ＴＧ
ｉ、ＴＧｉ＋１は、それぞれ１ゲート選択期間に相当する。
まず、ＴＧｉ−１についての動作の説明を行う。
シフトレジスタ２４７の第１の領域２４７ａに、クロック信号（Ｓ−ＣＬＫ）、クロッ
ク反転信号（Ｓ−ＣＬＫＢ）が入力され、第１の領域２４７ａのフリップフロップ回路２
４４の第１段目に第１のスタートパルス信号（Ｓ−ＳＰ１）が入力される。図１９（Ａ）
においては、パルス２１０１がＴＧｉ−１の第１のスタートパルス信号に相当する。
このパルス２１０１は、次の段のフリップフロップ回路２４４に入力される際にクロッ
ク信号のパルス分遅れる。よって、冗長に設けられた第１段目のフリップフロップ回路２
４４と次の段のフリップフロップ回路２４４の出力が入力される一列目のＡＮＤゲート２
４５の出力は、図１９（Ａ）に示すパルス２３０１のようにクロック信号のパルス分とな
る。パルス２３０１は、サンプリングパルスＳａｍｐ．１として１列目の画素に対応した
第１のラッチ回路２４２に入力される。同様にｊ列目のＡＮＤゲート２４５の出力は、図
１４に示すパルス２３０３のようにサンプリングパルスＳａｍｐ．ｊとしてｊ列目の画素
に対応した第１のラッチ回路２４２に入力される。
ｊ列目までシフトレジスタ２４７で信号が転送された後、続いて、シフトレジスタ２４
７の第２の領域２４７ｂに、クロック信号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬ
ＫＢ）が入力され、第２の領域２４７ｂのフリップフロップ回路２４４の第１段目に第２
のスタートパルス信号（Ｓ−ＳＰ２）が入力される。図１９（Ａ）においては、パルス２
１０２がＴＧｉ−１の第１のスタートパルス信号に相当する。
このパルス２１０２は、次の段のフリップフロップ回路２４４に入力される際にクロッ
ク信号のパルス分遅れる。よって、冗長に設けられた第１段目のフリップフロップ回路２
４４と次の段のフリップフロップ回路２４４の出力が入力される（ｊ＋１）列目のＡＮＤ
ゲート２４５の出力は、図１９（Ａ）に示すパルス２３０４のようにクロック信号のパル
ス分となる。パルス２３０４は、サンプリングパルスＳａｍｐ．ｊ＋１として（ｊ＋１）
列目の画素に対応した第１のラッチ回路２４２に入力される。同様にｎ列目のＡＮＤゲー
ト２４５の出力は、図１９（Ａ）に示すパルス２３０２のようにサンプリングパルスＳａ
ｍｐ．ｎとしてｎ列目の画素に対応した第１のラッチ回路２４２に入力される。
また、ＴＧｉ−１において、第１のラッチ回路２４２には、ビデオ信号のデータ２２０
１が入力されており、サンプリングパルスが入力されるタイミングに従って、画素の各列
に対応した各段の第１のラッチ回路にビデオ信号を保持する。
第１のラッチ回路２４２において、最終段までビデオ信号の保持が完了すると、水平帰
線期間中に、第２のラッチ回路２４３にラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ）２４０
１が入力され、第１のラッチ回路２４２に保持されていたビデオ信号は、一斉に第２のラ
ッチ回路２４３に転送される。その後、第２のラッチ回路２４３に保持されたビデオ信号
は１行分が同時に信号線へ出力される。
なお、フリップフロップ回路２４４の入力部分には信号を初期化するスイッチ２４６が
設けられており、当該スイッチ２４６は転送制御信号により制御されている。従って、転
送制御信号のレベルによりシフトレジスタ２４７の第１の領域２４７ａおよび第２の領域
２４７ｂにおける信号の転送が制御され、第１のラッチ回路２４２に出力されるサンプリ
ングパルスが制御される。
なお、ＴＧｉ−１においては、全ての列において一行前（（ｉ−２）行目）のビデオ信
号と異なっているか、または少なくとも１列目とｎ列目において一行前のビデオ信号と異
なっている例を示している。そのため、全ての列においてシフトレジスタ２４７の第１の
領域２４７ａおよび第２の領域２４７ｂで信号の転送を行い第１のラッチ回路２４２へサ
ンプリングパルスを出力して、当該第１のラッチ回路２４２へ新たにビデオ信号の書き込
みを行っている例を示しているため、転送制御信号はＬレベルとなっている。
次に、ＴＧｉについての動作の説明を行う。なお、ＴＧｉでは、新たに書き込みを行う
画素行の全ての列において一行前（（ｉ−１）行目）に画素に書き込まれたビデオ信号と
同じ場合について示している。
まず、シフトレジスタ２４７の第１の領域２４７ａに、クロック信号（Ｓ−ＣＬＫ）、
クロック反転信号（Ｓ−ＣＬＫＢ）が入力され、第１の領域２４７ａのフリップフロップ
回路２４４の第１段目に第１のスタートパルス信号（Ｓ−ＳＰ）が入力される。図１９（
Ａ）においては、パルス２１１１がＴＧｉの第１のスタートパルスに相当する。
そして、第１の領域２４７ａの第１段目のフリップフロップ回路２４４からパルスが出
力されると同時に、転送制御信号がＨレベル（パルス２５１１）となり、フリップフロッ
プ回路２４４の入力部分に設けられた信号を初期化するスイッチがオンするため、次の段
のフリップフロップ回路への信号が転送されなくなる。その結果、シフトレジスタ２４７
において信号の転送が停止するため、全ての列において第１のラッチ回路２４２へサンプ
リングパルスが出力されずビデオ信号の書き込みが行われない。
続いて、シフトレジスタ２４７の第２の領域２４７ｂに、クロック信号（Ｓ−ＣＬＫ）
、クロック反転信号（Ｓ−ＣＬＫＢ）が入力され、第２の領域２４７ｂのフリップフロッ
プ回路２４４の第１段目に第２のスタートパルス信号（Ｓ−ＳＰ）が入力される。図１９
（Ａ）においては、パルス２１１２がＴＧｉの第２のスタートパルスに相当する。
そして、第１の領域２４７ａと同様に、第２の領域２４７ｂの第１段目のフリップフロ
ップ回路２４４からパルスが出力されると同時に、転送制御信号がＨレベル（パルス２５
１２）となり、シフトレジスタ２４７の第２の領域２４７ｂにおいても信号の転送が停止
する。
その結果、前の行（（ｉ−１）行目）で第１のラッチ回路２４２に保持されていたビデ
オ信号が、一斉に第２のラッチ回路２４３に転送され、第２のラッチ回路２４３に保持さ
れたビデオ信号の１行分が同時に信号線へ出力される。つまり、一行前と同じビデオ信号
が出力される。
また、一行前のビデオ信号と新たに次の行に書き込みを行うビデオ信号が全ての列にお
いて同一である場合には、図１９（Ｂ）に示すように第１のスタートパルス（パルス２１
１１）と第２のスタートパルス（パルス２１１２）をそれぞれ同時にシフトレジスタ２４
７の第１の領域２４７ａと第２の領域２４７ｂに入力することも可能である。ＴＧｉでは
、全ての列において、第１のラッチ回路２４２にビデオ信号が書き込まれないからである
。この場合、第１の領域２４７ａと第２の領域２４７ｂの第１段目のフリップフロップ回
路２４４からパルスが出力されると同時に、転送制御信号がＨレベル（パルス２５１１）
とすることによって、フリップフロップ回路２４４の入力部分に設けられた信号を初期化
するスイッチをオンすればよい。
次に、ＴＧｉ＋１についての動作の説明を行う。
ＴＧｉ＋１では、３列目〜ｊ列目に新たに書き込みを行うビデオ信号と一行前に書き込
まれたビデオ信号とが同一であり、（ｊ＋２）列目〜ｎ列目に新たに書き込みを行うビデ
オ信号と一行前に書き込まれたビデオ信号とが同一である場合を示している。
この場合には、シフトレジスタ２４７の第１の領域２４７ａと第２の領域２４７ｂにお
いて、それぞれ、上記図１４のＴＧｉ＋１で説明した方法を用いて同様に行うことができ
る。
また、なお、図１９のＴＧｉで示したように、書き込みを行う画素行の全ての列におい
て一行前のビデオ信号と同じ場合は、第１段目のフリップフロップ回路２４４からパルス
が出力されると同時に、転送制御信号がＨレベルとなり、シフトレジスタ２４７において
信号の転送が停止し、第１のラッチ回路へサンプリングパルスが出力されず、当該第１の
ラッチ回路へビデオ信号の書き込みが行われない。従って、書き込みを行う画素行の全て
の列において一行前に画素に書き込んだビデオ信号と同じ場合には、上記図１５、１７に
示したように、スタートパルス信号、ビデオ信号、クロック信号、クロック反転信号、ラ
ッチパルス等の入力を行わないようにしてもよい。
本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。つまり、本
発明は、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合わせた構成
を全て含んでいる。
（実施の形態５）
本実施の形態では、画素に書き込みを行おうとするビデオ信号が、既にその画素へ書き
込まれているビデオ信号（つまり、画素に保存されているビデオ信号）と等しい場合に関
して図面を参照して説明を行う。具体的には、ある行以降において、既にその行の画素へ
書き込まれているビデオ信号と新たにその行に書き込みを行おうとするビデオ信号とが同
じである場合に関して説明する。
本実施の形態で示す表示装置は、行毎に画素を選択して、選択された画素にビデオ信号
を書き込む場合に、書き込みを行おうとするビデオ信号が既にその画素へ書き込まれてい
るビデオ信号と一致している場合、その画素の行へはビデオ信号の書き込みを行わないよ
うにする。つまり、その行の画素（以下、「画素行」とも記す。）にビデオ信号を書き込
む動作時において、その画素行が選択されない信号を入力し続けるか、またはその画素行
の走査線をフローティングにする。
また、本実施の形態では、１本の走査線につながっている画素に書き込まれているビデ
オ信号が、それらの画素へ書き込みを行おうとするビデオ信号と全て一致しているときだ
け、その行の画素に信号の書き込みを行わない。よって、その行の各列の画素に書き込み
を行おうとするビデオ信号のうち一つでも既に書き込まれているビデオ信号と異なる場合
には、その走査線につながっている画素の全てに信号の書き込みを行う。なぜなら、走査
線に画素を選択する信号を入力すると、信号線の電位が否応なしに画素に入力され、画素
のデータが書き換わってしまうためである。従って、一行における全てのビデオ信号が一
致する場合のみ、その走査線を選択しないようにする。
以下に、本実施の形態で示す具体的な構成に関して図面を参照して説明を行う。
本実施の形態で示す走査線駆動回路の一例を図２２に示す。
図２２（Ａ）に示す走査線駆動回路１０２は、パルス出力回路２５１とバッファ２５３
とを有している。パルス出力回路２５１には、クロック信号（Ｇ＿ＣＬＫ）、クロック反
転信号（Ｇ＿ＣＬＫＢ）、スタートパルス信号（Ｇ＿ＳＰ）等が入力されている。そして
、それらの信号のタイミングに従って、バッファ２５３にゲート選択パルスが入力される
。そして、パルス出力回路２５１から出力されたゲート選択パルス（ＳＣ．１〜ＳＣ．ｍ
）はバッファ２５３によって、電流供給能力の高いゲート選択パルス（Ｇ．１〜Ｇ．ｍ）
に変換され、走査線Ｇ１〜Ｇｍに出力される。なお、パルス出力回路２５１とバッファ２
５３との間に信号のレベルをシフトさせる回路（レベルシフタ）を設けた構成としてもよ
い。
また、ここでは、パルス出力回路２５１に転送制御信号（Ｇ＿ＥＮＡＢＬＥｔ）が入力
されている。そして、転送制御信号により、ビデオ信号の書き込みを行わない画素行を選
択し、当該画素行にゲート選択パルスの出力を行わない構成となっている。
次に、図２２（Ａ）のさらに詳しい構成例を図２２（Ｂ）に示す。
パルス出力回路２５１は、フリップフロップ回路（ＦＦ）２５４等を複数段用いて構成
されたシフトレジスタ２５７とＡＮＤゲート２５５とを有しており、当該フリップフロッ
プ回路２５４にクロック信号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）、スタ
ートパルス信号（Ｓ−ＳＰ）が入力される。そして、シフトレジスタ２５７で信号が転送
され、これらの信号のタイミングに従ってバッファ２５３へ順次ゲート選択パルスが出力
される。また、ＡＮＤゲート２５５の２つの入力端子は、フリップフロップ回路２５４の
入力端子と出力端子に接続されている。
また、図２２（Ｂ）では、フリップフロップ回路２５４の入力部分に、信号を初期化す
るスイッチ２５６を設け、転送制御信号を用いて当該スイッチ２５６のオン、オフを制御
する。例えば、ある行以降の全ての行おいて画素にビデオ信号の書き込みを行わない場合
には、転送制御信号を用いてスイッチ２５６をオンすることにより、ある行以降において
シフトレジスタ２５７での信号の転送を停止させ、バッファ２５３へゲート選択パルスの
出力を行わないようにする。この場合、ある行以降においては走査線の選択を行わないた
め、ある行以降の画素に新たにビデオ信号の書き込みを行わず、既に書き込まれているビ
デオ信号を保持させ続ける。なお、図２２では、スイッチ２５６をトランジスタで設けた
例を示したが、これに限られず上記実施の形態で示したスイッチのいずれかを用いること
ができる。
通常、画素を選択する信号を走査線に入力すると、走査線の配線交差容量や走査線に接
続されたトランジスタのゲート容量に代表される負荷容量に電荷を充放電することになる
。そこで、このように、ある行以降において、既に画素に書き込まれているビデオ信号と
その画素に新たに書き込みを行おうとするビデオ信号が等しいとき、ある行以降において
シフトレジスタ２５７での信号の転送を停止し、走査線にその画素行を選択するゲート選
択パルスを入力しないようにすることによって、充放電の回数を減らし消費電力を低減す
ることができる。
また、このときのタイミングチャートを図２３に示す。なお、図２３では、画素がｍ行
（１行目〜ｍ行目）の走査線から構成される場合において、（ｉ＋３）行目以降の画素に
はビデオ信号の書き込みを行わない例を示している。
図２３において、（ｉ＋３）行目以降の各列の画素に書き込まれるビデオ信号が、既に
（ｉ＋３）行目以降の各列に書き込まれているビデオ信号と同じであるため、転送制御信
号を用いてスイッチ２５６をオンすることにより、（ｉ＋３）行目以降の行においてシフ
トレジスタ２５７での信号の転送を停止し、（ｉ＋３）行目以降の画素行にゲート選択パ
ルスの出力を行わない。
ｉ行目〜（ｉ＋２）行目までは、既にその行の画素に書き込まれているビデオ信号と新
たにその行の画素に書き込みを行おうとするビデオ信号とを比較した場合に異なる行が少
なくとも一つ（この場合、少なくとも（ｉ＋２）行目に既に書き込まれているビデオ信号
が書き込みを行おうとするビデオ信号と異なっている）あるため、転送制御信号を用いて
スイッチ２５６をオフの状態とし、バッファ２５３を介して走査線にゲート選択パルスを
出力して画素にビデオ信号の書き込みを行っている。一方、（ｉ＋３）行目以降の行にお
いては、既にその行の画素に書き込まれているビデオ信号と書き込みを行おうとするビデ
オ信号とが全て同じであるため、（ｉ＋３）行目に転送制御信号を用いてスイッチ２５６
をオンすることにより、（ｉ＋３）行目以降の画素にはビデオ信号の書き込みを行わず、
既に画素に書き込まれているビデオ信号を保持する。
画素を選択するゲート選択パルスを走査線に入力すると、走査線の配線交差容量や走査
線に接続されたトランジスタのゲート容量に代表される負荷容量に電荷を充放電すること
になる。そこで、図２３に示すように、ビデオ信号の書き込みを行う場合に、既にその画
素へ書き込まれているビデオ信号と新たにその画素へ書き込みを行おうとするビデオ信号
がある行以降全て同じ場合には転送制御信号を用いて、その画素行以降においてシフトレ
ジスタ２５７での信号の転送を停止し、走査線にゲート選択パルスを入力しないようにす
ると、充放電の回数を減らすことができ、消費電力を低減することができる。
なお、図２２に示す構成では、ある行で転送制御信号を用いてスイッチ２５６をオンに
した場合、その行以降の全ての行において、シフトレジスタ２５７の信号の転送が停止し
、走査線へゲート選択パルスの出力が行われなくなる。従って、図２２に示した構成にお
いて、走査方向切り換えスイッチを設け、走査する方向を選択できるようにしてもよい。
つまり、シフトレジスタ２５７において、直列に接続された複数のフリップフロップ回路
２５４のうち、両端に位置するフリップフロップ回路２５４のいずれか一方からスタート
パルス信号を入力するか選択することによって、より多くの行で走査線へのゲート選択パ
ルスの出力を低減することが可能となる。
なお、本実施の形態に適用可能な走査線駆動回路１０２の構成は図２２に限られない。
つまり、ある行以降において、既にその画素へ書き込まれているビデオ信号と新たにその
画素へ書き込みを行おうとするビデオ信号が同じ場合に、転送制御信号によりシフトレジ
スタ２５７での信号の転送を停止する構成であればどのような構成としてもよい。また、
図２３の場合には、（ｉ＋３）行目以降において、信号線駆動回路を全て停止させてもよ
い。その結果、大幅に消費電力を低減することができる。
次に、図２２と異なる構成を有する走査線駆動回路を図２４に示す。
図２４に示す走査線駆動回路は、フリップフロップ回路２６４等を複数段用いて構成さ
れたシフトレジスタ２６７とＡＮＤゲート２６５とを有し、ＡＮＤゲート２６５の２つの
入力端子は、フリップフロップ回路２６４の入力端子と出力端子に接続されている。さら
に、パルス出力回路２６１において、シフトレジスタ２６７を複数の領域に分割して設け
、スタートパルス信号を複数用意して当該複数のシフトレジスタの領域にそれぞれスター
トパルス信号の入力を行う構成となっている。
また、フリップフロップ回路２６４の入力部分に、信号を初期化するスイッチ２６６を
設け、転送制御信号（Ｇ＿ＥＮＡＢＬＥｔ）を用いて当該スイッチ２６６のオン、オフを
制御する。例えば、ある行以降の全ての行おいて画素にビデオ信号の書き込みを行わない
場合には、転送制御信号を用いてスイッチ２５６をオンすることにより、ある行以降にお
いてシフトレジスタ２５７での信号の転送を停止させ、バッファ２５３へゲート選択パル
スの出力を行わないようにする。この場合、ある行以降においては、画素に新たにビデオ
信号の書き込みを行わず、既に書き込まれているビデオ信号を保持させ続ける。
さらに、図２４では、フリップフロップ回路２６４から構成されるシフトレジスタ２６
７を複数の領域に分けて設け、当該領域毎にスタートパルス信号の入力を行う構成を示し
ている。従って、一旦、転送制御信号を用いてスイッチ２５６をオンすることによって、
ある行以降におけるシフトレジスタ２５７の信号の転送を止めてしまっても、別の領域で
は別個にスタートパルス信号が入力されるためシフトレジスタ２６７での信号の転送を復
活させることができる。
次に、動作方法の具体例について、図２４、図２５を用いて説明する。
図２４では、画素行がｍ行（１行目〜ｍ行目）の走査線から構成される場合において、
シフトレジスタ２６７が、１行目〜ｉ行目までフリップフロップ回路２６４から構成され
る領域２６７ａと、（ｉ＋１）行目〜ｍ行目までのフリップフロップ回路２６４から構成
される領域２６７ｂとに分けて設けられている例を示している。
この場合、シフトレジスタ２６７において、領域２６７ａでは第１のスタートパルス信
号が入力されることにより信号の転送が開始し、領域２６７ｂでは第２のスタートパルス
信号が入力されることにより信号の転送が開始する構成となっている。つまり、シフトレ
ジスタ２６７において、領域２６７ａでは、入力された第１のスタートパルス信号、クロ
ック信号、クロック反転信号のタイミングに従ってゲート選択パルスが順次バッファ２５
３を介して走査線に出力される。一方、領域２６７ｂでは、入力された第２のスタートパ
ルス信号、クロック信号、クロック反転信号のタイミングに従ってゲート選択パルスが順
次バッファ２５３を介して走査線に出力される。
また、シフトレジスタ２６７の信号の転送を転送制御信号（Ｇ＿ＥＮＡＢＬＥｔ）を用
いて、領域２６７ａと領域２６７ｂの各々において別々に制御する。例えば、図２４にお
いて、既に画素に書き込まれているビデオ信号と書き込みを行おうとするビデオ信号とを
比較した際に、２行目と（ｉ＋２）行目においてのみ既に書き込まれているビデオ信号と
書き込みを行おうとするビデオ信号が異なる場合を考える。
まず、第１のスタートパルス信号を入力することによって、１行目と２行目の走査線に
順々にゲート選択パルスを出力して画素行を選択し、当該画素行にビデオ信号の書き込み
を行う。続いて、転送制御信号を用いてスイッチ２６６をオンすることによって、３行目
以降（ここでは、３行目〜ｉ行目まで）は、シフトレジスタ２６７での信号の転送を停止
し、フリップフロップ回路２６４から走査線へゲート選択パルスの出力を行わず、画素へ
ビデオ信号の書き込みを行わない。
次に、第２のスタートパルス信号を入力することによって、（ｉ＋１）行目と（ｉ＋２
）行目走査線にゲート選択パルスを出力して当該画素行にデータの書き込みを行う。続い
て、転送制御信号を用いてスイッチ２６６をオンすることによって、（ｉ＋３）行目以降
（ここでは、（ｉ＋３）行目〜ｍ行目）はシフトレジスタ２６７での信号の転送を停止し
、フリップフロップ回路２０４から走査線へのゲート選択パルスの出力を行わず、画素へ
のデータの書き込みを行わない。
このときのタイミングチャートを図２５に示す。
第１のスタートパルス信号の入力によってシフトレジスタ２６７の信号の転送が開始さ
れる領域２６３ａにおいて、３行目以降（ここでは、３行目〜ｉ行目まで）では既に画素
に保持されたビデオ信号と書き込みを行おうとするビデオ信号とが同じであるため、転送
制御信号を用いてスイッチ２６６をオンすることによって３行目〜ｉ行目の走査線にゲー
ト選択パルスの出力を行わない。
第２のスタートパルス信号の入力によってシフトレジスタ２６７の信号の転送が開始さ
れる領域２６３ｂにおいて、（ｉ＋３）行目以降（ここでは、（ｉ＋３）行目〜ｉ行目ま
で）では既に画素に保持されたビデオ信号と書き込みを行おうとするビデオ信号とが同じ
であるため、転送制御信号を用いてスイッチ２６６をオンすることによって（ｉ＋３）行
目以降の走査線にゲート選択パルスの出力を行わない。
その結果、１行目、２行目、（ｉ＋１）行目、（ｉ＋２）行目の画素には新たにビデオ
信号が書き込まれ、３行目〜ｉ行目、（ｉ＋３）行目〜ｍ行目では既にその行に書き込ま
れているビデオ信号を保持し続ける。
このように、図２４に示した構成を用いることによって、３行目〜ｉ行目及び（ｉ＋３
）行目〜ｍ行目では、シフトレジスタ２６７において信号の転送を停止し、走査線にその
画素行を選択するゲート選択パルスの入力を行わないため、充放電の回数を減らすことが
でき、消費電力を低減することができる。また、走査線にゲート選択パルスの入力を行わ
ない場合には、信号線駆動回路を全て停止させてもよい。その結果、大幅に消費電力を低
減することができる。
なお、上記図２２に示した構成では、転送制御信号を用いてスイッチ２５６をオンにし
た場合に、その行以降の全ての行においてシフトレジスタ２５７で信号の転送が止まり、
その行以降全ての走査線にゲート選択パルスの出力が行われなくなる。そのため、ある行
以降において、既に画素に書き込まれたビデオ信号と新たに書き込みを行おうとするビデ
オ信号とが全て同じとなる必要がある。従って、この場合図２２に示した構成では、１行
目〜（ｉ＋２）行目までシフトレジスタ２６７での信号の転送を行い、走査線にゲート選
択パルスを出力する必要がある。一方、図２４に示す構成では、分割した複数の領域毎に
転送制御信号を用いてスイッチ２６６のオンまたはオフを行うことができるため、シフト
レジスタ２６７での信号の転送を詳細に制御し、走査線へのゲート選択パルスの出力の有
無を詳細に制御することによって、消費電力を低減することが可能となる。
なお、図２４では、シフトレジスタ２６７を２つの領域に分け当該２つの領域にそれぞ
れスタートパルス信号を入力する構成を示したが、もちろん本発明はこの構成に限定され
ず、シフトレジスタ２６７を３つ以上の複数の領域に分けて設け、それぞれの領域に対応
した複数のスタートパルス信号を入力することによって、各領域においてゲート選択パル
スの出力を制御することができる。
また、図２４において、走査方向切り換えスイッチを設けることも可能である。つまり
、シフトレジスタ２６７が複数の領域に分けて設けられた構成において、各領域（図２４
では、領域２６７ａと２６７ｂ）に走査方向切り換えスイッチを設け、領域毎に走査する
方向を選択できるようにすることができる。つまり、複数の領域において、直列に接続さ
れた複数のフリップフロップ回路のうち、各々の領域の両端に位置するフリップフロップ
回路のいずれか一方から第１のスタートパルス信号、第２のスタートパルス信号を入力す
るかを選択できるようにすることができる。
例えば、図２４を例に挙げると、領域２６７ａにおいては１列目とｉ行目に相当するフ
リップフロップ回路のどちら側から第１のスタートパルス信号を入力するか選択できるよ
うにし、領域２６７ｂにおいては（ｉ＋１）行目とｍ行目に相当するフリップフロップ回
路のどちら側から第２のスタートパルス信号を入力するか選択できるようする。
以上のように、ある行以降において、画素に既に書き込まれているビデオ信号と新たに
書き込みを行おうとするビデオ信号が等しいとき、ある行以降においてシフトレジスタ２
５７での信号の転送を停止し、走査線にその画素行を選択するゲート選択パルスを入力し
ないようにすることによって、充放電の回数を減らし消費電力を低減することができる。
また、画素にビデオ信号の書き込みを行う場合に、既にその画素行に書き込まれている
ビデオ信号と書き込みを行おうとするビデオ信号とが等しい場合、その画素行への信号の
書き込み動作時において、その画素行の信号線をフローティングにすることにより、さら
に消費電力の低減を図ることが可能となる。なぜなら、一つの走査線に接続されている画
素と同数の信号線の配線交差要領への充放電を省略することができるためである。また、
フローティングにしなくとも信号線に入力した直前の信号をそのまま出力するようにして
もよい。なぜなら、その信号線にはすでに配線交差容量への充放電が完了しているため、
それほど消費電力はかからないからである。例えば、上記実施の形態で上述した、一行前
のビデオ信号と新たに次の行に書き込みを行うビデオ信号が全ての列において同一である
場合の駆動方法（例えば、図１４、図１５、図１７）を適用することができる。
本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。具体的には
、画素にビデオ信号の書き込みを行う場合において、一行前のビデオ信号と書き込みを行
うビデオ信号との比較、および既に画素に書き込まれたビデオ信号と書き込みを行うビデ
オ信号との比較を行い、画素へのビデオ信号の書き込みを制御することができる。
例えば、ある行（ｉ行）以降にビデオ信号の書き込みを行おうとする場合に、まず、あ
る行以降の画素に既に書き込まれたビデオ信号と新たに書き込みを行おうとするビデオ信
号との比較を行い、全ての画素において同じである場合には、本実施の形態で示した構成
を用いて走査線にゲート選択パルスの出力を行わず、走査線の選択を行わないようにする
。一方、既に画素に書き込まれたビデオ信号と新たにその画素へ書き込みを行おうとする
ビデオ信号とが異なる行がある場合には、一行前に画素に書き込まれたビデオ信号と新た
に書き込みを行うビデオ信号との比較を行い、異なる列がある場合には、上記実施の形態
１乃至４に示した構成を用いて一行前に書き込まれたビデオ信号と異なる列にのみビデオ
信号を書き込むようにする。
このように、ある行以降の画素に既に書き込まれたビデオ信号と新たに書き込みを行お
うとするビデオ信号との比較と、一行前に画素に書き込まれたビデオ信号と新たに書き込
みを行うビデオ信号との比較とを行うことによって、最も消費電力が小さくなるように動
作させることによって、より効果的に消費電力を低減することができる。
なお、本発明は、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合
わせた構成を全て含んでいる。
（実施の形態６）
本実施の形態では、画素に書き込みを行うビデオ信号が、既にその画素へ書き込まれて
いるビデオ信号（つまり、画素に保存されているビデオ信号）と等しい場合に関して、上
記実施の形態５と異なる構成に関して図面を参照して説明を行う。具体的には、既にその
画素へ書き込まれているビデオ信号と書き込みを行うビデオ信号が同じである行が複数あ
る場合に、行毎に選択的にゲート選択パルスの出力を行わない構成に関して説明する。
本実施の形態で示す表示装置の信号線駆動回路の一例を図２６に示す。
本実施の形態で示すパルス出力回路２７１は、フリップフロップ回路２７４等を複数段
用いて構成されたシフトレジスタ２７７とＡＮＤゲート２７５とを有し、ＡＮＤゲート２
７５の入力端子は、フリップフロップ回路２７４の入力端子と出力端子とサンプリング制
御信号が出力される配線に接続された構成となっている。
フリップフロップ回路２７４は、スタートパルス信号（Ｓ−ＳＰ）、クロック信号（Ｓ
−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）が入力されたタイミングに従ってゲート
選択パルスを順次バッファ回路２７３へ出力する。そして、バッファ２５３により電流供
給能力の高い画素選択信号に変換され、走査線に出力される。
また、図２６では、ＡＮＤゲート２７５にサンプリング制御信号（Ｅ＿ＥＮＡＢＬＥｐ
）が入力されており、サンプリング制御信号のレベルによりバッファ２５３へのゲート選
択パルスの出力を制御する。つまり、シフトレジスタ２７７の全ての行において信号の転
送を行い、サンプリング制御信号をＡＮＤゲート２７５に入力することによって、バッフ
ァ２５３へのゲート選択パルスの出力の制御を行う。
このときのタイミングチャートを図２７に示す。
図２７では、ｉ行目〜（ｉ＋１０）行目において、（ｉ＋３）行目、（ｉ＋４）行目、
（ｉ＋６）行目〜（ｉ＋８）行目の画素に新たに書き込みを行おうとするビデオ信号が既
にその画素行の画素に書き込まれたビデオ信号と同じである場合を示している。
図２７において、（ｉ＋３）行目、（ｉ＋４）行目、（ｉ＋６）行目〜（ｉ＋８）行目
の画素に新たに書き込みを行おうとするビデオ信号は既に当該画素行に保存されているビ
デオ信号と同じであるため、サンプリング制御信号をオフして、ＡＮＤゲート２７５から
バッファ２５３へゲート選択パルスの出力を行わない。一方、ｉ行目〜（ｉ＋２）行目、
（ｉ＋５）行目、（ｉ＋９）行目、（ｉ＋１０）行目に新たに書き込みを行おうとするビ
デオ信号は、既に当該画素行に保持されているビデオ信号と異なるため、サンプリング制
御信号をオンして、ＡＮＤゲート２７５からバッファ２５３へゲート選択パルスを出力し
、走査線を選択することにより画素へビデオ信号の書き込みを行う。なお、ここでは、シ
フトレジスタ２７７において、全ての行で信号の転送が行われているため、ＡＮＤゲート
２７５にサンプリング制御信号を入力してゲート選択パルスの出力の制御を行っている。
そして、ｉ行目〜（ｉ＋２）行目、（ｉ＋５）行目、（ｉ＋９）行目、（ｉ＋１０）行
目では画素に新たなビデオ信号が書き込まれ、（ｉ＋３）行目、（ｉ＋４）行目、（ｉ＋
６）行目〜（ｉ＋８）行目では既にその画素に保存されているビデオ信号が保持され続け
る。
このように、サンプリング制御信号のオン、オフを制御することによって、ゲート選択
パルスの出力を必要な行でだけ停止させることができる。つまり、必要な行（ここでは、
既にその行の画素に書き込まれているビデオ信号と新たにその行の画素に書き込みを行お
うとするビデオ信号とが異なる行）に対してのみ選択的に走査線を選択して、画素にビデ
オ信号の書き込みを行うことによって、消費電力を低減することができる。また、走査線
にゲート選択パルスの入力を行わない場合には、信号線駆動回路を全て停止させてもよい
。その結果、大幅に消費電力を低減することができる。
また、図２６に示した構成は、図２２に示した構成と組み合わせて行うことができる。
例えば、図２８に示すように、上記図２２で示した構成において、フリップフロップ回
路２８４の入力部に信号を初期化するスイッチ２８６を設け、転送制御信号を用いて当該
スイッチを制御する構成としてもよい。この場合、ゲート選択パルスの出力を転送制御信
号とサンプリング制御信号を用いて制御することができる。なお、図２８では、スイッチ
２８６をトランジスタで設けた例を示したが、これに限られず上記実施の形態で示したス
イッチのいずれかを用いることができる。
このときのタイミングチャートを図２９に示す。
図２９では、（ｉ＋３）行目、（ｉ＋４）行目、（ｉ＋６）行目〜（ｉ＋８）行目、（
ｉ＋１１）行目〜ｍ行目において、新たに画素に書き込もうとするビデオ信号が既にその
画素に書き込まれたデータと同じである場合を示している。
図２９において、（ｉ＋３）行目、（ｉ＋４）行目、（ｉ＋６）行目〜（ｉ＋８）行目
、（ｉ＋１１）行目〜ｍ行目の画素に書き込みを行うビデオ信号は既にその画素行に書き
込まれているビデオ信号と同じであるため、サンプリング制御信号をオフして、ＡＮＤゲ
ート２８５からバッファ２５３へゲート選択パルスの出力を行わない。一方、ｉ行目〜（
ｉ＋２）行目、（ｉ＋５）行目、（ｉ＋９）行目、（ｉ＋１０）行目の画素においては既
にその画素に書き込まれているビデオ信号と書き込みを行うビデオ信号とが異なるため、
サンプリング制御信号をオンして、ＡＮＤゲート２８５からバッファ２５３へゲート選択
パルスを出力し、ビデオ信号の書き込みを行う。なお、ここでは、（ｉ＋１１）行目以降
の行では全て既にその行に書き込まれているビデオ信号と書き込みを行うビデオ信号とが
同じであるため、転送制御信号をオンして（ｉ＋１１）行目以降においてシフトレジスタ
２８７の信号の転送を中止する。
このように、転送制御信号とサンプリング制御信号を用いることによって、シフトレジ
スタでの信号の転送や走査線へのゲート選択パルスの出力を制御し、必要な行の画素に対
してのみ選択的にビデオ信号の書き込みを行うことができるため、消費電力を低減するこ
とができる。
つまり、転送制御信号を用いてゲート選択パルスの出力を制御する場合には、ある行以
降において新たに書き込みを行おうとするビデオ信号と既にある行以降に書き込まれたビ
デオとが全て同じである必要があり、サンプリング制御信号を用いてゲート選択パルスの
出力を制御する場合には、行毎にゲート選択パルスの出力を制御することができるが、全
ての行に対してシフトレジスタで信号の転送を行う必要がある。そのため、転送制御信号
とサンプリング制御信号の両方を用いてゲート選択パルスの出力を制御することにより、
様々な画素の表示に柔軟に対応できるため、より効果的に消費電力を低減することが可能
となる。また、走査線にゲート選択パルスの入力を行わない場合には、信号線駆動回路を
全て停止させてもよい。その結果、大幅に消費電力を低減することができる。
また、図２８に示す構成において、上記実施の形態で示したように、走査方向切り換え
スイッチを設けてもよいし、シフトレジスタ２８７を複数の領域に分け、スタートパルス
信号を複数用意して当該複数のシフトレジスタの領域にそれぞれスタートパルス信号の入
力を行う構成としてもよい。さらに、シフトレジスタ２８７を複数の領域に分けて設け、
当該領域毎に走査方向を制御する構成としてもよい。
また、画素にビデオ信号の書き込みを行う場合に、既にその画素行に書き込まれている
ビデオ信号と書き込みを行おうとするビデオ信号とが等しい場合、その画素行への信号の
書き込み動作時において、その画素行の信号線をフローティングにすることにより、さら
に消費電力の低減を図ることが可能となる。なぜなら、一つの走査線に接続されている画
素と同数の信号線の配線交差要領への充放電を省略することができるためである。また、
フローティングにしなくとも信号線に入力した直前の信号をそのまま出力するようにして
もよい。なぜなら、その信号線にはすでに配線交差容量への充放電が完了しているため、
それほど消費電力はかからないからである。例えば、上記実施の形態で上述した、一行前
のビデオ信号と新たに次の行に書き込みを行うビデオ信号が全ての列において同一である
場合の駆動方法（例えば、図１４、図１５、図１７）を適用することができる。
本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。具体的には
、画素にビデオ信号の書き込みを行う場合において、一行前のビデオ信号と書き込みを行
うビデオ信号との比較、および既に画素に書き込まれたビデオ信号と新たにその画素へ書
き込みを行おうとするビデオ信号との比較を行い、画素へのビデオ信号の書き込みを制御
することができる。
例えば、ある行（ｉ行）にビデオ信号の書き込みを行おうとする場合に、まず、ある行
（ｉ行）の画素に既に書き込まれたビデオ信号と新たにその行（ｉ行）の画素に書き込み
を行おうとするビデオ信号との比較を行い、全ての画素において同じである場合には、本
実施の形態で示した構成を用いて走査線にゲート選択パルスの出力を行わず、走査線の選
択を行わないようにする。一方、既に画素に書き込まれたビデオ信号と新たに書き込みを
行おうとするビデオ信号とが異なる場合には、一行前（（ｉ−１）行）に画素に書き込ま
れたビデオ信号と新たに次の行（ｉ行）の画素に書き込みを行うビデオ信号との比較を行
い、異なる列がある場合には、上記実施の形態１乃至４に示した構成を用いて一行前に書
き込まれたビデオ信号と異なる列にのみビデオ信号を書き込むようにする。
このように、ある行の画素に既に書き込まれたビデオ信号と新たに書き込みを行おうと
するビデオ信号と、一行前に画素に書き込まれたビデオ信号と新たに書き込みを行うビデ
オ信号との比較とを行うことによって、最も消費電力が小さくなるように動作させること
によって、より効果的に消費電力を低減することができる。
なお、本発明は、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合
わせた構成を全て含んでいる。
（実施の形態７）
本実施の形態では、ある行の画素に新たに書き込みを行おうとするビデオ信号が、既に
その行の画素へ書き込まれているビデオ信号（つまり、画素に保存されているビデオ信号
）と等しい場合に適用する信号線駆動回路の構成例に関して図面を参照して説明を行う。
具体的には、ある行の画素に新たに書き込みを行おうとするビデオ信号が、既にその行の
画素へ書き込まれているビデオ信号と等しい場合に画素へビデオ信号の書き込みを行わな
い構成を有する信号線駆動回路に関して説明する。
本実施の形態で示す表示装置の信号線駆動回路の一例を図３０に示す。
図３０（Ａ）に示す信号線駆動回路はパルス出力回路８０１、第１のラッチ回路８０２
、第２のラッチ回路８０３、出力制御回路８０４を有する。パルス出力回路８０１には、
クロック信号（Ｓ＿ＣＬＫ）、クロック反転信号（Ｓ＿ＣＬＫＢ）、スタートパルス信号
（Ｓ＿ＳＰ）が入力される。これらの信号にしたがって順次サンプリングパルスが出力さ
れる。
パルス出力回路８０１から出力されるサンプリングパルスは第１のラッチ回路８０２に
入力され、その信号のタイミングにしたがってビデオ信号（Ｖｉｄｅｏ Ｄａｔａ）が第
１のラッチ回路８０２に保持される。
第１のラッチ回路８０２において、最終段までビデオ信号の保持が完了すると、水平帰
線期間中に、第２のラッチ回路８０３にラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力
され、第１のラッチ回路８０２に保持されていたビデオ信号は、一斉に第２のラッチ回路
８０３に転送される。
第２のラッチ回路８０３に転送されたビデオ信号は、出力制御回路８０４に入力される
。さらに、出力制御回路８０４には出力制御信号（Ｓ＿ＥＮＡＢＬＥ）が入力されており
、この信号によりビデオ信号を信号線Ｓ１〜Ｓｎに出力するかしないかが制御される。な
お、出力制御回路８０４では、ビデオ信号を出力しないときに、信号線Ｓ１〜Ｓｎをフロ
ーティングにしてもいいし、固定電位を設定してもよい。固定電位としては、消費電力を
低減するような電位を設定しておけばよい。
なお、出力制御信号（Ｓ＿ＥＮＡＢＬＥｓ）は、１フレーム期間中のあるサブフレーム
期間において、画素への信号の書き込みを行う画素行における一行分のビデオ信号のビデ
オ信号が、前回のサブフレーム期間における一行分のビデオ信号のビデオ信号と同じ場合
に、出力制御信号はＬレベルとなり、一行分のデータが一つでも異なる場合に出力制御信
号がＨレベルとなる。つまり、出力制御信号がＬレベルのときには、出力制御回路８０４
からビデオ信号が出力されず、Ｈレベルのとき出力制御回路８０４からビデオ信号が出力
される。
図３０（Ｂ）には、信号線駆動回路のさらに詳細な構成を示す。また、図３１のタイミ
ングチャートを用いてこの信号線駆動回路の動作について説明する。
パルス出力回路８１１はフリップフロップ回路８１５等を複数段用いて構成され、クロ
ック信号（Ｓ＿ＣＬＫ）、クロック反転信号（Ｓ＿ＣＬＫＢ）、スタートパルス信号（Ｓ
＿ＳＰ）が入力される。
なお、図３１において、ＴＧｉ−１、ＴＧｉ、ＴＧｉ＋１、ＴＧｉ＋２はあるサブフレ
ーム期間におけるそれぞれｊ−１行目の画素、ｊ行目の画素、ｊ＋１行目の画素、ｊ＋２
行目の画素へ入力するビデオ信号を信号線駆動回路の第１のラッチ回路８１２にラッチす
る期間を示している。つまり、１ゲート選択期間に相当する。そして、ＴＧｉ−１にはビ
デオ信号３４０４、ＴＧｉにはビデオ信号３４０５、ＴＧｉ＋１にはビデオ信号３４０６
のデータが第１のラッチ回路８１２に入力される。
まず、ＴＧｉ−１についての動作の説明をする。それぞれのフリップフロップ回路８１
５にはクロック信号（Ｓ＿ＣＬＫ）、クロック反転信号（Ｓ＿ＣＬＫＢ）が入力され、フ
リップフロップ回路８１５の第１段目にスタートパルス信号（Ｓ＿ＳＰ）が入力される。
図３１において、パルス３４０１がＴＧｉ−１のスタートパルス信号である。
このパルス３４０１は、次の段のフリップフロップ回路８１５に入力される際にクロッ
ク信号のパルス分遅れる。このパルス３４０２はサンプリングパルスＳａｍｐ．１として
第１のラッチ回路８１２の一列目の画素に対応したＬＡＴ１に入力される。同様にｎ段目
のフリップフロップ回路８１５の出力はパルス３４０３のようにサンプリングパルスＳａ
ｍｐ．ｎとして第１のラッチ回路８１２のｎ列目の画素に対応したＬＡＴ１に入力される
。
また、ＴＧｉ−１において、第１のラッチ回路８１２には、ビデオ信号３４０４が入力
されており、サンプリングパルスが入力されるタイミングに従って、画素の各列に対応し
た各段のラッチ回路にビデオ信号を保持する。なお、ここでのサンプリングパルスが入力
されるタイミングとは、サンプリングパルスがＨレベルからＬレベルに立ち下がるときの
ことである。このときに、第１のラッチ回路８１２に入力されているビデオ信号が、第１
のラッチ回路８１２のそれぞれの段に保持される。
第１のラッチ回路８１２において、最終段までビデオ信号の保持が完了すると、水平帰
線期間中に、第２のラッチ回路８１３にラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ）３４０
７が入力され、第１のラッチ回路８１２に保持されていたビデオ信号は、一斉に第２のラ
ッチ回路８１３に転送される。その後、第２のラッチ回路８１３に保持されたビデオ信号
は１行分が同時に出力制御回路８１４へ入力される。
なお、出力制御回路８１４には出力制御信号（Ｓ＿ＥＮＡＢＬＥｓ）が入力されており
、この信号のレベルによりビデオ信号を信号線Ｓ１〜Ｓｎに出力するかしないかが制御さ
れる。出力制御信号（Ｓ＿ＥＮＡＢＬＥ）は、１フレーム期間中のあるサブフレーム期間
において、画素への信号の書き込みを行う画素行における一行分のビデオ信号が、前回の
サブフレーム期間における一行分のビデオ信号と同じ場合に、出力制御信号はＬレベルと
なり、一行分のデータが一つでも異なる場合に出力制御信号がＨレベルとなる。
つまり、出力制御信号（Ｓ＿ＥＮＡＢＬＥｓ）がＬレベルのときには、出力制御回路８
１４の各段に設けられたアナログスイッチがオフするため出力制御回路８１４からビデオ
信号が出力されず、Ｈレベルのときには、各段に設けられたアナログスイッチがオンする
ため出力制御回路８１４からビデオ信号が出力される。
続いて、ＴＧｉに移る。すると、出力制御信号（Ｓ＿ＥＮＡＢＬＥｓ）はＨレベルであ
るため第２のラッチ回路８１３に保持されたビデオ信号３４０４が出力制御回路８１４を
介して信号線Ｓ１〜Ｓｎに出力される。そして、再び、フリップフロップ回路８１５の第
１段目にスタートパルス信号（Ｓ＿ＳＰ）が入力される。パルス３４０８がＴＧｉのスタ
ートパルス信号である。すると、再びサンプリングパルスが出力される。そして、このサ
ンプリングパルスのタイミングに従ってビデオ信号３４０５が第１のラッチ回路８１２の
各段に保持される。そして、ラッチパルス３４０９が入力されると、このビデオ信号３４
０５が第２のラッチ回路８１３に一斉に転送される。そして、このビデオ信号３４０５は
１行分が同時に出力制御回路８１４へ入力される。
続いて、ＴＧｉ＋１に移る。すると、出力制御信号（Ｓ＿ＥＮＡＢＬＥｓ）はＬレベル
であるため第２のラッチ回路８１３に保持されたビデオ信号３４０５は出力制御回路８１
４から出力されない。つまり、信号線Ｓ１〜Ｓｎはフローティングとなっている。そして
、再び、フリップフロップ回路８１５の第１段目にスタートパルス信号（Ｓ＿ＳＰ）が入
力される。パルス３４１０がＴＧｉ＋１のスタートパルス信号である。すると、再びサン
プリングパルスが出力される。そして、このサンプリングパルスのタイミングに従ってビ
デオ信号３４０６が第１のラッチ回路８１２の各段に保持される。そして、ラッチパルス
３４１２が入力されると、このビデオ信号３４０６が第２のラッチ回路８１３に一斉に転
送される。そして、このビデオ信号３４０６は１行分が同時に出力制御回路８１４へ入力
される。
続いて、ＴＧｉ＋２に移る。すると、出力制御信号（Ｓ＿ＥＮＡＢＬＥｓ）はＨレベル
であるため第２のラッチ回路８１３に保持されたビデオ信号３４０６が出力制御回路８１
４を介して信号線Ｓ１〜Ｓｎに出力される。また、再び、フリップフロップ回路８１５の
第１段目にスタートパルス信号（Ｓ＿ＳＰ）が入力される。パルス３４１３がＴＧｉ＋２
のスタートパルス信号である。
そして、書き込み期間においては、上述した動作を繰り返し、サブフレーム分のビデオ
信号の処理を行う。さらに、サブフレーム分の処理を繰り返すことで１フレームの画像を
表示することができる。
なお、ｉ行目の画素へ書き込むビデオ信号のデータがすでにｉ行目の画素に書き込まれ
ている信号のデータと等しいため、ｉ行目の画素への信号書き込み時間、つまり、ＴＧｉ
＋１の間は信号線Ｓ１〜Ｓｎをフローティングにしている。よって、信号線への充放電を
省略することができ、消費電力の低減を図ることができる。
また、信号の書き込みを行わない画素行のビデオ信号を、シリアルからパラレルの信号
に変換する期間においては、信号のデータ保持の開始のきっかけとなるスタートパルス信
号（Ｓ＿ＳＰ）のパルスを入力しないようにしてもよい。つまり、図３２（Ａ）に示すよ
うに、ＴＧｉのときには、スタートパルス信号（Ｓ＿ＳＰ）のパルスを入力しない。よっ
て、パルス出力回路８１１からサンプリングパルスが出力されないため、第１のラッチ回
路８１２でのビデオ信号３４０５の保持が行われない。したがって、第１のラッチ回路８
１２への電荷の充放電を省略することができる。よって、さらなる消費電力を低減するこ
とができる。
また、信号の書き込みを行わない画素行のビデオ信号を、シリアルからパラレルの信号
に変換する期間においては、信号線駆動回路へビデオ信号の入力を行わないようにしても
よい。つまり、図３２（Ｂ）に示すように、ＴＧｉのときには、ビデオ信号（Ｖｉｄｅｏ
Ｄａｔａ）を信号線駆動回路へ入力しないようにしてもよい。なぜならこのときＴＧｉ
で保持するビデオ信号は、信号線Ｓ１〜Ｓｎへ出力されないため、そもそもビデオ信号の
入力をする必要がないからである。そして、このビデオ信号の入力を行わないことにより
、ビデオ線への電荷の充放電が省略できるので消費電力が低減される。そして、ＴＧｉは
ビデオ線へ消費電力が小さくなるような電位を入力すればよい。または、ビデオ信号をフ
ローティングにしてもよい。また、このとき、図３２（Ａ）に示したように、ＴＧｉのと
きには、スタートパルス信号（Ｓ＿ＳＰ）のパルスを入力しない構成としてもよい。
また、信号の書き込みを行わない画素行のビデオ信号を、シリアルからパラレルの信号
に変換する期間においては、クロック信号（Ｓ＿ＣＬＫ）やクロック反転信号（Ｓ＿ＣＬ
ＫＢ）等の入力を行わないようにしてもよい。つまり、図３３（Ａ）に示すように、ＴＧ
ｉのときには、クロック信号（Ｓ＿ＣＬＫ）やクロック反転信号（Ｓ＿ＣＬＫＢ）を信号
線駆動回路へ入力しないようにしてもよい。例えば、クロック信号（Ｓ＿ＣＬＫ）とクロ
ック反転信号（Ｓ＿ＣＬＫＢ）とで互いに反転している一定の電位（一方がＨレベル、他
方がＬレベル）を入力するようにしてもよい。なぜなら、一定の電位にしておけば、電荷
の充放電が行われない。よって、消費電力が低減されるからである。また、このとき、図
３２（Ａ）に示したように、ＴＧｉのときにスタートパルス信号のパルスを入力しない構
成としてもよいし、図３２（Ｂ）に示したようにＴＧｉのときにビデオ信号を入力しない
構成としてもよいし、スタートパルス信号のパルスとビデオ信号を入力しない構成として
もよい。
また、信号の書き込みを行わない画素行のビデオ信号を、シリアルからパラレルの信号
に変換する期間においては、ラッチパルスの入力を行わないようにしてもよい。つまり、
図３３（Ｂ）に示すように、ＴＧｉのときには、ラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ
）を信号線駆動回路へ入力しないようにしてもよい。すると、第１のラッチ回路８１２か
ら第２のラッチ回路８１３への信号の転送が行われないため、電荷の充放電を省略するこ
とができる。よって、消費電力を低減することができる。また、このとき、図３２（Ａ）
に示したように、ＴＧｉのときにスタートパルス信号のパルスを入力しない構成としても
よいし、図３２（Ｂ）に示したようにＴＧｉのときにビデオ信号を入力しない構成として
もよいし、図３３（Ａ）に示したようにＴＧｉのときにクロック信号やクロック反転信号
を入力しない構成としてもよいし、スタートパルス信号のパルスとビデオ信号とクロック
信号とクロック反転信号を入力しない構成としてもよい。
このように、既にその画素行に書き込まれているビデオ信号と新たにその画素に書き込
みを行おうとするビデオ信号とが等しい場合、走査線が選択されないため、上述したよう
に出力制御回路を用いて、その行への信号の書き込み動作時において、その画素行の信号
線をフローティングにすることにより、消費電力の低減を図ることが可能となる。
本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。つまり、本
発明は、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合わせた構成
を全て含んでいる。
（実施の形態８）
本実施の形態では、画素に書き込みを行うビデオ信号が、既にその画素へ書き込まれて
いるビデオ信号（つまり、画素に保存されているビデオ信号）と等しい場合において、上
記実施の形態で示した走査線駆動回路や信号線駆動回路と異なる構成例に関して図面を参
照して説明する。
まず、本発明の表示装置に適用可能な走査線駆動回路の一構成例を図３４に示す。
図３４（Ａ）に示す走査線駆動回路は、パルス出力回路５０１とバッファ５０２とを有
する。パルス出力回路５０１には、クロック信号（Ｇ＿ＣＬＫ）、クロック反転信号（Ｇ
＿ＣＬＫＢ）及びスタートパルス信号（Ｇ＿ＳＰ）などが入力されている。そして、それ
らの信号のタイミングに従って、バッファ５０２に走査信号（ＳＣ．１〜ＳＣ．ｍ）を入
力する。走査信号はバッファ５０２によって、電流供給能力の高い画素選択信号（Ｇ．１
〜Ｇ．ｍ）に変換され、走査線Ｇ１〜Ｇｍに入力される。ここで、バッファ５０２にはサ
ンプリング制御信号（Ｇ＿ＥＮＡＢＬＥｐ）が入力されている。そして、出力制御信号に
より、画素選択信号Ｇ．１〜Ｇ．ｍのうち信号の書き込みを行わない画素行の走査線への
入力を行わないように制御している。
さらに詳しい構成例を図３４（Ｂ）に示す。
パルス出力回路５１１は複数段のフリップフロップ回路５１３とＡＮＤゲート５１４を
有し、ＡＮＤゲート５１４の二つの入力端子は、隣り合うフリップフロップ回路（ＦＦ）
５１３の出力端子が接続されている。つまり、各段のフリップフロップ回路５１３はＡＮ
Ｄゲート５１４より一つ冗長に設けられ、隣り合うフリップフロップ回路５１３の出力が
、走査線Ｇ１〜Ｇｍに対応して設けられた各段のＡＮＤゲート５１４に入力される。
それぞれのフリップフロップ回路５１３にはクロック信号（Ｇ＿ＣＬＫ）、クロック反
転信号（Ｇ＿ＣＬＫＢ）が入力され、フリップフロップ回路５１３の第１段目にスタート
パルス信号（Ｇ＿ＳＰ）が入力される。スタートパルス信号は、次の段のフリップフロッ
プ回路５１３に入力される際にクロック信号の１パルス分遅れる。よって、冗長に設けら
れた第１段目のフリップフロップ回路５１３と次の段のフリップフロップ回路５１３の出
力が入力される一行目のＡＮＤゲート５１４の出力されるパルスはクロック信号の１パル
ス分になる。このパルスは走査信号ＳＣ．１として出力制御回路５１２の一段目に対応し
たバッファ（Ｂｕｆ．）５１５の入力端子に入力される。同様にｉ行目のＡＮＤゲート５
１４の出力、ｍ行目のＡＮＤゲート５１４の出力はそれぞれ走査信号として出力制御回路
５１２のそれぞれの段のバッファ５１５の入力端子に入力される。
また、出力制御回路５１２の各段のバッファ５１５はそれぞれ出力制御端子を有し、サ
ンプリング制御信号（Ｇ＿ＥＮＡＢＬＥｐ）が入力されている。バッファ５１５によって
、電流供給能力の高い画素選択信号（Ｇ．１〜Ｇ．ｍ）に変換され、走査線Ｇ１〜Ｇｍに
入力される。ここで、バッファ５１５各段には共にサンプリング制御信号が入力されてい
る。そして、サンプリング制御信号にしたがってバッファ５１５の段毎に走査信号（ＳＣ
．１〜ＳＣ．ｍ）の電流供給能力を高くした画素選択信号（Ｇ．１〜Ｇ．ｍ）を出力する
かしないかを決定する。
なお、出力制御回路を備えたバッファの一例を図３４（Ｃ）に示す。Ｐチャネル型トラ
ンジスタ５２１とＰチャネル型トランジスタ５２２と、Ｎチャネル型トランジスタ５２３
と、Ｎチャネル型トランジスタ５２４とが直列に接続されている。そして、Ｐチャネル型
トランジスタ５２１のソース端子に高電源電位Ｖｄｄが設定され、Ｎチャネル型トランジ
スタ５２４のソース端子に低電源電位Ｖｓｓが設定されている。Ｎチャネル型トランジス
タ５２４のゲート端子にはサンプリング制御信号（Ｇ＿ＥＮＡＢＬＥｐ）が入力され、Ｐ
チャネル型トランジスタ５２１のゲート端子にはインバータ５２５によりサンプリング制
御信号が反転された信号が入力されている。そして、Ｐチャネル型トランジスタ５２２及
びＮチャネル型トランジスタ５２３のゲート端子は共に接続され、走査信号（ＳＣ．１〜
ＳＣ．ｍのいずれか一）が入力される。ここで、サンプリング制御信号がＨレベルのとき
には、Ｎチャネル型トランジスタ５２４及びＰチャネル型トランジスタ５２１がオンして
いるため、走査信号（ＳＣ．１〜ＳＣ．ｍのいずれか一）の反転した信号をＰチャネル型
トランジスタ５２２又はＮチャネル型トランジスタ５２３のいずれかから出力する。一方
、サンプリング制御信号がＬレベルのときには、Ｎチャネル型トランジスタ５２４及びＰ
チャネル型トランジスタ５２１がオフしているため、バッファから信号は出力されず、こ
のバッファの接続されている走査線はフローティングとなる。なお、図３４（Ｃ）の場合
だと走査信号（ＳＣ．１〜ＳＣ．ｍ）と画素選択信号（Ｇ．１〜Ｇ．ｍ）のレベルが反転
してしまうので、さらに各段に奇数個ずつ、例えば１つずつのインバータを設けるとよい
。この場合、さらに設けるインバータは図３４（Ｃ）に示すバッファの入力側に配置する
とよい。図３４（Ｃ）に示すバッファの出力側に配置すると、さらに設けるインバータの
入力がフローティングになった場合、走査線への出力が不安定な状態となるからである。
また、図３４と異なる構成を有する走査線駆動回路について以下に図３５を用いて説明
する。
図３５（Ａ）に示す走査線駆動回路は、パルス出力回路７０１とバッファ７０２と出力
制御回路７０３とを有する。パルス出力回路７０１には、クロック信号（Ｇ＿ＣＬＫ）、
クロック反転信号（Ｇ＿ＣＬＫＢ）及びスタートパルス信号（Ｇ＿ＳＰ）などが入力され
ている。そして、それらの信号のタイミングに従って、バッファ７０２に走査信号（ＳＣ
．１〜ＳＣ．ｍ）を入力する。走査信号（ＳＣ．１〜ＳＣ．ｍ）はバッファ７０２によっ
て、電流供給能力の高い画素選択信号（Ｇ．１〜Ｇ．ｍ）に変換され、出力制御回路７０
３に入力される。ここで、出力制御回路７０３には出力制御信号（Ｇ＿ＥＮＡＢＬＥ）が
入力されている。そして、サンプリング制御信号（Ｇ＿ＥＮＡＢＬＥｐ）により、画素選
択信号（Ｇ．１〜Ｇ．ｍ）のうち信号の書き込みを行わない画素行の走査線への出力を行
わないように制御している。
さらに詳しい構成例を図３５（Ｂ）に示す。
パルス出力回路７１１は複数段のフリップフロップ回路７１４とＡＮＤゲート７１５を
有し、ＡＮＤゲート７１５の二つの入力端子は、隣り合うフリップフロップ回路７１４の
出力端子が接続されている。つまり、各段のフリップフロップ７１４はＡＮＤゲート７１
５より一つ冗長に設けられ、隣り合うフリップフロップ回路７１４の出力が、走査線Ｇ１
〜Ｇｍに対応して設けられた各段のＡＮＤゲート７１５に入力される。
それぞれのフリップフロップ回路７１４にはクロック信号（Ｇ＿ＣＬＫ）、クロック反
転信号（Ｇ＿ＣＬＫＢ）が入力され、フリップフロップ回路７１４の第１段目にスタート
パルス信号（Ｇ＿ＳＰ）が入力される。スタートパルス信号は、次の段のフリップフロッ
プ回路７１４に入力される際にクロック信号の１パルス分遅れる。よって、冗長に設けら
れた第１段目のフリップフロップ回路７１４と次の段のフリップフロップ回路７１４の出
力が入力される一行目のＡＮＤゲート７１５の出力されるパルスはクロック信号の１パル
ス分になる。このパルスは走査信号ＳＣ．１としてバッファ７１２の一段目に対応したバ
ッファ７１２の入力端子に入力される。同様にｉ行目のＡＮＤゲート７１５の出力、ｍ行
目のＡＮＤゲート７１５の出力はそれぞれ走査信号としてバッファ７１２のそれぞれの段
のバッファ７１６の入力端子に入力される。
また、バッファ７１２の各段のバッファ７１６とそれぞれ対応する走査線Ｇ１〜Ｇｍと
は出力制御回路７１３の各段のスイッチ７１７を介して接続されている。このスイッチ７
１７は、それぞれ制御端子を有し、出力制御端子にサンプリング制御信号（Ｇ＿ＥＮＡＢ
ＬＥｐ）が入力されている。そして、サンプリング制御信号にしたがってバッファ７１２
の段毎に走査信号（ＳＣ．１〜ＳＣ．ｍ）の電流供給能力を高くした画素選択信号（Ｇ．
１〜Ｇ．ｍ）を出力するかしないかを決定する。ここで、例えば一段目のバッファ７１６
から画素選択信号Ｇ．１のパルスが出力されるタイミングのときに、サンプリング制御信
号がＬレベルである場合は、一段目のスイッチ７１７がオフするため、一段目のスイッチ
７１７に接続されている走査線Ｇ１はフローティングになる。一方、全ての段において、
バッファ７１６から画素選択信号（Ｇ．１〜Ｇ．ｍ）のパルスが出力されるタイミングと
きに、サンプリング制御信号がＨレベルのときには、全ての段のスイッチ７１７は、１垂
直期間中オンしているため、走査線Ｇ１〜Ｇｍに画素選択信号（Ｇ．１〜Ｇ．ｍ）が順次
入力される。
また、走査線駆動回路としては、図３６（Ａ）に示す構成を用いてもよい。
デコーダ回路３５０１に走査線選択データが入力され、そのデータにより選択された画
素行に対応するパルス信号が出力される。そして、バッファ３５０２により電流供給能力
の高くした信号が画素選択信号としてＧ１〜Ｇｍのいずれかに出力される。
より詳しい構成について図３６（Ｂ）を参照して説明する。ここでは、４つの走査線選
択データにより１６個の走査線を選択する場合についての一例を示す。
デコーダ回路３５１１には、画素行を選択する走査線Ｇ１〜Ｇ１６に対応して設けられ
たＡＮＤゲート３５１３を有する。また、デコーダ回路３５１１には、入力１〜入力４の
４つの走査線選択データが入力されている。そして、各ＡＮＤゲート３５１３は入力１又
はこの反転したデータ、入力２又はこの反転したデータ、入力３又はこの反転したデータ
及び入力４又はこの反転したデータがそれぞれのＡＮＤゲート３５１３毎に異なった組み
合わせにより選択される。こうして、４つの入力により、１６個の走査線Ｇ１〜Ｇ１６を
任意に選択することができる。
なお、本発明の表示装置の走査線駆動回路は上述した構成に限定されるものではない。
例えば、レベルシフタを有していてもよい。なお、レベルシフタとは、信号のレベルをシ
フトさせるものである。
例えば、パルス出力回路５０１の出力がレベルシフタ１１０１に入力され、レベルシフ
タ１１０１の出力がバッファ５０２に入力され、バッファ５０２から走査線Ｇ１〜Ｇｍに
順次画素を選択する信号を入力する構成（図３７（Ａ））としてもよい。
また、デコーダ回路３５０１の出力がレベルシフタ１１０４に入力され、レベルシフタ
１１０４の出力がバッファ３５０２に入力され、バッファ３５０２から走査線Ｇ１〜Ｇｍ
に順次画素を選択する信号を入力する構成（図３７（Ｂ））としてもよい。
このように、本発明の表示装置には様々な構成の走査線駆動回路を適用することができ
る。つまり、一つの走査線に接続された画素行に入力する信号が、すでにその画素行に入
力されている信号と同じ場合に、その画素行を選択しないような構成であればよい。つま
り、その画素行の接続された走査線に入力する信号を画素の選択されないＬレベルの信号
とするか、その走査線をフローティングにすればよい。
本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。つまり、本
発明は、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合わせた構成
を全て含んでいる。
（実施の形態９）
本実施の形態では、本発明の表示装置に適用可能な画素及び駆動方法に関して図面を参
照して説明する。具体的には、時間階調法を用いた表示装置の画素や駆動方法に関して説
明する。
なお、以下に説明する図３８、図３９、図４１、図４２に示す画素は、表示素子として
例えばＥＬ素子などのような自発光型の表示素子が適している。なお、これらは一画素の
みを図示しているが、表示装置の画素部には行方向と列方向にマトリクスに複数の画素が
配置されている。
図３８（Ａ）に示す画素は、駆動トランジスタ１００１、スイッチングトランジスタ１
００２、容量素子１００３、表示素子１００４、走査線１００５、信号線１００６、電源
線１００７を有している。
スイッチングトランジスタ１００２は、ゲート端子が走査線１００５に接続され、第１
端子（ソース端子又はドレイン端子）が信号線１００６に接続され、第２端子（ソース端
子又はドレイン端子）が駆動トランジスタ１００１のゲート端子と接続されている。また
、スイッチングトランジスタ１００２の第２端子は容量素子１００３を介して電源線１０
０７と接続されている。さらに、駆動トランジスタ１００１は第１端子（ソース端子又は
ドレイン端子）が電源線１００７に接続され、第２端子（ソース端子又はドレイン端子）
が表示素子１００４の第１の電極と接続されている。表示素子１００４の第２の電極１０
０８には低電源電位が設定されている。
なお、低電源電位とは、電源線１００７に設定される高電源電位を基準にして低電源電
位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定
されていても良い。この高電源電位と低電源電位との電位差を表示素子１００４に印加し
て、表示素子１００４に電流を流して表示素子１００４を発光させるため、高電源電位と
低電源電位との電位差が表示素子１００４の順方向しきい値電圧以上となるようにそれぞ
れの電位を設定する。
また、容量素子１００３は駆動トランジスタ１００１のゲート容量を代用して省略する
ことも可能である。駆動トランジスタ１００１のゲート容量については、ソース領域やド
レイン領域やＬＤＤ領域などとゲート電極とが重なってオーバーラップしているような領
域で容量が形成されていてもよいし、チャネル領域とゲート電極との間で容量が形成され
ていてもよい。
走査線１００５で画素が選択されているとき、つまりスイッチングトランジスタ１００
２がオンになっているときに信号線１００６から画素にビデオ信号が入力される。そして
、ビデオ信号に相当する電圧分の電荷が容量素子１００３に蓄積され、容量素子１００３
はその電圧を保持する。この電圧は駆動トランジスタ１００１のゲート端子と第１端子間
の電圧であり、駆動トランジスタ１００１のゲートソース間電圧Ｖｇｓに相当する。
一般に、トランジスタの動作領域は、線形領域と飽和領域とに分けることが出来る。そ
の境目は、ドレインソース間電圧をＶｄｓ、ゲートソース間電圧をＶｇｓ、しきい値電圧
をＶｔｈとすると、（Ｖｇｓ−Ｖｔｈ）＝Ｖｄｓの時になる。（Ｖｇｓ−Ｖｔｈ）＞Ｖｄ
ｓの場合は、線形領域であり、Ｖｄｓ、Ｖｇｓの大きさによって電流値が決まる。一方、
（Ｖｇｓ−Ｖｔｈ）＜Ｖｄｓの場合は飽和領域になり、理想的には、Ｖｄｓが変化しても
、電流値はほとんど変わらない。つまり、Ｖｇｓの大きさだけによって電流値が決まる。
ここで、電圧入力電圧駆動方式の場合には、駆動トランジスタ１００１のゲート端子に
は、駆動トランジスタ１００１が十分にオンするか、オフするかの二つの状態となるよう
なビデオ信号を入力する。つまり、駆動トランジスタ１００１は線形領域で動作させる。
よって、駆動トランジスタ１００１がオンするビデオ信号であるときには、理想的には電
源線１００７に設定されている電源電位Ｖｄｄをそのまま表示素子１００４の第１の電極
に設定する。
つまり、理想的には表示素子１００４に印加する電圧を一定にし、表示素子１００４か
ら得られる輝度を一定にする。そして、１フレーム期間内に複数のサブフレーム期間を設
け、サブフレーム期間毎に画素へのビデオ信号の書き込みを行い、サブフレーム期間毎に
画素の点灯又は非点灯を制御し、その点灯しているサブフレーム期間の合計によって、階
調を表現する。
次に、図３８（Ｂ）の画素構成について説明する。図３８（Ｂ）に示す画素は、駆動ト
ランジスタ１３０１、スイッチングトランジスタ１３０２、電流制御用トランジスタ１３
０９、容量素子１３０３、表示素子１３０４、走査線１３０５、信号線１３０６、電源線
１３０７、配線１３１０を有している。
スイッチングトランジスタ１３０２は、ゲート端子が走査線１３０５に接続され、第１
端子（ソース端子又はドレイン端子）が信号線１３０６に接続され、第２端子（ソース端
子又はドレイン端子）が駆動トランジスタ１３０１のゲート端子と接続されている。また
、スイッチングトランジスタ１３０２の第２端子は容量素子１３０３を介して電源線１３
０７と接続されている。さらに、駆動トランジスタ１３０１は、第１端子（ソース端子又
はドレイン端子）も電源線１３０７に接続され、第２端子（ソース端子又はドレイン端子
）が、電流制御用トランジスタ１３０９の第１端子（ソース端子又はドレイン端子）と接
続されている。
電流制御用トランジスタ１３０９は、第２端子（ソース端子に又はドレイン端子）が表
示素子１３０４の第１電極と接続され、ゲート端子が配線１３１０と接続されている。つ
まり、駆動トランジスタ１３０１と電流制御用トランジスタ１３０９は直列に接続されて
いる。なお、表示素子１３０４の第２の電極１３０８には低電源電位が設定されている。
なお、低電源電位とは、電源線１３０７に設定される高電源電位を基準にして低電源電位
＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定さ
れていても良い。
また、本画素構成においては、画素の点灯時に一定の電流を表示素子１３０４に供給す
るため、電流制御用トランジスタ１３０９を飽和領域で動作させる。つまり、電流制御用
トランジスタ１３０９のゲートソース間電圧Ｖｇｓとドレインソース間電圧Ｖｄｓが（Ｖ
ｇｓ−Ｖｔｈ）＜Ｖｄｓとなるように配線１３１０と電源線１３０７と対向電極１３０８
の電位を設定する。なお、Ｖｔｈは電流制御用トランジスタ１３０９のしきい値電圧を示
している。
よって、理想的には、Ｖｄｓが変化しても、電流値はほとんど変わらない。つまり、Ｖ
ｇｓの大きさだけによって電流値が決まるため、電源線１３０７と配線１３１０に設定さ
れた電位により電流値が決定される。また、容量素子１３０３は駆動トランジスタ１３０
２のゲート容量を代用して削除しても良い。
走査線１３０５で画素が選択されているとき、つまりスイッチングトランジスタ１３０
２がオンになっているときに信号線１３０６から画素にビデオ信号が入力される。そして
、ビデオ信号に相当する電圧分の電荷が容量素子１３０３に蓄積され、容量素子１３０３
はその電圧を保持する。この電圧は駆動トランジスタ１３０１のゲート端子と第１端子間
の電圧であり、駆動トランジスタ１３０１のゲートソース間電圧Ｖｇｓに相当する。
そして、この駆動トランジスタ１３０１のＶｇｓが駆動トランジスタ１３０１を十分に
オンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動
トランジスタ１３０１は線形領域で動作させる。
よって、駆動トランジスタ１３０１がオンするビデオ信号であるときには、理想的には
電源線１３０７に設定されている電源電位Ｖｄｄをそのまま電流制御用トランジスタ１３
０９の第１端子に設定する。このとき、電流制御用トランジスタ１３０９の第１端子がソ
ース端子となり、配線１３１０と電源線１３０７によって設定される電流制御用トランジ
スタ１３０９のゲートソース間電圧によって、表示素子１３０４に供給される電流が決定
される。
つまり、理想的には表示素子１３０４に印加する電流を一定にし、表示素子１３０４か
ら得られる輝度を一定にする。そして、１フレーム期間内に複数のサブフレーム期間を設
け、サブフレーム期間毎に画素へのビデオ信号の書き込みを行い、サブフレーム期間毎に
画素の点灯非点灯を制御し、その点灯しているサブフレーム期間の合計によって、階調を
表現する。
続いて、図３８（Ｃ）の画素構成について説明する。図３８（Ｃ）に示す画素は、駆動
トランジスタ１５０１、スイッチングトランジスタ１５０２、容量素子１５０３、表示素
子１５０４、第１の走査線１５０５、信号線１５０６、電源線１５０７、消去用ダイオー
ド１５０９、第２の走査線１５１０を有している。スイッチングトランジスタ１５０２は
、ゲート端子が第１の走査線１５０５に接続され、第１端子（ソース端子又はドレイン端
子）が信号線１５０６に接続され、第２端子（ソース端子又はドレイン端子）が駆動トラ
ンジスタ１５０１のゲート端子と接続されている。さらに、駆動トランジスタ１５０１の
ゲート端子は整流素子（ダイオード１５０９）を介して第２の走査線１５１０と接続され
ている。また、スイッチングトランジスタ１５０２の第２端子は容量素子１５０３を介し
て電源線１５０７と接続されている。
また、駆動トランジスタ１５０１は、第１端子（ソース端子又はドレイン端子）が電源
線１５０７に接続され、第２端子（ソース端子又はドレイン端子）が表示素子１５０４の
第１の電極と接続されている。表示素子１５０４の第２の電極１５０８には低電源電位が
設定されている。なお、低電源電位とは、電源線１５０７に設定される高電源電位を基準
にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、
０Ｖなどが設定されていても良い。
この高電源電位と低電源電位との電位差を表示素子１５０４に印加して、表示素子１５
０４に電流を流して表示素子１５０４を発光させるため、高電源電位と低電源電位との電
位差が表示素子１５０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定す
る。なお、容量素子１５０３は駆動トランジスタ１５０１のゲート容量を代用して削除し
ても良い。
本画素構成は、図３８（Ａ）の画素に、消去用ダイオード１５０９と第２の走査線１５
１０を追加したものである。よって、駆動トランジスタ１５０１、スイッチングトランジ
スタ１５０２、容量素子１５０３、表示素子１５０４、第１の走査線１５０５、信号線１
５０６、電源線１５０７は、それぞれ図１０の画素の駆動トランジスタ１００１、スイッ
チングトランジスタ１００２、容量素子１００３、表示素子１００４、走査線１００５、
信号線１００６、電源線１００７に相当し、書き込みの動作や発光の動作は同様であるた
めここではその説明を省略する。
消去動作について説明する。消去動作時には、第２の走査線１５１０にＨレベルの信号
を入力する。すると、ダイオード１５０９に電流が流れ、容量素子１５０３によって保持
されていた駆動トランジスタ１５０１のゲート電位をある電位に設定することができる。
つまり、駆動トランジスタ１５０１のゲート端子の電位を、ある電位に設定し、画素へ書
き込まれたビデオ信号に関わらず、駆動トランジスタ１５０１を強制的にオフさせること
ができる。
なお、ダイオード１５０９には、ダイオード接続したトランジスタを用いることが可能
である。さらに、ダイオード接続したトランジスタの他にも、ＰＮ接合やＰＩＮ接合のダ
イオードやショットキー型のダイオードやカーボンナノチューブで形成されたダイオード
などを用いてもよい。ダイオード接続したＮチャネル型トランジスタを適用した場合を図
３８（Ｄ）に示す。
ダイオード接続トランジスタ１６０１の第１端子（ソース端子又はドレイン端子）を駆
動トランジスタ１５０１のゲート端子と接続する、またダイオード接続トランジスタ１６
０１の第２端子（ソース端子又はドレイン端子）をゲート端子と接続するとともに、第２
の走査線１５１０に接続する。すると、第２の走査線１５１０がＬレベルのときにはダイ
オード接続トランジスタ１６０１はゲート端子とソース端子が接続されているため電流が
流れないが、第２の走査線１５１０にＨレベルの信号を入力したときにダイオード接続ト
ランジスタ１６０１の第２端子はドレイン端子となるためダイオード接続トランジスタ１
６０１に電流が流れる。よって、ダイオード接続トランジスタ１６０１は整流作用を奏す
る。
また、ダイオード接続したＰチャネル型トランジスタを適用した場合を図３９（Ａ）に
示す。
ダイオード接続トランジスタ１７０１の第１端子（ソース端子又はドレイン端子）を第
２の走査線１５１０に接続する。また、ダイオード接続トランジスタ１７０１の第２端子
（ソース端子又はドレイン端子）をゲート端子と接続するとともに、駆動トランジスタ１
５０１のゲート端子と接続する。すると、第２の走査線１５１０がＬレベルのときにはダ
イオード接続トランジスタ１７０１はゲート端子とソース端子が接続されているため電流
が流れないが、第２の走査線１５１０にＨレベルの信号を入力したときにダイオード接続
トランジスタ１７０１の第２端子はドレイン端子となるため電流が流れる。よって、ダイ
オード接続トランジスタ１７０１は整流作用を奏する。
なお、第２の走査線１５１０に入力するＬレベルの信号は、画素に非点灯となるビデオ
信号が書き込まれているときにダイオード１５０９、ダイオード接続トランジスタ１６０
１、ダイオード接続トランジスタ１７０１に電流が流れないような電位とする。また、第
２の走査線１５１０に入力するＨレベルの信号は、画素に書き込まれたビデオ信号に関わ
らず、駆動トランジスタ１５０１がオフするような電位をゲート端子に設定することがで
きるような電位とする。
また、画素へ書き込まれた信号を消去させるために消去用トランジスタを設けてもよい
。図３９（Ｂ）に示す画素は、図３８（Ａ）の画素に消去用トランジスタ１８０９と第２
の走査線１８１０を追加したものである。よって、駆動トランジスタ１８０１、スイッチ
ングトランジスタ１８０２、容量素子１８０３、表示素子１８０４、第１の走査線１８０
５、信号線１８０６、電源線１８０７は、それぞれ図１０の画素の駆動トランジスタ１０
０１、スイッチングトランジスタ１００２、容量素子１００３、表示素子１００４、走査
線１００５、信号線１００６、電源線１００７に相当し、書き込みの動作や発光の動作は
同様であるためここではその説明を省略する。
消去動作について説明する。消去動作時には、第２の走査線１８１０にＨレベルの信号
を入力する。すると、消去用トランジスタ１８０９がオンし、駆動トランジスタ１８０１
のゲート端子と第１端子を同電位にすることができる。つまり、駆動トランジスタ１８０
１のゲートソース間電圧を０Ｖにすることができる。なお、第２の走査線１８１０のＨレ
ベルの電位は、電源線１８０７の電位よりも消去用トランジスタ１８０９のしきい値電圧
Ｖｔｈ以上高いことが望ましい。こうして、駆動トランジスタ１８０１を強制的にオフさ
せることができる。
また、整流素子や消去用トランジスタは図３８（Ｂ）のような画素構成に適用すること
も可能である。一例として、図３８（Ｂ）の画素に整流素子を追加した構成を図３９（Ｃ
）に示す。図３８（Ｂ）の構成において、駆動トランジスタ１３０１のゲート端子が整流
素子１９０１を介して第２の走査線１９０２と接続されている。なお、書き込みの動作や
発光の動作は図３８（Ｂ）と同様に行うことができる。
消去動作について説明する。消去動作時には、第２の走査線１９０２にＨレベルの信号
を入力する。すると、整流素子１９０１に電流が流れ、容量素子１３０３によって保持さ
れていた駆動トランジスタ１３０１のゲート電位をある電位に設定することができる。つ
まり、駆動トランジスタ１３０１のゲート端子の電位を、ある電位に設定し、画素へ書き
込まれたビデオ信号に関わらず、駆動トランジスタ１３０１を強制的にオフさせることが
できる。こうして、画素を強制的に非点灯にする。なお、整流素子１９０１としてはＮチ
ャネル型のトランジスタやＰチャネル型のトランジスタをダイオード接続したものを用い
ることができる。
図３８（Ｃ）、図３８（Ｄ）、図３９（Ａ）、図３９（Ｂ）、図３９（Ｃ）のように第
２の走査線を設けて、第２の走査線を選択することにより画素を非点灯とする信号を駆動
トランジスタのゲート端子に入力する場合には、例えば、図４０に示すような表示装置の
構成を用いることができる。
信号線駆動回路７４０１、第１の走査線駆動回路７４０２、第２の走査線駆動回路７４
０５、画素部７４０３と、を有している。また、信号線駆動回路７４０１から列方向に伸
張した信号線Ｓ１〜Ｓｎと、第１の走査線駆動回路７４０２及び第２の走査線駆動回路７
４０５から行方向に伸張したそれぞれの第１の走査線Ｇ１〜Ｇｍ、第２の走査線Ｒ１〜Ｒ
ｍに対応して、複数の画素１０４が画素部１０３にマトリクスに配置されている。
第１の走査線駆動回路７４０２には、クロック信号（Ｇ＿ＣＬＫ）、クロック反転信号
（Ｇ＿ＣＬＫＢ）、スタートパルス信号（Ｇ＿ＳＰ）などの信号が入力される。そして、
それらの信号にしたがって、選択する画素行の第１の走査線Ｇｉ（第１の走査線Ｇ１〜Ｇ
ｍのうちいずれか一）に信号を出力する。そして、信号の書き込みを行う画素行を選択す
る。
また、第２の走査線駆動回路７４０５には、クロック信号（Ｒ＿ＣＬＫ）、クロック反
転信号（Ｒ＿ＣＬＫＢ）、スタートパルス信号（Ｒ＿ＳＰ）などの信号が入力される。そ
して、それらの信号にしたがって、選択する画素行の第２の走査線Ｒｉ（第２の走査線Ｒ
１〜Ｒｍのうちいずれか一）に信号を出力する。そして、信号の消去を行う画素行を選択
する。
また、信号線駆動回路７４０１には、クロック信号（Ｓ＿ＣＬＫ）、クロック反転信号
（Ｓ＿ＣＬＫＢ）、スタートパルス信号（Ｓ＿ＳＰ）、ビデオ信号（Ｄｉｇｉｔａｌ Ｖ
ｉｄｅｏ Ｄａｔａ）などの信号が入力される。そして、それらの信号にしたがって、各
信号線Ｓ１〜Ｓｎへそれぞれ各列の画素に応じたビデオ信号を出力する。
よって、信号線Ｓ１〜Ｓｎに入力されたビデオ信号は、第１の走査線Ｇｉ（走査線Ｇ１
〜Ｇｍのうちいずれか一）に入力された信号によって選択された画素行の各列の画素１０
４に書き込まれる。そして、各第１の走査線Ｇ１〜Ｇｍにより各画素行が選択され、全て
の画素１０４に各画素１０４に対応したビデオ信号が書き込まれる。そして、各画素１０
４は書き込まれたビデオ信号のデータを一定期間保持する。そして各画素１０４は、ビデ
オ信号のデータを一定期間保持することによって、点灯又は非点灯の状態を維持すること
ができる。
ここで、本実施の形態の表示装置では、各画素７４０４に書き込まれた信号のデータに
よって各画素７４０４の点灯又は非点灯を制御し、発光時間の長さによって階調を表現す
る時間階調方式を適用したものである。なお、１表示領域分の画像を完全に表示するため
の期間を１フレーム期間といい、本実施の形態で示す表示装置は１フレーム期間に複数の
サブフレーム期間を有する。この１フレーム期間中の各サブフレーム期間の長さは概略等
しくても、異なっていてもよい。つまり、１フレーム期間中において、サブフレーム期間
毎に各画素７４０４の点灯又は非点灯を制御し、画素７４０４毎の点灯時間の合計時間の
違いによって階調を表現する。
また、本実施の形態の表示装置は、信号線駆動回路７４０１や走査線駆動回路７４０２
にサンプリングパルスの出力やゲート選択パルスの出力を制御する信号を入力する。例え
ば、１フレーム期間中のあるサブフレーム期間において、新たに画素への信号の書き込み
を行おうとする画素行における一行分のビデオ信号のデータが、すでにその画素行へ書き
込まれている一行分のビデオ信号のデータと同じ場合に、上記実施の形態で示したように
、走査線駆動回路７４０２に転送制御信号やサンプリング制御信号を入力することによっ
て、その画素行を選択するゲート選択パルスを出力しないようにする。具体的には、その
画素行の走査線に画素行を選択しないためのＬ信号を入力するか、その画素行の走査線を
フローティングにする。また、信号線駆動回路７４０１の出力制御回路もビデオ信号を出
力しないようにする。信号線駆動回路７４０１からの出力は、画素を点灯状態とする信号
でもよいし、非点灯状態とする信号でもよい。できるだけ消費電力がかからないような信
号を入力すればよい。また、信号線Ｓ１〜Ｓｎをフローティングにしてもよい。また、フ
ローティングにしなくとも信号線に入力した直前の信号をそのまま出力するようにしても
よい。なぜなら、その信号線にはすでに配線交差容量への充放電が完了しているため、そ
れほど消費電力はかからないからである。例えば、上記実施の形態で上述した、一行前の
ビデオ信号と新たに次の行に書き込みを行うビデオ信号が全ての列において同一である場
合の駆動方法（例えば、図１４、図１５、図１７）を適用することができる。
また、本実施の形態の表示装置の他の構成は、１フレーム期間中のあるサブフレーム期
間において、新たにある行の画素へ信号の書き込みを行おうとするビデオ信号のデータが
、一行前の画素に書き込まれたビデオ信号のデータと同じ場合（一行前に画素に書き込み
が行われないときにはその行より前であって直前に画素に書き込まれたビデオ信号のデー
タと同じ場合）に、上記実施の形態で示したように、信号線駆動回路１０１に転送制御信
号やサンプリング制御信号等を入力することにより、信号線駆動回路１０１のシフトレジ
スタでの信号の転送を行わないようにする。
したがって、本実施の形態の表示装置によれば、ある画素行に着目して、その画素行に
すでに入力されている信号が、これからその画素行に入力しようとしている信号と同じで
ある場合に、その画素行には信号を入力しないようにすることができるので、走査線や信
号線の充放電の回数を減らすことができ、消費電力の低減を図ることができる。また、あ
る画素行に着目して、その画素行にすでに入力されている信号が、一行前に画素に書き込
まれたビデオ信号と同じである場合（一行前に画素に書き込みが行われないときにはその
行より前であって直前に画素に書き込まれたビデオ信号のデータと同じ場合）に、信号線
に入力した直前の信号をそのまま出力することができるため、消費電力の低減を図ること
ができる。
また、図３９（Ｄ）の画素構成の場合には、整流素子を設けなくとも画素を強制的に非
点灯にすることができる。例えば、図３８（Ｂ）の画素構成において、配線１３１０の代
わりに第２の走査線２１５１を設け、電流制御用トランジスタ１３０９のゲート端子を第
２の走査線２１５１に接続する。画素に書き込まれたビデオ信号に関わらず、画素を強制
的に非点灯にするには、第２の走査線２１５１にＨレベルの信号を入力する。すると、電
流制御用トランジスタ１３０９がオフするため、画素に書き込まれたビデオ信号にかかわ
らず画素を非点灯にすることができる。なお、強制的に画素を非点灯にするとき以外には
、第２の走査線２１５１は一定の電位を設定しておき、電流制御用トランジスタ１３０９
に流れる電流が一定になるようにしておく。
続いて図４１の画素について説明する。図４１の画素は、電流源回路４７０１と、スイ
ッチ４７０２と、表示素子４７０３と、信号保持手段４７０４と、電源線４７０５とを有
する。
表示素子４７０３の画素電極はスイッチ４７０２と電流源回路４７０１を介して電源線
４７０５と接続されている。なお、信号保持手段４７０４には画素の点灯非点灯を制御す
る信号が入力され、この信号を保持する。そして、この信号によりスイッチ４７０２のオ
ンオフが制御される。
また、表示素子４７０３の対向電極４７０６と電源線４７０５に設定する電位は電流源
回路４７０１にプログラミングした電流値の電流を正常に供給することができるように設
定する。
本画素構成によれば、一定の電流値を電流源回路４７０１にプログラミングすることで
、常に表示素子４７０３へ一定の電流を供給することができるので、画素毎の発光のばら
つきを改善することができる。また、表示素子４７０３の電流電圧特性が、温度変化に起
因して変化しても、一定の電流を供給することができるので、温度変化に伴う表示素子４
７０３の輝度の変化を抑制することができる。
また、表示素子４７０３は経時的に劣化してしまい、電流電圧特性が変化してしまう。
しかし、本画素構成では、一定の電流を供給することができるので、経時劣化に伴う表示
素子４７０３の輝度の変化を抑制することができる。また、経時劣化が進むと、電流輝度
特性が変化する。つまり、同じ電流値の電流を流しても劣化した表示素子４７０３の輝度
は劣化していない表示素子４７０３よりも輝度が低くなってしまう。そこで、本画素にお
いて、電流源回路４７０１にプログラミングする電流値を経時変化に伴ってプログラムす
ることにより経時変化に伴う輝度の減少を抑制することができる。
図４１の画素の基本的な構成の一例を図４２（Ａ）に示す。駆動トランジスタ５３０１
と、スイッチング用トランジスタ５３０２と、容量素子５３０３と、表示素子５３０４と
、走査線５３０５と、信号線５３０６と、電源線５３０７と、電流源回路５３０９とを有
する。
スイッチングトランジスタ５３０２は、ゲート端子が走査線５３０５に接続され、第１
端子（ソース端子又はドレイン端子）が信号線５３０６に接続され、第２端子（ソース端
子又はドレイン端子）が駆動トランジスタ５３０１のゲート端子と接続されている。また
、スイッチングトランジスタ５３０２の第２端子（ソース端子又はドレイン端子）は容量
素子５３０３を介して電源線５３０７と接続されている。さらに、駆動トランジスタ５３
０１は第１端子（ソース端子又はドレイン端子）が電流源回路５３０９を介して電源線５
３０７に接続され、第２端子（ソース端子又はドレイン端子）が表示素子５３０４の第１
の電極と接続されている。表示素子５３０４の第２の電極５３０８には低電源電位が設定
されている。なお、低電源電位とは、電源線５３０７に設定される電位を高電源電位とし
た場合、低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ
、０Ｖなどが設定されていても良い。この高電源電位と低電源電位は、電流源回路５３０
９にプログラミングした電流値の電流を正常に流せるような電位を設定する。なお、容量
素子５３０３は駆動トランジスタ５３０２のゲート容量を代用して省略することも可能で
ある。駆動トランジスタ５３０２のゲート容量については、ソース領域やドレイン領域や
ＬＤＤ領域などとゲート電極とが重なってオーバーラップしているような領域で容量が形
成されていてもよいし、チャネル領域とゲート電極との間で容量が形成されていてもよい
。
本画素構成の動作について説明する。走査線５３０５で画素が選択されているとき、つ
まりスイッチングトランジスタ５３０２がオンになっているときに信号線５３０６から画
素にビデオ信号が入力される。そして、電荷が容量素子５３０３に蓄積され、容量素子５
３０３は駆動トランジスタ５３０１のゲート電位を保持する。
一般に、トランジスタの動作領域は、線形領域と飽和領域とに分けることが出来る。そ
の境目は、ドレインソース間電圧をＶｄｓ、ゲートとソース間電圧をＶｇｓ、しきい値電
圧をＶｔｈとすると、（Ｖｇｓ−Ｖｔｈ）＝Ｖｄｓの時になる。（Ｖｇｓ−Ｖｔｈ）＞Ｖ
ｄｓの場合は、線形領域であり、Ｖｄｓ、Ｖｇｓの大きさによって電流値が決まる。一方
、（Ｖｇｓ−Ｖｔｈ）＜Ｖｄｓの場合は飽和領域になり、理想的には、Ｖｄｓが変化して
も、電流値はほとんど変わらない。つまり、Ｖｇｓの大きさだけによって電流値が決まる
。
ここで、本構成の場合には、駆動トランジスタ５３０１は線形領域で動作させる。駆動
トランジスタ５３０１のゲート端子には、駆動トランジスタ５３０１が十分にオンするか
、オフするかの二つの状態となるようなビデオ信号を入力する。よって、駆動トランジス
タ５３０１がオンするビデオ信号であるときには、電流源回路５３０９にプログラミング
された電流値の電流をそのまま表示素子５３０４の第１の電極に設定する。
つまり、表示素子５３０４に印加する電流を一定にし、表示素子５３０４から得られる
輝度を一定にする。そして、１フレーム期間内に複数のサブフレーム期間を設け、サブフ
レーム期間毎に画素へのビデオ信号の書き込みを行い、サブフレーム期間毎に画素の点灯
又は非点灯を制御し、その点灯しているサブフレーム期間の合計によって、階調を表現す
る。
さらに、詳しい構成例を図４２（Ｂ）に示す。駆動トランジスタ６７０１と、スイッチ
ングトランジスタ６７０２と、第１の容量素子６７０３と、表示素子６７０４と、走査線
６７０５と、信号線６７０６と、電源線６７０７と、電流源トランジスタ６７１２と、第
２の容量素子６７１３と、第１のスイッチ６７１４と、第２のスイッチ６７１５とを有す
る。
スイッチングトランジスタ６７０２は、ゲート端子が走査線６７０５に接続され、第１
端子（ソース端子又はドレイン端子）が信号線６７０６に接続され、第２端子（ソース端
子又はドレイン端子）が駆動トランジスタ６７０１のゲート端子と接続されている。また
、スイッチングトランジスタ６７０２の第２端子（ソース端子又はドレイン端子）は第１
の容量素子６７０３を介して電源線６７０７と接続されている。さらに、駆動トランジス
タ６７０１は第１端子（ソース端子又はドレイン端子）が、電流源トランジスタ６７１２
の第１端子（ソース端子又はドレイン端子）に接続されている。そして、電流源トランジ
スタ６７１２の第２端子（ソース端子又はドレイン端子）は電源線６７０７に接続されて
いる。また、電流源トランジスタ６７１２の第１端子は第２のスイッチ６７１５を介して
電流供給線６７１１と接続されている。また、電流源トランジスタ６７１２は、第２端子
が第１のスイッチ６７１４を介してゲート端子と接続されている。また、電流源トランジ
スタ６７１２は、ゲート端子と第１端子との間に容量素子６７１３が接続されている。ま
た、電流供給線６７１１は電流源６７１０を介して配線６７１６と接続されている。
本構成においては、電流源トランジスタ６７１２と第２の容量素子６７１３と、第１の
スイッチ６７１４と、第２のスイッチ６７１５とから構成される電流源回路６７０９が図
５３の画素の電流源回路５３０９に相当し、画素への信号の書き込み動作や発光動作につ
いては共通するため省略する。よって、ここでは、電流源回路６７０９へのプログラミン
グについて説明する。
電流源回路６７０９へ電流をプログラミングする際、第１のスイッチ６７１４及び第２
のスイッチ６７１５をオンにする。すると、過渡的には電流源６７１０に流れる電流が分
散して容量素子６７１３及び電流源トランジスタ６７１２に流れる。そして、定常状態に
なると、電流源６７１０に流れる電流が電流源トランジスタ６７１２に流れるようになる
。そして、その電流を流すための電流源トランジスタ６７１２のゲート端子と第１端子間
電圧、つまり、ゲート端子とソース端子間の電圧Ｖｇｓ分の電荷が容量素子６７１３に蓄
積されている。
この状態になったら、第１のスイッチ６７１４及び第２のスイッチ６７１５をオフにす
る。こうして、容量素子６７１３によって、電流源トランジスタ６７１２のゲート端子と
ソース端子間の電圧Ｖｇｓを保持する。すると、電流源回路６７０９へのプログラミング
は完了する。つまり、駆動トランジスタ６７０１がオンすれば、表示素子６７０４へ電流
源６７１０に流れる電流と概略等しい電流を流すことができる。なお、本実施の形態の表
示装置には様々な画素を適用することができ、上述した画素に限られない。
続いて、本発明の表示装置に適用可能な駆動方法について説明する。
まず、画素への信号書き込み期間（アドレス期間）と発光期間（サスティン期間）とが
分離されている場合の駆動方法について図４３を用いて説明する。ここでは、一例として
４ビットのデジタル時間階調の場合について説明する。
なお、１表示領域分の画像を完全に表示するための期間を１フレーム期間という。１フ
レーム期間は複数のサブフレーム期間を有し、１サブフレーム期間はアドレス期間とサス
ティン期間とを有する。アドレス期間Ｔａ１〜Ｔａ４は、全行分の画素への信号書き込み
にかかる時間を示し、期間Ｔｂ１〜Ｔｂ４は一行分の画素（又は一画素分）への信号書き
込みにかかる時間を示している。また、サスティン期間Ｔｓ１〜Ｔｓ４は、画素へ書き込
まれたビデオ信号にしたがって点灯又は非点灯状態を維持する時間を示し、その長さの比
をＴｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４＝２３：２２：２１：２０＝８：４：２：１としてい
る。どのサスティン期間で発光するかによって階調を表現している。
動作について説明する。まず、アドレス期間Ｔａ１において、１行目から順に走査線に
画素選択信号が入力され、画素が選択される。そして、画素が選択されているときに、信
号線から画素へビデオ信号が入力される。そして、画素にビデオ信号が書き込まれると、
画素は再び信号が入力されるまでその信号を保持する。この書き込まれたビデオ信号によ
ってサスティン期間Ｔｓ１における各画素の点灯、非点灯が制御される。同様に、アドレ
ス期間Ｔａ２、Ｔａ３、Ｔａ４において画素へビデオ信号が入力され、そのビデオ信号に
よってサスティン期間Ｔｓ２、Ｔｓ３、Ｔｓ４における各画素の点灯、非点灯が制御され
る。そして、それぞれのサブフレーム期間において、アドレス期間中は点灯せず、アドレ
ス期間が終了した後、サスティン期間が始まり、点灯させるための信号が書き込まれてい
る画素が点灯する。
ここで、本発明の表示装置においては、前のサブフレーム期間におけるアドレス期間に
入力したビデオ信号と、後のサブフレーム期間において入力するビデオ信号とが一行分の
画素において同じ場合に、後のサブフレーム期間においてはその一行分の画素への信号の
書き込みを行わないようにする。
なお、１フレーム期間中の１番最初のサブフレーム期間においては１つ前のフレーム期
間の最後のサブフレーム期間の同じ行の１行分の画素と信号のデータを比較する。そして
、その１行分の画素の信号のデータが同じときには、１フレーム期間中の１番最初のサブ
フレーム期間のその行の画素へは信号の書き込みを行わない。
その結果、電荷の充放電を減らし、消費電力を低減することができる。
例えば、後のサブフレーム期間においては、その一行分の画素の接続された走査線には
、画素を選択する信号を入力しないことにより、走査線の配線交差容量やその走査線に接
続されたトランジスタのゲート容量への電荷の充放電を省略することができる。そのため
、その走査線には画素を選択しない信号を入力し続けてもいいし、その走査線をフローテ
ィングにしてもいい。
また、後のサブフレーム期間においては、その一行分の画素への信号の書き込みを時間
において、その信号線をフローティングにするか、電荷の充放電が少なくなる電位をその
信号線に入力するようにすることにより、消費電力を低減することができる。電荷の充放
電が少なくなる電位としては、直前に書き込みを行った一行分の画素への信号をそのまま
信号線に入力するとよい。
なお、ここでは４ビット階調を表現する場合について説明したが、ビット数及び階調数
はこれに限定されない。また、点灯の順番はＴｓ１、ＴＳ２、ＴＳ３、ＴＳ４である必要
はなく、ランダムでもよいし、複数に分割して発光をさせてもよい。
なお、このような駆動方法は、例えば、図３８（Ａ）で示した画素や、図３８（Ｂ）で
示した画素を有する表示装置において用いることができる。アドレス期間Ｔａ１〜Ｔａ４
において、表示素子１００４の第２の電極１００８や、表示素子１３０４の第２の電極１
３０８の電位をサスティン期間より高く設定し、表示素子１００４の表示素子１３０４の
順方向しきい値電圧以下となるようにすればよい。あるいは、表示素子１３０４の第２電
極１３０８をフローティングにすればよい。
続いて、画素への信号書き込み期間（アドレス期間）と発光期間（サスティン期間）と
が分離されていない場合の駆動方法について説明する。つまり、ビデオ信号の書き込み動
作が完了した行の画素は、次に画素へ信号の書き込み（又は消去）が行われるまで、信号
を保持する。書き込み動作から次にこの画素へ信号の書き込みが行われるまでの期間をデ
ータ保持時間という。そして、このデータ保持時間中は画素に書き込まれたビデオ信号に
従って、画素が点灯又は非点灯となる。同じ動作が、最終行まで行われ、アドレス期間が
終了する。そして、データ保持時間が終了した行から順に次のサブフレーム期間の信号書
き込み動作へ移る。
このように、信号書き込み動作が完了しデータ保持時間となると、直ちに画素へ書き込
まれたビデオ信号に従って画素が点灯又は非点灯となる駆動方法の場合には、データ保持
時間をアドレス期間より短くしようとしても、同時に２行に信号を入力できないため、ア
ドレス期間を重ならないようにしなければならないので、データ保持時間を短くすること
ができない。よってその結果、高階調表示を行うことが困難になる。
よって、消去期間を設けることによって、アドレス期間より短いデータ保持時間を設定
する。消去期間を設けアドレス期間より短いデータ保持時間を設定する場合の駆動方法に
ついて図４４（Ａ）を用いて説明する。
アドレス期間Ｔａ１において、１行目から順に走査線に走査信号が入力され、画素が選
択される。そして、画素が選択されているときに、信号線から画素へビデオ信号が入力さ
れる。そして、画素にビデオ信号が書き込まれると、画素は再び信号が入力されるまでそ
の信号を保持する。この書き込まれたビデオ信号によってサスティン期間Ｔｓ１における
各画素の点灯、非点灯が制御される。つまり、ビデオ信号の書き込み動作が完了した行に
おいては、直ちに書き込まれたビデオ信号にしたがって、画素が点灯又は非点灯の状態と
なる。同じ動作が、最終行まで行われ、アドレス期間Ｔａ１が終了する。そして、データ
保持時間が終了した行から順に次のサブフレーム期間の信号書き込み動作へ移る。同様に
、アドレス期間Ｔａ２、Ｔａ３、Ｔａ４において画素へビデオ信号が入力され、そのビデ
オ信号によってサスティン期間Ｔｓ２、Ｔｓ３、Ｔｓ４における各画素の点灯、非点灯が
制御される。そして、サスティン期間ＴＳ４はその終期を消去動作の開始によって設定さ
れる。なぜなら、各行の消去時間Ｔｅに画素に書き込まれた信号の消去が行われると、次
の画素への信号の書き込みが行われるまでは、アドレス期間に画素に書き込まれたビデオ
信号に関わらず、強制的に非点灯となるからである。つまり、消去時間Ｔｅが始まった行
の画素からデータ保持時間が終了する。
よって、アドレス期間とサスティン期間とを分離せずに、アドレス期間より短い高階調
且つデューティー比（１フレーム期間中の点灯期間の割合）の高い表示装置を提供するこ
とができる。また、瞬間輝度を低くすることが可能であるため表示素子の信頼性の向上を
図ることが可能である。
ここで、本発明の表示装置においては、１フレーム期間中のあるサブフレーム期間にお
いて、新たに信号の書き込みを行う画素行における一行分のビデオ信号のデータが、すで
にその画素行に書き込まれている一行分のビデオ信号のデータと同じ場合に、その一行分
の画素への信号の書き込みを行わないようにする。また、新たに画素に信号の書き込みを
行うビデオ信号のデータが、一行前に画素に書き込まれているビデオ信号のデータと同じ
場合（一行前に画素に書き込みが行われないときにはその行より前であって直前に画素に
書き込まれたビデオ信号のデータと同じ場合）に、信号線駆動回路のシフトレジスタでの
信号の転送を行わないようにする。つまり、このような駆動方法は、高階調表示を行うと
きに好適である。そして高階調表示を行うときには、画素への信号の書き込み回数を増え
てしまう。よって、本発明の表示装置のように充放電の回数を減らすことにことで、消費
電力の低減を図ることができるからである。
なお、ここでは４ビット階調を表現する場合について説明したが、ビット数及び階調数
はこれに限定されない。また、点灯の順番はＴｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４である必要
はなく、ランダムでもよいし、複数に分割して発光をしてもよい。
上記の消去時間を開始するための消去動作は図３８（Ｃ）、図３８（Ｄ）、図３９（Ａ
）の構成において第２の走査線１５１０、図３９（Ｂ）の構成において第２の走査線１８
１０、図３９（Ｃ）構成において第２の走査線１９０２に信号を入力することにより画素
を選択して行うことができる。
このような画素を有する表示装置の一例を図４０に示す。信号線駆動回路７４０１、第
１の走査線駆動回路７４０２、第２の走査線駆動回路７４０５、画素部７４０３を有し、
画素部７４０３には画素７４０４が第１の走査線Ｇ１〜Ｇｍ及び第２の走査線Ｒ１〜Ｒｍ
と信号線Ｓ１〜Ｓｎに対応してマトリクスに配置されている。
なお、第１の走査線Ｇｉ（第１の走査線Ｇ１〜Ｇｍのうちいずれか一）は図３８（Ｃ）
、図３８（Ｄ）、図３９（Ａ）の第１の走査線１５０５や、図３９（Ｂ）の第１の走査線
１８０５や、図３９（Ｃ）の第１の走査線１３０５に相当し、第２の走査線Ｒｉ（第２の
走査線Ｒ１〜Ｒｍのうちいずれか一）は図３８（Ｃ）、図３８（Ｄ）、図３９（Ａ）の第
２の走査線１５１０や、図３９（Ｂ）の第１の走査線１８１０や、図３９（Ｃ）の第１の
走査線１９０２に相当し、信号線Ｓｊ（信号線Ｓ１〜Ｓｎのうちいずれか一）は図３８（
Ｃ）、図３８（Ｄ）、図３９（Ａ）の第１の信号線１５０６や、図３９（Ｂ）の信号線１
８０６や、図３９（Ｃ）の信号線１３０６に相当する。
第１の走査線駆動回路７４０２には、クロック信号（Ｇ＿ＣＬＫ）、クロック反転信号
（Ｇ＿ＣＬＫＢ）、スタートパルス信号（Ｇ＿ＳＰ）、出力制御信号（Ｇ＿ＥＮＡＢＬＥ
）などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第１
の走査線Ｇｉ（第１の走査線Ｇ１〜Ｇｍのうちいずれか一）に信号を出力する。
第２の走査線駆動回路７４０５には、クロック信号（Ｒ＿ＣＬＫ）、クロック反転信号
（Ｒ＿ＣＬＫＢ）、スタートパルス信号（Ｒ＿ＳＰ）、出力制御信号（Ｒ＿ＥＮＡＢＬＥ
）などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第２
の走査線Ｒｉ（第２の走査線Ｒ１〜Ｒｍのうちいずれか一）に信号を出力する。
また、信号線駆動回路７４０１には、クロック信号（Ｓ＿ＣＬＫ）、クロック反転信号
（Ｓ＿ＣＬＫＢ）、スタートパルス信号（Ｓ＿ＳＰ）、ビデオ信号（Ｄｉｇｉｔａｌ Ｖ
ｉｄｅｏ Ｄａｔａ）、出力制御信号（Ｓ＿ＥＮＡＢＬＥ）などの信号が入力される。そ
して、それらの信号にしたがって、各信号線Ｓ１〜Ｓｎへそれぞれ各列の画素に応じたビ
デオ信号を出力する。
よって、信号線Ｓ１〜Ｓｎに入力されたビデオ信号は、第１の走査線Ｇｉ（第１の走査
線Ｇ１〜Ｇｍのうちいずれか一）に入力された信号によって選択された画素行の各列の画
素７４０４に書き込まれる。そして、各第１の走査線Ｇ１〜Ｇｍにより各画素行が選択さ
れ、全ての画素７４０４に各画素７４０４に対応したビデオ信号が書き込まれる。そして
、各画素７４０４は書き込まれたビデオ信号のデータを一定期間保持する。各画素７４０
４は、ビデオ信号のデータを一定期間保持することによって、点灯又は非点灯の状態を維
持することができる。
また、第２の走査線Ｒｉ（第１の走査線Ｒ１〜Ｒｍのうちいずれか一）に入力された信
号によって選択された画素行の各列の画素７４０４には、画素を非点灯とする信号（消去
信号ともいう）が書き込まれる。そして、各第２の走査線Ｒ１〜Ｒｍにより各画素行を選
択することで、非点灯期間を設定することができる。例えば、図４４において、消去時間
Ｔｅがこの第２の走査線Ｒｉにおける１ゲート選択期間（１水平期間）である。
また、本発明の表示装置は、信号線駆動回路７４０１や第１の走査線駆動回路７４０２
や第２の走査線駆動回路７５０５に出力制御回路を有している。
つまり、１フレーム期間中のあるサブフレーム期間において、画素へのビデオ信号の書
き込みを行う画素行における一行分のビデオ信号のデータが、すでにその画素行へ書き込
まれている一行分の信号（ビデオ信号や消去信号）のデータと一致するか否かを示す情報
が、サンプリング制御信号（Ｇ＿ＥＮＡＢＬＥｐ）により第１の走査線駆動回路７４０２
へ、出力制御信号（Ｓ＿ＥＮＡＢＬＥｓ）により信号線駆動回路７４０１へ伝えられる。
この消去信号は以前のサブフレーム期間において、第２の走査線駆動回路により選択され
、一行分の画素が非点灯になっている場合である。一致する場合には、第１の走査線駆動
回路７４０２の出力制御回路は、その画素行を選択する信号を出力しないようにする。つ
まり、その画素行の第１の走査線に画素行を選択しないためのＬ信号を入力するか、その
画素行の第１の走査線をフローティングにする。
また、信号線駆動回路７４０１の出力制御回路もビデオ信号を出力しないようにする。
信号線駆動回路７４０１からの出力は、画素を点灯状態とする信号でもよいし、非点灯状
態とする信号でもよい。できるだけ消費電力がかからないような信号を入力すればよい。
また、信号線Ｓ１〜Ｓｎをフローティングにしてもよい。また、フローティングにしなく
とも信号線に入力した直前の信号をそのまま出力するようにしてもよい。なぜなら、その
信号線にはすでに配線交差容量への充放電が完了しているため、それほど消費電力はかか
らないからである。例えば、上記実施の形態で上述した、一行前のビデオ信号と新たに次
の行に書き込みを行うビデオ信号が全ての列において同一である場合の駆動方法（例えば
、図１４、図１５、図１７）を適用することができる。
また、１フレーム期間中のあるサブフレーム期間において、信号の消去を行う画素行へ
すでに書き込まれている一行分の画素の信号のデータが全て非点灯の場合、その情報がサ
ンプリング制御信号（Ｒ＿ＥＮＡＢＬＥｐ）により第２の走査線駆動回路７４０５へ伝え
られる。すると第２の走査線駆動回路７４０５の出力制御回路は、その画素行を選択する
信号を出力しないようにする。つまり、その画素行の第２の走査線に画素行を選択しない
ためのＬ信号を入力するか、その画素行の第２の走査線をフローティングにする。また、
信号線駆動回路７４０１の出力制御回路もビデオ信号を出力しないようにする。
したがって、本発明の表示装置によれば、ある画素行に着目して、その画素行にすでに
入力されている信号が、これから入力しようとしている信号と同じであれば、その画素行
には信号を入力しないようにすることができるので、走査線や信号線の充放電の回数を減
らすことができ、消費電力の低減を図ることができる。
また、図３８（Ａ）の画素構成によっても、図４４（Ｂ）に示すように、１水平期間に
おいて、書き込み動作用の書き込み時間と消去動作用の消去時間を設けることによって、
図４４（Ａ）のようにデータ保持時間がアドレス期間より短い場合の階調を表現すること
ができる。例えば、図４５に示すように、１水平期間を２つに分割する。ここでは、前半
が書き込み時間、後半が消去時間として説明する。そして、分割された水平期間内で、各
々の走査線１００５を選択し、そのときに対応する信号を信号線１００６に入力する。例
えば、ある１水平期間において、前半はｉ行目を選択し、後半はｍ行目を選択する。する
と、１水平期間において、あたかも同時に２行分を選択したかのように動作させることが
可能となる。つまり、それぞれの１水平期間の前半の書き込み時間を用いて、書き込み時
間Ｔｂ１〜Ｔｂ４に信号線１００６から画素へビデオ信号を書き込む。そして、このとき
の１水平期間の後半の消去時間には画素を選択しない。また、別の１水平期間の後半の消
去時間を用いて消去時間Ｔｅに信号線１００６から画素へ消去信号を入力する。このとき
の１水平期間の前半の書き込み時間には画素を選択しない。このようにすることによって
、開口率の高い画素を有する表示装置を提供することができ、歩留まりの向上を図ること
ができる。
ここで、本発明の表示装置においては、１フレーム期間中のあるサブフレーム期間にお
いて、画素への信号の書き込みを行う画素行における一行分のビデオ信号のデータが、す
でにその画素行に入力されている一行分の信号（ビデオ信号や消去信号）のデータと同じ
場合に、その一行分の画素へのビデオ信号の書き込みを行わないようにする。１フレーム
期間中のあるサブフレーム期間において、画素への消去信号の入力を行う画素行における
一行分の信号（ビデオ信号や消去信号）のデータが、画素を非点灯とする信号である場合
に、その一行分の画素への消去信号の入力を行わないようにする。高階調表示を行うとき
には、画素への信号の書き込みや消去回数が増えてしまう。しかし、本発明の表示装置は
充放電の回数を減らすことにことで、消費電力の低減を図ることができる。つまり、この
ような駆動方法は、高階調表示を行うときに好適である。
このような画素を有する表示装置の一例を図４６に示す。信号線駆動回路７５０１、第
１の走査線駆動回路７５０２、第２の走査線駆動回路７５０５、画素部７５０３を有し、
画素部７５０３には画素７５０４が走査線Ｇ１〜Ｇｍと信号線Ｓ１〜Ｓｎに対応してマト
リクスに配置されている。
なお、走査線Ｇｉ（走査線Ｇ１〜Ｇｍのいずれか一）は図３８（Ａ）の走査線１００５
に相当し、信号線Ｓｊ（信号線Ｓ１〜Ｓｎのうちいずれか一）は図１０の信号線１００６
に相当する。
第１の走査線駆動回路７５０２には、クロック信号（Ｇ＿ＣＬＫ）、クロック反転信号
（Ｇ＿ＣＬＫＢ）、スタートパルス信号（Ｇ＿ＳＰ）、出力制御信号（Ｇ＿ＥＮＡＢＬＥ
）などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第１
の走査線Ｇｉ（第１の走査線Ｇ１〜Ｇｍのうちいずれか一）に画素を選択する信号を出力
する。なお、このときの信号は図４５のタイミングチャートに示すように１水平期間の前
半に出力されるパルスである。
第２の走査線駆動回路７５０５には、クロック信号（Ｒ＿ＣＬＫ）、クロック反転信号
（Ｒ＿ＣＬＫＢ）、スタートパルス信号（Ｒ＿ＳＰ）、出力制御信号（Ｒ＿ＥＮＡＢＬＥ
）などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第２
の走査線Ｒｉ（第２の走査線Ｒ１〜Ｒｍのうちいずれか一）に信号を出力する。なお、こ
のときの信号は図４５のタイミングチャートに示すように１水平期間の後半に出力される
パルスである。
また、信号線駆動回路７５０１には、クロック信号（Ｓ＿ＣＬＫ）、クロック反転信号
（Ｓ＿ＣＬＫＢ）、スタートパルス信号（Ｓ＿ＳＰ）、ビデオ信号（Ｄｉｇｉｔａｌ Ｖ
ｉｄｅｏ Ｄａｔａ）、出力制御信号（Ｓ＿ＥＮＡＢＬＥ）などの信号が入力される。そ
して、それらの信号にしたがって、各信号線Ｓ１〜Ｓｎへそれぞれ各列の画素に応じたビ
デオ信号を出力する。
よって、信号線Ｓ１〜Ｓｎに入力されたビデオ信号は、第１の走査線駆動回路７５０２
から走査線Ｇｉ（走査線Ｇ１〜Ｇｍのうちいずれか一）に入力された信号によって選択さ
れた画素行の各列の画素７５０４に書き込まれる。そして、各走査線Ｇ１〜Ｇｍにより各
画素行が選択され、全ての画素７５０４に各画素７５０４に対応したビデオ信号が書き込
まれる。そして、各画素７５０４は書き込まれたビデオ信号のデータを一定期間保持する
。各画素７５０４は、ビデオ信号のデータを一定期間保持することによって、点灯又は非
点灯の状態を維持することができる。
また、第２の走査線駆動回路７５０５から走査線Ｇｉ（走査線Ｇ１〜Ｇｍのうちいずれ
か一）に入力された信号によって選択された画素行の各列の画素７５０４には、画素を非
点灯とする信号（消去信号ともいう）が信号線Ｓ１〜Ｓｎから書き込まれる。そして、各
走査線Ｇ１〜Ｇｍにより各画素行を選択することで、非点灯期間を設定することができる
。例えば、第２の走査線駆動回路７５０５から走査線Ｇｉに入力された信号によってｉ行
目の画素が選択される時間は、図４４において、消去時間Ｔｅである。
また、本発明の表示装置は、信号線駆動回路７５０１や第１の走査線駆動回路７５０２
や第２の走査線駆動回路７５０５に出力制御回路を有している。つまり、１フレーム期間
中のあるサブフレーム期間において、画素への信号の書き込みを行う画素行における一行
分の信号（ビデオ信号や消去信号）のデータが、すでにその画素行へ書き込まれている一
行分の信号（ビデオ信号や消去信号）のデータと一致するか否かを示す信号が、サンプリ
ング制御信号（Ｇ＿ＥＮＡＢＬＥｐ）により第１の走査線駆動回路７５０２に、サンプリ
ング制御信号（Ｒ＿ＥＮＡＢＬＥｓ）により第２の走査線駆動回路７５０５に、サンプリ
ング制御信号（Ｓ＿ＥＮＡＢＬＥｐ）または出力制御信号（Ｓ＿ＥＮＡＢＬＥｓ）により
信号線駆動回路７５０１に入力され、一致する場合には、第１の走査線駆動回路７５０２
や第２の走査線駆動回路７５０５の出力制御回路は、その画素行を選択する信号を出力し
ないようにする。つまり、その画素行の走査線に画素行を選択しないためのＬ信号を入力
するか、その画素行の走査線をフローティングにする。また、信号線駆動回路７５０１の
出力制御回路もビデオ信号を出力しないようにする。信号線駆動回路７５０１からの出力
は、画素を点灯状態とする信号でもよいし、非点灯状態とする信号でもよい。できるだけ
消費電力がかからないような信号を入力すればよい。また、信号線Ｓ１〜Ｓｎをフローテ
ィングにしてもよい。
したがって、本発明の表示装置によれば、ある画素行に着目して、その画素行にすでに
入力されている信号が、これから入力しようとしている信号と同じであれば、その画素行
には信号を入力しないようにすることができるので、走査線や信号線の充放電の回数を減
らすことができ、消費電力の低減を図ることができる。
なお、本発明の表示装置の画素構成は上述した構成に限られず、様々な画素構成を適用
することが可能である。また、本発明の駆動方法は上述した駆動方法に限られずさまざま
な駆動方法を適用することが可能である。
なお、本発明の表示装置によれば、１フレーム期間中のあるサブフレーム期間において
、画素への信号の書き込みを行う画素行における一行分の信号のデータが、すでにその画
素行に書き込まれている一行分の信号のデータと同じ場合に、その一行分の画素への信号
の書き込みを行わないようにするため、充放電の回数を減らすことができ、消費電力の低
減を図ることが可能である。
特に、高階調の表示を行うためサブフレーム数が増えた場合に、より消費電力の低減を
図ることが可能である。
なお、本実施の形態は上記実施の形態と組み合わせることができる。つまり、本発明は
、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合わせた全ての構成
を適用することができる。
（実施の形態１０）
本実施の形態では、本発明の表示装置の主要な構成について説明する。
はじめに、本発明の表示装置の第１の構成である、ある行の画素に書き込みを行う場合
に、ある行に書き込みを行うビデオ信号と一行前に書き込まれたビデオ信号とが同じ場合
（一行前に画素に書き込みが行われないときにはその行より前であって直前に画素に書き
込まれたビデオ信号のデータと同じ場合）に、サンプリングパルスの出力を行わないよう
にする表示装置について図４７を参照して説明を行う。
アナログビデオ信号（Ａｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａ）がアナログデジタル変換
回路２５０１に入力されると、デジタルビデオ信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄａ
ｔａ）に変換され、アナログデジタル変換回路２５０１からメモリ書き込み選択回路２５
０２にデジタルビデオ信号が入力される。
メモリ書き込み選択回路２５０２では、ディスプレイコントローラ２５０７から入力さ
れる信号に従って、フレームメモリＡ２５０３又はフレームメモリＢ２５０４のいずれか
にサブフレーム毎のデータに分割して、１フレーム分のデジタルビデオ信号を書き込む。
なお、図４７では、フレームメモリＡ２５０３及びフレームメモリＢ２５０４内のそれぞ
れのサブフレームとしてＳＦ１、ＳＦ２、ＳＦ３を示しているがサブフレームの数はこれ
に限定されない。
また、判別回路２５０５では、ディスプレイコントローラ２５０７から入力される信号
にしたがって、フレームメモリＡ２５０３又はフレームメモリＢ２５０４のいずれかにお
いて、あるサブフレームの各行に書き込まれるビデオ信号を行の前後で比較する。具体的
には、あるサブフレームにおいて、各行に書き込まれるビデオ信号を行の前後で列毎に比
較を行う。そして、ある行の画素に入力するビデオ信号とその一行前の画素に入力するビ
デオ信号のデータが一致する列があるか、一致する列がないかを示す書き込み制御信号を
メモリ読み出し選択回路２５０６及びディスプレイコントローラ２５０７に入力する。
そして、メモリ読み出し選択回路２５０６は、ディスプレイコントローラ２５０７から
の信号に従って、フレームメモリＡ２５０３又はフレームメモリＢ２５０４のいずれかに
書き込まれた１フレーム分のデジタルビデオ信号を読み出し、そのビデオ信号をディスプ
レイコントローラ２５０７へ入力する。ここで、判別回路２５０５によって、あるサブフ
レームにおいて各行に書き込まれるビデオ信号を行の前後で列毎に比較を行い、一行前に
書き込むビデオ信号と次の行に書き込みを行うビデオ信号が全ての列で一致することを示
す信号がメモリ読み出し選択回路２５０６に入力されていた場合には、メモリ読み出し選
択回路２５０６では、ディスプレイコントローラ２２７からの信号に関わらず、フレーム
メモリＡ２５０３又はフレームメモリＢ２５０４のいずれかに書き込まれた１フレームに
おける一行分のデジタルビデオ信号のうち、次の行の画素のビデオ信号の読み出しを行わ
ない。
また、ディスプレイコントローラ２５０７は、スタートパルス信号（Ｇ＿ＳＰ、Ｓ＿Ｓ
Ｐ）やクロック信号（Ｇ＿ＣＬＫ、Ｓ＿ＣＬＫ）や転送制御信号（Ｓ＿ＥＮＡＢＬＥｔ）
やサンプリング制御信号（Ｓ＿ＥＮＡＢＬＥｐ）や駆動電圧やビデオ信号（Ｄｉｇｉｔａ
ｌ Ｖｉｄｅｏ Ｄａｔａ）などをディスプレイ２５０８に入力する。
つまり、ディスプレイコントローラ２５０７は、１フレーム期間中のあるサブフレーム
期間において、ある行に書き込まれるビデオ信号と一行前に書き込まれたビデオ信号を列
毎で比較を行い、一行前に書き込むビデオ信号と次の行に書き込みを行うビデオ信号が同
じ列がある場合には転送制御信号やサンプリング制御信号をディスプレイ２５０８に入力
する。
なお、図４７においてのディスプレイ２５０８は、基板上に画素がマトリクスに配置さ
れた画素部と、画素部の周辺駆動回路（走査線駆動回路や信号線駆動回路など）とが形成
された表示パネルに該当する。なお、表示パネルは、周辺駆動回路をＩＣチップ上に形成
し、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）等により基板上に実装されたものであっても
、周辺駆動回路を画素部とともに基板上に一体形成されたものであってもよい。なお、Ｉ
Ｃチップとは、半導体基板若しくは絶縁基板の表面又は半導体基板の内部に、半導体素子
を含む素子で電子回路を構成しているチップ状のものをいう。なお、ＩＣチップの中で、
シリコンウエハ上に回路パターンを焼き付けて製造されたものを半導体チップともいう。
次に、本発明の第２の構成である、１フレーム期間中のあるサブフレーム期間において
、画素への信号の書き込みを行う画素行における一行分のビデオ信号のデータが、前回の
サブフレーム期間における一行分のビデオ信号のデータと同じ場合には、その画素行に信
号の書き込みを行わないようにする表示装置について図４８を参照して説明を行う。
アナログビデオ信号（Ａｎａｌｏｇ ｖｉｄｅｏ ｄａｔａ）がアナログデジタル変換
回路２６０１に入力されると、デジタルビデオ信号（Ｄｉｇｉｔａｌ ｖｉｄｅｏ ｄａ
ｔａ）に変換し、アナログデジタル変換回路２６０１からメモリ書き込み選択回路２６０
２にデジタルビデオ信号を入力する。
メモリ書き込み選択回路２６０２では、ディスプレイコントローラ２６０７から入力さ
れる信号に従って、フレームメモリＡ２６０３又はフレームメモリＢ２６０４のいずれか
にサブフレーム毎のデータに分割して１フレーム分のデジタルビデオ信号を書き込む。な
お、図４８では、フレームメモリＡ２６０３及びフレームメモリＢ２６０４内のサブフレ
ームとしてＳＦ１、ＳＦ２、ＳＦ３を示しているがサブフレームの数はこれに限定されな
い。
また、メモリ読み出し選択回路２６０６は、ディスプレイコントローラ２６０７からの
信号に従って、フレームメモリＡ２６０３又はフレームメモリＢ２６０４のいずれかに書
き込まれた１フレーム分のデジタルビデオ信号を読み出し、そのビデオ信号をラインメモ
リ２６１０へ入力する。
また、判別回路２６０５には、フレームメモリＡ２６０３又はフレームメモリＢ２６０
４のいずれの、どのサブフレームの、どの画素行のデータがラインメモリ２６０９に入力
されたかを示す信号がディスプレイコントローラ２６０７から入力される。その信号にし
たがって画素一行分のデータと前のサブフレームにおける同じ行の画素一行分のデータと
比較する。そして、この一行分の画素に入力するビデオ信号のデータが一致するか、しな
いかを示す書き込み制御信号をラインメモリ２３０９及びディスプレイコントローラ２６
０７に入力する。
ラインメモリ２６０９から一行分の画素に入力するビデオ信号のデータをディスプレイ
コントローラ２６０７に入力する。ここで、判別回路２６０５によって、ラインメモリ２
６０９に入力された画素行のデータが前のサブフレームにおいてその画素行に書き込まれ
たデータと一致していたことを示す信号がラインメモリ２６０９に入力されていた場合に
は、ラインメモリ２６０９は、その一行分の画素のビデオ信号をディスプレイコントロー
ラ２６０７に入力しない。
また、ディスプレイコントローラ２６０７は、スタートパルス信号（Ｇ＿ＳＰ、Ｓ＿Ｓ
Ｐ）やクロック信号（Ｇ＿ＣＬＫ、Ｓ＿ＣＬＫ）や転送制御信号（Ｇ＿ＥＮＡＢＬＥｔ）
やサンプリング制御信号信号（Ｇ＿ＥＮＡＢＬＥｐ）や出力制御信号（Ｓ＿ＥＮＡＢＬＥ
）や駆動電圧やビデオ信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄａｔａ）などをディスプレ
イ２６０８に入力する。
つまり、ディスプレイコントローラ２６０７は、１フレーム期間中のあるサブフレーム
期間において、画素への信号の書き込みを行う画素行における一行分のビデオ信号のデー
タが、前回のサブフレーム期間における一行分のビデオ信号のデータと同じ場合に、その
画素行のビデオ信号をシリアルデータからパラレルデータに変換するサンプリングパルス
を出力しないようにするため、その画素行に対応するスタートパルス信号（Ｓ＿ＳＰ）信
号を出力しないようにする。また、ディスプレイコントローラ２６０７は、走査線駆動回
路からの走査信号や信号線駆動回路からのビデオ信号の出力をするかしないかを制御する
ための出力制御信号（Ｇ＿ＥＮＡＢＬＥ、Ｓ＿ＥＮＡＢＬＥ）をディスプレイ２６０８に
入力する。また、前回のサブフレーム期間における一行分のビデオ信号のデータと同じ場
合にそのビデオ信号のデータはディスプレイ２６０８に入力しない。
なお、本発明の表示装置の主要な構成を示すブロック図は図４７や、図４８の構成に限
定されない。第１の構成の表示装置であっても図４８に示したようにラインメモリを設け
た構成としてもよいし、第２の画素の表示装置であっても図４７に示したようにラインメ
モリを設けない構成としてもよい。また、ここでの画素へ入力する信号はビデオ信号に限
らず、画素を強制的に非点灯にする信号（消去信号）であっても構わない。
なお、本実施の形態は上記実施の形態と組み合わせることができる。つまり、本発明は
、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合わせた全ての構成
を適用することができる。
（実施の形態１１）
本実施の形態においては、実施の形態１０で示した図４７の判別回路２５０５や図４８の
判別回路２６０５に適用可能な回路構成について説明する。
はじめに、ある行の画素に書き込みを行う場合に、ある行に書き込みを行うビデオ信号
と一行前に書き込まれたビデオ信号との比較を行う場合の判別回路の一例を図５２に示す
。
ＮＯＲゲート４００３にはあるサブフレームＳＦｘ（ｘは整数）において前後する行の
同じ画素列のビデオ信号のデータがそれぞれ入力されている。また、ＡＮＤゲート４００
４にも前後する行の同じ画素列のビデオ信号のデータがそれぞれ入力されている。そして
、ＮＯＲゲート４００３とＡＮＤゲートのそれぞれの出力がＯＲゲート４００５に入力さ
れる。そして、ＯＲゲート４００５の出力によりスイッチ４００６のオンオフを制御する
。
つまり、ＳＦｘにおける（ｉ−１）行目の画素データ４００１とｉ行目の画素データ４
００２のうち同じｊ列の画素データの比較結果はｊ列の画素同士を比較することによって
決定される。ｊ列の画素に対応するＯＲゲート４００５からＨレベルが出力されるときに
は、同じ列の（ｉ−１）行の画素データ４００１とｉ行目の画素データ４００２が一致し
た場合である。このように行の前後の画素列の比較を行い、その結果に基づいて転送制御
信号（Ｓ＿ＥＮＡＢＬＥｔ）やサンプリング制御信号（Ｓ＿ＥＮＡＢＬＥｐ）の出力を制
御する。
次に、１フレーム期間中のあるサブフレーム期間において、画素への信号の書き込みを
行う画素行における一行分のビデオ信号のデータと前回のサブフレーム期間における一行
分のビデオ信号のデータとの比較を行う場合の判別回路の一例を図４９に示す。
直列に画素列と同数のスイッチ４００６が接続されている。直列に接続されたスイッチ
４００６の一端はＬレベルの電位（ここではＧＮＤとする）が設定され、他端は出力端子
４００９と接続されている。また、直列に接続されたスイッチ４００６の他端と出力端子
４００９の間にプルアップ抵抗４００７を介してＨレベルの電位（例えば電源電位Ｖｄｄ
）が設定されている配線４００８が接続されている。したがって、直列に接続されたスイ
ッチ４００６の全てがオンしているときには出力端子４００９から出力される出力制御信
号（ＥＮＡＢＬＥ）はＬレベルの信号となる。一方、直列に接続されたスイッチ４００６
の一つでもオフしていると出力端子４００９から出力される出力制御信号（ＥＮＡＢＬＥ
）はＨレベルの信号となる。
ＮＯＲゲート４００３には前後するサブフレームの同じ画素行の同じ画素列のビデオ信
号のデータがそれぞれ入力されている。また、ＡＮＤゲート４００４にも前後するサブフ
レームの同じ画素行の同じ画素列のビデオ信号のデータがそれぞれ入力されている。そし
て、ＮＯＲゲート４００３とＡＮＤゲートのそれぞれの出力がＯＲゲート４００５に入力
される。そして、ＯＲゲート４００５の出力によりスイッチ４００６のオンオフを制御す
る。
つまり、ＳＦｘ−１のｉ行目の画素データ４００１とＳＦｘのｉ行目の画素データ４０
０２のうち同じあるｊ列の画素データの比較結果はｊ列の画素に対応するスイッチ４００
６のオンオフによって決定される。つまりｊ列の画素に対応するスイッチ４００６がオン
するときには、ＳＦｘ−１のｉ行目の画素データ４００１とＳＦｘのｉ行目の画素データ
４００２のうち、同じあるｊ列の画素データが一致した場合である。そして不一致の場合
にはｊ列の画素に対応するスイッチ４００６はオフする。つまり、ＳＦｘ−１のｉ行目の
画素データ４００１とＳＦｘのｉ行目の画素データ４００２の全ての画素列のデータが一
致した場合にのみ出力制御信号（ＥＮＡＢＬＥ）はＬレベルとなり、一つの画素列でも不
一致している場合には出力制御信号（ＥＮＡＢＬＥ）はＨレベルとなる。
判別回路の動作について更に詳しく説明する。まず、ＳＦｘ−１のｉ行目の画素データ
４００１とＳＦｘのｉ行目の画素データ４００２が全ての列において一致している場合に
ついて説明する。図５０では、ＳＦｘ−１のｉ行目の画素データ４００１とＳＦｘのｉ行
目の画素データ４００２が１列目はＨレベル、Ｈレベル、２列目はＬレベル、Ｌレベル、
３列目はＨレベル、Ｈレベル、〜ｎ−１列目はＨレベル、Ｈレベル、ｎ列目はＬレベル、
Ｌレベルであるとする。つまり、ＳＦｘ−１のｉ行目の画素データ４００１とＳＦｘのｉ
行目の画素データ４００２が全ての列において一致している。
すると、１列目は共にＨレベルであるため、ＮＯＲゲート４００３とＡＮＤゲート４０
０４の入力端子には共にＨレベルが入力されている。するとＮＯＲゲート４００３の出力
はＬレベル、ＡＮＤゲート４００４の出力はＨレベルとなる。よって、ＯＲゲート４００
５の入力端子にはＨレベルとＬレベルの信号が入力されるためＯＲゲートの出力はＨレベ
ルとなる。そして、１列目のスイッチ４００６はこのＯＲゲートから出力されるＨレベル
の信号によりオンする。また、２列目は共にＬレベルであるため、ＮＯＲゲート４００３
とＡＮＤゲート４００４の入力端子には共にＬレベルが入力されている。するとＮＯＲゲ
ート４００３の出力はＨレベル、ＡＮＤゲート４００４の出力はＬレベルとなる。よって
、ＯＲゲート４００５の入力端子にはＨレベルとＬレベルの信号が入力されるためＯＲゲ
ートの出力はＨレベルとなる。そして、２列目のスイッチ４００６はこのＯＲゲートから
出力されるＨレベルの信号によりオンする。同様に全ての列のスイッチ４００６がオンし
、出力端子４００９の出力制御信号（ＥＮＡＢＬＥ）はＬレベルとなる。
次に、ＳＦｘ−１のｉ行目の画素データ４００１とＳＦｘのｉ行目の画素データ４００
２のうち一つでも不一致の列の画素データがある場合について説明する。図５１では、Ｓ
Ｆｘ−１のｉ行目の画素データ４００１とＳＦｘのｉ行目の画素データ４００２が１列目
はＨレベル、Ｈレベル、２列目はＬレベル、Ｈレベル、３列目はＨレベル、Ｌレベル、〜
ｎ−１列目はＬレベル、Ｌレベル、ｎ列目はＬレベル、Ｌレベルであるとする。つまり、
ＳＦｘ−１のｉ行目の画素データ４００１とＳＦｘのｉ行目の画素データ４００２のうち
、すくなくとも２列目と３列目の画素データが不一致である。
すると、１列目は共にＨレベルであるため、ＮＯＲゲート４００３とＡＮＤゲート４０
０４の入力端子には共にＨレベルが入力されている。するとＮＯＲゲート４００３の出力
はＬレベル、ＡＮＤゲート４００４の出力はＨレベルとなる。よって、ＯＲゲート４００
５の入力端子にはＨレベルとＬレベルの信号が入力されるためＯＲゲートの出力はＨレベ
ルとなる。そして、１列目のスイッチ４００６はこのＯＲゲートから出力されるＨレベル
の信号によりオンする。一方、２列目はＳＦｘ−１のｉ行目の画素データがＬレベル、Ｓ
Ｆｘのｉ行目の画素データがＨレベルであるため、ＮＯＲゲート４００３とＡＮＤゲート
４００４のそれぞれの入力端子には、Ｌレベル及びＨレベルが入力されている。するとＮ
ＯＲゲート４００３の出力はＬレベル、ＡＮＤゲート４００４の出力はＬレベルとなる。
よって、ＯＲゲート４００５の入力端子には共にＬレベルの信号が入力されるためＯＲゲ
ート４００５の出力はＬレベルとなる。そして、２列目のスイッチ４００６はこのＯＲゲ
ートから出力されるＬレベルの信号によりオフする。また、３列目もＳＦｘ−１のｉ行目
の画素データがＨレベル、ＳＦｘのｉ行目の画素データがＬレベルであるため、ＯＲゲー
ト４００５の出力はＬレベルとなる。そして、３列目のスイッチ４００６はこのＯＲ４０
０５ゲートから出力されるＬレベルの信号によりオフする。したがって、少なくとも２列
目と３列目のスイッチ４００６がオフし、出力端子４００９の出力制御信号（ＥＮＡＢＬ
Ｅ）はＨレベルとなる。
なお、本実施の形態は上記実施の形態と組み合わせることができる。つまり、本発明は
、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合わせた全ての構成
を適用することができる。
（実施の形態１２）
本実施の形態では、印加電圧により画素の輝度が変化する表示素子を用いた場合の画素
とその画素を備えた表示装置の構成と、その好適な駆動方法について説明する。本実施の
形態に示す表示素子としては、特に液晶素子が好適である。
まず、図６５に画素の基本構成を示す。画素はアナログ電圧保持回路と５４０１と、デ
ジタル信号メモリ回路５４０２と、表示素子５４０３と信号線５４０４と、第１のスイッ
チ５４０５と、第２のスイッチ５４０６とを有する。
本構成の場合、画素を選択する際にスイッチ５４０５をオンにする。
動画表示のときには、第２のスイッチ５４０６でアナログ電圧保持回路５４０１を選択
する。そして、信号線５４０４からビデオ信号に相当するアナログ電圧をアナログ電圧保
持回路５４０１に入力する。
アナログ電圧保持回路５４０１は、このアナログ電圧を保持し、表示素子５４０３に印
加する。こうして、アナログ電圧にしたがって画素の階調が表現される。そして、１フレ
ーム期間毎に信号線５４０４からアナログ電圧がアナログ電圧保持回路５４０１に入力さ
れる。
そして、静止画表示のときには、第２のスイッチ５４０６でデジタル信号メモリ回路５
４０２を選択する。そして、信号線５４０４からビデオ信号に相当するデジタル信号をデ
ジタル信号メモリ回路５４０２に入力する。
デジタル信号メモリ回路５４０２は、このデジタル信号を記憶し、表示素子５４０３の
画素電極の電位を設定する。こうして、デジタル信号メモリ回路５４０２から入力される
電位と、表示素子５４０３の対向電極５４０７との電位差にしたがって表示素子５４０３
の点灯又は非点灯が制御される。
なお、静止画表示のときには、面積階調法などを用いて、階調を表現することができる
。
図６６を用いて面積階調を用いた場合について説明する。
図６６（Ａ）の表示装置は、第１の信号線駆動回路５５０１と、第２の信号線駆動回路
５５０２と画素部５５０３と、走査線駆動回路５５０４とを有し、画素部５５０３には、
画素５５０５が走査線と信号線に対応してマトリクスに配置されている。
画素５５０５は副画素５５０６ａ、副画素５５０６ｂ、副画素５５０６ｃを有する。こ
の副画素の点灯領域に重み付けをする。例えば、点灯領域の大きさを２２：２１：２０と
いう比率にする。こうすることにより、３ビットつまり８階調表示が可能となる。
なお、副画素５５０６ａの第１スイッチ５５０７は信号線Ｄａに接続され、副画素５５
０６ｂの第１スイッチ５５０７は信号線Ｄｂに接続され、副画素５５０６ｃの第１スイッ
チ５５０７が信号線Ｄｃに接続されている。そして、走査線駆動回路５５０４から走査線
Ｓに入力する信号により、副画素５５０６ａ、副画素５５０６ｂ及び副画素５５０６ｃの
それぞれの第１スイッチ５５０７のオンオフを制御する。つまり、選択されている画素は
、第１スイッチ５５０７がオンしている。そして、アナログ電圧保持回路５５０９又はデ
ジタル信号メモリ回路５５１０にそれぞれの信号線からアナログ電圧又はデジタル信号を
書き込む。
つまり、動画表示の場合、走査線Ｓに信号を入力して第１スイッチ５５０７をオンにし
、第２スイッチ５５０８でアナログ電圧保持回路５５０９を選択する。そして、第１の信
号線駆動回路５５０１から信号線Ｄａ、信号線Ｄｂ、信号線Ｄｃへビデオ信号に相当する
アナログ電圧が入力される。そして、各副画素のアナログ電圧保持回路５５０９にアナロ
グ電圧が保持される。なお、このとき各信号線Ｄａ、信号線Ｄｂ、信号線Ｄｃに入力され
るアナログ電圧は概略等しい電圧とする。よって、アナログ電圧の大きさによって、階調
を表すことができる。
一方、静止画表示の場合、走査線Ｓに信号を入力して第１スイッチ５５０７をオンにし
、第２スイッチ５５０８でデジタル信号メモリ回路５５１０を選択する。そして、第２の
信号線駆動回路５５０２から信号線Ｄａ、信号線Ｄｂ、信号線Ｄｃへビデオ信号に相当す
るデジタル信号が入力される。そして、デジタル信号が各副画素のデジタル信号メモリ回
路５５１０に記憶される。なお、このとき各信号線Ｄａ、信号線Ｄｂ、信号線Ｄｃに入力
されるデジタル信号は各副画素の点灯領域の大きさに対応した各ビットの信号が入力され
る。よって、デジタル信号によって各副画素の点灯又は非点灯を選択することにより、階
調を表すことができる。
次に図６６（Ｂ）の構成について説明する。図５６の表示装置は、第１の信号線駆動回
路５６０１と、第２の信号線駆動回路５６０２と画素部５６０３と、走査線駆動回路５６
０４とを有し、画素部５６０３には、画素５６０５が走査線と信号線に対応してマトリク
スに配置されている。
画素５６０５は副画素５６０６ａ、副画素５６０６ｂ、副画素５６０６ｃを有する。こ
の副画素の点灯領域に重み付けをする。例えば、点灯領域の大きさを２２：２１：２０と
いう比率にする。こうすることにより、３ビットつまり８階調表示が可能となる。
なお、副画素５６０６ａ、副画素５６０６ｂ、副画素５６０６ｃのそれぞれの第１スイ
ッチ５６０７は信号線Ｄに接続されている。そして、副画素５６０６ａの第１スイッチ５
６０７は走査線駆動回路５６０４から走査線Ｓａに入力する信号により、副画素５６０６
ｂの第１スイッチ５６０７は走査線駆動回路５６０４から走査線Ｓｂに入力する信号によ
り、副画素５６０６ｃの第１スイッチ５６０７は走査線駆動回路５６０４から走査線Ｓｃ
に入力する信号によりオンオフを制御する。つまり、選択されている画素は、第１スイッ
チ５６０７がオンしている。そして、アナログ電圧保持回路５６０９又はデジタル信号メ
モリ回路５６１０にそれぞれの信号線からアナログ電圧又はデジタル信号を書き込む。
つまり、動画表示の場合、走査線Ｓａ、走査線Ｓｂ、走査線Ｓｃに順次信号を入力して
各副画素の第１スイッチ５６０７をオンにし、第２スイッチ５６０８でアナログ電圧保持
回路５６０９を選択する。そして、第１の信号線駆動回路５６０１から信号線Ｄへビデオ
信号に相当するアナログ電圧が入力される。そして、各副画素のアナログ電圧保持回路５
６０９に順次アナログ電圧が保持される。なお、このとき各副画素が選択されている間の
信号線Ｄに入力されるアナログ電圧は概略等しい電圧とする。よって、アナログ電圧の大
きさによって、階調を表すことができる。
一方、静止画表示の場合、走査線Ｓａ、走査線Ｓｂ、走査線Ｓｃに順次信号を入力して
各副画素の第１スイッチ５６０７をオンにし、第２スイッチ５６０８でデジタル信号メモ
リ回路５６１０を選択する。そして、第２の信号線駆動回路５６０２から信号線Ｄへビデ
オ信号に相当するデジタル信号が入力される。そして、デジタル信号が各副画素のデジタ
ル信号メモリ回路５６１０に順次記憶される。なお、このとき各副画素が選択されている
間にそれぞれの副画素の点灯領域の大きさに対応した各ビットのデジタル信号が入力され
る。よって、デジタル信号によって各副画素の点灯又は非点灯を選択することにより、階
調を表すことができる。
本発明の表示装置は、静止画表示の場合において、一部の画像が書き換えられるとき、
書き換えが行われない画素行への信号の書き込みを行わない。
つまり、一フレーム前の画素行のビデオ信号のデータが書き込みを行う画素行のデータ
と一致する場合、走査線駆動回路はその画素行を選択しないようにする出力制御手段を有
している。
また、図６７にアナログ電圧保持回路とデジタル信号メモリ回路を有する画素の構成例
を示す。画素は画素選択スイッチ５７０１と、第１のスイッチ５７０２と、第２のスイッ
チ５７０３と、第３のスイッチ５７０４と、第１のインバータ５７０５と第２のインバー
タ５７０６と表示素子５７０８と、信号線５７０９と、容量素子５７１０とを有する。
画素に信号を書き込む際には、画素選択スイッチ５７０１をオンにする。
ここで、動画表示のときには、第１のスイッチ５７０２及び第２のスイッチ５７０３を
オフにする。なお、第３のスイッチ５７０４はオンでもオフでもどちらでもよい。そして
、信号線５７０９からビデオ信号に相当するアナログ電圧が入力され、容量素子５７１０
にこのアナログ電圧分の電荷が蓄積される。そして、画素選択スイッチ５７０１をオフす
ることにより、容量素子５７１０にこのアナログ電圧が保持される。
こうして、アナログ電圧にしたがって階調が表現される。
一方、静止画表示のときには、まず第１のスイッチ５７０２をオンにし、第２のスイッ
チ５７０３をオフにする。そして、第３のスイッチ５７０４をオフからオンにする。そし
て、信号線５７０９からビデオ信号に相当するデジタル信号が第１のインバータ５７０５
に入力され、第１のインバータ５７０５からの出力が第２のインバータ５７０６に入力さ
れる。すると、第２のインバータ５７０６の出力が容量素子５７１０及び表示素子５７０
８に入力される。そして、画素選択スイッチ５７０１をオフしても、第２のインバータ５
７０６の出力を表示素子５７０８の画素電極に入力し続けることができる。なお、デジタ
ル信号による駆動能力が高い場合には第１のスイッチ５７０２と第３のスイッチ５７０４
とを同時にオンしてもよい。
デジタル信号が画素に書き込まれると、図６８のようにデジタル信号が記憶される。つ
まり、矢印に示すように第１のインバータ５７０５の出力が第２のインバータ５７０６の
入力を設定し、第２のインバータ５７０６の出力が第１のインバータ５７０５の入力を設
定するので、画素への書き込みが行われた際のデジタル信号を記憶し続けることができる
。
なお、表示素子５７０８に液晶素子を適用する場合、液晶素子に直流電圧が長期間に渡
って印加されると、液晶素子は焼き付きなどを生じるため、定期的に液晶素子へ印加する
電圧を反転することがよい。よって、画素選択スイッチ５７０１をオフにし、第３のスイ
ッチ５７０４をオンにした状態で、図５８に示すように定期的に第１のスイッチ５７０２
と第２のスイッチ５７０３とを交互にオンオフする。そして、この第１のスイッチ５７０
２と第２のスイッチ５７０３とを定期的にオンオフするタイミングで対向電極５７１１に
設定する電位も変化させ、白表示の画素においては、表示素子５７０８に印加する電圧を
交流電圧が印加されるようにする。一方、黒表示の画素においては、表示素子５７０８に
印加される電圧は、液晶素子のしきい値電圧以下となるようにする。
例えば、信号線５７０９から入力されるデジタル信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ
Ｄａｔａ）がＨｉｇｈ（Ｈレベルともいう）のときに、その画素が点灯（白表示）、デジ
タル信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄａｔａ）がＬｏｗ（Ｌレベルともいう）のと
きに、その画素が非点灯（黒表示）となる場合について図５９を用いて説明する。このと
き、画素への信号書き込み期間には対向電極５７１１に設定する電位はＬレベルにしてお
く。書き込み時間（画素への信号書き込み期間のうち、選択されている画素へ信号を書き
込む時間をいう）には、画素選択スイッチ５７０１をオン（ｏｎ）、第１のスイッチ５７
０２をオン（ｏｎ）、第２のスイッチ５７０３をオフ（ｏｆｆ）にした状態で、第３のス
イッチ５７０４をオフ（ｏｆｆ）からオン（ｏｎ）にする。そして、静止画表示期間には
、画素選択スイッチ５７０１はオフ（ｏｆｆ）にし、第３のスイッチをオン（ｏｎ）にし
ておく。
そして、図６９に示すように、書き込み時間（画素への信号書き込み期間のうち、選択
されている画素へ信号を書き込む時間をいう）に信号線５７０９からＨｉｇｈのデジタル
信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄａｔａ）が入力される画素では、静止画表示期間
において、第１のスイッチ５７０２がオン（ｏｎ）、第２のスイッチ５７０３がオフ（ｏ
ｆｆ）し、第２のインバータ５７０６のＨレベルの出力が表示素子５７０８の画素電極に
入力されるとき、表示素子５７０８の対向電極５７１１にはＬレベルの電位を設定する。
また、第１のスイッチ５７０２がオフ（ｏｆｆ）、第２のスイッチ５７０３がオン（ｏｎ
）し、第１のインバータ５７０５のＬレベルの出力が表示素子５７０８の画素電極に入力
されるとき、表示素子５７０８の対向電極５７１１にはＨレベルの電位を設定する。こう
して、表示素子５７０８に交流電圧を印加し続けることができる。
一方、書き込み時間（画素への信号書き込み期間のうち、選択されている画素へ信号を
書き込む時間をいう）に信号線５７０９からＬｏｗのデジタル信号（Ｄｉｇｉｔａｌ Ｖ
ｉｄｅｏ Ｄａｔａ）が入力される画素では、静止画表示期間において、第１のスイッチ
５７０２がオン（ｏｎ）、第２のスイッチ５７０３がオフ（ｏｆｆ）し、第２のインバー
タ５７０６のＬレベルの出力が表示素子５７０８の画素電極に入力されるとき、表示素子
５７０８の対向電極５７１１にはＬレベルの電位を設定する。また、第１のスイッチ５７
０２がオフ（ｏｆｆ）、第２のスイッチ５７０３がオン（ｏｎ）し、第１のインバータ５
７０５のＨレベルの出力が表示素子５７０８の画素電極に入力されるとき、表示素子５７
０８の対向電極５７１１にはＨレベルの電位を設定する。こうして、表示素子５７０８に
印加される電圧は液晶素子のしきい値電圧以下の電圧とすることができる。
また、なお、静止画表示のときには、面積階調法などを用いて、階調を表現することが
できる。
図７０を用いて面積階調を適用した場合について簡単に説明する。画素は副画素６００
０ａ、副画素６０００ｂ、副画素６０００ｃを有する。この副画素の点灯領域に重み付け
をする。例えば、点灯領域の大きさを２０：２１：２２という比率にする。こうすること
により、３ビットつまり８階調表示が可能となる。
なお、図７０の画素選択スイッチ６００１、第１のスイッチ６００２、第２のスイッチ
６００３、第３のスイッチ６００４、第１のインバータ６００５、第２のインバータ６０
０６、表示素子６００８、容量素子６０１０は、それぞれ図６７の画素の画素選択スイッ
チ５７０１、第１のスイッチ５７０２、第２のスイッチ５７０３、第３のスイッチ５７０
４、第１のインバータ５７０５、第２のインバータ５７０６、表示素子５７０８、容量素
子５７１０に相応する。そして、図６７に示す信号線５７０９として、図７０ではそれぞ
れの副画素毎に設けられている。つまり、副画素６０００ａの画素選択スイッチ６００１
は信号線Ｄａと、副画素６０００ｂの画素選択スイッチ６００１は信号線Ｄｂと、副画素
６０００ｃの画素選択スイッチ６００１は信号線Ｄｃと接続されている。そして、それぞ
れの信号線からそれぞれの副画素の点灯領域の大きさに対応した各ビットのデジタル信号
が入力される。よって、デジタル信号によって各副画素の点灯又は非点灯を選択すること
により、階調を表すことができる。
続いて、アナログ電圧保持回路とデジタル信号メモリ回路を有する画素の他の構成例を
図７１（Ａ）に示す。画素は第１の画素選択スイッチ６１０１と、第２の画素選択スイッ
チ６１０４と、第１の容量素子６１０２と、第２の容量素子６１０５と、表示素子６１０
３と、トランジスタ６１０６と、第１のスイッチ６１０７と、第２のスイッチ６１０８と
、信号線６１０９と、第１の電源線６１１０と、第２の電源線６１１１とを有する。第１
の電源線６１１０にはＶｒｅｆｈとＶｒｅｆｌが交互に設定され、第２の電源線６１１１
にはＶｃｏｍが設定されている。ここで、Ｖｒｅｆｈは、（Ｖｒｅｆｈ＞Ｖｃｏｍ）且つ
（Ｖｒｅｆｈ−Ｖｃｏｍ）＞ＶＬＣＤ、Ｖｒｅｆｌは、（Ｖｒｅｆｌ＜Ｖｃｏｍ）且つ（
Ｖｃｏｍ−Ｖｒｅｆｌ）＞ＶＬＣＤを満たすような電位であり、Ｖｒｅｆｈ又はＶｒｅｆ
ｌを表示素子６１０３の一方の電極に設定し、Ｖｃｏｍを他方の電極に設定したときに、
表示素子６１０３にしきい値電圧ＶＬＣＤ以上の電圧が印加されるようにする。また、表
示素子６１０３の対向電極６１１２には、第２の電源線６１１１と概略等しい電位を設定
しておく。つまり、表示素子６１０３の画素電極にＶｃｏｍが設定されたときに、表示素
子６１０３がしきい値電圧ＶＬＣＤ以下となるようにする。
本画素の動作について説明する。動画表示の場合には、図７１（Ｂ）に示すように、画
素選択スイッチ６１０１をオンにし、第２の画素選択スイッチ６１０４、第１のスイッチ
６１０７及び第２のスイッチ６１０８をオフにしておく。そして、信号線６１０９には、
画素の階調にしたがったアナログ電位が入力される。このアナログ電位がビデオ信号に相
当する。
続いて、静止画表示の場合について説明する。静止画表示の場合には、まず、第２の画
素選択スイッチ６１０４をオンにし、第１の画素選択スイッチ６１０１、第１のスイッチ
６１０７及び第２のスイッチ６１０８をオフにする。そして、信号線６１０９には、デジ
タル信号が入力される。このデジタル信号がビデオ信号に相当する。すると、図７２（Ａ
）に示すように第２の容量素子６１０５にこの信号が書き込まれる。
次に、第２の画素選択スイッチ６１０４をオフにし、第１の画素選択スイッチ６１０１
及び第２のスイッチ６１０８をオフにしたまま第１のスイッチ６１０７をオンにする。す
ると、図７２（Ｂ）に示すように第１の電源線６１１０の電位Ｖｒｅｆｈが第１の容量素
子６１０２の一方の電極に設定される。そして、第１の容量素子６１０２の他方の電極に
は第２の電源線６１１１の電位Ｖｃｏｍが設定されていることから、容量素子６１０２に
は電位差（Ｖｒｅｆｈ−Ｖｃｏｍ）分の電荷が蓄積される。なお、このとき表示素子６１
０３の画素電極には電源電位Ｖｒｅｆｈの電位が設定されている。
続いて、第１の画素選択スイッチ６１０１及び第２の画素選択スイッチ６１０４をオフ
にしたまま、第１のスイッチ６１０７をオフにし、第２のスイッチ６１０８をオンにする
。すると、トランジスタ６１０６は、第２の容量素子６１０５に書き込まれたデジタル信
号にしたがってそのオンオフが制御される。
つまり、第２の容量素子６１０５に書き込まれたデジタル信号がＨレベルのときには、
トランジスタ６１０６がオンするため図７２（Ｃ）に示すように第２の電源線６１１１の
電位Ｖｃｏｍが第１の容量素子６１０２の両電極に設定される。そして、表示素子６１０
３の画素電極にはＶｃｏｍの電位が設定される。なお、表示素子６１０３の対向電極６１
１２には、Ｖｃｏｍと概略等しい電位が設定してあるため、このとき表示素子６１０３に
はほとんど電圧が印加されない。よって、この画素は非点灯となる。一方、第２の容量素
子６１０５に書き込まれたデジタル信号がＬレベルのときには、トランジスタ６１０６が
オフするため図７２（Ｄ）に示すように、そのまま第１の容量素子６１０２は電圧を保持
する。よって、表示素子６１０３の画素電極に設定される電位はＶｒｅｆｈのままなので
、この画素は点灯する。
続いて、次のフレーム期間において、第１の電源線６１１０に設定する電位をＶｒｅｆ
ｌにして同様の動作を行う。すると、点灯する画素の表示素子６１０３には、前のフレー
ム期間表示素子６１０３とは逆のバイアスの電圧が印加される。こうして、１フレーム期
間毎に第１の電源線６１１０に設定する電位を変化させることにより、表示素子６１０３
へ印加するバイアスの向きを変えることができるため、表示素子６１０３の焼き付きを防
止することができる。
なお、第２の容量素子６１０５に保持されたデジタル信号は、トランジスタ６１０６の
オンオフを制御することができればよいため、第２の容量素子６１０５に蓄積された電荷
が多少放電してしまっても正常に動作することができる。よって、画素へのデジタル信号
の周期的な書き換えは、数フレーム期間、十数フレーム期間又は数十フレーム期間毎に行
えばよい。よって、消費電力を低減することが可能である。
なお、静止画表示の場合において、一部の画像が変化するとき、画素へのデジタル信号
の周期的な書き換えとは別に、画素への信号の書き換えを行う。この場合において、本発
明の表示装置は、画点灯又は非点灯の状態が変化する画素が含まれる画素行のみ、周期的
な書き換えとは別に画素への信号の書き換えを行う。つまり、すでに画素へ信号の書き込
みを行う画素行のデジタル信号のデータが、すでに画素へ書き込まれているデジタル信号
のデータと同じ場合に、走査線駆動回路はその画素行を選択しない。
よって、さらなる消費電力の低減を図ることが可能である。
また、本発明の表示装置へ適用可能な画素構成は上記に限られない。そして、デジタル
信号メモリ回路には図６７に示したようにスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いてもよいし、図
７１に示したようなダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いてもよい。または、これらを組み合
わせてもよい。
なお、本実施の形態は上記実施の形態と組み合わせることができる。つまり、本発明は
、本実施の形態で示した構成と上記実施の形態で示した構成とを組み合わせた全ての構成
を適用することができる。
（実施の形態１３）
本実施の形態では、表示装置に用いる表示パネルの構成について図５３を用いて説明する
。
本実施の形態では、本発明の表示装置に適用可能な表示パネルについて図５３を用いて
説明する。なお、図５３（Ａ）は、表示パネルを示す上面図、図５３（Ｂ）は図５３（Ａ
）をＡ−Ａ’で切断した断面図である。点線で示された信号線駆動回路３６０１、画素部
３６０２、第２の走査線駆動回路３６０３、第１の走査線駆動回路３６０６を有する。ま
た、封止基板３６０４、シール材３６０５を有し、シール材３６０５で囲まれた内側は、
空間３６０７になっている。
なお、配線３６０８は第２の走査線駆動回路３６０３、第１の走査線駆動回路３６０６
及び信号線駆動回路３６０１に入力される信号を伝送するための配線であり、外部入力端
子となるＦＰＣ（フレキシブルプリントサーキット）３６０９からビデオ信号、クロック
信号、スタート信号等を受け取る。ＦＰＣ３６０９と表示パネルとの接合部上にはＩＣチ
ップ（メモリ回路や、バッファ回路などが形成された半導体チップ）３６１９がＣＯＧ（
Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣしか図示され
ていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。
本明細書における表示装置とは、表示パネル本体だけでなく、それにＦＰＣもしくはＰＷ
Ｂが取り付けられた状態をも含むものとする。また、ＩＣチップなどが実装されたものを
含むものとする。
次に、断面構造について図５３（Ｂ）を用いて説明する。基板３６１０上には画素部３
６０２とその周辺駆動回路（第２の走査線駆動回路３６０３、第１の走査線駆動回路３６
０６及び信号線駆動回路３６０１）が形成されているが、ここでは、信号線駆動回路３６
０１と、画素部３６０２が示されている。
なお、信号線駆動回路３６０１はＮチャネル型ＴＦＴ３６２０やＰチャネル型ＴＦＴ３
６２１を用いてＣＭＯＳ回路を構成している。また、本実施の形態では、基板上に周辺駆
動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全
部若しくは一部をＩＣチップなどに形成し、ＣＯＧなどで実装しても良い。
また、画素部３６０２はスイッチング用ＴＦＴ３６１１と、駆動用ＴＦＴ３６１２とを
含む画素を構成する複数の回路を有している。なお、駆動ＴＦＴ３６１２のソース電極は
第１の電極３６１３と接続されている。また、第１の電極３６１３の端部を覆って絶縁物
３６１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることによ
り形成する。
また、カバレッジを良好なものとするため、絶縁物３６１４の上端部または下端部に曲
率を有する曲面が形成されるようにする。例えば、絶縁物３６１４の材料としてポジ型の
感光性アクリルを用いた場合、絶縁物３６１４の上端部のみに曲率半径（０．２μｍ〜３
μｍ）を有する曲面を持たせることが好ましい。また、絶縁物３６１４として、感光性の
光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解
性となるポジ型のいずれも使用することができる。
第１の電極３６１３上には、有機化合物を含む層３６１６、および第２の電極３６１７
がそれぞれ形成されている。ここで、陽極として機能する第１の電極３６１３に用いる材
料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウ
ムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜、タン
グステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とす
る膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構
造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好な
オーミックコンタクトがとれ、さらに陽極として機能させることができる。
また、有機化合物を含む層３６１６は、蒸着マスクを用いた蒸着法、またはインクジェ
ット法によって形成される。有機化合物を含む層３６１６には、元素周期表第４族金属錯
体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては
、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用
いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施
の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めること
とする。さらに、公知の三重項材料を用いることも可能である。
さらに、有機化合物を含む層３６１６上に形成される第２の電極（陰極）３６１７に用
いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合
金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）を用いればよい。
なお、電界発光層３６１６で生じた光が第２の電極３６１７を透過させる場合には、第２
の電極（陰極）３６１７として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（酸化
インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化
亜鉛（ＺｎＯ）等）との積層を用いるのが良い。
さらにシール材３６０５で封止基板３６０４を基板３６１０と貼り合わせることにより
、基板３６１０、封止基板３６０４、およびシール材３６０５で囲まれた空間３６０７に
表示素子３６１８が備えられた構造になっている。なお、空間３６０７には、不活性気体
（窒素やアルゴン等）が充填される場合の他、シール材３６０５で充填される構成も含む
ものとする。
なお、シール材３６０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材
料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板３６
０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒ
ｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー
、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
以上のようにして、表示パネルを得ることができる。
図５３示すように、信号線駆動回路３６０１、画素部３６０２、第２の走査線駆動回路
３６０３及び第１の走査線駆動回路３６０６を一体形成することで、表示装置の低コスト
化が図れる。
なお、表示パネルの構成としては、図５３（Ａ）に示したように信号線駆動回路３６０
１、画素部３６０２、第２の走査線駆動回路３６０３及び第１の走査線駆動回路３６０６
を一体形成した構成に限られず、信号線駆動回路３６０１に相当する図５４（Ａ）に示す
信号線駆動回路４２０１をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構
成としても良い。なお、図５４（Ａ）の基板４２００、画素部４２０２、第２の走査線駆
動回路４２０３、第１の走査線駆動回路４２０４、ＦＰＣ４２０５、ＩＣチップ４２０６
、ＩＣチップ４２０７、封止基板４２０８、シール材４２０９は図５３（Ａ）の基板３６
１０、画素部３６０２、第２の走査線駆動回路３６０３、第１の走査線駆動回路３６０６
、ＦＰＣ３６０９、ＩＣチップ３６１８、ＩＣチップ３６１９、封止基板３６０４、シー
ル材３６０５に相当する。
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を用いて
ＩＣチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導
体チップとすることで、より高速動作且つ低消費電力化を図れる。
そして、第１の走査線駆動回路４２０３や第２の走査線駆動回路４２０４を画素部４２
０２と一体形成することで、低コスト化が図れる。
こうして、高精細な表示装置の低コスト化が図れる。また、ＦＰＣ４２０５と基板４２
００との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装す
ることで基板面積を有効利用することができる。
また、図５３（Ａ）の信号線駆動回路３６０１、第２の走査線駆動回路３６０３及び第
１の走査線駆動回路３６０６に相当する図５４（Ｂ）の信号線駆動回路４２１１、第２の
走査線駆動回路４２１４及び第１の走査線駆動回路４２１３をＩＣチップ上に形成して、
ＣＯＧ等で表示パネルに実装した構成としても良い。この場合には高精細な表示装置をよ
り低消費電力にすることが可能である。よって、より消費電力が少ない表示装置とするた
め、画素部に用いられるトランジスタの半導体層にはポリシリコンを用いることが望まし
い。なお、図５４（Ｂ）の基板４２１０、画素部４２１２、第ＦＰＣ４２１５、ＩＣチッ
プ４２１６、ＩＣチップ４２１７、封止基板４２１８、シール材４２１９は図５３（Ａ）
の基板３６１０、画素部３６０２、ＦＰＣ３６０９、ＩＣチップ３６１８、ＩＣチップ３
６１９、封止基板３６０４、シール材３６０５に相当する。
また、画素部４２１２のトランジスタの半導体層にアモルファスシリコンを用いること
により低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能
となる。
上述した表示パネルの構成を、図５５（Ａ）の模式図で示す。基板４１０１上に、複数
の画素が配置された画素部４１０２を有し、画素部４１０２の周辺には、第２の走査線駆
動回路４１０３、第１の走査線駆動回路４１０４及び信号線駆動回路４１０５を有してい
る。
第２の走査線駆動回路４１０３、第１の走査線駆動回路４１０４及び信号線駆動回路４
１０５に入力される信号はフレキシブルプリントサーキット（Ｆｌｅｘｉｂｌｅ Ｐｒｉ
ｎｔ Ｃｉｒｃｕｉｔ：ＦＰＣ）４１０６を介して外部より供給される。
なお、ＦＰＣ４１０６上にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）やＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）等によりＩＣチップが実装されていても良い。
つまり、画素部４１０２と一体形成が困難な、第２の走査線駆動回路４１０３、第１の走
査線駆動回路４１０４及び信号線駆動回路４１０５の一部のメモリやバッファなどをＩＣ
チップ上に形成して表示装置に実装しても良い。
ここで、本発明の表示装置は、図５５（Ｂ）に示すように、第２の走査線駆動回路４１
０３及び第１の走査線駆動回路４１０４を画素部４１０２の片側に配置しても良い。なお
、図５５（Ｂ）に示す表示装置は、図５５（Ａ）に示す表示装置と、第２の走査線駆動回
路４１０３の配置が異なるだけであるので同様の符号を用いている。また、第２の走査線
駆動回路４１０３及び第１の走査線駆動回路４１０４は一つの駆動回路で同様の機能を果
たすようにしても良いし、いずれか一つの走査線駆動回路であってもよい。つまり、画素
構成や駆動方法により適宜構成を変更すればよい。
また、画素の行方向及び列方向にそれぞれ第１の走査線駆動回路、第２の走査線駆動回
路及び信号線駆動回路を設けなくても良い。例えば、図５６（Ａ）に示すようにＩＣチッ
プ上に形成された周辺駆動回路４３０１が図５４（Ｂ）に示す、第２の走査線駆動回路４
２１４、第１の走査線駆動回路４２１３及び信号線駆動回路４２１１の機能を有するよう
にしても良い。なお、図５６（Ａ）の基板４３００、画素部４３０２、第ＦＰＣ４３０４
、ＩＣチップ４３０５、ＩＣチップ４３０６、封止基板４３０７、シール材４３０８は図
５３（Ａ）の基板３６１０、画素部３６０２、ＦＰＣ３６０９、ＩＣチップ３６１８、Ｉ
Ｃチップ３６１９、封止基板３６０４、シール材３６０５に相当する。
なお、図５６（Ａ）の表示装置の信号線の接続を説明する模式図を図５６（Ｂ）に示す
。基板４３１０、周辺駆動回路４３１１、画素部４３１２、ＦＰＣ４３１３、ＦＰＣ４３
１４有する。ＦＰＣ４３１３より周辺駆動回路４３１１に外部からの信号及び電源電位が
入力される。そして、周辺駆動回路４３１１からの出力は、画素部４３１２の有する画素
に接続された行方向の走査線や列方向の信号線に入力される。
さらに、表示素子３６１８に適用可能な表示素子の例を図５７（Ａ）、（Ｂ）に示す。
つまり、上記実施の形態で示した画素に適用可能な表示素子の構成について図５７（Ａ）
、（Ｂ）を用いて説明する。
図５７（Ａ）の表示素子は、基板４４０１の上に陽極４４０２、正孔注入材料からなる
正孔注入層４４０３、その上に正孔輸送材料からなる正孔輸送層４４０４、発光層４４０
５、電子輸送材料からなる電子輸送層４４０６、電子注入材料からなる電子注入層４４０
７、そして陰極４４０８を積層させた素子構造である。ここで、発光層４４０５は、一種
類の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい
。また本発明の素子の構造は、この構造に限定されない。
また、図５７で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、
発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエ
ーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発
光領域を二つの領域にわけることによって得られる白色表示素子などにも応用可能である
。
図５７に示す本発明の素子作製方法は、まず、陽極４４０２（ＩＴＯ）を有する基板４
４０１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材料、電
子注入材料を蒸着し、最後に陰極４４０８を蒸着で形成する。
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に
好適な材料を以下に列挙する。
正孔注入材料としては、有機化合物でればポルフィリン系の化合物や、フタロシアニン
（以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効
である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、
正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子
化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」
と記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や
、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有
効であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も
用いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）
の超薄膜などがある。
正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼ
ン環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，
４’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導
体である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフ
ェニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェ
ニル−アミノ］−ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−
トリス（Ｎ，Ｎ− ジフェニル−アミノ）−トリフェニルアミン（以下、「ＴＤＡＴＡ」
と記す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ− フェニル−ア
ミノ］−トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型
芳香族アミン化合物が挙げられる。
電子輸送材料としては、金属錯体がよく用いられ、先に述べたＡｌｑ、ＢＡｌｑ、トリ
ス（４−メチル−８−キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス
（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（以下、「Ｂｅｂｑ」と記す
）などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビ
ス［２−（２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯ
Ｘ）２」と記す）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（
以下、「Ｚｎ（ＢＴＺ）２」と記す）などのオキサゾール系、チアゾール系配位子を有す
る金属錯体もある。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−
ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（以下、「ＰＢＤ」と記す
）、ＯＸＤ−７などのオキサジアゾール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチルフ
ェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−２０、４−トリア
ゾール（以下、「ｐ−ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナント
ロリン（以下、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸
送性を有する。
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フ
ッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチ
ウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチ
ウムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−
リチウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。
発光材料としては、先に述べたＡｌｑ、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ
）２、Ｚｎ（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素とし
ては、青色の４，４’−ビス（２，２ − ジフェニル−ビニル）−ビフェニルや、赤橙
色の４−（ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４
Ｈ−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを
中心金属とする錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジ
ン）イリジウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ２’）アセチルアセト
ナトイリジウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、 ２，３，７，８，２０
，１３，１７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られて
いる。
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の表示素子を作
製することができる。
また、上記実施の形態で示した画素構成の駆動トランジスタの極性を変更し、Ｎチャネ
ル型のトランジスタにして、表示素子の対向電極の電位と電源線に設定する電位との高低
を逆にすれば、図５７（Ａ）とは逆の順番に層を形成した表示素子を用いることができる
。つまり、図５７（Ｂ）に示すように、基板４４０１の上に陰極４４０８、電子注入材料
からなる電子注入層４４０７、その上に電子輸送材料からなる電子輸送層４４０６、発光
層４４０５、正孔輸送材料からなる正孔輸送層４４０４、正孔注入材料からなる正孔注入
層４４０３、そして陽極４４０２を積層させた素子構造である。
また、表示素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であれば
よい。そして、基板上にＴＦＴ及び表示素子を形成し、基板とは逆側の面から発光を取り
出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側
の面から発光を取り出す両面射出構造の表示素子があり、本発明の画素構成はどの射出構
造の表示素子にも適用することができる。
上面射出構造の表示素子について図５８（Ａ）を用いて説明する。
基板４５００上に下地膜４５０５を介して駆動用ＴＦＴ４５０１が形成され、駆動用Ｔ
ＦＴ４５０１のソース電極に接して第１の電極４５０２が形成され、その上に有機化合物
を含む層４５０３と第２の電極４５０４が形成されている。
また、第１の電極４５０２は表示素子の陽極である。そして第２の電極４５０４は表示
素子の陰極である。つまり、第１の電極４５０２と第２の電極４５０４とで有機化合物を
含む層４５０３が挟まれているところが表示素子となる。
また、ここで、陽極として機能する第１の電極４５０２に用いる材料としては、仕事関
数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステ
ン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜と
の積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を
用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミ
ックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜
を用いることで光を透過させない陽極を形成することができる。
また、陰極として機能する第２の電極４５０４に用いる材料としては、仕事関数の小さ
い材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、
ＣａＦ２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウ
ムスズ酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を
用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光
を透過させることが可能な陰極を形成することができる。
こうして、図５８（ａ）の矢印に示すように表示素子からの光を上面に取り出すことが
可能になる。つまり、図５３の表示パネルに適用した場合には、基板３６１０側に光が射
出することになる。従って上面射出構造の表示素子を表示装置に用いる場合には封止基板
３６０４は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、封止基板３６０４に光学フィルムを設ければよ
い。
次に、下面射出構造の表示素子について図５８（Ｂ）を用いて説明する。射出構造以外
は図５８（Ａ）と同じ構造の表示素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第１の電極４５０２に用いる材料としては、仕事関数の大
きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジ
ウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透
明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第２の電極４５０４に用いる材料としては、仕事関数の小さ
い材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、
ＣａＦ２、または窒化カルシウム）からなる金属膜を用いることができる。こうして、光
を反射する金属膜を用いることで光が透過しない陰極を形成することができる。
こうして、図５８（Ｂ）の矢印に示すように表示素子からの光を下面に取り出すことが
可能になる。つまり、図５３の表示パネルに適用した場合には、基板３６１０側に光が射
出することになる。従って下面射出構造の表示素子を表示装置に用いる場合には基板３６
１０は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、基板３６１０に光学フィルムを設ければよい。
次に、両面射出構造の表示素子について図５８（Ｃ）を用いて説明する。射出構造以外
は図４５（ａ）と同じ構造の表示素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第１の電極４５０２に用いる材料としては、仕事関数の大
きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジ
ウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透
明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第２の電極４５０４に用いる材料としては、仕事関数の小さ
い材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、
ＣａＦ２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウ
ムスズ酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（Ｚｎ
Ｏ）等）との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電
膜を用いることで光を透過させることが可能な陰極を形成することができる。
こうして、図５８（Ｃ）の矢印に示すように表示素子からの光を両面に取り出すことが
可能になる。つまり、図５３の表示パネルに適用した場合には、基板３６１０側と封止基
板３６０４側に光が射出することになる。従って両面射出構造の表示素子を表示装置に用
いる場合には基板３６１０および封止基板３６０４は、ともに光透過性を有する基板を用
いる。
また、光学フィルムを設ける場合には、基板３６１０および封止基板３６０４の両方に
光学フィルムを設ければよい。
また、白色の表示素子とカラーフィルターを用いてフルカラー表示を実現する表示装置
にも本発明を適用することが可能である。
例えば、図５９に示すように、基板４６００上に下地膜４６０２が形成され、その上に
駆動用ＴＦＴ４６０１が形成され、駆動用ＴＦＴ４６０１のソース電極に接して第１の電
極４６０３が形成され、その上に有機化合物を含む層４６０４と第２の電極４６０５が形
成された構成とすることもできる。
また、第１の電極４６０３は表示素子の陽極である。そして第２の電極４６０５は表示
素子の陰極である。つまり、第１の電極４６０３と第２の電極４６０５とで有機化合物を
含む層４６０４が挟まれているところが表示素子となる。図５９の構成では白色光を発光
する。そして、表示素子の上部に赤色のカラーフィルター４６０６Ｒ、緑色のカラーフィ
ルター４６０６Ｇ、青色のカラーフィルター４６０６Ｂを設けられており、フルカラー表
示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス
（ＢＭともいう）４６０７が設けられている。
上述した表示素子の構成は組み合わせて用いることができ、本発明の表示装置に適宜用
いることができる。また、上述した表示パネルの構成や、表示素子は例示であり、もちろ
ん他の構成を本発明の表示装置に適用することもできる。
（実施の形態１４）
本発明は様々な電子機器に適用することができる。具体的には電子機器の表示部に適用す
ることができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル
型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオ
コンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電
話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉ
ｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像
を表示しうる発光装置を備えた装置）などが挙げられる。
図６０（Ａ）は発光装置であり、筐体２６００１、支持台２６００２、表示部２６００
３、スピーカー部２６００４、ビデオ入力端子２６００５等を含む。本発明の表示装置を
表示部２６００３に用いることができる。なお、発光装置は、パーソナルコンピュータ用
、テレビジョン放送受信用、広告表示用などの全ての情報表示用発光装置が含まれる。本
発明の表示装置を表示部２６００３に用いた発光装置は、消費電力の低減を図ることがで
きる。
図６０（Ｂ）はカメラであり、本体２６１０１、表示部２６１０２、受像部２６１０３
、操作キー２６１０４、外部接続ポート２６１０５、シャッター２６１０６等を含む。
本発明を表示部２６１０２に用いたデジタルカメラは、消費電力の低減を図ることがで
きる。
図６０（Ｃ）はコンピュータであり、本体２６２０１、筐体２６２０２、表示部２６２
０３、キーボード２６２０４、外部接続ポート２６２０５、ポインティングマウス２６２
０６等を含む。本発明を表示部２６２０３に用いたコンピュータは、消費電力の低減を図
ることができる。
図６０（Ｄ）はモバイルコンピュータであり、本体２６３０１、表示部２６３０２、ス
イッチ２６３０３、操作キー２６３０４、赤外線ポート２６３０５等を含む。本発明を表
示部２６３０２に用いたモバイルコンピュータは、消費電力の低減を図ることができる。
図６０（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体２６４０１、筐体２６４０２、表示部Ａ２６４０３、表示部Ｂ２６４０４、
記録媒体（ＤＶＤ等）読み込み部２６４０５、操作キー２６４０６、スピーカー部２６４
０７等を含む。表示部Ａ２６４０３は主として画像情報を表示し、表示部Ｂ２６４０４は
主として文字情報を表示することができる。本発明を表示部Ａ２６４０３や表示部Ｂ２６
４０４に用いた画像再生装置は、消費電力の低減を図ることができる。
図６０（Ｆ）はゴーグル型ディスプレイであり、本体２６５０１、表示部２６５０２、
アーム部２６５０３を含む。本発明を表示部２６５０２に用いたゴーグル型ディスプレイ
は、消費電力の低減を図ることができる。
図６０（Ｇ）はビデオカメラであり、本体２６２００１、表示部２６２００２、筐体２
６２００３、外部接続ポート２６２００４、リモコン受信部２６２００５、受像部２６２
００６、バッテリー２６２００７、音声入力部２６２００８、操作キー２６２００９等を
含む。本発明を表示部２６２００２に用いたビデオカメラは、消費電力の低減を図ること
ができる。
図６０（Ｈ）は携帯電話機であり、本体２６７０１、筐体２６７０２、表示部２６７０
３、音声入力部２６７０４、音声出力部２６７０５、操作キー２６７０６、外部接続ポー
ト２６７０７、アンテナ２６７０８等を含む。
近年、携帯電話機はゲーム機能やカメラ機能、電子マネー機能等を搭載し、高付加価値
の携帯電話機のニーズが強くなっている。このように多機能化し、携帯電話機は使用頻度
が高まる一方で、一回の充電により長時間使用できることが要求される。本発明を表示部
２６７０３に用いた携帯電話機は消費電力の低減を図ることができる。よって、長時間の
使用が可能となる。
また、本発明の表示装置を表示部に有する携帯電話のより具体的な構成例について図６
２を用いて説明する。
表示パネル５０１０はハウジング５０００に脱着自在に組み込まれる。ハウジング５０
００は表示パネル５０１０のサイズに合わせて、形状や寸法を適宜変更することができる
。表示パネル５０１０を固定したハウジング５０００はプリント基板５００１に嵌入され
モジュールとして組み立てられる。
表示パネル５０１０はＦＰＣ５０１１を介してプリント基板５００１に接続される。プ
リント基板５００１には、スピーカー５００２、マイクロフォン５００３、送受信回路５
００４、ＣＰＵ及びコントローラなどを含む信号処理回路５００５が形成されている。こ
のようなモジュールと、入力手段５００６、バッテリー５００７を組み合わせ、筐体５０
０９に収納する。表示パネル５０１０の画素部は筐体５００９に形成された開口窓から視
認できように配置する。
表示パネル５０１０は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波
数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の
駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップを
ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル５０１０に実装しても良い。あるい
は、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を
用いてガラス基板と接続してもよい。なお、一部の周辺駆動回路を基板上に画素部と一体
形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した表示パネルの構成
は図５４（ａ）に一例を示してある。このような構成とすることで、表示装置の低消費電
力化を図り、携帯電話機の一回の充電による使用時間を長くすることができる。また、携
帯電話機の低コスト化を図ることができる。
また、さらに消費電力の低減を図るため、図５４（ｂ）に示すように、基板上にＴＦＴ
を用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップ
をＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装しても良い。
図６３は表示パネル４８０１と、回路基板４８０２を組み合わせたＥＬモジュールを示
している。表示パネル４８０１は画素部４８０３、走査線駆動回路４８０４及び信号線駆
動回路４８０５を有している。回路基板４８０２には、例えば、コントロール回路４８０
６や信号分割回路４８０７などが形成されている。表示パネル４８０１と回路基板４８０
２は接続配線４８０８によって接続されている。接続配線にはＦＰＣ等を用いることがで
きる。
表示パネル４８０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波
数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の
駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップを
ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル４８０１に実装するとよい。あ
るいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基
板を用いて表示パネル４８０１に実装しても良い。なお、一部の周辺駆動回路を基板上に
画素部と一体形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成
は図５４（ａ）に一例を示してある。
また、さらに消費電力の低減を図るため、ガラス基板上にＴＦＴを用いて画素部を形成
し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ
Ｏｎ Ｇｌａｓｓ）表示パネルに実装してもよい。なお、基板上に画素部を形成し、その
基板上に周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成は図５４（ｂ）に
一例を示してある。
このＥＬモジュールによりＥＬテレビ受像機を完成させることができる。図６４は、Ｅ
Ｌテレビ受像機の主要な構成を示すブロック図である。チューナ４９０１は映像信号と音
声信号を受信する。映像信号は、映像信号増幅回路４９０２と、そこから出力される信号
を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路４９０３と、その映像
信号を駆動回路の入力仕様に変換するためのコントロール回路４８０６により処理される
。コントロール回路４８０６は、走査線側と信号線側にそれぞれ信号が出力する。デジタ
ル駆動する場合には、信号線側に信号分割回路４８０７を設け、入力デジタル信号をｍ個
に分割して供給する構成としても良い。
チューナ４９０１で受信した信号のうち、音声信号は音声信号増幅回路４９０４に送ら
れ、その出力は音声信号処理回路４９０５を経てスピーカー４９０６に供給される。制御
回路４９０７は受信局（受信周波数）や音量の制御情報を入力部４９０８から受け、チュ
ーナ４９０１や音声信号処理回路４９０５に信号を供給する。
図６０（Ａ）に示すように、図６４のＥＬモジュールを筐体４４００１に組みこんで、
テレビ受像機を完成させることができる。ＥＬモジュールにより、表示部４４００３が形
成される。また、スピーカー４４００４、ビデオ入力端子４４００５などが適宜備えられ
ている。
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ
、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の
表示媒体として様々な用途に適用することができる。
このように本発明は、あらゆる電子機器に適用することが可能である。
１０１ 信号線駆動回路
１０２ 走査線駆動回路
１０３ 画素部
１０４ 画素
２０１ パルス出力回路
２０２ ラッチ回路
２０３ ラッチ回路
２０４ フリップフロップ回路
２０５ ＡＮＤゲート
２０６ スイッチ
２０７ シフトレジスタ
２１４ フリップフロップ回路
２１７ シフトレジスタ
２２７ ディスプレイコントローラ
２３１ パルス出力回路
２３５ ＡＮＤゲート
２３６ スイッチ
２４１ パルス出力回路
２４２ ラッチ回路
２４３ ラッチ回路
２４４ フリップフロップ回路
２４５ ＡＮＤゲート
２４６ スイッチ
２４７ シフトレジスタ
２５１ パルス出力回路
２５３ バッファ
２５４ フリップフロップ回路
２５５ ＡＮＤゲート
２５６ スイッチ
２５７ シフトレジスタ
２６１ パルス出力回路
２６４ フリップフロップ回路
２６５ ＡＮＤゲート
２６６ スイッチ
２６７ シフトレジスタ
２７１ パルス出力回路
２７３ 順次バッファ回路
２７４ フリップフロップ回路
２７５ ＡＮＤゲート
２７７ シフトレジスタ
２８１ スイッチ
２８２ スイッチ
２８３ Ｄ／Ａ変換回路
２８４ フリップフロップ回路
２８５ ＡＮＤゲート
２８６ スイッチ
２８７ シフトレジスタ
５０１ パルス出力回路
５０２ バッファ
５１１ パルス出力回路
５１２ 出力制御回路
５１３ フリップフロップ回路
５１４ ＡＮＤゲート
５１５ バッファ
５２１ Ｐチャネル型トランジスタ
５２２ Ｐチャネル型トランジスタ
５２３ Ｎチャネル型トランジスタ
５２４ Ｎチャネル型トランジスタ
５２５ インバータ
７０１ パルス出力回路
７０２ バッファ
７０３ 出力制御回路
７１１ パルス出力回路
７１２ バッファ
７１３ 出力制御回路
７１４ フリップフロップ回路
７１５ ＡＮＤゲート
７１６ バッファ
７１７ スイッチ
８０１ パルス出力回路
８０２ ラッチ回路
８０３ ラッチ回路
８０４ 出力制御回路
８１１ パルス出力回路
８１２ ラッチ回路
８１３ ラッチ回路
８１４ 出力制御回路
８１５ フリップフロップ回路

Claims (5)

  1. 画素部と、第１の回路と、第２の回路と、を有し、
    前記画素部は、複数の画素を有し、
    前記第１の回路は、前記複数の画素に、信号線を介して、ビデオ信号を供給することができる機能を有し、
    前記第２の回路は、前記複数の画素の内の一つの画素を選択することができる機能を有し、
    前記第２の回路は、シフトレジスタを有し、
    前記シフトレジスタは、第１乃至第３のフリップフロップ回路と、第１乃至第３のスイッチと、を有し、
    前記第１のフリップフロップ回路の出力端子は、前記第２のフリップフロップ回路の入力端子と、電気的に接続され、
    前記第２のフリップフロップ回路の出力端子は、前記第３のフリップフロップ回路の入力端子と、電気的に接続され、
    前記第１のスイッチの第１の端子は、前記第１のフリップフロップ回路の出力端子と、電気的に接続され、
    前記第２のスイッチの第１の端子は、前記第２のフリップフロップ回路の出力端子と、電気的に接続され、
    前記第３のスイッチの第１の端子は、前記第３のフリップフロップ回路の出力端子と、電気的に接続され、
    前記第１のスイッチの第２の端子は、第１の配線と電気的に接続され、
    前記第２のスイッチの第２の端子は、前記第１の配線と電気的に接続され、
    前記第３のスイッチの第２の端子は、前記第１の配線と電気的に接続され、
    前記第１乃至第３のスイッチは、第１の信号に応じて、それぞれの前記第１の端子と前記第２の端子の導通または非導通が制御される機能を有し、
    前記第１の配線は、前記第１乃至第３のフリップフロップ回路の出力端子の信号をリセットすることができる電位を有する表示装置であって、
    前記第２及び第３のフリップフロップ回路に電気的に接続された前記画素は、第１の期間において、第１のビデオ信号が保存されており、
    第２の期間において、前記第２及び第３のフリップフロップ回路に電気的に接続された前記画素に、前記第１のビデオ信号とは異なるビデオ信号が供給される場合には、前記第２及び第３のフリップフロップ回路に電気的に接続された前記画素は、前記第２の回路によって選択され、
    前記第２の期間において、前記第２及び第３のフリップフロップ回路に電気的に接続された前記画素に、前記第１のビデオ信号と同一のビデオ信号が供給される場合には、前記第１のフリップフロップ回路の出力端子の信号はリセットされることを特徴とする表示装置。
  2. 請求項１において、
    前記第２の回路は、バッファ回路を有することを特徴とする表示装置。
  3. シフトレジスタを有する半導体装置であって、
    前記シフトレジスタは、第１乃至第３のフリップフロップ回路と、第１乃至第３のスイッチと、を有し、
    前記第１のフリップフロップ回路の出力端子は、前記第２のフリップフロップ回路の入力端子と、電気的に接続され、
    前記第２のフリップフロップ回路の出力端子は、前記第３のフリップフロップ回路の入力端子と、電気的に接続され、
    前記第１のスイッチは、前記第１のフリップフロップ回路の出力端子と、電気的に接続され、
    前記第２のスイッチは、前記第２のフリップフロップ回路の出力端子と、電気的に接続され、
    前記第３のスイッチは、前記第３のフリップフロップ回路の出力端子と、電気的に接続され、
    前記第１のスイッチの第１の端子は、前記第１のフリップフロップ回路の出力端子と、電気的に接続され、
    前記第２のスイッチの第１の端子は、前記第２のフリップフロップ回路の出力端子と、電気的に接続され、
    前記第３のスイッチの第１の端子は、前記第３のフリップフロップ回路の出力端子と、電気的に接続され、
    前記第１のスイッチの第２の端子は、第１の配線と電気的に接続され、
    前記第２のスイッチの第２の端子は、前記第１の配線と電気的に接続され、
    前記第３のスイッチの第２の端子は、前記第１の配線と電気的に接続され、
    前記第１乃至第３のスイッチは、第１の信号に応じて、それぞれの前記第１の端子と前記第２の端子の導通または非導通が制御される機能を有し、
    前記第１の配線は、前記第１乃至第３のフリップフロップ回路の出力端子の信号をリセットすることができる電位を有することを特徴とする半導体装置。
  4. 請求項１もしくは請求項２に記載の表示装置、または、請求項３に記載の半導体装置と、
    ＦＰＣ、ハウジング、または、回路基板と、
    を有するモジュール。
  5. 請求項１もしくは請求項２に記載の表示装置、請求項３に記載の半導体装置、または、請求項４に記載のモジュールと、
    スピーカ、受像部、アンテナ、バッテリ、操作キー、または、外部接続ポートと、
    を有する電子機器。
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