JP5575862B2 - チャージポンプにおいて電流をクランプする回路 - Google Patents

チャージポンプにおいて電流をクランプする回路 Download PDF

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Description

本発明は、チャージポンプにおいて電流をクランプする回路及び方法に関する。
当業者に理解されるように、チャージポンプは、より高いまたはより低い電圧のいずれかを作り出すためにキャパシタを用いる回路として特徴付けることができる。チャージポンプは、例えば遅延ロックループ（ＤＬＬ）及びフェーズロックループ（ＰＬＬ）を伴う用途等、多種多様な用途に用いられる。
ＰＬＬに関して、チャージポンプは、電圧制御発振器（ＶＣＯ）に印加される制御電圧を供給するために用いることができる。通常、ＰＬＬは、位相検出器と、チャージポンプの出力に連結されたループフィルタと、増幅器と、フィードバック系を形成するように公知の方法で相互接続されたＶＣＯとを備える。チャージポンプは、位相検出器によって生成される論理レベルパルスを、ループフィルタに供給される電流パルスに変換する。ループフィルタは、ＶＣＯ用の制御電圧を生成するために電流パルスを積分する。
ＤＬＬに関して、チャージポンプは、ＤＬＬの電圧制御遅延線（ＶＣＤＬ）に制御電圧を供給するために用いることができる。当業者に理解されるように、特定種類の装置（例えば、ＤＲＡＭ装置）では、ＤＬＬはクロック信号の位相を変化させるために用いることができる。この場合、ＤＬＬは直列（デイジー・チェイン状）に接続された複数の遅延ゲートからなる遅延チェーンを備える。
ＤＬＬ及びＰＬＬを伴う用途以外にも、例えば、チャージポンプを、フィルタまたは貯留キャパシタに対して電圧調整を行うための正確に制御された（ａｃｃｕｒａｔｅｌｙ−ｃｏｎｔｒｏｌｌｅｄ）電流源／シンクを有する電子回路において用いるといった他の用途があることを当業者は理解するだろう。
米国特許第５，３５９，２９９号明細書 米国特許第５，３５９，７２７号明細書 米国特許第５，５３２，６３６号明細書 米国特許第５，５９２，１１３号明細書 米国特許第５，６４６，５６３号明細書 米国特許第５，７０３，５１１号明細書 米国特許第５，７３４，２７９号明細書 米国特許第５，８２５，６４０号明細書 米国特許第６，０５２，０１５号明細書 米国特許第６，１２４，７４１号明細書 米国特許第６，１６０，４３２号明細書 米国特許第６，２２２，４０２号明細書 米国特許第６，２７８，３３２号明細書 米国特許第６，３１６，９７７号明細書 米国特許第６，３２０，４７０号明細書 米国特許第６，３２９，８７２号明細書 米国特許第６，４２０，９１４号明細書 米国特許第６，４４１，６６０号明細書 米国特許第６，４６６，０７８号明細書 米国特許第６，４８３，３５８号明細書 米国特許第６，５３５，０５１号明細書 米国特許第６，５８６，９７６号明細書 米国特許第６，６４２，７５９号明細書 米国特許第６，７１７，４４６号明細書 米国特許第６，７７１，１１４号明細書 米国特許第６，８２５，７３０号明細書 米国特許第６，９６７，５２３号明細書 米国特許出願第２００２−００８９３８２Ａ１号明細書 米国特許出願第２００２−０１０５３８８Ａ１号明細書 米国特許出願第２００３−００２０５２６Ａ１号明細書 米国特許出願第２００３−０１８９４６３Ａ１号明細書 米国特許出願第２００３−０２３１０３７Ａ１号明細書 米国特許出願第２００４−０００４５００Ａ１号明細書 米国特許出願第２００４−００８５１０４Ａ１号明細書 米国特許出願第２００４−０２５７１６２Ａ１号明細書 米国特許出願第２００５−０１６２２００Ａ１号明細書 米国特許出願第２００５−０１６２２０３Ａ１号明細書 米国特許出願第２００５−０２５３６３４Ａ１号明細書 欧州特許第０７９８８６２Ｂ１号明細書 米国特許第４，６８２，０４７号明細書 米国特許第６，６０５，９６３号明細書 米国特許第５，１５３，５３０号明細書 米国特許第５，３４３，０８８号明細書 米国特許第６，１６３，１８７号明細書 米国特許出願第２００６−０１４５７４２Ａ１号明細書 米国特許第６，９７０，３９１号明細書
Ｂａｋｅｒ， "ＣＭＯＳ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ， ｌａｙｏｕｔ， ａｎｄ ｓｉｍｕｌａｔｉｏｎ"， ２ｎｄ Ｅｄ．， ＩＥＥＥ Ｐｒｅｓｓ， ｐｐ．５７６−５８１ （２００５）
チャージポンプにおいて電流をクランプする回路及び方法が開示される。
一実施形態によれば、チャージポンプにおいて電流をクランプする方法が開示される。チャージポンプは、スイッチング回路とキャパシタとを備える。チャージポンプは第１及び第２の経路を形成する。第１及び第２の経路のそれぞれについて、選択された方を通って（ｉ）電流が前記キャパシタに電流を供給され、（ｉｉ）電流が前記キャパシタから供給される。前記スイッチング回路の複数のトランジスタの少なくとも１つからの電流内に、少なくとも一つの寄生スパイクがその少なくとも１つのトランジスタがオフに切り替わっている間に生成される。短い期間が経過した後、前記少なくとも１つの寄生スパイクは消滅する。本発明の方法は、その値が第１の値から第２の値に変化した時に前記少なくとも１つのトランジスタをオフに切り替わらせる制御信号を少なくとも１つ供給する工程を含む。同方法は、前記少なくとも１つの寄生スパイクが、前記第１及び第２の経路の内の選択された一方を通って部分的にだけ伝達されるように、前記少なくとも１つの制御信号の値が第１の値から第２の値に変化した時に、前記少なくとも１つのトランジスタからの電流に対する追加経路を形成する工程も含む。同方法は、前記追加経路が前記短い期間の間形成された後に、前記追加経路を解消させる工程も含む。
別の実施形態によれば、チャージポンプにおいて電流をクランプする回路が開示される。前記チャージポンプは、スイッチング回路とキャパシタとを備え、前記チャージポンプは第１及び第２の経路を形成する。第１及び第２の経路のそれぞれについて、選択された方を通ってｉ）電流が前記キャパシタに供給され、ｉｉ）電流が前記キャパシタから供給される。前記スイッチング回路の複数のトランジスタの内の少なくとも１つからの電流内に、少なくとも１つの寄生スパイクが、その少なくとも１つのトランジスタがオフに切り替わっている間に生成される。本発明の回路は、第１及び第２の対のトランジスタを備え、同トランジスタの各々はオン及びオフ状態をサポートし、前記状態間の遷移を制御できるように制御電極を備える。前記第１の対のトランジスタの内の一方は、第１のノードを介して前記スイッチング回路のトランジスタの内の最初のトランジスタに電気的に接続されている。前記第１の経路は前記第１のノードを通って伸びている。前記第２の対のトランジスタの内の一方は、第２のノードを介して前記スイッチング回路のトランジスタの内の二番目のトランジスタに電気的に接続されている。前記第２の経路は前記第２のノードを通って伸びている。本発明の回路はまた、第１の遅延導入インバータ回路と、第２の遅延導入インバータ回路とを備え、前記第１のインバータ回路及び前記第２のインバータ回路の各々は、前記それぞれの対のトランジスタの内の一方の制御電極に入力される信号を入力信号とし、前記それぞれの対のトランジスタの内の他方の制御電極に遅延出力信号を供給する。前記オフへの切り替えが起こる瞬間、前記入力信号と前記遅延出力信号の双方は、前記オン状態を作り出す値を有する。前記第１及び第２の対のトランジスタの内の少なくとも一方は、前記少なくとも１つの寄生スパイクが、前記キャパシタに向かういずれかの経路を通って部分的にだけ伝達されるように、前記オフに切り替わっている間、前記トランジスタの内の前記少なくとも１つからの電流に対する追加経路を形成する。
別の実施形態によれば、チャージポンプを備える装置が開示される。前記チャージポンプは複数のスイッチングトランジスタと、電流クランプ回路と、キャパシタとを備える。前記チャージポンプは、第１及び第２の経路を形成する。第１及び第２の経路のそれぞれについて、選択された方を通ってｉ）電流が前記キャパシタに供給され、ｉｉ）電流が前記キャパシタから供給される。前記スイッチングトランジスタの内の１つは、前記第１及び第２の経路の内の選択された一方に位置している。そのスイッチングトランジスタは、オフに切り替わった時に、電流内に寄生スパイクを生成する。その寄生スパイクは、短い期間が経過した後で消滅する。その値が第１の値から第２の値に変化した時に、前記スイッチングトランジスタをオフに切り替わらせる制御信号を供給する入力を有する。前記電流クランプ回路は、（ｉ）前記少なくとも１つの寄生スパイクが、前記第１及び第２の経路の内の前記一方を通って部分的にだけ伝達されるように、前記制御信号の値が前記第１の値から前記第２の値に変化した時に、前記スイッチングトランジスタからの電流に対する追加経路を形成し、（ｉｉ）前記追加経路が前記短い期間の間形成された後に、前記追加経路を解消させる。
別の実施形態によれば、チャージポンプにおいて電流をクランプする方法が開示される。前記チャージポンプは複数のスイッチングトランジスタと、電流クランプ回路と、キャパシタとを備える。前記チャージポンプは、第１及び第２の経路を形成する。第１及び第２の経路のそれぞれについて、選択された方を通ってｉ）電流が前記キャパシタに供給され、ｉｉ）電流が前記キャパシタから供給される。前記スイッチング回路の複数のトランジスタの内の少なくとも１つからの電流内に、少なくとも１つの寄生スパイクがその少なくとも１つのトランジスタがオフに切り替わっている間に生成される。本発明の方法は、その値が第１の値から第２の値に変化した時に、前記少なくとも１つのトランジスタをオフに切り替わらせる制御信号を少なくとも１つ供給する工程を含む。本発明の方法は、前記少なくとも１つの寄生スパイクが、前記第１及び第２の経路の内の選択された一方を通って部分的にだけ伝達されるように、前記少なくとも１つの制御信号の値が前記第１の値から前記第２の値に変化した時に、前記トランジスタの内の前記少なくとも１つからの電流に対する追加経路を形成する工程も含む。前記追加経路は第１のノードを介して前記トランジスタの内の前記少なくとも１つに提供される。前記少なくとも１つのトランジスタがオフに切り替わっている間に前記第１のノードにおける電圧の値は変化する。本発明の方法は、前記トランジスタの内の前記少なくとも１つがオフに切り替わった後に、前記第１及び第２の経路の内の前記一方上のトランジスタを流れる漏れ電流を、前記キャパシタを基準として最小限にする工程も含む。
前記漏れ電流の流れを最小限にする工程は、前記少なくとも１つのトランジスタがオフに切り替わっている間に、前記第１のノードにおける電圧が固定電圧値から遠ざかるのを防ぐことを含むことが好ましい。
本発明の方法は、前記追加経路が形成された後に、同経路を瞬時に解消させる工程をさらに含むことが好ましい。
別の実施形態によれば、チャージポンプを備えた装置が提供される。前記チャージポンプは複数のスイッチングトランジスタと、電流クランプ回路と、キャパシタとを備え、前記チャージポンプは、第１及び第２の経路を形成する。第１及び第２の経路のそれぞれについて、選択された方を通ってｉ）電流が前記キャパシタに供給され、ｉｉ）電流が前記キャパシタから供給される。前記スイッチングトランジスタの内の１つは、前記第１及び第２の経路の内の選択された一方に位置している。そのスイッチングトランジスタは、オフに切り替わった時に、電流内に寄生スパイクを生成する。回路は、その値が第１の値から第２の値に変化した時に前記スイッチングトランジスタをオフに切り替わらせる制御信号を供給することができる。前記電流クランプ回路は、（ｉ）前記寄生スパイクが、前記第１及び第２の経路の内の前記一方を通って部分的にだけ伝達されるように、前記制御信号の値が前記第一の値から前記第２の値に変化した時に、前記スイッチングトランジスタからの電流に対する追加経路を形成する。前記追加経路は、前記第１のノードを介して前記スイッチングトランジスタに提供される。前記スイッチングトランジスタがオフに切り替わっている間、前記第１のノードにおける電圧の値は変化する。前記電流クランプ回路はまた（ｉｉ）前記トランジスタの内の前記少なくとも１つのトランジスタがオフに切り替わった後に、前記第１及び第２の経路の内の前記一方上のトランジスタを流れる漏れ電流を、前記キャパシタを基準として最小限にする。
前記漏れ電流の流れを最小限にすることは、前記少なくとも１つのトランジスタがオフに切り替わっている間、前記第１のノードにおける電圧が固定電圧値から遠ざかるのを防ぐことを含むことが好ましい。
前記チャージポンプはさらに、双方が前記キャパシタに電気的に接続された第１及び第２のＦＥＴを備え、第１のＦＥＴは前記第１の経路に沿って配置され、第２のＦＥＴは前記第２の経路に沿って配置されていることが好ましい。
前記電流クランプ回路は、直列に接続され前記追加経路に沿って設置された２つのトランジスタを備え、前記電流クランプ回路は、前記追加経路が形成されると、前記第１のノードを、前記２つのトランジスタの間の第２のノードに連結することが好ましい。
前記チャージポンプはさらに、前記キャパシタにおけるＶcノードを形成し、前記電流クランプ回路は、前記Ｖcノードにおける電圧の複製を生成する中継器を備え、その複製された電圧は、前記追加経路が一旦形成されると前記第１のノードに連結されることが好ましい。
従って、チャージポンプ内の電流をクランプする回路を向上させるのに有利であろう。
図１は、チャージポンプの概略回路図である。 図２は、図１の回路の特定経路を通る電流の波形の一例を経時的に示す図である。 図３は、図１に示すチャージポンプといくつかの点では同様であるが、静的クランプをさらに備える別のチャージポンプの概略回路図である。 図４は、図１に示すチャージポンプといくつかの点では同様であるが、一実施形態に係るクランプをさらに備える別のチャージポンプの概略回路図である。 図５は、第二の実施形態に係るクランプを備える別のチャージポンプの概略回路図である。 図６は、第三の実施形態に係るクランプを備える別のチャージポンプの概略回路図である。 図７は、第四の実施形態に係るクランプを備える別のチャージポンプの概略回路図である。 図８は、第五の実施形態に係るクランプを備える別のチャージポンプの概略回路図である。 図９は、第六の実施形態に係るクランプを備える別のチャージポンプの概略回路図である。 図１０は、第七の実施形態に係るクランプを備える別のチャージポンプの概略回路図である。 図１１は、第八の実施形態に係るクランプを備える別のチャージポンプの概略回路図である。 図１２は、第九の実施形態に係るクランプを備える別のチャージポンプの概略回路図である。 図１３は、第十の実施形態に係るクランプを備える別のチャージポンプの概略回路図である。 図１４は、図４に示すクランプのトランジスタのゲートに印加される信号のグラフ、及び別の一例の波形図であり、同波形図は図４の回路の特定経路を通る電流を経時的に示す。 図１５は、概念的には図４のチャージポンプと同様であるが、ＦＥＴの代わりにバイポーラトランジスタからなる別のチャージポンプの概略回路図である。 図１６は、概念的には図５のチャージポンプと同様であるが、ＦＥＴの代わりにバイポーラトランジスタからなる別のチャージポンプの概略回路図である。
以下の実施形態の詳細な説明では、図示される回路及び回路部品の多くは、電子信号に対して公知の動作を行う種類のものである。当業者は、それらと同等と認識される代替の回路または回路部品についての知識を有するであろう。何故なら、それらは同信号に対して同じ動作を行うからである。
図面を参照して、図１はチャージポンプ１００の模式回路図である。いくつかの例では、チャージポンプ１００はメモリ回路（例えばＤＲＡＭ）の一部であり、ＶＣＯに印加される電圧を制御するためにＰＬＬにおいて用いられる。他の例では、チャージポンプ１００は同様に、ある種のメモリ回路の一部であってもよく、ＰＬＬではなく、例えばＤＬＬにおいて用いられる。さらに別の例では、チャージポンプ１００はクロック管理／配信回路、メモリインターフェイス、ＦＰＧＡモジュール等の一部であってもよい。
チャージポンプ１００はキャパシタ１０２を備える。チャージポンプ１００はスイッチング回路も備え、本実施形態においてそれはＰＭＯＳスイッチング・トランジスタ１０４とＮＭＯＳスイッチング・トランジスタ１０８からなる。スイッチング・トランジスタ１０４は、同トランジスタのゲート１１２に印加されるポンプアップ制御信号ＰＵに応じて切り替わる。スイッチング・トランジスタ１０８は、同トランジスタのゲート１１６に印加されるポンプダウン制御信号ＰＤに応じて切り替わる。
図示したチャージポンプ１００に関して、スイッチング・トランジスタ１０４またはスイッチング・トランジスタ１０８のいずれも出力ノードＶcに直接には接続されていない。当業者は、スイッチング・トランジスタが出力ノードに直接接続された回路についての知識を有しているだろうが、そのような構成の欠点の一つは、スイッチング・トランジスタのゲートで信号遷移がある場合、出力ノードに寄生ノイズが導入されてしまうという点である。
本実施形態において、それぞれ、ゲートにバイアス電圧が印加されたＰＭＯＳトランジスタ１２０とＮＭＯＳトランジスタ１２４が、２つのスイッチング・トランジスタ１０４と１０８との間に接続されている。いくつかの例では、バイアス電圧を供給する電圧基準ソースを実現するために電流ミラーが用いられる。ゲート１２８にＶbiaspが印加されたトランジスタ１２０は、電流Ｉpが同トランジスタのチャンネルを流れることが可能な状態であり、ゲート１１２に印加される信号ＰＵの要求に従ってスイッチング・トランジスタ１０４がオンになった場合に、ノード１３０に供給される。当業者に理解されるように、ゲートはＦＥＴの制御電極であり、ＦＥＴのオン状態とオフ状態との遷移を制御可能にするものである。他の種類のトランジスタでは、制御電極は必ずしもゲートという名称で呼ばれる訳ではない。例えば、バイポーラトランジスタでは、バイポーラトランジスタの制御電極を言及する際に通常用いられる用語は「ベース」である。
信号ＰＵがロジック「ハイ」からロジック「ロー」に変化した時に、スイッチング・トランジスタ１０４がオンに切り替わることが分かる。また反対に、信号ＰＵがロジックローからロジックハイに変化した時に、スイッチング・トランジスタ１０４はオフに切り替わる。それに対して、ゲート１３２にＶbiasnが印加されたトランジスタ１２４は、ゲート１１６に印加される信号ＰＤの要求に従ってスイッチング・トランジスタ１０８がオンになった場合に、電流Ｉnがノード１３０から排流されるように同トランジスタのチャンネルを流れることが可能な状態にある。信号ＰＤがロジックローからロジックハイに変化した時に、スイッチング・トランジスタ１０８がオンに切り替わることが分かる。また反対に、信号ＰＤがロジックハイからロジックローに変化した時に、スイッチング・トランジスタ１０８はオフに切り替わる。
参考の便宜上、チャージポンプ１００はソース部とシンク部の両方を有するものとして説明した方が正確であろう。トランジスタ１１２及び１２０はソース部の一部である。トランジスタ１１６及び１２４はシンク部の一部である（当業者は、「シンク部」は代替的に「ドレイン部」と呼ばれることを理解するだろう）。
図２は電流Ｉp及びＩnの波形の一例を経時的に示す図である。図２のグラフにおいて、時間ｔ1、ｔ2、及びｔ3は、スイッチング・トランジスタ１０４及び１０８の内の１つまたはそれ以上がオンまたはオフに切り替わる場における時間に対応している。特に、時間ｔ1の近辺でスイッチング・トランジスタ１０８はオンに切り替わり、時間ｔ2の近辺でスイッチング・トランジスタ１０４はオンに切り替わり、時間ｔ3の近辺でスイッチング・トランジスタ１０４及び１０８の両方はオフに切り替わる。
時間ｔ3を参照すれば、スイッチング・トランジスタ１０４がオフに切り替わる時に、電流Ｉpに上向きスパイク２０４が発生することが分かる。また、時間ｔ3において、スイッチング・トランジスタ１０８がオフに切り替わる時に、電流Ｉnには下向きスパイク２０８が発生する。電流スパイク２０４及び２０８は次のように説明できる。スイッチング・トランジスタ１０４または１０８のいずれかがオフに切り替わる時に、ゲート・ドレイン間容量に起因するスイッチング信号結合の結果として、それらのトランジスタは電流を生成する。この電流は、既にトランジスタを流れる電流に加算される。図１のチャージポンプにおいて、この加算された電流には近隣のトランジスタ１２０または１２４のそれぞれ以外に行き場がない。
当業者に理解されるように、電流スパイク２０４及び２０８はＤＬＬ／ＰＬＬのループのエラーの原因となり、それにより位相オフセットが起こる。その理由の少なくとも１つは、電流スパイク２０４は電流スパイク２０８と対称的ではないという点である。電流テイルアウト２１６及び２２０も、ＤＬＬ／ＰＬＬのループのエラーの原因となり得る。当業者に理解されるように、電流テイルアウト２１６及び２２０が存在するのは、トランジスタ１２０及び１２４が急速にではなく徐々にシャットオフされる（トランジスタ１２０及び１２４のソースの電圧が急速にというよりも徐々にシャットオフ電圧値に遷移する）ためである。
図３は、別のチャージポンプ３００の概略回路図である。チャージポンプ３００は、図１のチャージポンプといくつかの点では同様であるが、スイッチング・トランジスタ１０４または１０８からのオフスイッチ電流に対して経路を提供するために静的クランプ３０４をさらに備えている。図示した静的クランプ３０４は、ＮＭＯＳトランジスタ３０８とＰＭＯＳトランジスタ３１２とを備える。トランジスタ３０８のドレイン３１６は、ノード３２０を介してスイッチング・トランジスタ１０４に電気的に接続されている。トランジスタ３１２に関し、同トランジスタのドレイン３２４は、ノード３２８を介してスイッチング・トランジスタ１０８に電気的に接続されている。
チャージポンプ３００の静的クランプ３０４は、スイッチング・トランジスタ１０４がオフに切り替わっている間、電流に対して追加経路を提供することで、スイッチング・トランジスタ１０４とキャパシタ１０２との間の経路に沿った電流スパイクを減少させ、また同様に、スイッチング・トランジスタ１０８がオフに切り替わっている間、電流に対して追加経路を同じく提供することで、スイッチング・トランジスタ１０８とキャパシタ１０２との間の経路に沿った電流スパイクを減少させる働きをする。図２に示す波形に対して静的クランプ３０４が持ち得る設計上の影響という意味で、図示した電流スパイク２０４及び２０８に比べ、電流スパイクの大きさは極めて小さいものになり得る。また、電流テイルアウトも低減され得る。
静的クランプ３０４をチャージポンプ３００内で用いる場合の制約は、Ｖcが、Ｖbiaspにより定義される上限とＶbiasnにより定義される下限との間の範囲内に制限されてしまう点である。当業者に理解されるように、このＶcの制限は、スイッチング・トランジスタ１０４及び１０８がオフに切り替わった後もトランジスタ３０８及び３１２が依然としてオンのままであることに起因する。特に、ノード３２０における電圧は、スイッチング・トランジスタ１０４が一旦オフに切り替わると接地電位に達する。もしＶcがＶbiaspよりも大きくなると、電流は、電流Ｉp''を表わす矢印が示している方向とは反対の方向にトランジスタ１２０を流れ（Ｖcの電圧値が大きくなればなるほど漏れ電流が多くなる）、電流Ｉp''はＶcの値に対し望ましくない影響を与える。同様に、ノード３２８における電圧は、スイッチング・トランジスタ１０８が一旦オフに切り替わるとＶddに達する。もしＶcがＶbiasnより小さくなると、電流は、電流Ｉn''を表わす矢印が示している方向とは反対の方向にトランジスタ１２４を流れ（この場合、Ｖcの電圧値が小さくなればなるほど漏れ電流が多くなる）、そのため電流Ｉn''はＶcの値に対して望ましくない影響を与える。
今度は図４を参照する。図４は別のチャージポンプ５００の概略回路図である。チャージポンプ５００は、図１のチャージポンプといくつかの点では同様であるが、一実施形態に係るクランプ５０４をさらに備える。静的クランプ３０４（図３）のように、クランプ５０４はスイッチング・トランジスタ１０４または１０８のいずれかからのオフスイッチ電流に対して追加経路を提供することができる。しかしながら、静的クランプ３０４とは異なり、クランプ５０４は、ＶbiaspとＶbiasnとによって定義される限界の範囲内にＶcを制限しない。
図示したクランプ５０４は、一対のＮＭＯＳトランジスタ５０８及び５１２と、一対のＰＭＯＳトランジスタ５１６及び５２０と、遅延導入インバータ回路（またはインバータ）５２４と、別の遅延導入インバータ回路５２８とを備える。（例えば、インバータ５２４及び５２８のそれぞれは、一対のＮＭＯＳとＰＭＯＳトランジスタといった周知のトランジスタの組み合わせを用いて実現することができる。また、図４では遅延導入インバータ回路５２４及び遅延導入インバータ回路５２８のそれぞれは１つのインバータのみとして示されているが、ある例では、遅延導入インバータ回路が１つのインバータではなく３つ以上の実際のインバータを備えることが可能であることが分かるであろう。
本発明の実施形態に係るクランプのインバータ回路によって導入可能な最適な遅延は、様々な要因によって変化することが分かるだろう。これらの要因には、例えば、電流に対して追加経路を提供するトランジスタの大きさや、インバータ回路を実現するために用いられるトランジスタの大きさが含まれる。
図示した実施形態において、トランジスタ５０８と、トランジスタ５１２と、インバータ５２４とを備えるクランプ５０４の半分は、スイッチング・トランジスタ１０４と動作連動しており、トランジスタ５１６と、トランジスタ５２０と、インバータ５２８とを備えるクランプ５０４の他の半分は、スイッチング・トランジスタ１０８と動作連動している。
スイッチング・トランジスタ１０４と動作連動している図示したクランプ５０４の半分に関し、トランジスタ５０８のドレイン５３２は、ノード５３６を介してスイッチング・トランジスタ１０４に電気的に接続されている。また、トランジスタ５０８のソース５４０は、トランジスタ５１２のドレイン５４４に電気的に接続されている。インバータ５２４の入力５４８とトランジスタ５０８のゲート５５２の双方には、同じ信号、即ちＰＵが印加される。インバータ５２４の出力５５６は、トランジスタ５１２のゲート５６０に電気的に接続されている。
スイッチング・トランジスタ１０８と動作連動している図示したクランプ５０４の半分に関し、トランジスタ５２０のドレイン５６４は、ノード５６８を介してスイッチング・トランジスタ１０８に電気的に接続されている。また、トランジスタ５２０のソース５７２は、トランジスタ５１６のドレイン５７６に電気的に接続されている。インバータ５２８の入力５８０とトランジスタ５２０のゲート５８４の双方には、同じ信号、即ちＰＤが印加される。インバータ５２８の出力５８８は、トランジスタ５１６のゲート５９２に電気的に接続されている。
スイッチング・トランジスタ１０４及び１０８がオフに同時に切り替わっている間（当然ながら、少なくともいくつかの例では、２つのトランジスタを同時にオフに切り替える必要はないことが分かるだろう）、図示したクランプ５０４の動作は以下の通りである。その長さがインバータ５２４及び５２８の遅延によって決定される短い期間の間、クランプ５０４の一部を形成する２対のトランジスタは、スイッチング・トランジスタ１０４及び１０８がオフに切り替わっている間、電流スパイクを減少させるための経路を提供する。これらの経路は、各対のトランジスタの両方がオンになることにより存在する。しかしながら、インバータの遅延によって決定される期間が経過した後、何れの対のトランジスタも、両方のトランジスタがオンではなくなるため、２対のトランジスタによるクランプ効果が解消されて、望むようにＶcを設定できるという大きな柔軟性が得られる（即ち、ＶbiaspとＶbiasnとによって定義される限界の範囲内に制限されない）。
今度は図５を参照する。図５は別のチャージポンプ６００の概略回路図である。チャージポンプ６００は、図４のチャージポンプといくつかの点では同様であるが、別の実施形態に係るクランプ６０４を備える。ここで図示し説明した他のクランプのように、クランプ６０４は、ＶbiaspとＶbiasnとによって定義される限界の範囲内にＶcを制限しない。
図示したクランプ６０４は、第１の対のトランジスタ６０６と６０８と、第２の対のトランジスタ６１０と６１２とを備える。少なくとも一つの例において、トランジスタ６０６及び６１０はＮＭＯＳトランジスタであり、トランジスタ６０８及び６１２はＰＭＯＳトランジスタである。
図示した実施形態において、トランジスタ６０６及び６０８を備えるクランプ６０４の半分は、スイッチング・トランジスタ１０４と動作連動しており、トランジスタ６１０及び６１２を備えるクランプ６０４の他の半分は、スイッチング・トランジスタ１０８と動作連動している。
スイッチング・トランジスタ１０４と動作連動している図示したクランプ６０４の半分に関し、トランジスタ６０６のドレイン６１４は、ノード６１６を介してスイッチング・トランジスタ１０４に電気的に接続されている。また、トランジスタ６０６のソース６１８は、トランジスタ６０８のソース６２０に電気的に接続されている。トランジスタ６０６のゲート６２２及びトランジスタ６０８のゲート６２４の双方には、同じ信号、即ちＰＵが印加される。
スイッチング・トランジスタ１０８と動作連動している図示したクランプ６０４の半分に関し、トランジスタ６１２のドレイン６２６は、ノード６２８を介してスイッチング・トランジスタ１０８に電気的に接続されている。また、トランジスタ６１２のソース６３０は、トランジスタ６１０のソース６３２に電気的に接続されている。トランジスタ６１２のゲート６３４及びトランジスタ６１０のゲート６３６の双方には、同じ信号、即ちＰＤが印加される。
信号ＰＤがロジックハイの場合、トランジスタ１０８及び６１０は導通しているのに対し、トランジスタ６１２は導通していない。この間、ソース６３９とソース６３２との間にあるノードは、ＮＭＯＳトランジスタ６１０のしきい値電圧レベルと略等しい電圧レベルに事前充電される。信号ＰＤがロジックローになると、トランジスタ６１０はオフになり漏れ経路をカットオフする。また、ＰＭＯＳトランジスタ６１２はオンになり、ノード６２８と、ソース６３９とソース６３２との間にあるノードとの間の電荷交換を行わせる。例えば、電荷交換は、２つのトランジスタ６１０及び６１２の寄生容量の間で発生する。この電荷交換の間、寄生電流スパイクがスイッチング・トランジスタ１０８とキャパシタ１０２との間の経路を部分的にだけ通るよう、ノード６２８を通る追加電流経路が提供される。電荷交換の結果、ノード６２８の電流レベルは急速に上昇し、トランジスタ１２４を急速にカットオフする。このパッシブな状態の間、漏れ電流の流れを最小限にするために、ノード６２８における電圧が遷移する新たな電圧値は、スイッチング・トランジスタ１０８がオフに切り替わっている間維持される。
同様に、信号ＰＵがロジックローの場合、トランジスタ１０４及び６０８は導通しているが、トランジスタ６０６は導通していない。信号ＰＵがロジックハイになると、トランジスタ６０８はオフになち漏れ経路をカットオフする。また、トランジスタ６０６はオンになり、ノード６１６と、ソース６１８とソース６２０との間にあるノードとの間の電荷交換を行わせる。例えば、電荷交換は、２つのトランジスタ６０６及び６０８の寄生容量の間で発生する。この電荷交換の間、寄生電流スパイクがスイッチング・トランジスタ１０４とキャパシタ１０２との間の経路を部分的にだけ通るように、ノード６１６を通る追加電流経路が提供される。電荷交換の結果、ノード６１６の電流レベルは急速に下降し、トランジスタ１２０を急速にカットオフする。このパッシブな状態の間、漏れ電流の流れを最小限にするために、ノード６１６における電圧が遷移する新たな電圧値は、スイッチング・トランジスタ１０４はオフに切り替わっている間維持される。
次に図６を参照する。図６は別のチャージポンプ６５０の概略回路図である。チャージポンプ６５０もまた、図４のチャージポンプといくつかの点では同様であるが、さらに別の実施形態に係るクランプ６５４を備える。ここで図示し説明した他のクランプのように、クランプ６５４は、ＶbiaspとＶbiasnとによって定義される限界の範囲内にＶcを制限しない。
図示したクランプ６５４は、ゲート６５７に信号ＰＵが印加されたＮＭＯＳトランジスタ６５６と、ゲート６５９に信号ＰＤが印加されたＰＭＯＳトランジスタ６５８と、アナログ中継器６６０とを備える。中継器６６０の入力６６２はノード１３０に接続されているのに対し、中継器６６０の出力６６４は、トランジスタ６５６のソース６６６とトランジスタ６５８のソース６６８とに電気的に接続されている。
図示したクランプ６５４内では、トランジスタ６５６はスイッチング・トランジスタ１０４と動作連動している。特に、トランジスタ６５６のドレイン６７０は、ノード６７２を介してスイッチング・トランジスタ１０４に電気的に接続されている。それに加えて、トランジスタ６５８は、スイッチング・トランジスタ１０８と動作連動している。特に、トランジスタ６５８のドレイン６７４は、ノード６７６を介してスイッチング・トランジスタ１０８に電気的に接続されている。
当業者に理解されるように、ロジックハイ信号がゲート６５７に印加される結果、トランジスタ６５６は、オフに切り替わっている間に導通を開始する。このように、トランジスタ６５６が導通していることから、中継器６６０が供給するＶc電圧の複製がノード６７２に連結される。漏れ電流経路全域に渡って電圧降下が小さく、またノード６７２における電圧は、トランジスタ１０４がオフに切り替わっている間その値が大きく下がらないようになっているため、漏れ電流は最小限に留められる。また、オフに切り替わる時に生成される寄生電流スパイクは、スイッチング・トランジスタ１０４とキャパシタ１０２との間の経路を部分的にしか通らない（トランジスタ６５６が導通している時、ノード６７２を通る追加電流経路が再び提供される）。
同様に、ロジックハイ信号がゲート６５９に印加されるため、トランジスタ６５８はトランジスタ１０８がオフに切り替わっている間に、導通を開始する。トランジスタ６５６が導通しているため、中継器６６０が供給するＶc電圧の複製がノード６７６に連結される。ここでも、漏れ電流経路全域に渡って電圧差が小さく、またノード６７６における電圧は、トランジスタ１０８がオフに切り替わっている間大きく上昇しないようになっているため、漏れ電流は最小限に留められる。さらに、オフに切り替わる時に生成される寄生電流スパイク（回路のシンク部）は、スイッチング・トランジスタ１０８とキャパシタ１０２との間の経路を部分的にしか通らない（トランジスタ６５８が導通している場合、ノード６７６を通る追加電流経路が再び提供される）ことが再度分かるだろう。
いくつかの例では、中継器６６０は存在しない。例えば、ノード６７２及び６７６は、トランジスタ１０４及び１０８がオフに切り替わっている状態の間、ノード１３０に直接連結され得る。しかしながら、そのような場合には連結時電荷注入が起こる。特に、トランジスタ６５６及び６５８の寄生容量は、ノード１３０への連結時電荷注入の原因となる。
今度は図７を参照する。図７は、別のチャージポンプ７００の概略回路図である。チャージポンプ７００は、さらに別の実施形態に係るクランプ７０４を備える。チャージポンプ７００は、上記で図示し説明した他のチャージポンプといくつかの点では同様である。例えばここで図示し説明した多くの他のクランプのように、クランプ７０４は、ＶbiaspとＶbiasnとによって定義される限界の範囲内にＶcを制限しない。
図示したクランプ７０４は、２つのインバータ７０６及び７０８と、ＰＭＯＳトランジスタ７１０と、ＮＭＯＳトランジスタ７１２と、アナログ中継器７１４とを備える。回路構成で言えば、インバータ７０６の入力７１６には信号ＰＵが供給され、インバータ７０６の出力７１８はトランジスタ７１０のゲート７２０に印加される。同様に、インバータ７０８の入力７２４には信号ＰＤが供給され、インバータ７０８の出力７２８は、トランジスタ７１２のゲート７３２に印加される。また、中継器７１４の入力７３６はノード１３０に接続されているのに対し、中継器７１４の出力７４０はトランジスタ７１０のドレイン７４４とトランジスタ７１２のドレイン７４８とに電気的に接続されている。
図示したクランプ７０４内では、トランジスタ７１０はスイッチング・トランジスタ１０４と動作連動している。特に、トランジスタ７１０のドレイン７５２は、ノード７５６を介してスイッチング・トランジスタ１０４に電気的に接続されている。それに加えて、トランジスタ７１２はスイッチング・トランジスタ１０８と動作連動している。特に、トランジスタ７１２のドレイン７６０は、ノード７６４を介してスイッチング・トランジスタ１０８に電気的に接続されている。
図７のクランプ７０４は、図６のクランプ６５４と動作上同様であることが分かるであろう。繰り返しになるが、図示した中継器は全ての例で存在しているわけではない。
今度は図８を参照する。図８は、別のチャージポンプ８００の概略回路図である。チャージポンプ８００は、さらに別の実施形態に係るクランプ８０４を備える。ここでも、チャージポンプ８００は、先に図示し説明した他のチャージポンプといくつかの点では同様であることが分かる。例えば、ここで図示し説明した多くの他のクランプのように、クランプ８０４は、ＶbiaspとＶbiasnとによって定義される限界の範囲内にＶcを制限しない。
図示したクランプ８０４は、一対のＰＭＯＳトランジスタ８０８及び８１２と、一対のＮＭＯＳトランジスタ８１６及び８２０と、２つのインバータ８２４及び８２８とを備える。トランジスタ８０８と、トランジスタ８１２と、インバータ８２４とを備えるクランプ８０４の半分は、スイッチング・トランジスタ１０４と動作連動しており、トランジスタ８１６と、トランジスタ８２０と、インバータ８２８とを備えるクランプ８０４の他の半分は、スイッチング・トランジスタ１０８と動作連動している。
スイッチング・トランジスタ１０４と動作連動している図示したクランプ８０４の半分に関し、トランジスタ８０８のソース８３２は、ノード８３６を介してスイッチング・トランジスタ１０４に電気的に接続されている。また、トランジスタ８０８のドレイン８４０は、トランジスタ８１２のソース８４４に電気的に接続されており、ドレイン８４０とソース８４４との間にあるノードにおける電圧は、接地電位までは低下しない。インバータ８２４の入力８４８とトランジスタ１０４のゲート１１２には、同じ信号、即ちＰＵが印加される。インバータ８２４の出力８５６は、トランジスタ８０８のゲート８６０に電気的に接続されている。トランジスタ８１２のゲート８６２には信号Ｖbiasp1が印加される。（少なくともいくつかの例では、Ｖbiasp1はＶbiaspと同様のまたは実質的に同じ値を有する。）
スイッチング・トランジスタ１０８と動作連動している図示したクランプ８０４の半分に関し、トランジスタ８２０のソース８６４は、ノード８６８を介してスイッチング・トランジスタ１０８に電気的に接続されている。また、トランジスタ８２０のドレイン８７２は、トランジスタ８１６のソース８７６に電気的に接続されており、ドレイン８７２とソース８７６との間にあるノードにおける電圧は、Ｖddまでは上昇しない。インバータ８２８の入力８８０とトランジスタ１０８のゲート１１６とには、同じ信号、即ちＰＤが印加される。インバータ８２８の出力８８２は、トランジスタ８２０のゲート８８４に電気的に接続されている。トランジスタ８１６のゲート８９４には、信号Ｖbiasn1が印加される。（少なくともいくつかの例では、Ｖbiasn1はＶbiaspと同様のまたは実質的に同じ値を有する。）
引き続きスイッチング・トランジスタ１０８と動作連動している図示したクランプ８０４の半分を参照すれば、トランジスタ１０８がオフに切り替わっている間、トランジスタ８２０は導通を開始し、ノード８６８と、ドレイン８７２とソース８７６との間にあるノードとの間での電荷交換が行われる（例えば、トランジスタ８１６と８２０の寄生容量は、お互いに電荷を交換する）ことが分かる。トランジスタ８１６の大きさとＶbiasn1の値を適切に選択することで、トランジスタ１０８がオフに切り替わった時にノード８６８における電圧レベルを上昇させるようにでき、それによりテールアウト電流を急速にカットオフできる。特に、当該電圧遷移は、大体、Ｖbiasn−ＶT#nからＶbiasn1−ＶT#n1までの範囲である。また、クランプ８０４は、ノード８６８における電圧がＶbiasn1−ＶT#n1より低くならないよう制限する。ノード８６８における電圧がＶbiasn−ＶT#nより低くならない限り、漏れ電流は微量しか存在しないため、クランプ８０４は、スイッチング・トランジスタ１０８がオフに切り替わっている間、ノード８６８における電圧を効果的にＶbiasn1−ＶT#n1近辺で維持する。
スイッチング・トランジスタ１０４と動作連動している図示したクランプ８０４の半分を参照すれば、トランジスタ１０４がオフに切り替わる時に、トランジスタ８０８は導通を開始し、ノード８３６と、ドレイン８４０とソース８４４との間にあるノードとの間の電荷交換が行われる（例えば、トランジスタ８０８と８１２の寄生容量はお互いに電荷を交換する）ことが分かる。トランジスタ８１２の大きさとＶbiasp1の値を適切に選択することで、トランジスタ１０４がオフに切り替わった時に、ノード８３６における電圧レベルは、テールアウト電流を急速にカットオフさせるのに十分なほど大きく低下する。特に、当該電圧遷移は、大体、Ｖbiasp＋ＶT#pからＶbiasp1＋ＶT#p1までの範囲である。また、クランプ８０４は、ノード８３６における電圧がＶbiasp1＋ＶT#p1より大きくならないよう制限する。ノード８３６における電圧がＶbiasp＋ＶT#pより大きくなっている限り、漏れ電流は微量しか存在しないため、クランプ８０４は、スイッチング・トランジスタ１０４がオフに切り替わっている間、ノード８３６における電圧を、効果的にＶbiasp1＋ＶT#p1の近辺で維持する。
図８に示した実施形態に関して、一点捕捉する。いずれかのスイッチング・トランジスタがオフに切り替わった時に、漏れ電流経路は存在する。特に、漏れ電流経路は、ｉ）トランジスタ１２０、８０８、及び８１２を通る経路であり、ｉｉ）トランジスタ１２４、８２０、及び８１６を通る経路である。しかしながら、漏れ電流は、例えば図３に示すチャージポンプ３００に比べて小さい。また、クランプ８０４は、スイッチング・トランジスタがオフに切り替わっている間にノード８３６及び８６８における電圧を一定の値近辺で維持することを更に確実にするために、非常に小さな電流源８９６及び８９８を任意で備えてもよい。これらの電流源は、寄生容量による小さな電流を等しく打ち消す。一例において、電流源８９６は、ＰＭＯＳトランジスタ（ＰＭＯＳトランジスタのソースとゲートは、それぞれＶddとＶbiaspに接続された状態）を用いて実現され、電流源８９８は、ＮＭＯＳトランジスタ（ＮＭＯＳトランジスタのソースとゲートは、それぞれ接地電位とＶbiasnに接続された状態）を用いて実現される。
今度は図９を参照する。図９は、別のチャージポンプ９００の概略回路図である。チャージポンプ９００は、さらに別の実施形態に係るクランプ９０４を備える。ここでも、チャージポンプ９００は、先に図示し説明した他のチャージポンプといくつかの点では同様であることが分かる。例えば、ここで図示し説明した多くの他のクランプのように、クランプ９０４は、ＶbiaspとＶbiasnとによって定義される限界の範囲内にＶcを制限しない。
図示したクランプ９０４は、ＰＭＯＳトランジスタ９０８と、ＮＭＯＳトランジスタ９２０と、２つのインバータ９２４及び９２８とを備える。トランジスタ９０８とインバータ９２４とを備えるクランプ９０４の半分は、スイッチング・トランジスタ１０４と動作連動しており、トランジスタ９２０とインバータ９２８とを備えるクランプ９０４の他の半分は、スイッチング・トランジスタ１０８と動作連動している。
スイッチング・トランジスタ１０４と動作連動している図示したクランプ９０４の半分に関し、トランジスタ９０８のソース９３２は、ノード９３６を介してスイッチング・トランジスタ１０４に電気的に接続されている。また、トランジスタ９０８のドレイン９４０には信号Ｖbiaspが印加される。インバータ９２４の入力９４８とトランジスタ１０４のゲート１１２には同じ信号、即ちＰＵが印加される。インバータ９２４の出力９５６はトランジスタ９０８のゲート９６０に電気的に接続されている。
スイッチング・トランジスタ１０８と動作連動している図示したクランプ９０４の半分に関し、トランジスタ９２０のソース９６４は、ノード９６８を介してスイッチング・トランジスタ１０８に電気的に接続されている。また、トランジスタ９２０のドレイン９７２には信号Ｖbiasnが印加される。インバータ９２８の入力９８０とトランジスタ１０８のゲート１１６には同じ信号、即ちＰＤが印加される。インバータ９２８の出力９８２は、トランジスタ９２０のゲート９８４に電気的に接続されている。
クランプ９０４の動作は、図８に示すクランプ８０４の動作と同様である。２つのクランプの主な違いは、クランプ９０４にはトランジスタ８１２、８１６、及びそれらトランジスタのゲートに印加される対応するバイアス電圧がない点である。その代わり、トランジスタ９０８のドレイン９４０はＶbiaspに連結され、同様にトランジスタ９２０のドレイン９７２はＶbiasnに連結されている。
今度は図１０を参照する。図１０は、別のチャージポンプ１０００の概略回路図である。チャージポンプ１０００は、さらに別の実施形態に係るクランプ１００４を備え、クランプ１００４はＮＭＯＳトランジスタ１００８とＰＭＯＳトランジスタ１０１２とを備える。ここでも、チャージポンプ１０００は、先に図示し説明した他のチャージポンプといくつかの点では同様であることが分かる。例えば、ここで図示し説明した多くの他のクランプのように、クランプ１００４は、ＶbiaspとＶbiasnとによって定義される限界の範囲内にＶcを制限しない。また、クランプ１００４は、図９に示すクランプ９０４と特に同様であり、２つのクランプの主な違いは、ＰＭＯＳトランジスタ９０８がＮＭＯＳトランジスタに置き換えられ、ＮＭＯＳトランジスタ９２０がＰＭＯＳトランジスタに置き換えられたことによりインバータが排除された点である。
ＮＭＯＳトランジスタ１００８に関し、このトランジスタは、スイッチング・トランジスタ１０４と動作連動している。特に、トランジスタ１００８のドレイン１０１６はノード１０２０を介してスイッチング・トランジスタ１０４に電気的に接続されている。また、トランジスタ１００８のドレイン１０２４には信号Ｖbiaspが印加される。トランジスタ１００８のゲート１０２８及びトランジスタ１０４のゲート１１２には同じ信号、即ちＰＵが印加される。
ＰＭＯＳトランジスタ１０１２に関して、このトランジスタは、スイッチング・トランジスタ１０８と動作連動している。トランジスタ１０１２のドレイン１０３２は、ノード１０３６を介してスイッチング・トランジスタ１０８に電気的に接続されている。また、トランジスタ１０１２のソース１０４０には信号Ｖbiasnが印加されている。トランジスタ１０１２のゲート１０４４及びトランジスタ１０８のゲート１１６には同じ信号、即ちＰＤが印加される。
いくつかの用途では、クランプ１００４の効果は、より大きなトランジスタを用いることで向上し得る（即ち、トランジスタ１００８及び／またはトランジスタ１０１２の大きさを大きくする）。
今度は図１１を参照する。図１１は、別のチャージポンプ１１００の概略回路図である。チャージポンプ１１００は、さらに別の実施形態に係るクランプ１１０４を備える。ここでも、チャージポンプ１１００は、先に図示し説明した他のチャージポンプといくつかの点では同様であることが分かる。例えば、ここで図示し説明した多くの他のクランプのように、クランプ１１０４は、ＶbiaspとＶbiasnとによって定義される限界の範囲内にＶcを制限しない。
図示したクランプ１１０４は、一対のＮＭＯＳトランジスタ１１０８及び１１１２と、一対のＰＭＯＳトランジスタ１１１６及び１１２０と、遅延導入インバータ回路（またはインバータ）１１２４と、別の遅延導入インバータ回路１１２８と、２つの付加的なトランジスタ１１３２及び１１３６とを備える。
図示した実施形態において、トランジスタ１１０８、１１１２、１１３２とインバータ１１２４とを備えるクランプ１１０４の半分は、スイッチング・トランジスタ１０４と動作連動しており、トランジスタ１１１６、１１２０、１１３６とインバータ１１２８とを備えるクランプ１１０４の他の半分は、スイッチング・トランジスタ１０８と動作連動している。
スイッチング・トランジスタ１０４と動作連動している図示したクランプ１１０４の半分に関して、トランジスタ１１０８のドレイン１１４０は、ノード１１４４を介してスイッチング・トランジスタ１０４に電気的に接続されている。また、トランジスタ１１０８のソース１１４８は、トランジスタ１１３２のゲート１１５６、並びにトランジスタ１１１２のドレイン１１５２に電気的に接続されている。インバータ１１２４の入力１１６０とトランジスタ１１０８のゲート１１６４の双方には、同じ信号、即ちＰＵが印加される。インバータ１１２４の出力１１６８は、トランジスタ１１１２のゲート１１８０、並びにトランジスタ１１３２のソース１１７２とドレイン１１７６の双方に電気的に接続されている。
スイッチング・トランジスタ１０８と動作連動している図示したクランプ１１０４の半分に関して、トランジスタ１１２０のドレイン１１８１は、ノード１１８２を介してスイッチング・トランジスタ１０８に電気的に接続されている。また、トランジスタ１１２０のソース１１８４は、トランジスタ１１１６のドレイン１１８５に電気的に接続されている。インバータ１１２８の入力１１８７と、トランジスタ１１２０のゲート１１８８の双方には、同じ信号、即ちＰＤが印加される。インバータ１１２８の出力１１９０は、トランジスタ１１１６のゲート１１９６、並びにトランジスタ１１３６のドレイン１１９２とソース１１９２の双方に電気的に接続されている。
クランプ１１０４の動作は、図４に示すクランプ５０４の動作と同様である。しかしながら、クランプ１１０４は、キャパシタ内蔵装置として構成された付加的なトランジスタ１１３２と１１３６を備える。トランジスタ１１３２はキャパシタとして機能し、トランジスタ１０４がオフに切り替わっている間に、ノード１１４４に付加的な電荷を注入する。トランジスタ１１３６もキャパシタとして機能し、トランジスタ１０８がオフに切り替わっている間に、ノード１１８２から付加的な電荷を減らすという機能を果たす。トランジスタ１１３２と１１３６は、それらのプレート全体に渡る電圧の低下がトランジスタのしきい値電圧よりも小さくならないので、標準外である必要がないことが分かるだろう。
今度は図１２を参照する。図１２は、別のチャージポンプ１２００の概略回路図である。チャージポンプ１２００は、さらに別の実施形態に係るクランプ１２０４を備える。チャージポンプ１２００は、先に図示し説明した他のチャージポンプといくつかの点にでは同様であることが分かる。例えば、ここで図示し説明した多くのクランプのように、クランプ１２０４は、ＶbiaspとＶbiasnとによって定義される限界の範囲内にＶcを制限しない。
図示したクランプ１２０４は、２つのインバータ１２０８及び１２１２と、２つの伝送ゲート１２１６及び１２２０と、アナログ中継器１２２４とを備える。回路構成で言えば、信号ＰＵは、伝送ゲート１２１６の制御入力１２２７とインバータ１２０８の入力１２２８の双方に入力され、インバータ１２０８の出力１２３２は、伝送ゲート１２１６の制御入力１２３６に供給される。同様に、信号ＰＤは、伝送ゲート１２２０の制御入力１２３９とインバータ１２１２の入力１２４０の双方に入力され、インバータ１２１２の出力１２４４は、伝送ゲート１２２０の制御入力１２４８に供給される。また、中継器１２２４の入力１２５２はノード１３０に接続されているのに対し、中継器１２２４の出力１２５６は、伝送ゲート１２１６及び１２２０のそれぞれの入力１２６０及び１２６４に電気的に接続されている。
図示したクランプ１２０４内では、伝送ゲート１２１６は、スイッチング・トランジスタ１０４と動作連動している。特に、伝送ゲート１２１６の出力１２７０は、ノード１２７２を介してスイッチング・トランジスタ１０４に電気的に接続されている。さらに伝送ゲート１２２０は、スイッチング・トランジスタ１０８と動作連動している。特に伝送ゲート１２２０の出力１２７２は、ノード１２８５を介してスイッチング・トランジスタ１０８に電気的に接続されている。
トランジスタ１０４がオフに切り替わっている間、伝送ゲート１２１６は導通を開始し、それによりノード１２７２は中継器１２２４の出力１２５６におけるノードと連結する（Ｖcsノード）。漏れ電流経路全体に渡って電圧低下が小さく、またトランジスタ１０４がオフに切り替わっている間、ノード１２７２における電圧は、その値が大きく低下しないようにされているため、漏れ電流は最小限に留められる。また、オフに切り替わる時に発生する寄生電流スパイクは、スイッチング・トランジスタ１０４とキャパシタ１０２との間の経路を部分的にしか流れない（伝送ゲート１２１６が導通している間、ノード１２７２を通る追加電流経路が提供される）。
同様に、トランジスタ１０８がオフに切り替わっている間、伝送ゲート１２２０は導通を開始し、ノード１２８５をＶcsノードに連結させる。複製電圧Ｖcsは複製されるべき電圧Ｖcに非常に近いため、ノード１２８５（またはノード１２７２）はスイッチング・トランジスタがオフに切り替わった時には、Ｖcに近い電圧値を有するノードに連結される。よって漏れ経路全体に渡って電圧の低下は、漏れが最小限となるのに十分なほど小さくなる。ここでも、オフに切り替わる時に発生する寄生電流スパイク（回路のソース部）は、スイッチング・トランジスタ１０８とキャパシタ１０２との間の経路を部分的にしか流れない（伝送ゲート１２２０が導通している間、ノード１２８５を通る追加電流経路が提供される）。
今度は図１３を参照する。図１３は、別のチャージポンプ１３００の概略回路図である。チャージポンプ１３００は、さらに別の実施形態に係るクランプ１３０４を備える。チャージポンプ１３００は、先に図示し説明した他のチャージポンプといくつかの点にでは同様であることが分かる。例えば、ここで図示し説明した多くの他のクランプのように、クランプ１３０４は、ＶbiaspとＶbiasnとによって定義される限界の範囲内にＶcを制限しない。
図示したクランプ１３０４は、２つのインバータ１３０８及び１３１２と、２つの伝送ゲート１３１６及び１３２０と、２つのトランジスタ１３２４及び１３２８とを備える。回路構成の点において、信号ＰＵは、伝送ゲート１３１６の制御入力１３３０とインバータ１３０８の入力１３３２の双方に入力され、インバータ１３０８の出力１３３４は、伝送ゲート１３１６の制御入力１３３６に印加される。同様に、信号ＰＤは、伝送ゲート１３２０の制御入力１３４０とインバータ１３１２の入力１３４２の双方に入力され、インバータ１３１２の出力１３４４は、伝送ゲート１３２０の制御入力１３４６に印加される。
図示したクランプ１３０４内では、伝送ゲート１３１６は、スイッチング・トランジスタ１０４と動作連動している。特に、伝送ゲート１３１６の出力１３４９は、ノード１３５０を介してスイッチング・トランジスタ１０４に電気的に接続されていおり、ＮＭＯＳトランジスタ１３２４がオンの状態で、かつ伝送ゲート１３１６が導通している時に、ノード１３５０と接地との間にオープンパスが存在する。さらに、伝送ゲート１３２０は、スイッチング・トランジスタ１０８と動作連動している。特に、伝送ゲート１３２０の出力１３５２は、ノード１３５４を介してスイッチング・トランジスタ１０８に電気的に接続されており、ＰＭＯＳトランジスタ１３２８がオンにされ、かつ伝送ゲート１３２０が導通している時に、ノード１３５４とＶddとの間にオープンパスが存在する。
トランジスタ１０４がオフに切り替わっている間、伝送ゲート１３１６は導通を開始し、それによりノード１３５０は、伝送ゲート１３１６の入力１３８２とトランジスタ１３２４のドレイン１３８４との間に位置するノード１３８０に連結される。このオフに切り替わっている時、ノード１３８０の電位は概ね接地電位であり、ノード１３５０における電圧が急速に低下してテイルアウト電流がカットオフされる間にノード１３８０と１３５０との間で電荷交換が起こる。また、この電荷交換が起こっている時に、寄生電流スパイクがスイッチング・トランジスタ１０４とキャパシタ１０２との間の経路を部分的にだけ通るように、ノード１３５０を通る追加経路が提供される。漏れ電流の流れがこのパッシブな状態で最小限に留められるようにノード１３５０における電圧が遷移する新たな電圧値は、スイッチング・トランジスタ１０４がオフに切り替わっている間維持される。また、漏れ経路が遮断されるようにトランジスタ１３２４がオフにされる。
同様に、トランジスタ１０８がオフに切り替わっている間、伝送ゲート１３２０は導通を開始し、それによりノード１３５４は、伝送ゲート１３２０の入力１３９２とトランジスタ１３２８のドレイン１３９４との間に位置するノード１３９０に連結される。このオフに切り替わっている時、ノード１３９０の電位は約Ｖddであり、ノード１３５４における電圧が急速に上昇して、テイルアウト電流がカットオフされる間にノード１３９０と１３５４との間で電荷交換が起こる。また、この電荷交換が起こっている時に、寄生電流スパイクがスイッチング・トランジスタ１０８とキャパシタ１０２との間の経路を部分的にだけ通るように、ノード１３５４を通る追加経路が提供される。漏れ電流の流れがこのパッシブな状態で最小限に留められるように、ノード１３５４における電圧が遷移する新たな電圧値は、スイッチング・トランジスタ１０８がオフに切り替わっている間維持される。また、漏れ経路が断線されるようにトランジスタ１３２８がオフにされる。
今度は図１４を参照する。図２と同様に、図１４は電流の（経時）波形図の一例であるが、同波形図は（図１に示す回路の経路ではなく）図４に示す回路の経路を流れる電流の波形図である。一例の信号ＰＵ及びＰＤ（及びゲート５６０と５９２から出力された信号）も、波形図の一例の上のグラフに示す。
今度は図４及び図１４を参照して、時間ｔc1（トランジスタ１０８がオフに切り替わるのが始まる点に対応）から始まり時間ｔc2で終わる期間の間、ロジックローの値（ＰＭＯＳトランジスタのゲートに印加された場合オン状態を作り出す）がトランジスタ５１６と５２０の両方のゲートに印加されることが分かる。よって、短い時間の間、一対のトランジスタ５１６と５２０は、トランジスタ１０８からのオフスイッチング電流に対して追加経路を提供する。しかしながら、他の時間では、トランジスタ５１６と５２０のうちの少なくとも１つはオフにされ、そのためそのような場合においては追加経路は提供されないことが分かる。クランプ５０４のソース部を構成する一対のトランジスタ（即ち、トランジスタ５０８及び５１２）に関して、それらは同様に機能する。しかしながら、当業者に理解されるように、ＮＭＯＳトランジスタのゲートに印加された場合にオン状態を作り出すのは（ロジックローよりも）ロジックハイの値である。
今度は図２の電流ＩpとＩnのグラフと、図１４の電流ＩpとＩnのグラフを比較する。その場合、クランプ５０４の効果は明らかである。特に、スイッチング・トランジスタ１０４がオフに切り替わった時に、電流Ｉp'には非常に小さい上向きスパイク６９４しかないことが分かる。同様に、スイッチング・トランジスタ１０８がオフに切り替わった時に、時間ｔc2では非常に小さな下向きスパイク６９６しかないことが分かる。時間ｔc1の後、電流Ｉp'とＩn'は約０μＡまで急速に低下するため、クランプ５０４がテイルアウト電流の急速なカットアウトに対して影響を与えることは波形図からも明らかである。図５〜１３に示すクランプのシミュレーション結果も同様である（極めて小さな電流スパイク、テイルアウト電流の急速なカットオフ）。
添付の図面に示すチャージポンプは、ソース部及びシンク部の双方を有するが、いくつかの例ではチャージポンプはソース部またはシンク部のいずれかしか有していないこともある。また、図示した実施形態の回路におけるトランジスタはＦＥＴであるが、ここに含まれる教示は、例えば、バイポーラトランジスタ等の他の種類のトランジスタからなるクランプを有するチャージポンプを実現するための指示を提供していることが分かる。図１５及び図１６を参照すると、それらはクランプ１５０４及び１６０４をそれぞれ含む一例としてのチャージポンプ１５００及び１６００の概略回路図である。チャージポンプ１５００及び１６００はそれぞれ概念的には図４及び５のチャージポンプと同様であるが、それらはＦＥＴではなくバイポーラトランジスタからなる。
説明した実施形態のある程度の改造及び変更を行うことができる。従って、上記の実施形態は説明に役立てるためのものであって、制限するものではないと考えられるべきである。

Claims (19)

  1. ａ）キャパシタ；第１の電源に接続される第１の入力；前記第１の電源より低い電圧を有する第２の電源に接続される第２の入力；二出力の位相検出器；第１のバイアス電圧に接続される第１のバイアス入力；及び第２のバイアス電圧に接続される第２のバイアス入力と、
    ｂ）前記位相検出器の第１の出力にゲートが接続された、前記第１の入力と第１の中間ノードとの間に接続される第１のトランジスタと、前記第１のバイアス入力にゲートが接続された、前記第１の中間ノードと前記キャパシタとの間に接続される第２のトランジスタと、を有するポンプアップ電流経路と、
    ｃ）前記位相検出器の第２の出力にゲートが接続された、前記第２の入力と第２の中間ノードとの間に接続される第３のトランジスタと、前記第２のバイアス入力にゲートが接続された、前記第２の中間ノードと前記キャパシタとの間に接続される第４のトランジスタと、を有するポンプダウン電流経路と、
    ｄ）前記第１の中間ノードと前記第２の入力との間に接続され、前記第１のトランジスタがオフ状態に切り替えられるときに短期間だけ電流を導通するように構成された、第１の交流電流経路と、
    ｅ）前記第２の中間ノードと前記第１の入力との間に接続され、前記第３のトランジスタがオフ状態に切り替えられるときに短期間だけ電流を導通するように構成された、第２の交流電流経路と、
    を有し、
    前記第１の交流電流経路は更に、前記第１の中間ノードと第３の中間ノードとの間に接続される第５のトランジスタと、前記第３の中間ノードと前記第２の入力との間に接続される第６のトランジスタとを有し、
    前記第２の交流電流経路は更に、前記第２の中間ノードと第４の中間ノードとの間に接続される第７のトランジスタと、前記第４の中間ノードと前記第１の入力との間に接続される第８のトランジスタとを有する、
    チャージポンプ。
  2. 前記第５及び第６のトランジスタは前記第３の中間ノードに直接的に接続され、前記第７及び第８のトランジスタは前記第４の中間ノードに直接的に接続される、請求項１に記載のチャージポンプ。
  3. 前記第１の交流電流経路は更に、前記位相検出器の前記第１の出力に接続された入力を有する第１のインバータと、前記位相検出器の前記第２の出力に接続された入力を有する第２のインバータとを有し、前記第５のトランジスタのゲートは、前記位相検出器の前記第１の出力に接続され、前記第６のトランジスタのゲートは、前記第１のインバータの出力に接続され、前記第７のトランジスタのゲートは、前記位相検出器の前記第２の出力に接続され、且つ、前記第８のトランジスタのゲートは、前記第２のインバータの出力に接続される、請求項１に記載のチャージポンプ。
  4. 前記第１、第２、第７及び第８のトランジスタは第１の極性を有し、前記第３、第４、第５及び第６のトランジスタは、前記第１の極性と反対の第２の極性を有する、請求項３に記載のチャージポンプ。
  5. 前記第１、第２、第７及び第８のトランジスタはＰＭＯＳトランジスタであり、前記第３、第４、第５及び第６のトランジスタはＮＭＯＳトランジスタである、請求項４に記載のチャージポンプ。
  6. 前記第１のインバータの出力と前記第３の中間ノードとの間に接続される第１のクランプキャパシタと、前記第２のインバータの出力と前記第４の中間ノードとの間に接続される第２のクランプキャパシタと、を更に有する請求項３に記載のチャージポンプ。
  7. 前記第１及び第２のクランプキャパシタはトランジスタからなる、請求項６に記載のチャージポンプ。
  8. 前記第５及び第６のトランジスタは各々、前記位相検出器の前記第１の出力に接続されたゲートを有し、前記第７及び第８のトランジスタは各々、前記位相検出器の前記第２の出力に接続されたゲートを有する、請求項１に記載のチャージポンプ。
  9. 前記第３、第４、第５及び第８のトランジスタは第１の極性を有し、前記第１、第２、第６及び第７のトランジスタは、前記第１の極性と反対の第２の極性を有する、請求項８に記載のチャージポンプ。
  10. 前記第１、第２、第６及び第７のトランジスタはＰＭＯＳトランジスタであり、前記第３、第４、第５及び第８のトランジスタはＮＭＯＳトランジスタである、請求項９に記載のチャージポンプ。
  11. ａ）キャパシタ；第１の電源に接続される第１の電力入力；前記第１の電源より低い電圧を有する第２の電源に接続される第２の電力入力；二出力の位相検出器；第１のバイアス電圧に接続される第１のバイアス入力；第２のバイアス電圧に接続される第２のバイアス入力；前記第１の電源の電圧と前記第２の電源の電圧との間の電圧を有する第１の電圧源；及び前記第１の電源の電圧と前記第２の電源の電圧との間の電圧を有する第２の電圧源と、
    ｂ）前記位相検出器の第１の出力にゲートが接続された、前記第１の電力入力と第１の中間ノードとの間に接続される第１のトランジスタと、前記第１のバイアス入力にゲートが接続された、前記第１の中間ノードと前記キャパシタとの間に接続される第２のトランジスタと、を有するポンプアップ電流経路と、
    ｃ）前記位相検出器の第２の出力にゲートが接続された、前記第２の電力入力と第２の中間ノードとの間に接続される第３のトランジスタと、前記第２のバイアス入力にゲートが接続された、前記第２の中間ノードと前記キャパシタとの間に接続される第４のトランジスタと、を有するポンプダウン電流経路と、
    ｄ）前記第１のトランジスタがターンオフされるときにターンオンするように構成された、前記第１の中間ノードと前記第１の電圧源との間に接続される第１のスイッチと、
    ｅ）前記第３のトランジスタがターンオフされるときにターンオンするように構成された、前記第２の中間ノードと前記第２の電圧源との間に接続される第２のスイッチと、
    を有し、
    前記第１のスイッチは第５のトランジスタを有し、前記第２のスイッチは第６のトランジスタを有し、
    前記第５のトランジスタのゲートは前記位相検出器の前記第１の出力に接続され、前記第６のトランジスタのゲートは前記位相検出器の前記第２の出力に接続される、
    チャージポンプ。
  12. チャージポンプであり、
    ａ）キャパシタ；第１の電源に接続される第１の電力入力；前記第１の電源より低い電圧を有する第２の電源に接続される第２の電力入力；二出力の位相検出器；第１のバイアス電圧に接続される第１のバイアス入力；第２のバイアス電圧に接続される第２のバイアス入力；前記第１の電源の電圧と前記第２の電源の電圧との間の電圧を有する第１の電圧源；及び前記第１の電源の電圧と前記第２の電源の電圧との間の電圧を有する第２の電圧源と、
    ｂ）前記位相検出器の第１の出力にゲートが接続された、前記第１の電力入力と第１の中間ノードとの間に接続される第１のトランジスタと、前記第１のバイアス入力にゲートが接続された、前記第１の中間ノードと前記キャパシタとの間に接続される第２のトランジスタと、を有するポンプアップ電流経路と、
    ｃ）前記位相検出器の第２の出力にゲートが接続された、前記第２の電力入力と第２の中間ノードとの間に接続される第３のトランジスタと、前記第２のバイアス入力にゲートが接続された、前記第２の中間ノードと前記キャパシタとの間に接続される第４のトランジスタと、を有するポンプダウン電流経路と、
    ｄ）前記第１のトランジスタがターンオフされるときにターンオンするように構成された、前記第１の中間ノードと前記第１の電圧源との間に接続される第１のスイッチと、
    ｅ）前記第３のトランジスタがターンオフされるときにターンオンするように構成された、前記第２の中間ノードと前記第２の電圧源との間に接続される第２のスイッチと、
    を有し、
    前記第１のスイッチは第５のトランジスタを有し、前記第２のスイッチは第６のトランジスタを有し、
    当該チャージポンプは、前記位相検出器の前記第１の出力に接続された入力を有する第１のインバータと、前記位相検出器の前記第２の出力に接続された入力を有する第２のインバータとを更に有し、前記第５のトランジスタのゲートは前記第１のインバータの出力に接続され、前記第６のトランジスタのゲートは前記第２のインバータの出力に接続される、
    チャージポンプ。
  13. ａ）キャパシタ；第１の電源に接続される第１の電力入力；前記第１の電源より低い電圧を有する第２の電源に接続される第２の電力入力；二出力の位相検出器；第１のバイアス電圧に接続される第１のバイアス入力；第２のバイアス電圧に接続される第２のバイアス入力；前記第１の電源の電圧と前記第２の電源の電圧との間の電圧を有する第１の電圧源；及び前記第１の電源の電圧と前記第２の電源の電圧との間の電圧を有する第２の電圧源と、
    ｂ）前記位相検出器の第１の出力にゲートが接続された、前記第１の電力入力と第１の中間ノードとの間に接続される第１のトランジスタと、前記第１のバイアス入力にゲートが接続された、前記第１の中間ノードと前記キャパシタとの間に接続される第２のトランジスタと、を有するポンプアップ電流経路と、
    ｃ）前記位相検出器の第２の出力にゲートが接続された、前記第２の電力入力と第２の中間ノードとの間に接続される第３のトランジスタと、前記第２のバイアス入力にゲートが接続された、前記第２の中間ノードと前記キャパシタとの間に接続される第４のトランジスタと、を有するポンプダウン電流経路と、
    ｄ）前記第１のトランジスタがターンオフされるときにターンオンするように構成された、前記第１の中間ノードと前記第１の電圧源との間に接続される第１のスイッチと、
    ｅ）前記第３のトランジスタがターンオフされるときにターンオンするように構成された、前記第２の中間ノードと前記第２の電圧源との間に接続される第２のスイッチと、
    を有し、
    前記第１及び第２のスイッチは第１及び第２の伝送ゲートを有する、
    チャージポンプ。
  14. 前記第１の電圧源及び前記第２の電圧源は共通電圧源である、請求項１１乃至１３の何れか一項に記載のチャージポンプ。
  15. 前記共通電圧源は、前記キャパシタ上の電圧を複製する中継器によって構成される、請求項１４に記載のチャージポンプ。
  16. 前記第１の電圧源は前記第１のバイアス電圧を有し、前記第２の電圧源は前記第２のバイアス電圧を有する、請求項１１又は１２に記載のチャージポンプ。
  17. 第１のスイッチングトランジスタ及び第２のスイッチングトランジスタを備えるスイッチング回路とキャパシタとを含むチャージポンプにおいて電流をクランプする方法であって、前記チャージポンプは少なくとも第１及び第２の経路を有し、該第１及び第２の経路を通って電流が前記キャパシタに送られ、また前記キャパシタから受け取られ、当該方法は、
    前記第１のスイッチングトランジスタがオフ状態に切り替えられるときに短期間だけ電流を導通するように、前記第１のスイッチングトランジスタの出力からの第１の交流電流経路を提供する提供ステップであり、前記第１の交流電流経路は、直列接続された２つのトランジスタを有する、提供ステップと、
    前記第２のスイッチングトランジスタがオフ状態に切り替えられるときに短期間だけ電流を導通するように、前記第２のスイッチングトランジスタの出力からの第２の交流電流経路を提供する更なる提供ステップであり、前記第２の交流電流経路は、直列接続された更なる２つのトランジスタを有する、更なる提供ステップと
    を有する、方法。
  18. 前記提供ステップは更に、インバータを介するステップを有する、請求項１７に記載の方法。
  19. 前記更なる提供ステップは更に、インバータを介するステップを有する、請求項１８に記載の方法。

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