CN110543207B - 用于电控扫描天线的四路可调电源模块 - Google Patents

用于电控扫描天线的四路可调电源模块 Download PDF

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Abstract

本发明公开了一种用于电控扫描天线的四路可调电源模块，所述FPGA芯片，用于向内部逻辑电路和PLL数字电路提供1.2V电压，向PLL模拟电路提供2.5V电压以及IO电压向每个电路提供3.3V电压；所述电源电路，用于将输入电压30V降压至5V，并将5V电压转换为供内部逻辑电路和PLL数字电路使用的1.2V电压、供PLL模拟电路使用的2.5V电压以及供每个电路使用的3.3V电压；所述时钟电路，用于向所述FPGA芯片提供精准的时钟源；所述接口电路，用于对所述FPGA芯片内容进行编程；所述运算放大单元，用于调节放大所述FPGA芯片内的模拟电压。达到可实现对天线阵列的多路程控可调电压馈电，同时有效解决馈电系统体积过大问题，提升天线阵列的实用度的目的。

Description

用于电控扫描天线的四路可调电源模块
技术领域
本发明涉及天线技术领域，尤其涉及一种用于电控扫描天线的四路可调电源模块。
背景技术
随着现代电子信息技术的发展，对于天线特性如波束可调、小型化、高性能等的要求日益提高，其中天线波束可调性尤其受到重视。相控阵天线是实现扫描天线的常用方案，其通过改变阵元的特性参数如长度、旋转角度、可调谐材料相应参数等方式实现相位补偿，从而改变天线主波束的方向，进而实现波束扫描功能。但质量较重、波束调整方式复杂、响应时延长的传统的机械式相控阵天线越来越难以满足现代电子信息技术对于通信系统低时延、高精度的要求，因而使得电调相控阵天线的相关研究日趋深入。电调相控阵天线具有波束调整便捷、可程控、质量尺寸相对较低的特点，是实现天线波束可调的优势选择。实现电调相控阵的关键点之一即为对相控阵天线各个阵元的独立可调馈电。天线阵元数量的增加可以相应地提高电控扫描天线的增益，但随之而来的问题是馈电系统复杂度的显著提升，同时馈电系统的体积也将显著增大，这一点影响了天线阵列的实用价值。
发明内容
针对现有技术中的缺陷，本发明的目的在于提供一种可实现对天线阵列的多路程控可调电压馈电，同时有效解决馈电系统体积过大问题，提升天线阵列的实用度的用于电控扫描天线的四路可调电源模块。
为实现上述目的，本发明采用的一种用于电控扫描天线的四路可调电源模块，包括FPGA芯片、电源电路、时钟电路、接口电路和运算放大单元，所述电源电路、所述时钟电路、所述接口电路和所述运算放大单元均与所述FPGA芯片电性连接；
所述FPGA芯片，用于向内部逻辑电路和PLL数字电路提供1.2V电压，向PLL模拟电路提供2.5V电压以及IO电压向每个电路提供1.2V、1.5V、1.8V、2.5V、3.0V或3.3V电压；
所述电源电路，用于将输入电压30V降压至5V，并将5V电压转换为供内部逻辑电路和PLL数字电路使用的1.2V电压、供PLL模拟电路使用的2.5V电压以及供每个电路使用的3.3V电压；
所述时钟电路，用于向所述FPGA芯片提供精准的时钟源；
所述接口电路，用于对所述FPGA芯片内容进行编程，并配置数据；
所述运算放大单元，用于调节放大所述FPGA芯片内的模拟电压，实现输出幅度连续可调；
所述电源电路包括降压单元，所述降压单元包括30V电源端、电容C5、电容C6、电容C7、降压型管理电源芯片、电感器L1、肖特基二极管D1、5V电源端和电容C，所述电容C5、所述电容C6和所述电容C7的一端分别与所述30V电源输入端和所述降压型管理电源芯片的VIN端子电性连接，所述电容C5、所述电容C6和所述电容C7的另一端接地，所述电感器L1的一端与所述降压型管理电源芯片的OUT端和所述肖特基二极管D1的一端电性连接，所述电感器L1的另一端与所述降压型管理电源芯片的FB端、所述5V电源端和所述电容C的一端电性连接，所述电容C的另一端、所述降压型管理电源芯片的GND端和所述肖特基二极管D1的另一端均接地；
所述运算放大单元包括电阻R11、电阻R13、第一放大器、电容C42、电容C44、电阻R21、电阻R17、J3输出口、第二放大器、继电器、电阻R18、电阻R23、二极管D4、三极管V3和电阻R20，所述电阻R11的一端与所述FPGA芯片的I/O端电性连接，所述电阻R11的另一端与所述电阻R13和所述第一放大器的第一端电性连接，且所述电阻R13另一端接地，所述第一放大器的第一端与所述电容C42和所述电容C44的一端电性连接，且所述电容C42和所述电容C44的另一端接地，所述第一放大器的第二端与所述电阻R21和所述电阻R17的一端电性连接，所述电阻R21的另一端接地，所述电阻R17的另一端与所述第一放大器的第三端、所述第二放大器的第一端及所述J3输出口电性连接，所述第二放大器的第二端和第三端均与所述继电器的常闭端电性连接，所述电阻R18的一端与所述继电器的常闭端电性连接，所述电阻R18的另一端与所述继电器的常开端和所述电阻R23的一端电性连接，所述电阻R23的另一端接地，所述5V电源端与所述二极管D4的一端电性连接，所述二极管D4的另一端与所述三极管V3的发射级电性连接，所述三极管V3的基级与所述电阻R20电性连接，所述三极管V3的集电极接地。
其中，所述电源电路还包括第一转换单元，所述第一转换单元包括稳压芯片、电容C9、3.3V电源端、电容C8、电容C10、电阻R1和发光二极管D2，所述稳压芯片的VIN端和所述电容C9的一端均与所述5V电源端电性连接，所述稳压芯片的Vo端与所述3.3V电源端电性连接，所述3.3V电源端分别与所述电容C8、所述电容C10和所述电阻R1的一端电性连接，所述电阻R1的另一端与所述发光二极管D2的正极端电性连接，所述发光二极管D2的负极端、所述稳压芯片的GND端、所述电容C8、所述电容C9和所述电容C10的另一端均接地。
其中，所述电源电路还包括第二转换单元，所述第二转换单元包括电容C3、2.5V电源端、电容C2和电容C4，所述电容C3的一端和所述稳压芯片的VIN端均与所述5V电源端电性连接，所述稳压芯片的Vo端与所述电容C2和所述2.5V电源端的一端电性连接，所述2.5V电源端的另一端与所述电容C4的一端电性连接，所述电容C3、所述电容C2、所述电容C4的另一端和所述稳压芯片的GND端均接地。
其中，所述电源电路还包括第三转换单元，所述第三转换单元包括电容C12、电容C11、1.2V电源端和电容C13，所述电容C12的一端和所述稳压芯片的VIN端均与所述5V电源端电性连接，所述稳压芯片的Vo端与所述电容C11和所述1.2V电源端的一端电性连接，所述1.2V电源端的另一端与所述电容C13的一端电性连接，所述电容C12、所述电容C11、所述电容C13的另一端和所述稳压芯片的GND端均接地。
其中，所述时钟电路包括电容C1和有源晶振时钟，所述电容C1的一端分别与所述3.3V电源端和所述FPGA芯片电性连接，所述电容C1的另一端接地，所述FPGA芯片的CLK端与所述有源晶振时钟的OUT端电性连接，所述有源晶振时钟的GND端接地。
其中，所述接口电路包括JTAG接口、FLASH存储器和R5，所述JTAG接口包括HEADER排针、电阻R2、电阻R3和电阻R4，所述HEADER排针的引脚1分别与所述FPGA芯片的TCK端和所述电阻R4的一端电性连接，所述电阻R4的另一端接地，所述HEADER排针的引脚5分别与所述FPGA芯片的TMS端和电阻R3电性连接，所述HEADER排针的引脚5分别与所述FPGA芯片的TMS端和电阻R3的一端电性连接，所述HEADER排针的引脚9分别与所述FPGA芯片的TDI端和电阻R2的一端电性连接，所述电阻R2、所述电阻R3的另一端和所述HEADER排针的引脚4分别与所述2.5V电源端电性连接，所述HEADER排针的引脚2和引脚10接地；
所述FLASH存储器的NCS端与所述FPGA芯片的NCSO端电性连接，所述FLASH存储器的DATA端通过所述R5与所述FPGA芯片的DATA端电性连接，所述FLASH存储器的VCC端与所述FPGA芯片的VCC端电性连接，所述FLASH存储器的GND端与所述FPGA芯片的GND端电性连接，所述FLASH存储器的DCLK端与所述FPGA芯片的DCLK端电性连接，所述FLASH存储器的ASDI端与所述FPGA芯片的ASDO端电性连接。
其中，所述用于电控扫描天线的四路可调电源模块还包括电压显示电路，所述电压显示电路包括四通道模数转换单元、处理单元和显示单元，所述四通道模数转换单元、所述处理单元和所述显示单元均与所述FPGA芯片电性连接；
所述四通道模数转换单元，用于将所述运算放大单元中放大的模拟电压值转换为数字控制量，发送至所述FPGA芯片进行分析处理，得到各路电压值；
所述处理单元，用于接收所述FPGA芯片进行分析处理后的各路电压值，并驱动所述显示单元；
所述显示单元，用于对各路电压值进行显示。
其中，所述处理单元包括单片机、电容C49和电容C50，所述单片机的VA端与所述3.3V电源端、所述电容C49和所述电容C50的一端电性连接，所述电容C49和所述电容C50的另一端接地。
本发明的有益效果体现在：通过所述FPGA芯片结合所述运算放大单元能够实现电压0～25V连续可调，独立、手动控制幅值。相较于传统的馈电系统而言，显著降低了电源体积，有利于电控扫描天线阵列增益、扫描精度、工作频率的提升，显著提高了该类天线的实用度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明的用于电控扫描天线的四路可调电源模块的原理图。
图2是本发明的运算放大单元的原理图。
图3是本发明的处理单元的原理图。
图4是本发明的四通道模数转换单元的原理框图。
图5是本发明的降压单元的原理图。
图6是本发明的第一转换单元的原理图。
图7是本发明的第二转换单元的原理图。
图8是本发明的第三转换单元的原理图。
图9是本发明的时钟电路的原理图。
图10是本发明的JTAG接口的原理图。
图11是本发明的FLASH存储器的原理图。
100-用于电控扫描天线的四路可调电源模块、10-FPGA芯片、20-电源电路、21-降压单元、22-第一转换单元、23-第二转换单元、24-第三转换单元、30-时钟电路、40-接口电路、41-JTAG接口、42-FLASH存储器、50-运算放大单元、60-电压显示电路、61-四通道模数转换单元、62-处理单元、63-显示单元。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
请参阅图1至图11，本发明提供了一种用于电控扫描天线的四路可调电源模块100，包括FPGA芯片10、电源电路20、时钟电路30、接口电路40和运算放大单元50，所述电源电路20、所述时钟电路30、所述接口电路40和所述运算放大单元50均与所述FPGA芯片10电性连接；
所述FPGA芯片10，用于向内部逻辑电路和PLL数字电路提供1.2V电压，向PLL模拟电路提供2.5V电压以及IO电压向每个电路提供1.2V、1.5V、1.8V、2.5V、3.0V或3.3V电压；
所述电源电路20，用于将输入电压30V降压至5V，并将5V电压转换为供内部逻辑电路和PLL数字电路使用的1.2V电压、供PLL模拟电路使用的2.5V电压以及供每个电路使用的3.3V电压；
所述时钟电路30，用于向所述FPGA芯片10提供精准的时钟源；
所述接口电路40，用于对所述FPGA芯片10内容进行编程，并配置数据；
所述运算放大单元50，用于调节放大所述FPGA芯片10内的模拟电压，实现输出幅度连续可调；
所述电源电路20包括降压单元21，所述降压单元21包括30V电源端、电容C5、电容C6、电容C7、降压型管理电源芯片、电感器L1、肖特基二极管D1、5V电源端和电容C，所述电容C5、所述电容C6和所述电容C7的一端分别与所述30V电源输入端和所述降压型管理电源芯片的VIN端子电性连接，所述电容C5、所述电容C6和所述电容C7的另一端接地，所述电感器L1的一端与所述降压型管理电源芯片的OUT端和所述肖特基二极管D1的一端电性连接，所述电感器L1的另一端与所述降压型管理电源芯片的FB端、所述5V电源端和所述电容C的一端电性连接，所述电容C的另一端、所述降压型管理电源芯片的GND端和所述肖特基二极管D1的另一端均接地；
所述运算放大单元50包括电阻R11、电阻R13、第一放大器、电容C42、电容C44、电阻R21、电阻R17、J3输出口、第二放大器、继电器、电阻R18、电阻R23、二极管D4、三极管V3和电阻R20，所述电阻R11的一端与所述FPGA芯片10的I/O端电性连接，所述电阻R11的另一端与所述电阻R13和所述第一放大器的第一端电性连接，且所述电阻R13另一端接地，所述第一放大器的第一端与所述电容C42和所述电容C44的一端电性连接，且所述电容C42和所述电容C44的另一端接地，所述第一放大器的第二端与所述电阻R21和所述电阻R17的一端电性连接，所述电阻R21的另一端接地，所述电阻R17的另一端与所述第一放大器的第三端、所述第二放大器的第一端及所述J3输出口电性连接，所述第二放大器的第二端和第三端均与所述继电器的常闭端电性连接，所述电阻R18的一端与所述继电器的常闭端电性连接，所述电阻R18的另一端与所述继电器的常开端和所述电阻R23的一端电性连接，所述电阻R23的另一端接地，所述5V电源端与所述二极管D4的一端电性连接，所述二极管D4的另一端与所述三极管V3的发射级电性连接，所述三极管V3的基级与所述电阻R20电性连接，所述三极管V3的集电极接地。
在本实施方式中，所述FPGA芯片10采用英特尔的EP4CE6E22C8作为控制核心。该FPGA芯片10工作电压为1.15V～3.465V，封装采用QFN144，含有92个I/O口，逻辑资源为6272，所述运算放大单元50通过调节放大所述FPGA芯片10内的模拟电压，实现输出幅度连续可调，所述电源电路20是EP4CE6E22C8板子能够正常工作最基本的电路。EP4CE6E22C8需要1.0V/1.2V电压来供给内部逻辑电路(VCCINT)和PLL数字电路(VCCD_PLL),需要2.5V来供给PLL模拟电路(VCCA),另外IO电压(VCCIO)可接入1.2V、1.5V、1.8V、2.5V、3.0V和3.3V等不同的电压来给每个片区提供不同的电压标准。因此，在设计上，先把输入的30V电压降压至5V，并将5V电压转换为3.3V、2.5、1.2V来维持板子正常工作，3.3V用于供给所述时钟电路30、所述运算放大电路等等电压和特殊功能引脚高电平等，2.5V用于供给VCCA电压，1.2V用于供给VCCINT、VCC_PLL。然后所述时钟电路30依据所述FPGA芯片10具有专用的全局时钟引脚，通过专用的全局时钟输入引脚驱动的单个主时钟去控制设计中的每一个时序器件，以此向所述FPGA芯片10提供精准的时钟源；所述接口电路40是对FPGA内容进行编程的一个过程。每次上电后需要进行配置是基于SRAM工艺FPGA的一个特点。在FPGA内部，有许多可编程的多路器、逻辑、互连线节点和RAM初始化内容等，都需要配置数字数据来控制。FPGA中配置RAM就起到了这样一个作用，它存放了配置数据的内容。所述运算放大单元50接收到所述FPGA芯片10配置数据后的模拟电压后，将电压进行调节放大，然后实现输出幅度连续可调。
本发明通过采用所述FPGA芯片10与所述运算放大单元50结合来实现电压0～25V连续可调，单独控制。该设计在在保证4路独立可程控馈电的同时可实现较高精度的电压调控。同时相较于传统的馈电系统而言，显著降低了电源体积，有利于电控扫描天线的增益、扫描精度、工作频率的提升，显著提高了该类天线的实用度。
所述电容C5、所述电容C6和所述电容C7单位值均为1μF，所述电容C为4.7μF，且均为退耦电容，所述降压型管理电源芯片型号为LM2596，所述电感器L1型号为MSS1210-683MEB，且单位值为68μH，所述肖特基二极管D1型号为B560C-13-F，单位值为700mv，所述30V电源端的电流进入所述降压单元21后，经过所述电容C5、所述电容C6和所述电容C7能够对电路中的电流起到滤除电流中的纹波和退耦作用，给所述电源电路20提供一个稳定的电源，之后电源进入所述降压型管理电源芯片的VIN端子，之后电源从所述降压型管理电源芯片的OUT端输出，分别流经所述肖特基二极管D1、所述电感器L1和所述电容C后接地，且电源在流经所述电感器L1后，电压降至为所述5V电源端，之后所述5V电源端经过电容C1和电容C2并联接地，所述5V电源端中的5V电压进行再次滤波，保证电路电源的稳定。
所述第一放大器和所述第二放大器的型号均为LM358，所述电阻R11电阻为100Ω，所述电阻R13电阻值为1kΩ，所述电容C42值为10μF、电容C440值为104μF，所述电阻R21电阻值为100Ω，所述电阻R17电阻值为1kΩ，所述继电器型号为JRC-5M，所述电阻R18电阻值为9kΩ、电阻R23电阻值为1KΩ，所述三极管V3为PNP型三极管，值为855Ω，所述电阻R20为1KΩ。
其中模拟电压产生部分采用所述第一放大器和所述第二放大器实现，所述第一放大器和所述第二放大器是一个双运算放大器，里面含有两个高增益、独立的、内部频率补偿的双运放，适用于电压范围很宽的单电源，本设计利用其单电源供电、宽电压范围的特性设计了一个输出为0～25V连续可调的电压放大器。CH1_In为所述FPGA芯片10的I/O口输出的3.3V方波或者直流信号，前面一级为电阻分压和正向比例放大器，由所述电阻R11和所述电阻R13构成电阻分压，通过调节所述电阻R13可改变LM358信号输入端的电压值，所述电容C42、所述电容C44为LM358供电引脚的退耦电容，滤除电源纹波，所述电阻R17为增益电阻，通过调节所述电阻R17可以改变放大倍数，然后所述J3输出口为输出接口，由此我们只需调节所述电阻R13和所述电阻R17，即可使输出在0～25V的范围内。然后另一个运放作为电压跟随器，将输出端和电压采样端隔离开，避免采样对输出造成干扰导致输出电压不稳定。
进一步地，所述电源电路20还包括第一转换单元22，所述第一转换单元22包括稳压芯片、电容C9、3.3V电源端、电容C8、电容C10、电阻R1和发光二极管D2，所述稳压芯片的VIN端和所述电容C9的一端均与所述5V电源端电性连接，所述稳压芯片的Vo端与所述3.3V电源端电性连接，所述3.3V电源端分别与所述电容C8、所述电容C10和所述电阻R1的一端电性连接，所述电阻R1的另一端与所述发光二极管D2的正极端电性连接，所述发光二极管D2的负极端、所述稳压芯片的GND端、所述电容C8、所述电容C9和所述电容C10的另一端均接地。
在本实施方式中，所述电容C9为0.1μF，所述电容C8为10μF，所述电容C102为0.1μF，所述稳压芯片的型号为AMS117，经过所述降压型管理电源芯片将电压从30V降为5V后，5V电压进入所述稳压芯片的VIN端，经过所述稳压芯片进行转换处理后，从所述稳压芯片的Vo端输出，将其转换为电压为3.3V的所述3.3V电源端，用于供给所述时钟电路30、所述配置电路等电压和特殊功能引脚高电平。其中所述电容C9、所述电容C8和所述电容C10起到滤波作用，通过所述发光二极管D2的亮或者熄灭可便于查看电源的工作状态。可以理解的是，在本实施例中采用的电阻可以是精调电阻。
进一步地，所述电源电路20还包括第二转换单元23，所述第二转换单元23包括电容C3、2.5V电源端、电容C2和电容C4，所述电容C3的一端和所述稳压芯片的VIN端均与所述5V电源端电性连接，所述稳压芯片的Vo端与所述电容C2和所述2.5V电源端的一端电性连接，所述2.5V电源端的另一端与所述电容C4的一端电性连接，所述电容C3、所述电容C2、所述电容C4的另一端和所述稳压芯片的GND端均接地。
在本实施方式中，所述电容C3为0.1μF，所述电容C2为10μF，所述电容C4为0.1μF，所述稳压芯片的型号为AMS117，经过所述降压型管理电源芯片将电压从30V降为5V后，5V电压进入所述稳压芯片的VIN端，经过所述稳压芯片进行转换处理后，从所述稳压芯片的Vo端输出，将其转换为电压为2.5V的所述2.5V电源端，以此供给VCCA电压，其中所述电容C3、所述电容C2和所述电容C4起到滤波作用。
进一步地，所述电源电路20还包括第三转换单元24，所述第三转换单元24包括电容C12、电容C11、1.2V电源端和电容C13，所述电容C12的一端和所述稳压芯片的VIN端均与所述5V电源端电性连接，所述稳压芯片的Vo端与所述电容C11和所述1.2V电源端的一端电性连接，所述1.2V电源端的另一端与所述电容C13的一端电性连接，所述电容C12、所述电容C11、所述电容C13的另一端和所述稳压芯片的GND端均接地。
在本实施方式中，所述电容C12为0.1μF，所述电容C11为10μF，所述电容C13为0.1μF，所述稳压芯片的型号为AMS117，经过所述降压型管理电源芯片将电压从30V降为5V后，5V电压进入所述稳压芯片的VIN端，经过所述稳压芯片进行转换处理后，从所述稳压芯片的Vo端输出，将其转换为电压为1.2V的所述1.2V电源端，以此供给VCCINT、VCC_PLL电压，其中所述电容C12、所述电容C11和所述电容C13起到滤波作用。
进一步地，所述时钟电路30包括电容C1和有源晶振时钟，所述电容C1的一端分别与所述3.3V电源端和所述FPGA芯片10电性连接，所述电容C1的另一端接地，所述FPGA芯片10的CLK端与所述有源晶振时钟的VCC端电性连接，所述有源晶振时钟的GND端接地。
在本实施方式中，在FPGA设计中时钟的最好解决方案是：由专用的全局时钟输入引脚驱动的单个主时钟去控制设计中的每一个时序器件，只要有可能就应该尽量在设计项目中采用全局时钟，FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。在器件中，这种全局时钟能提供最短的延时、最高得精度。在设计中我们用到一个全局时钟口CLK，由于它是单个时钟口，所以用所述有源晶振时钟作为外部时钟来源。所述有源晶振时钟采用晶振5070芯片，能够产生50MHz时钟，所述3.3V电源端产生的3.3V电压经过所述FPGA芯片10，之后从所述FPGA芯片10的CLK端通过所述有源晶振时钟的VCC端进入，经过晶振后，从所述有源晶振时钟的OUT端输出，以此为系统提供精准的时钟源，其中所述电容C1为0.1μF，能够对电路起到滤波作用。
进一步地，所述接口电路40包括JTAG接口41、FLASH存储器42和R5，所述JTAG接口41包括HEADER排针、电阻R2、电阻R3和电阻R4，所述HEADER排针的引脚1分别与所述FPGA芯片10的TCK端和所述电阻R4的一端电性连接，所述电阻R4的另一端接地，所述HEADER排针的引脚5分别与所述FPGA芯片10的TMS端和电阻R3电性连接，所述HEADER排针的引脚5分别与所述FPGA芯片10的TMS端和电阻R3的一端电性连接，所述HEADER排针的引脚9分别与所述FPGA芯片10的TDI端和电阻R2的一端电性连接，所述电阻R2、所述电阻R3的另一端和所述HEADER排针的引脚4分别与所述2.5V电源端电性连接，所述HEADER排针的引脚2和引脚10接地；
所述FLASH存储器42的NCS端与所述FPGA芯片10的NCSO端电性连接，所述FLASH存储器42的DATA端通过所述R5与所述FPGA芯片10的DATA端电性连接，所述FLASH存储器42的VCC端与所述FPGA芯片10的VCC端电性连接，所述FLASH存储器42的GND端与所述FPGA芯片10的GND端电性连接，所述FLASH存储器42的DCLK端与所述FPGA芯片10的DCLK端电性连接，所述FLASH存储器42的ASDI端与所述FPGA芯片10的ASDO端电性连接。
在本实施方式中，所述接口电路40是对FPGA内容进行编程的一个过程。每次上电后需要进行配置是基于SRAM工艺FPGA的一个特点。在FPGA内部，有许多可编程的多路器、逻辑、互连线节点和RAM初始化内容等，都需要配置数据来控制。FPGA中配置RAM就起到了这样一个作用，它存放了配置数据的内容。根据FPAG在配置电路中的角色，其配置数据可以使用3种方式载入(Download)到目标器件，这三种分别是：FPGA主动(Active)方式、FPGA被动(Passive)方法和JTAG方式。所述JTAG接口41是一个业界标准接口，Altera FPGA基本上都可以支持JTAG命令来配置FPGA，而且JTAG配置方式比其他任何一种配置方式优先级都高，因此，我们在板子提供了JTAG配置方式，此外为了使FPGA掉电后仍然能够保持程序数据，FPGA需要外接配置芯片，这里选用了Altera公司的串行所述FLASH存储器42型号为EPCS16，且所述FLASH存储器42属于增强型配置器件，容量高达16Mbit,支持对大容量FPGA的单片配置，它们可以由JTAG接口41进行在系统编程。
进一步地，所述用于电控扫描天线的四路可调电源模块100还包括电压显示电路60，所述电压显示电路60包括四通道模数转换单元61、处理单元62和显示单元63，所述四通道模数转换单元61、所述处理单元62和所述显示单元63均与所述FPGA芯片10电性连接；
所述四通道模数转换单元61，用于将所述运算放大单元50中放大的模拟电压值转换为数字控制量，发送至所述FPGA芯片10进行分析处理，得到各路电压值；
所述处理单元62，用于接收所述FPGA芯片10进行分析处理后的各路电压值，并驱动所述显示单元63；
所述显示单元63，用于对各路电压值进行显示。
所述处理单元62包括单片机、电容C49和电容C50，所述单片机的VA端与所述3.3V电源端、所述电容C49和所述电容C50的一端电性连接，所述电容C49和所述电容C50的另一端接地。
在本实施方式中，所述四通道模数转换单元61是一个12位，四通道，型号为ADC104S101的模数转换芯片，所述处理单元62是由型号为STC15W408S的单片机、所述电容C49和所述电容C50构成，其中所述电容C49和所述电容C50起到滤波和稳定电流作用，所述显示单元63为是型号为LCD12864的显示器，对于所述电压显示电路60中电压显示部分来说，模数转换采用ADC104S101来实现，因为ADC104S101的量程为0～3.3V，而输出的电压范围在0～25V，因此为满足精度且实现0～25V的量程，使用所述继电器和电阻分压来实现，当电压值在0～3V内时，给所述三极管V3的基极提供一个低电平，所述三极管V3导通，所述继电器的线圈有电流流过，此时继电器吸合，常闭端断开，常开端吸合，切换到0～3V档，直接送给ADC104S101进行模数转换；当在3V～25V范围内时，给所述三极管V3的基极提供一个高电平，所述三极管V3断开，所述继电器没有电流流过，常闭端吸合，采样信号经过所述电阻R18和所述电阻R23进行分压，取其十分之一送进ADC104S101进行模数转换。所述四通道模数转换单元61采用SPI接口与所述FPGA芯片10进行通信，所述四通道模数转换单元61中有一个8位控制寄存器，通过写入这个寄存器的各个位，可以使ADC104S101对选定的通道进行转换，所述显示模块采用串行接口的LCD12864来显示，在所述FPGA芯片10对采样到的ADC数据进行处理完后，通过SPI接口发送给单片机STC15W408S，然后STC15W408S驱动LCD12864，将各路电压值显示出来。
综上所述：采用所述FPGA芯片10结合所述运算放大单元50的4路可调电源模块可实现对于电控扫描天线，可实现电压0～25V连续可调、单独控制，有效解决了传统电控扫描天线电源模块控制系统复杂，电压无法连续可调，电压不稳定，电压范围较低等问题，扩大了电控扫描天线的应用范围，为电控扫描天线的高性能设计提供了支撑，同时相较于传统的馈电系统而言，显著降低了电源体积，可以支持电控扫描天线的小型化、轻型化，有利于电控扫描天线的增益、扫描精度、工作频率的提升，增大电控扫描天线的应用范围，提高电控扫描天线的实用度，符合电源设计的发展趋势。
以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (8)

1.一种用于电控扫描天线的四路可调电源模块，其特征在于，
包括FPGA芯片、电源电路、时钟电路、接口电路和运算放大单元，所述电源电路、所述时钟电路、所述接口电路和所述运算放大单元均与所述FPGA芯片电性连接；
所述FPGA芯片，用于向内部逻辑电路和PLL数字电路提供1.2V电压，向PLL模拟电路提供2.5V电压以及IO电压向每个电路提供1.2V、1.5V、1.8V、2.5V、3.0V或3.3V电压；
所述电源电路，用于将输入电压30V降压至5V，并将5V电压转换为供内部逻辑电路和PLL数字电路使用的1.2V电压、供PLL模拟电路使用的2.5V电压以及供每个电路使用的3.3V电压；
所述时钟电路，用于向所述FPGA芯片提供精准的时钟源；
所述接口电路，用于对所述FPGA芯片内容进行编程，并配置数据；
所述运算放大单元，用于调节放大所述FPGA芯片内的模拟电压，实现输出幅度连续可调；
所述电源电路包括降压单元，所述降压单元包括30V电源端、电容C5、电容C6、电容C7、降压型管理电源芯片、电感器L1、肖特基二极管D1、5V电源端和电容C，所述电容C5、所述电容C6和所述电容C7的一端分别与所述30V电源输入端和所述降压型管理电源芯片的VIN端子电性连接，所述电容C5、所述电容C6和所述电容C7的另一端接地，所述电感器L1的一端与所述降压型管理电源芯片的OUT端和所述肖特基二极管D1的一端电性连接，所述电感器L1的另一端与所述降压型管理电源芯片的FB端、所述5V电源端和所述电容C的一端电性连接，所述电容C的另一端、所述降压型管理电源芯片的GND端和所述肖特基二极管D1的另一端均接地；
所述运算放大单元包括电阻R11、电阻R13、第一放大器、电容C42、电容C44、电阻R21、电阻R17、J3输出口、第二放大器、继电器、电阻R18、电阻R23、二极管D4、三极管V3和电阻R20，所述电阻R11的一端与所述FPGA芯片的I/O端电性连接，所述电阻R11的另一端与所述电阻R13和所述第一放大器的第一端电性连接，且所述电阻R13另一端接地，所述第一放大器的第一端与所述电容C42和所述电容C44的一端电性连接，且所述电容C42和所述电容C44的另一端接地，所述第一放大器的第二端与所述电阻R21和所述电阻R17的一端电性连接，所述电阻R21的另一端接地，所述电阻R17的另一端与所述第一放大器的第三端、所述第二放大器的第一端及所述J3输出口电性连接，所述第二放大器的第二端和第三端均与所述继电器的常闭端电性连接，所述电阻R18的一端与所述继电器的常闭端电性连接，所述电阻R18的另一端与所述继电器的常开端和所述电阻R23的一端电性连接，所述电阻R23的另一端接地，所述5V电源端与所述二极管D4的一端电性连接，所述二极管D4的另一端与所述三极管V3的发射级电性连接，所述三极管V3的基级与所述电阻R20电性连接，所述三极管V3的集电极接地。
2.如权利要求1所述的用于电控扫描天线的四路可调电源模块，其特征在于，
所述电源电路还包括第一转换单元，所述第一转换单元包括稳压芯片、电容C9、3.3V电源端、电容C8、电容C10、电阻R1和发光二极管D2，所述稳压芯片的VIN端和所述电容C9的一端均与所述5V电源端电性连接，所述稳压芯片的Vo端与所述3.3V电源端电性连接，所述3.3V电源端分别与所述电容C8、所述电容C10和所述电阻R1的一端电性连接，所述电阻R1的另一端与所述发光二极管D2的正极端电性连接，所述发光二极管D2的负极端、所述稳压芯片的GND端、所述电容C8、所述电容C9和所述电容C10的另一端均接地。
3.如权利要求2所述的用于电控扫描天线的四路可调电源模块，其特征在于，
所述电源电路还包括第二转换单元，所述第二转换单元包括电容C3、2.5V电源端、电容C2和电容C4，所述电容C3的一端和所述稳压芯片的VIN端均与所述5V电源端电性连接，所述稳压芯片的Vo端与所述电容C2和所述2.5V电源端的一端电性连接，所述2.5V电源端的另一端与所述电容C4的一端电性连接，所述电容C3、所述电容C2、所述电容C4的另一端和所述稳压芯片的GND端均接地。
4.如权利要求3所述的用于电控扫描天线的四路可调电源模块，其特征在于，
所述电源电路还包括第三转换单元，所述第三转换单元包括电容C12、电容C11、1.2V电源端和电容C13，所述电容C12的一端和所述稳压芯片的VIN端均与所述5V电源端电性连接，所述稳压芯片的Vo端与所述电容C11和所述1.2V电源端的一端电性连接，所述1.2V电源端的另一端与所述电容C13的一端电性连接，所述电容C12、所述电容C11、所述电容C13的另一端和所述稳压芯片的GND端均接地。
5.如权利要求4所述的用于电控扫描天线的四路可调电源模块，其特征在于，
所述时钟电路包括电容C1和有源晶振时钟，所述电容C1的一端分别与所述3.3V电源端和所述FPGA芯片电性连接，所述电容C1的另一端接地，所述FPGA芯片的CLK端与所述有源晶振时钟的OUT端电性连接，所述有源晶振时钟的GND端接地。
6.如权利要求5所述的用于电控扫描天线的四路可调电源模块，其特征在于，
所述接口电路包括JTAG接口、FLASH和R5，所述JTAG接口包括HEADER排针、电阻R2、电阻R3和电阻R4，所述HEADER排针的引脚1分别与所述FPGA芯片的TCK端和所述电阻R4的一端电性连接，所述电阻R4的另一端接地，所述HEADER排针的引脚5分别与所述FPGA芯片的TMS端和电阻R3电性连接，所述HEADER排针的引脚5分别与所述FPGA芯片的TMS端和电阻R3的一端电性连接，所述HEADER排针的引脚9分别与所述FPGA芯片的TDI端和电阻R2的一端电性连接，所述电阻R2、所述电阻R3的另一端和所述HEADER排针的引脚4分别与所述2.5V电源端电性连接，所述HEADER排针的引脚2和引脚10接地；
所述FLASH存储器的NCS端与所述FPGA芯片的NCSO端电性连接，所述FLASH存储器的DATA端通过所述R5与所述FPGA芯片的DATA端电性连接，所述FLASH存储器的VCC端与所述FPGA芯片的VCC端电性连接，所述FLASH存储器的GND端与所述FPGA芯片的GND端电性连接，所述FLASH存储器的DCLK端与所述FPGA芯片的DCLK端电性连接，所述FLASH存储器的ASDI端与所述FPGA芯片的ASDO端电性连接。
7.如权利要求6所述的用于电控扫描天线的四路可调电源模块，其特征在于，
所述用于电控扫描天线的四路可调电源模块还包括电压显示电路，所述电压显示电路包括四通道模数转换单元、处理单元和显示单元，所述四通道模数转换单元、所述处理单元和所述显示单元均与所述FPGA芯片电性连接；
所述四通道模数转换单元，用于将所述运算放大单元中放大的模拟电压值转换为数字控制量，发送至所述FPGA芯片进行分析处理，得到各路电压值；
所述处理单元，用于接收所述FPGA芯片进行分析处理后的各路电压值，并驱动所述显示单元；
所述显示单元，用于对各路电压值进行显示。
8.如权利要求7所述的用于电控扫描天线的四路可调电源模块，其特征在于，
所述处理单元包括单片机、电容C49和电容C50，所述单片机的VA端与所述3.3V电源端、所述电容C49和所述电容C50的一端电性连接，所述电容C49和所述电容C50的另一端接地。
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