CN108540102A - 可编程增益放大装置 - Google Patents

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Abstract

本发明公开了一种可编程增益放大装置，涉及集成电路放大装置技术领域。所述放大装置包括第一固定增益放大器、第二固定增益放大器、第一缓冲器、第二缓冲器、固定跨导匹配电路、可编程增益放大器、可变跨导匹配电路和频率调谐电路。所述放大装置的带宽/功耗可以在较宽的范围内进行配置，并且放大装置的增益变化时带宽保持不变，实现了带宽/功耗的优化配置。另外，本发明还采用频率调谐电路来控制放大装置的带宽，使得其带宽可以被精确控制。设计的可编程增益放大装置可以广泛应用于多标准移动终端的射频收发器系统。

Description

可编程增益放大装置
技术领域
本发明涉及多标准移动终端的射频收发器技术领域，尤其涉及一种射频收发器芯片中可编程增益放大装置领域。
背景技术
可编程增益放大装置是移动终端射频收发器中不可或缺的电路，它负责调整接收信号的动态范围，使得进入后级模数转换器电路的信号幅度保持平稳，以保证模数转换器的正常工作。对于多标准的移动终端来说，接收到信号的带宽变化范围很大，如Bluetooth(650KHz)，CDMA2000(700KHz)，Wideband CDMA(2.2MHz)，IEEE 802.a/g(10MHz)，IEEE802.11b(12MHz)，IEEE802.11n(20MHz)等。经过射频前端的下混频和中频的可编程滤波装置之后，进入可编程增益放大装置的信号带宽通常在一个很宽的范围内变化。从功耗的角度考虑，可编程增益放大装置没有必要时时提供一个最大的带宽，只需要能够覆盖相应的通信标准即可，功耗应该随着带宽的降低而减小。
近年来比利时鲁汶大学提出了一种应用于软件无线电的可编程增益放大装置，中科院半导体研究所随后对其进行了改进。可编程增益放大装置的带宽可以在一定范围内进行配置。但仍然存在如下的问题：1、对于某一确定的配置，可编程增益放大装置的带宽会随着增益的变化而变化，增益越高带宽越小，不同的增益消耗着同样的功耗。最高增益下的带宽需要覆盖某一通信标准信号的带宽，那么低增益下的带宽将会远远超出信号的带宽，从而造成了带宽和功耗性能的浪费，没有实现带宽和功耗的优化配置。2、可编程增益放大装置的带宽会随着工艺、温度等参数的变化而发生变化，为了克服这些参数对带宽的影响，设计的带宽必须较大的超出某一通信标准信号的带宽，从而功耗较大。
发明内容
本发明所要解决的技术问题是如何提供一种带宽/功耗可以在较宽的范围内进行配置，并且增益变化时带宽保持不变，实现带宽/功耗优化配置的可编程增益放大装置。
为解决上述技术问题，本发明所采取的技术方案是：一种可编程增益放大装置，其特征在于：包括可编程增益放大器、可变跨导匹配电路、频率调谐电路、固定跨导匹配电路、固定增益放大器、固定增益放大器、缓冲器和缓冲器，所述可编程增益放大装置的正极输入端分为两路，第一路与固定增益放大器14的一个输入端连接，第二路经选通开关S1后分为两路，第一路与所述固定增益放大器的一个输出端连接，第二路经选通开关S2后与所述固定增益放大器的一个输出端连接。所述可编程增益放大装置的负极输入端分为两路，第一路与固定增益放大器的另一个输入端连接，第二路经选通开关S3后分为两路，第一路与所述固定增益放大器的另一个输出端连接，第二路经选通开关S4后与所述固定增益放大器的另一个输出端连接。所述固定增益放大器的一个输出端与所述固定增益放大器的一个输入端连接，所述固定增益放大器14的另一个输出端与所述固定增益放大器的另一个输入端连接。电源VDD分为两路，第一路经选通开关后与所述固定增益放大器的一个可控端连接，第二路经选通开关后与所述固定增益放大器的一个可控端连接。所述固定跨导匹配电路的输出端分为两路，第一路与所述固定增益放大器的另一个控制输入端连接，第二路与所述固定增益放大器的另一个控制输入端连接。所述固定增益放大器的一个输出端与所述缓冲器的一个输入端连接，所述缓冲器的另一个输入端与所述缓冲器的输出端连接，所述缓冲器的输出端与所述可编程增益放大的一个输入端连接。所述固定增益放大器的另一个输出端与所述缓冲器的一个输入端连接，所述缓冲器的另一个输入端与所述缓冲器的输出端连接，所述缓冲器的输出端与所述可编程增益放大器的另一个输入端连接。所述可编程增益放大器的正极输出端为所述增益放大装置的正极输出端，所述可编程增益放大器的负极输出端为所述增益放大装置的负极输出端。所述频率调谐电路的输出端与所述可编程增益放大器的一个控制输入端连接，所述可变跨导匹配电路的输出端与所述可编程增益放大器的一个控制输入端连接。
进一步的技术方案在于：所述固定增益放大器和固定增益放大器采用高带宽的开环结构，可编程增益放大器采用高线性度的闭环结构。
进一步的技术方案在于：所述可编程增益放大器包括灵活运算放大器、电阻阵列、电阻阵列和译码器，可编程增益放大器为全差分放大器，其增益控制信号BitG[L:0]经所述译码器与所述电阻阵列的电阻控制端BitR[K:0]连接，所述电阻阵列的电路结构相同，均由Ra_array和Rb_array组成，可编程增益放大器的Vin+输入端与电阻阵列中Ra_array的一端连接，所述Ra_array的另一端分为两路，第一路与所述灵活运算放大器的正极输入端连接，第二路经Rb_array与所述灵活运算放大器的负极输出端连接，所述灵活运算放大器的Cc1A端经电容阵列Cc_array与所述灵活运算放大器的Cc1B端连接，所述灵活运算放大器的负极输出端为所述可编程增益放大器的Vout-输出端；可编程增益放大器的Vin-输入端与电阻阵列中Ra_array的一端连接，所述Ra_array的另一端分为两路，第一路与所述灵活运算放大器的负极输入端连接，第二路经Rb_array与所述灵活运算放大器的正极输出端连接，所述灵活运算放大器的Cc2A端经另一个电容阵列Cc_array与所述灵活运算放大器的Cc2B端连接，所述灵活运算放大器的正极输出端为所述可编程增益放大器的Vout+输出端。
进一步的技术方案在于：所述可变跨导匹配电路包括可配置跨导单元、全差分放大器、放大器、编码器、偏置电路、电阻阵列，所述电阻阵列的电路结构相同，均为电阻阵列中的Ra_array，所述匹配电路中晶体管P1的源极接VDD，所述晶体管P1的栅极以及漏极与所述晶体管P2的源极连接，所述晶体管P2的栅极以及漏极连接后分为三路，第一路与所述电阻RG的一端连接，第二路与可配置跨导单元的正极输入端连接，第三路与电阻阵列的一端连接。电阻阵列的另一端分为三路，第一路与所述可配置跨导单元的负极输出端连接，第二路与全差分放大器的正极输入端连接，第三路与所述电容C1的一端连接。所述电容C1的另一端分为两路，第一路与所述全差分放大器的负极输出端连接，第二路与放大器的正极输入端连接，电阻RG的另一端分为两路，第一路与所述可配置跨导单元的Vref端连接，第二路与另一个电阻RG的一端连接。晶体管P4的栅极和漏极接地，晶体管P4的源极与晶体管P3的栅极和漏极连接，所述晶体管P3的源极分为两路，第一路与所述可配置跨导单元的负极输入端连接，第二路与电阻阵列的一端连接。电阻阵列的另一端分为三路，第一路与所述可配置跨导单元的正极输出端连接，第二路与全差分放大器的负极输入端连接，第三路与另一个电容C1的一端连接。另一个电容C1的另一端分为两路，第一路与所述全差分放大器的正极输出端连接，第二路与所述放大器的负极输入端连接。所述放大器的输出端与所述可配置跨导单元的Vbias端连接。由译码器产生的BitR[K:0]输出端分为三路，第一路与所述电阻阵列的控制端连接，第二路与所述电阻阵列的控制端连接，第三路经编码器后生成输出信号BitGm[M:0]与所述可配置跨导单元的BitGm[M:0]端连接。
进一步的技术方案在于：所述固定跨导匹配电路包括晶体管P1，所述晶体管P1的源极接VDD，所述晶体管P1的栅极以及漏极与所述晶体管P2的源极连接，所述晶体管P2的栅极以及漏极连接后分为三路，第一路与电阻R1的一端连接，第二路与跨导单元的正极输入端连接，第三路与上支路的电阻RG的一端连接。所述电阻R1的另一端分为两路，第一路与电阻R2的一端连接，第二路与所述跨导单元的Vref端连接。所述电阻R2的另一端分为三路，第一路与晶体管P3的源极连接，第二路与跨导单元的负极输入端连接，第三路与下支路的电阻RG的一端连接。晶体管P3的栅极以及漏极与晶体管P4的源极连接，晶体管P4的栅极以及漏极接地。所述上支路的电阻RG的另一端分为三路，第一路与跨导单元的负极输出端连接，第二路与全差分放大器的正极输入端连接，第三路与上支路的电容C1的一端连接。上支路的电容C1的另一端分别与全差分放大器的负极输出端以及放大器的正极输入端连接。所述下支路的电阻RG的另一端分为三路，第一路与跨导单元的正极输出端连接，第二路与全差分放大器的负极输入端连接，第三路与下支路的电容C1的一端连接。下支路的电容C1的另一端分别与全差分放大器的正极输出端以及放大器的负极输入端连接。所述放大器的输出端为所述固定跨导匹配电路的输出端。
采用上述技术方案所产生的有益效果在于：使用固定增益放大器、固定增益放大器、开关S1和S2构成增益的粗调节部分，可编程增益放大器为增益的细调节部分，提高了增益调节的灵活性。固定增益放大器和固定增益放大器采用高带宽的开环结构，可编程增益放大器采用高线性度的闭环结构，增益放大装置的带宽和线性度均较高。
可编程增益放大器包括灵活运算放大器、电阻阵列、电阻阵列和译码器。灵活运算放大器包含多个以二值权重并联的可配置运算放大器，可配置运算放大器由多个以二值权重并联的可切换运算放大器组成，可切换运算放大器内部采用线性补偿电路来提高可编程增益放大器的线性度。电阻阵列由两个电阻阵列Ra_array和Rb_array构成，且这两个电阻阵列的电阻值之和是一个常数。配合可变跨导匹配电路和频率调谐电路，可编程增益放大器的带宽可以在很宽的范围内进行精确配置，且对于确定的配置，带宽不随增益的变化而变化，而功耗会随着增益的降低而减小，有效的降低了低增益下的功耗，实现了带宽/功耗的优化配置。
可变跨导匹配电路包括可配置跨导单元、全差分放大器、放大器、编码器、偏置电路、电阻阵列。可配置跨导单元的输入跨导和电阻阵列的电导在较宽的范围内变化，且两者可以精确匹配，该匹配精度与集成电路工艺尺寸无关，消除了亚深微米下的短沟道效应，特别适合于当今的亚深微米集成电路工艺。
固定增益放大器和固定增益放大器的电路结构相同，均包括全差分放大器、低通滤波器、减法器。全差分放大器采用开环结构，电路内部采用线性补偿电路来提高固定增益放大器的线性度。配合固定跨导匹配电路，固定增益放大器的增益是一个由电阻的比值确定的常数，该比值在集成电路工艺下可以被很好的控制。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1是本发明所述放大装置的原理框图；
图2是本发明所述放大装置中可编程增益放大器10的电路原理图；
图3是本发明所述放大装置中灵活运算放大器100的电路原理图；
图4是本发明所述放大装置中可配置运算放大器的电路原理图；
图5是本发明所述放大装置中可切换运算放大器的电路原理图；
图6是本发明所述放大装置中电阻阵列101或102的电路原理图；
图7是本发明所述放大装置中可变跨导匹配电路11的电路原理图；
图8是本发明所述放大装置中跨导单元的电路原理图；
图9是本发明所述放大装置中固定增益放大器14或15的电路原理图；
图10是本发明所述放大装置中全差分放大器140的电路原理图；
图11是本发明所述放大装置中固定跨导匹配电路13的电路原理图；
其中：10、可编程增益放大器、11、可变跨导匹配电路 12、频率调谐电路 13、固定跨导匹配电路 14、固定增益放大器 15、固定增益放大器、16、缓冲器、17、缓冲器；
100、灵活运算放大器 101、电阻阵列 102、电阻阵列 103、译码器；
110、可配置跨导单元 111、全差分放大器 112、放大器 113、编码器 114、偏置电路 115、电阻阵列 116、电阻阵列；
140、全差分放大器 141、低通滤波器 142、减法器 143、减法器；
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
如图1所示为本发明所述可编程增益放大装置的原理框图，所述可编程增益放大装置，包括可编程增益放大器10、可变跨导匹配电路11、频率调谐电路12、固定跨导匹配电路13、固定增益放大器14、固定增益放大器15、缓冲器16和缓冲器17。所述可编程增益放大装置的正极输入端分为两路，第一路与固定增益放大器14的一个输入端连接，第二路经选通开关S1后分为两路，第一路与所述固定增益放大器14的一个输出端连接，第二路经选通开关S2后与所述固定增益放大器15的一个输出端连接。所述可编程增益放大装置的负极输入端分为两路，第一路与固定增益放大器14的另一个输入端连接，第二路经选通开关S3后分为两路，第一路与所述固定增益放大器14的另一个输出端连接，第二路经选通开关S4后与所述固定增益放大器15的另一个输出端连接。所述固定增益放大器14的一个输出端与所述固定增益放大器15的一个输入端连接，所述固定增益放大器14的另一个输出端与所述固定增益放大器15的另一个输入端连接。电源VDD分为两路，第一路经选通开关后与所述固定增益放大器14的一个可控端连接，第二路经选通开关后与所述固定增益放大器15的一个可控端连接。所述固定跨导匹配电路13的输出端分为两路，第一路与所述固定增益放大器14的另一个控制输入端连接，第二路与所述固定增益放大器15的另一个控制输入端连接。所述固定增益放大器15的一个输出端与所述缓冲器16的一个输入端连接，所述缓冲器16的另一个输入端与所述缓冲器16的输出端连接，所述缓冲器16的输出端与所述可编程增益放大器10的一个输入端连接。所述固定增益放大器15的另一个输出端与所述缓冲器17的一个输入端连接，所述缓冲器17的另一个输入端与所述缓冲器17的输出端连接，所述缓冲器17的输出端与所述可编程增益放大器10的另一个输入端连接。所述可编程增益放大器10的正极输出端为所述增益放大装置的正极输出端，所述可编程增益放大器10的负极输出端为所述增益放大装置的负极输出端。所述频率调谐电路12的输出端与所述可编程增益放大器10的一个控制输入端连接，所述可变跨导匹配电路11的输出端与所述可编程增益放大器10的一个控制输入端连接。
该结构分为两部分，第一部分为增益的细调节部分，包括可编程增益放大器10、可变跨导匹配电路11和频率调谐电路12。可编程增益放大器10可以以一定增益步长在某一增益范围内变化，频率调谐电路12对可编程增益放大器10的带宽进行调谐，将其带宽准确的设定在某一个值上，可变跨导匹配电路11控制可编程增益放大器10的输入跨导，使得不同增益下可编程增益放大器10的带宽均相同，克服了增益变化带宽也变化的问题，同时降低了低增益下的功耗，实现了带宽和功耗的优化配置。第二部分为增益的粗调节部分，包括固定跨导匹配电路13、固定增益放大器14、固定增益放大器15、缓冲器16和缓冲器17。S1和S2为选通开关，根据总的增益要求选择是否选通固定增益放大器14或15。固定增益放大器14或15提供一定的固定增益，这样当固定增益放大器14和15全部开启时，固定增益达到最大。固定跨导匹配电路13控制固定增益放大器14或15的增益，将其增益准确的设定在某一值上。
可编程增益放大器10采用高线性度的闭环结构，固定增益放大器14或15采用高带宽的开环结构，将闭环结构的可编程增益放大器10放在最后一级是为了提高增益放大装置的线性度。由于闭环结构的带宽较小，因此可编程增益放大装置的带宽由最后一级的可编程增益放大器10决定，可编程增益放大装置的带宽近似等于可编程增益放大器10的带宽。通过准确设定可编程增益放大器10的带宽，可编程增益放大装置的带宽便可精确设定。
可编程增益放大器10如图2所示。所述可编程增益放大器10包括灵活运算放大器100、电阻阵列101、电阻阵列102和译码器103。可编程增益放大器10为全差分放大器，其增益控制信号BitG[L:0]经所述译码器103与所述电阻阵列101和102的电阻控制端BitR[K:0]连接。所述电阻阵列101和102的电路结构相同，均由Ra_array和Rb_array组成。可编程增益放大器10的Vin+输入端与电阻阵列101中Ra_array的一端连接，所述Ra_array的另一端分为两路，第一路与所述灵活运算放大器100的正极输入端连接，第二路经Rb_array与所述灵活运算放大器100的负极输出端连接，所述灵活运算放大器100的Cc1A端经电容阵列Cc_array与所述灵活运算放大器100的Cc1B端连接，所述灵活运算放大器100的负极输出端为所述可编程增益放大器10的Vout-输出端；可编程增益放大器10的Vin-输入端与电阻阵列102中Ra_array的一端连接，所述Ra_array的另一端分为两路，第一路与所述灵活运算放大器100的负极输入端连接，第二路经Rb_array与所述灵活运算放大器100的正极输出端连接，所述灵活运算放大器100的Cc2A端经另一个电容阵列Cc_array与所述灵活运算放大器100的Cc2B端连接，所述灵活运算放大器100的正极输出端为所述可编程增益放大器10的Vout+输出端。
灵活运算放大器100的单位增益带宽可配置。电容阵列Cc_array是灵活运算放大器100的弥勒补偿电容，其电容值受控于来自带频率调谐电路12的输出信号BitC[C:0]，用于对灵活运算放大器100的带宽进行精确调谐。可编程增益放大器10增益为Av＝Rb/Ra，其中Ra和Rb分别为电阻阵列101中Ra_array和Rb_array的电阻值。通过调节该电阻比值，可以得到不同的增益，且该增益在集成电路工艺下能够被很好的控制。
灵活运算放大器100包括多个以二值权重并联的可配置运算放大器，图3是灵活运算放大器100的电路结构。BitA[i](i＝0～N)负责选通可配置运算放大器，当BitA[i]为高电平时，相应的可配置运算放大器开启，开启的数量为Non，其变化范围为1～2N+1-1。BitGm[M:0]来自可变跨导匹配电路11中编码器113的输出信号，是每个可配置运算放大器的输入跨导控制信号。Vbias信号来自可变跨导匹配电路11，用于精细调节可配置运算放大器的输入跨导。
可配置运算放大器如图4所示。可配置运算放大器由多个二值权重并联的可切换运算放大器组成，BitGm[i](i＝0～M)负责选通相应的可切换运算放大器。Vbias为每个可切换运算放大器提供偏置电压，并用于精细调节可切换运算放大器的输入跨导。如果单个可切换运算放大器的输入跨导为Gms，则当BitA[i]为高电平时，可配置运算放大器的输入跨导为Gm＝MonGms，其中Mon变化范围为1～2M+1-1。可见，可配置运算放大器的输入跨导在较宽的范围内变化。
可切换运算放大器如图5所示。可切换运算放大器是一个二级运算放大器结构，在其输入级加入线性补偿电路来提高可编程增益放大器10的线性度。在晶体管P5和P6的作用下，P3和P4工作在深度线性区。当输入差分信号时，晶体管P3和P5(P4和P6同理)的栅极由两个相反极性的信号驱动，导致通过P3电流的3阶失真系数为正值。考虑到P1工作为饱和区，通过P1电流的3阶失真系数为负值。这样，根据P1的尺寸，通过合理选取P3和P5的尺寸，通过N1电流(为通过P1和P3电流之和)的3阶失真系数会很小。因此，可切换运算放大器的3阶交调失真明显降低，从而显著的增加可编程增益放大器10的线性度。BitA[i]和BitGm[i]串联实现对可切换运算放大器的选通操作。当BitA[i]和BitGm[i]均为高电平时，可切换运算放大器开启。通过合理的设计电阻R1(R2)，可以近似实现可切换运算放大器零点和第二极点相消，从而可切换运算放大器近似为一个单极点系统。由于灵活运算放大器100是由多个可切换运算放大器并联组成的，从而灵活运算放大器100也可以近似为一个单极点系统，它的单位增益带宽为(NonGm/Cc)，其中Cc为可编程增益放大器10中Cc_array的电容值。可以得到可编程增益放大器10的带宽为ω3dB＝NonGm/[Cc+(Rb/Ra)Cc]。通过配置Non，可以实现对可编程增益放大器10带宽的配置。可以看到，该带宽会随着工艺、温度和增益的变化而变化。为了精确控制带宽和实现功耗的优化配置，需要配合可变跨导匹配电路11和频率调谐电路12。
电阻阵列101或102如图6所示。该电阻阵列包括Ra_array和Rb_array。由译码器103生成的电阻控制信号BitR[K:0]用于调节Ra_array和Rb_array的电阻值。Va连接灵活运算放大器100的输入节点。BitR[i](i＝0～K)中只有一个为高电平，它对应一种增益。如BitR[0]为高电平，则BitR[i](i＝1～K)为低电平，增益为(R1+R2+...+RK+1)/R0，对应最高的增益。通过合理的选择R0～Rk+1，可编程增益放大器10便可以以一定的增益步长在一定的增益范围之间变化。从图6可以看到，不管哪种增益，Ra_array和Rb_array的电阻值之和为(R0+R1+…+RK+1)，即Ra+Rb＝R0+R1+…+RK+1，其值是一个常数。
可变跨导匹配电路11如图7所示。所述可变跨导匹配电路11包括可配置跨导单元110、全差分放大器111、放大器112、编码器113、偏置电路114、电阻阵列115和电阻阵列116。所述电阻阵列115和116的电路结构相同，均为电阻阵列101中的Ra_array。所述匹配电路114中晶体管P1的源极接VDD，所述晶体管P1的栅极以及漏极与所述晶体管P2的源极连接，所述晶体管P2的栅极以及漏极连接后分为三路，第一路与所述电阻RG的一端连接，第二路与可配置跨导单元110的正极输入端连接，第三路与电阻阵列116的一端连接。电阻阵列116的另一端分为三路，第一路与所述可配置跨导单元110的负极输出端连接，第二路与全差分放大器111的正极输入端连接，第三路与所述电容C1的一端连接。所述电容C1的另一端分为两路，第一路与所述全差分放大器111的负极输出端连接，第二路与放大器112的正极输入端连接。电阻RG的另一端分为两路，第一路与所述可配置跨导单元110的Vref端连接，第二路与另一个电阻RG的一端连接。晶体管P4的栅极和漏极接地，晶体管P4的源极与晶体管P3的栅极和漏极连接，所述晶体管P3的源极分为两路，第一路与所述可配置跨导单元110的负极输入端连接，第二路与电阻阵列115的一端连接。电阻阵列115的另一端分为三路，第一路与所述可配置跨导单元110的正极输出端连接，第二路与全差分放大器111的负极输入端连接，第三路与另一个电容C1的一端连接。另一个电容C1的另一端分为两路，第一路与所述全差分放大器111的正极输出端连接，第二路与所述放大器112的负极输入端连接。所述放大器112的输出端与所述可配置跨导单元110的Vbias端连接。由译码器103产生的BitR[K:0]输出端分为三路，第一路与所述电阻阵列115的控制端连接，第二路与所述电阻阵列116的控制端连接，第三路经编码器113后生成输出信号BitGm[M:0]与所述可配置跨导单元110的BitGm[M:0]端连接。
可配置跨导单元110是由多个二值权重并联的跨导单元组成，其电路结构和图4的可配置运算放大器相同。BitR[K:0]通过编码器后产生BitGm[M:0]，作为可配置跨导单元110和灵活运算放大器100中可配置运算放大器的输入信号，实现对跨导单元和可切换运算放大器的选通操作。输出信号Vbias连接可配置跨导单元110和可配置运算放大器的Vbias端口，对其输入跨导进行精细控制。
跨导单元的电路如图8所示。当BitGm[i]为高电平时，跨导单元开启。跨导单元的输入级采用和可切换运算放大器输入级相同的结构，这样在相同的偏置下，两者的输入跨导相等，可配置跨导单元110和可配置运算放大器的输入跨导亦相等，均为Gm。由于可配置跨导单元110的输出差分电流为2VBGm，因此半边电流Iout为VBGm。在全差分放大器111和放大器112的作用下，电压V1和V2几乎相同，均等于Vref，所以通过电阻阵列115或116中Ra_array的电流IR为VB/Ra。在稳定状态下，Iout＝IR，因此Gm＝1/Ra，而Ra的变化范围为R0～R0+R1+…+RK，实现了宽范围下输入跨导和电导的精确匹配。该匹配精度与集成电路工艺尺寸无关，消除了亚深微米下的短沟道效应，特别适合于当今的亚深微米集成电路工艺。这时可编程增益放大器10的带宽可以表达为ω3dB＝Non/[(Rb+Ra)Cc]。由于(Rb+Ra)是一个常数，因此对于确定的Non，可编程增益放大器10的带宽是一个常数，不随增益的变化而变化。
由于Ra越大，可编程增益放大器10的增益越低，对应的Gm也越小，从而开启的可切换运算放大器的数量也越少，而功耗和可切换运算放大器的数量成正比，因此增益越低电路的功耗会越小。当增益从最大值变化到最小值时，功耗从最大值变化到最小值，而带宽保持不变。实现了恒定带宽和功耗的优化配置。
频率调谐电路12对可编程增益放大器10的带宽经行调谐，经过调谐之后，(Rb+Ra)Cc＝TCLK＝1/fCLK，其中fCLK为片外晶体振荡器的频率，该频率具有很好的稳定度。因此可编程增益放大器10的带宽为ω3dB＝NonfCLK，带宽可以以fCLK为步长在fCLK～NonfCLK之间变化。对于确定的Non和fCLK，带宽是一个常数，实现了带宽的精确控制。
固定增益放大器14或15的电路结构如图9所示。该结构包括全差分放大器140、低通滤波器141、减法器142和减法器143。低通滤波器141和减法器142或143构成直流失调消除电路，用于消除电路的直流失调。
全差分放大器140采用开环结构，如图10所示。开环工作的全差分放大器140具有带宽高的优点，但是由于开环工作，线性度会较闭环工作有所降低。为了提高电路的线性度，在输入级并联线性补偿电路，该电路包括晶体管N3，N4，N5和N6。在N5和N6的作用下，N3和N4工作在深度线性区。当输入差分信号时，晶体管N3和N5(N4和N6同理)的栅极由两个相反极性的信号驱动，导致通过N3电流的3阶失真系数为正值。考虑到N1工作为饱和区，通过N1电流的3阶失真系数为负值。这样，根据N1的尺寸，通过合理选取N3和N5的尺寸，负载电流(为通过N1和N3电流之和)的3阶失真系数会很小。因此，全差分放大器140的3阶交调失真会有明显的降低，从而显著的增加全差分放大器140的线性度。
忽略沟道长度调制效应，固定增益放大器14或15的增益为Av＝GmR1，其中Gm为全差分放大器140的输入跨导，R1为负载电阻。当工艺和温度发生变化时，Gm和R1均在一定的范围内发生变化，导致增益在一定的范围内发生变化。为了准确的控制增益，采用固定跨导匹配电路13，如图11所示。
所述固定跨导匹配电路13包括晶体管P1，所述晶体管P1的源极接VDD，所述晶体管P1的栅极以及漏极与所述晶体管P2的源极连接，所述晶体管P2的栅极以及漏极连接后分为三路，第一路与电阻R1的一端连接，第二路与跨导单元的正极输入端连接，第三路与上支路的电阻RG的一端连接。所述电阻R1的另一端分为两路，第一路与电阻R2的一端连接，第二路与所述跨导单元的Vref端连接。所述电阻R2的另一端分为三路，第一路与晶体管P3的源极连接，第二路与跨导单元的负极输入端连接，第三路与下支路的电阻RG的一端连接。晶体管P3的栅极以及漏极与晶体管P4的源极连接，晶体管P4的栅极以及漏极接地。所述上支路的电阻RG的另一端分为三路，第一路与跨导单元的负极输出端连接，第二路与全差分放大器的正极输入端连接，第三路与上支路的电容C1的一端连接。上支路的电容C1的另一端分别与全差分放大器的负极输出端以及放大器的正极输入端连接。所述下支路的电阻RG的另一端分为三路，第一路与跨导单元的正极输出端连接，第二路与全差分放大器的负极输入端连接，第三路与下支路的电容C1的一端连接。下支路的电容C1的另一端分别与全差分放大器的正极输出端以及放大器的负极输入端连接。所述放大器的输出端为所述固定跨导匹配电路13的输出端。
固定跨导匹配电路13的输出端Vbias分别连接跨导单元的Vbias端口和全差分放大器140中的Vbias端口，跨导单元采用和全差分放大器140相同的电路结构，这样跨导单元和全差分放大器140的输入跨导相等，均为Gm。由于跨导单元的输出差分电流为2VBGm，因此半边电流Iout为VBGm。在全差分放大器和放大器的作用下，电压V1和V2几乎相同，均等于Vref，所以通过RG的电流IR为VB/RG。在稳定状态下，Iout＝IR，得出Gm＝1/RG。全差分放大器140的输入跨导和一个电导相匹配。该匹配精度与集成电路工艺尺寸无关，消除了亚深微米下的短沟道效应，特别适合于当今的亚深微米集成电路工艺。因此，固定增益放大器14或15的增益为Av＝R1/RG，该增益由两个电阻的比值确定，不受工艺和温度的影响，在集成电路工艺下可以被很好的控制。因此固定增益放大器14或15的增益可以被精确设定。

Claims (5)

1.一种可编程增益放大装置，其特征在于：包括可编程增益放大器(10)、可变跨导匹配电路(11)、频率调谐电路(12)、固定跨导匹配电路(13)、固定增益放大器(14)、固定增益放大器(15)、缓冲器(16)和缓冲器(17)，所述可编程增益放大装置的正极输入端分为两路，第一路与固定增益放大器(14)的一个输入端连接，第二路经选通开关S1后分为两路，第一路与所述固定增益放大器(14)的一个输出端连接，第二路经选通开关S2后与所述固定增益放大器(15)的一个输出端连接；所述可编程增益放大装置的负极输入端分为两路，第一路与固定增益放大器(14)的另一个输入端连接，第二路经选通开关S3后分为两路，第一路与所述固定增益放大器(14)的另一个输出端连接，第二路经选通开关S4后与所述固定增益放大器(15)的另一个输出端连接；所述固定增益放大器(14)的一个输出端与所述固定增益放大器(15)的一个输入端连接，所述固定增益放大器(14)的另一个输出端与所述固定增益放大器(15)的另一个输入端连接；电源VDD分为两路，第一路经选通开关后与所述固定增益放大器(14)的一个可控端连接，第二路经选通开关后与所述固定增益放大器(15)的一个可控端连接；所述固定跨导匹配电路(13)的输出端分为两路，第一路与所述固定增益放大器(14)的另一个控制输入端连接，第二路与所述固定增益放大器(15)的另一个控制输入端连接；所述固定增益放大器(15)的一个输出端与所述缓冲器(16)的一个输入端连接，所述缓冲器(16)的另一个输入端与所述缓冲器(16)的输出端连接，所述缓冲器(16)的输出端与所述可编程增益放大器(10)的一个输入端连接；所述固定增益放大器(15)的另一个输出端与所述缓冲器(17)的一个输入端连接，所述缓冲器(17)的另一个输入端与所述缓冲器(17)的输出端连接，所述缓冲器(17)的输出端与所述可编程增益放大器(10)的另一个输入端连接；所述可编程增益放大器(10)的正极输出端为所述增益放大装置的正极输出端，所述可编程增益放大器(10)的负极输出端为所述增益放大装置的负极输出端；所述频率调谐电路(12)的输出端与所述可编程增益放大器(10)的一个控制输入端连接，所述可变跨导匹配电路(11)的输出端与所述可编程增益放大器(10)的一个控制输入端连接。
2.如权利要求1所述的可编程增益放大装置，其特征在于：所述固定增益放大器(14)和固定增益放大器(15)采用高带宽的开环结构，可编程增益放大器(10)采用高线性度的闭环结构。
3.如权利要求1所述的可编程增益放大装置，其特征在于：所述可编程增益放大器(10)包括灵活运算放大器(100)、电阻阵列(101，102)和译码器(103)，可编程增益放大器(10)为全差分放大器，其增益控制信号BitG[L:0]经所述译码器(103)与所述电阻阵列(101，102)的电阻控制端BitR[K:0]连接；所述(101)和电阻阵列(102)的电路结构相同，均由Ra_array和Rb_array组成，可编程增益放大器(10)的Vin+输入端与电阻阵列(101)中Ra_array的一端连接，所述Ra_array的另一端分为两路，第一路与所述灵活运算放大器(100)的正极输入端连接，第二路经Rb_array与所述灵活运算放大器(100)的负极输出端连接，所述灵活运算放大器(100)的Cc1A端经电容阵列Cc_array与所述灵活运算放大器(100)的Cc1B端连接，所述灵活运算放大器(100)的负极输出端为所述可编程增益放大器(10)的Vout-输出端；可编程增益放大器(10)的Vin-输入端与电阻阵列(102)中Ra_array的一端连接，所述Ra_array的另一端分为两路，第一路与所述灵活运算放大器(100)的负极输入端连接，第二路经Rb_array与所述灵活运算放大器(100)的正极输出端连接，所述灵活运算放大器(100)的Cc2A端经另一个电容阵列Cc_array与所述灵活运算放大器(100)的Cc2B端连接，所述灵活运算放大器(100)的正极输出端为所述可编程增益放大器(10)的Vout+输出端。
4.如权利要求1所述的可编程增益放大装置，其特征在于：所述可变跨导匹配电路(11)包括可配置跨导单元(110)、全差分放大器(111)、放大器(112)、编码器(113)、偏置电路(114)、电阻阵列(115，116)，所述电阻阵列(115)和电阻阵列(116)的电路结构相同，均为电阻阵列(101)中的Ra_array；所述匹配电路(114)中晶体管P1的源极接VDD，所述晶体管P1的栅极以及漏极与所述晶体管P2的源极连接，所述晶体管P2的栅极以及漏极连接后分为三路，第一路与所述电阻RG的一端连接，第二路与可配置跨导单元(110)的正极输入端连接，第三路与电阻阵列(116)的一端连接；电阻阵列(116)的另一端分为三路，第一路与所述可配置跨导单元(110)的负极输出端连接，第二路与全差分放大器(111)的正极输入端连接，第三路与所述电容C1的一端连接，所述电容C1的另一端分为两路，第一路与所述全差分放大器(111)的负极输出端连接，第二路与放大器(112)的正极输入端连接；电阻RG的另一端分为两路，第一路与所述可配置跨导单元110的Vref端连接，第二路与另一个电阻RG的一端连接；晶体管P4的栅极和漏极接地，晶体管P4的源极与晶体管P3的栅极和漏极连接，所述晶体管P3的源极分为两路，第一路与所述可配置跨导单元(110)的负极输入端连接，第二路与电阻阵列(115)的一端连接；电阻阵列(115)的另一端分为三路，第一路与所述可配置跨导单元(110)的正极输出端连接，第二路与全差分放大器(111)的负极输入端连接，第三路与另一个电容C1的一端连接；另一个电容C1的另一端分为两路，第一路与所述全差分放大器111的正极输出端连接，第二路与所述放大器(112)的负极输入端连接，所述放大器(112)的输出端与所述可配置跨导单元(110)的Vbias端连接，由译码器(103)产生的BitR[K:0]输出端分为三路，第一路与所述电阻阵列(115)的控制端连接，第二路与所述电阻阵列(116)的控制端连接，第三路经编码器(113)后生成输出信号BitGm[M:0]与所述可配置跨导单元(110)的BitGm[M:0]端连接。
5.如权利要求1所述的可编程增益放大装置，其特征在于：所述固定跨导匹配电路(13)包括晶体管P1，所述晶体管P1的源极接VDD，所述晶体管P1的栅极以及漏极与所述晶体管P2的源极连接，所述晶体管P2的栅极以及漏极连接后分为三路，第一路与电阻R1的一端连接，第二路与跨导单元的正极输入端连接，第三路与上支路的电阻RG的一端连接；所述电阻R1的另一端分为两路，第一路与电阻R2的一端连接，第二路与所述跨导单元的Vref端连接；所述电阻R2的另一端分为三路，第一路与晶体管P3的源极连接，第二路与跨导单元的负极输入端连接，第三路与下支路的电阻RG的一端连接，晶体管P3的栅极以及漏极与晶体管P4的源极连接，晶体管P4的栅极以及漏极接地；所述上支路的电阻RG的另一端分为三路，第一路与跨导单元的负极输出端连接，第二路与全差分放大器的正极输入端连接，第三路与上支路的电容C1的一端连接，上支路的电容C1的另一端分别与全差分放大器的负极输出端以及放大器的正极输入端连接，所述下支路的电阻RG的另一端分为三路，第一路与跨导单元的正极输出端连接，第二路与全差分放大器的负极输入端连接，第三路与下支路的电容C1的一端连接，下支路的电容C1的另一端分别与全差分放大器的正极输出端以及放大器的负极输入端连接，所述放大器的输出端为所述固定跨导匹配电路(13)的输出端。
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