JP5535026B2 - スルーシリコンビア（ｔｓｖ）ワイヤボンド構造 - Google Patents

スルーシリコンビア（ｔｓｖ）ワイヤボンド構造 Download PDF

Info

Publication number
JP5535026B2
JP5535026B2 JP2010228487A JP2010228487A JP5535026B2 JP 5535026 B2 JP5535026 B2 JP 5535026B2 JP 2010228487 A JP2010228487 A JP 2010228487A JP 2010228487 A JP2010228487 A JP 2010228487A JP 5535026 B2 JP5535026 B2 JP 5535026B2
Authority
JP
Japan
Prior art keywords
power
bml
tsv
die
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010228487A
Other languages
English (en)
Other versions
JP2011082524A (ja
Inventor
明健 羅
國雄 呉
威志 葉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of JP2011082524A publication Critical patent/JP2011082524A/ja
Application granted granted Critical
Publication of JP5535026B2 publication Critical patent/JP5535026B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、集積回路に関するものであって、特に、スルーシリコンビア（スルーシリコンビア、TSV)ワイヤボンド構造に関するものである。
一般に、ワイヤーボンディング（wire bonding）は、集積回路(IC)とICを含むパッケージ間の接続を形成するか、或いは、直接、プリント回路板との接続を形成する方法である。ワイヤーボンディングにおいて、ワイヤは、IC上のボンディングパッドとパッケージからの電気的接続を作り出すために用いられる。ワイヤは、金、アルミニウム、銅、或いは、それらの合金等から構成される。ワイヤーボンディングは、通常、コスト効率がよく、また、順応性があると考えられており、高比率の半導体パッケージの組み立てに用いられている。
ICを外部回路、或いは、その他のICに接続するため用いられる別の技術はフリップチップ（flip chip）である。フリップチップにおいて、ICは、チップパッド上に設置されたはんだバンプ（solder bump）により、例えば、外部回路、或いは、その他のIC等、別の回路に接続される。はんだバンプは、ウェハプロセス中、半導体ウェハ上面のチップチャップ上に設置される。その後、ICは裏返されて(よって、フリップと称される)、その上面が下向きになり、続いて、はんだ付けされ、ICと外部回路、或いは、その他のIC間の相互接続を完成する。
フリップチップは、外部信号と電源接続用のワイヤーボンディングに用いられるボンドワイヤをはんだバンプと置き替える。はんだバンプの使用で、長く、高抵抗のボンドワイヤは除かれるので、高出力アプリケーションのワイヤーボンディングに見られる大幅な電流抵抗（current-resistance、IR)降下を減少させるため役立つ。信号と電力（電源）は、スタック（積層）ビア構造を用いて、フリップチップIC中に分配することができる。
本発明は、スルーシリコンビア（TSV)ワイヤボンド構造を提供することを目的とする。
本発明の一態様によれば、集積回路（IC）が提供される。ICは、上面と下面を有する基板であって、上面上に回路が形成されることと、
下面上に配置され、スルーシリコンビア(TSV)により、上面上の回路に電気的に結合される第一ボンディングパッドと、
下面上に配置され、下面上に配置された第二ボンディングパッドに電気的に結合される背面金属層(BML)であって、BMLは、第二ボンディングパッドにより提供される第一信号を分配し、
第二ボンディングパッドは、第一、第二の２つのスルーシリコンビアを介して電気的に背面金属層（BML）に接続され、第一スルーシリコンビアは第二ボンディングパッド上の第一信号を上面に送り、第二スルーシリコンベアは、第一信号を背面金属層（BML）に送り、第一スルーシリコンビアと第二スルーシリコンビア（TSV）は導体によって電気的に結合され、
基板の周辺部上に設けられた電源リングと、電源リングは上面上に形成された回路に電源を分配し、TSVは第一ボンディングパッドに接続し、
下面上に形成される第一導電パッドと、
上面上に形成される第二導電パッドと、
第一導電パッドを第二導電パッドに電気的に結合し、基板内に形成されるホール中に形成される導電部材とを備え、基板内に形成されるホール中に形成される導電部材とを備える。
IR降下を減少させる、配線可能性が劇的に増大する、好ましい電流分配が提供される、電圧供給ノイズが大幅に減少する、という利点がある。また、TSVワイヤーボンディングにより、設計周期と製造歩留まりが大幅に改善される。
ICの断面図である。 第一SoCを示す図である。 第二SoCを示す図である。 第三SoCを示す図である。 先行技術の電源メッシュを示す図である。 ICが先行技術の電源メッシュを使用するICの断面図である。 ICの底面図である。 ICの電力分配に用いるグリッドマトリクス配置の平面図である。 ICを示す図で、信号のICの内部回路への分配がTSVを経ることを示す図である。 ICの電力分配に用いるグリッドマトリクス配置の分割平面図である。 ICの電力分配に用いるグリッドマトリクス配置の分割平面図である。
以下で、本発明の実施の形態の特定内容、即ち、多重チップを含むシステムインパッケージ（system in a package、SiP)にて説明する。なお、上述の実施の形態は、３次元スタックマルチチップモジュール、システムオンチップ(SoC)、単一チップを含む集積回路等にも応用することができる。
上述のように、ワイヤーボンディングは、半導体パッケージを組み立てるためのコスト効率がよく、順応性のある解決策を提供する。しかしながら、高出力のアプリケーションでは、長くて細い(よって高抵抗の)ボンドワイヤは、大きなIR降下を招くおそれがある。大きなIR降下は、より高い電圧電位による電圧供給の使用を余儀なくさせ、実行がより困難になるか、或いは、コストが更に高くなるおそれがある。大きなIR降下は又、雑音余裕（noise margin）の減少した動作も余儀なくされ、装置を電圧供給ノイズの影響をより受けやすくするおそれがある。
フリップチップ技術の使用は、高出力アプリケーションのIR降下を減少させるため役立つかもしれない。しかしながら、フリップチップは、多重チップ間のスタックビア構造を用いた電力（電源）及び信号分配が必要で、より高い製造コストを招くおそれがある。また、垂直スタックに配置される多重フリップチップを有するSiPでは、電力及び信号分配は、垂直スタック全体を流れなければならない。これは、垂直スタック中の下方のフリップチップが、フリップチップを通過する電力及び信号の全てに対し、組込み補償（built-in compensation）を有することを要する。これは、下方のフリップチップが、これを通して送られる追加電力及び信号を補償するための必要よりも大きくすることを要求するかもしれない。
図１はIC 200の断面図である。IC 200は、スルーシリコンビア(TSV)ワイヤボンド構造を用いて製造され、電力及び信号は、基板210を穿過する、例えば、電源ビア205と信号ビア206等のTSVを介して、分配することができる。TSVを一旦通過すると、電力及び信号は、通常の構造と同様に、内部金属層を介して内部回路に送ることができる。
例えば、電力ビア205等のTSVは、基板210の第一面に形成される第一導電パッド207と、基板210に形成されたビアを充填する導電部材209と、を備え、基板210の第二面に形成される内部金属配線208に接続されてもよい。導電部材209は、第一導電パッド207と内部金属配線208に電気的に接続される。そして、内部金属配線208は、電気信号、及び/又は、電力を分配するのに用いられてもよい。
しかしながら、内部金属層配線に加えて、電力及び信号は又、背面金属層(BML)220により分配されてもよい。BML 220は、基板210の集積回路と反対の面に形成してもよい。BML 220は、電力及び信号分配に用いられてもよい。IC 200は、たとえば電力ボンドワイヤ215と信号ボンドワイヤ216等のボンドワイヤを用いて、外部接続されてもよい。
好ましくは、BML 220は、電力及び信号の分配用に低抵抗金属を提供するために、アルミニウム、銅、金、それらの合金等から作成してもよい。BML 220は又、BML 220の抵抗を更に減少させるために、通常の金属層より厚く形成してもよい。BML 220の減少した抵抗は、より低いIR降下に導くことができる。BML 220は、表側金属層の機械的応力とビアサイズ（尺寸）制限を有さないので、これは可能かもしれない。好ましくは、BML 220は、抵抗を減少させるため、通常の金属層の少なくとも二倍(2x)の全体厚まで形成することができる。更に、BML 220は、電力分配のため、垂直、水平、対角線(diagonally)、ジグザグ流、或いは、ランダムに配列されてもよいが、対角線配列が好適とされる。BML220は又、再分配層（RDL)と称することもできる。
好ましくは、BML 220を電力、又は、信号に電気的に接続するため、TSV(例えば、電力ビア222)が用いられて、電力、又は、信号をBML 220に接続してもよい。TSVは、一般にボンドパッドよりもサイズが小さいので、TSVの使用は、BML 220のボンドパッドに対する直接接合よりも好適とすることができ、これにより、BML 220の寸法は、最小に維持することができる。IR降下を最小化するために、多数のTSVを使用して、電力をBML 220に提供する場合、より小サイズのTSVは、特に、有利である。TSVの使用は、別のICのIC 200への取り付けを妨げないが、電力及び信号をBML220に電気的に接続するためワイヤーボンディングが用いられたとすればの場合である。
また、TSVを介して電力及び信号に接続することに加えて、BML 220と同じ面上に形成された接続を介して、BML220は、電力及び信号と電気的に接続してもよい。BML 220と同じ面に形成された接続は、ボンドパッドとの直接接続としてもよい。
追加の電力及び信号分配は、例えば、P/G配線225と信号配線226などの内部金属層に作成される電力及び信号配線を用いて実行してもよい。更に、内部金属層中の分配が困難と判明するか、或いは、過大なIR降下になるおそれがある時、BML220は、電力及び信号分配適応性の追加手段を付与するため用いることができる。TSVは、内部金属層とBML220間の接続性を付与するため用いてもよい。
IC 200は、IC 200上のはんだバンプの装着を可能にするパッド230等のパッドを含み、これはIC 200を、フリップチップ技術を用いて外部回路、或いは別のICに接続することを可能にすることができる。そして、IC 200は、多重ICから構成されるシステムオンチップ（SoC）の一部とすることができる。図２ａはSoC 300を示す。SoC 300は、母ダイ（mother die）305と娘ダイ（daughter die）310を備える。娘ダイ310は、フリップチップ技術を用いて、直接、母ダイ305上に搭載することができる。IC200は又、システムインパッケージ(SiP)の一部とすることができる。
図２ｂはSoC325を示す。SoC325は、母ダイ330、娘ダイ#1 335、娘ダイ#2 340、及び、娘ダイ#3 345を備える。娘ダイ#1 335は、直接、母ダイ330上に搭載することができ、娘ダイ#2 340は、直接、娘ダイ#1 335上に搭載することができ、娘ダイ#3 345は、娘ダイ#2 340に直接、搭載することができる。四個のダイの垂直スタックとして示されているが、代替SoCは、他の可能なダイの組み合わせから構成されてもよい。例えば、代替SoCにおいて、娘ダイ#1 335と娘ダイ#2 340は、母ダイ330の異なる部分に搭載することができ、娘ダイ#3 345は、娘ダイ#2 340上に搭載することができる。或いは又、娘ダイ#1 335、娘ダイ#2 340、及び、娘ダイ#3 345 は、それぞれ、母ダイ330の異なる部分に搭載してもよい。それ故、単一垂直スタックの例示は、実施の形態の精神か範囲かに限定するよう解釈すべきではない。
しかしながら、電力及び信号が、垂直スタックの最下層IC、或いは、インターポーザー（interposer）を介して送られてもよいフリップチップ技術とは異なり、例えば、IC200などのTSVワイヤボンド構造を用いて作られた、ICの垂直スタックは、個々のICに直接接続される電力及び信号を有してもよい。図２ｃは、ボンドワイヤの取付け後のSoC 325を示す。各ダイ(母ダイ330、娘ダイ#1 335、娘ダイ#2 340、及び、娘ダイ#3 345)は、ボンドワイヤを用いて、外部接続されてもよい。各ダイに外部接続する能力は、電力及び信号を、直接、そのダイに送ることができ、未使用の電力及び信号はこれらダイのいずれをも通して送る必要はない。これは、IR降下を最小化するため役立つ場合がある。更に、ダイは、未使用の電力及び信号は送らなくてもよいので、ダイのサイズを最小化することが可能となり得る。図２ｃに示されるように、TSVを使用して、電力及び信号をBML 220に電気的に結合するのは、ICを、BML 220と同じIC面に搭載することを可能にする(例えば、娘ダイ#1 335を母ダイ330に搭載、娘ダイ#2 340を娘ダイ#1 335に搭載等)。
技術が進歩するにつれて、設計の複雑さが劇的に増大している。増大した設計の複雑さが、かなり大きな装置総数と機能性を有する設計になっている。なお、増大した装置総数は、より高い電力損失要件を招いている。より多くの電力損失要件は、多数の電源パッドが必要電力を内部回路に供給するため必要となるだけでなく、IR降下を最小化するため密集した電源メッシュも必要とされる。密集した電源メッシュ及び関連のある電源パッドは、設計の大量の使用可能な電力及び信号配線リソース（資源）を消費する。それ故、設計のチップサイズならびに製造コストも又、著しく増加する。
図３ａは、従来技術の電源メッシュ400を示す。電源メッシュ400は、電気接地（GND）を分配する第一メッシュ405と、第一電位(VDD)を分配する第二メッシュ410と、を備える。第一メッシュ405と第二メッシュ410は、異なる層から形成することができ、例えば、異なる金属層、或いは、金属層と非金属導電層からなる。メッシュライン、例えば、第一メッシュライン415と第二メッシュライン416の交差点で、例えば、電源パッド420等の電源パッドは、双方のメッシュライン間の電気接続性を形成することができる。更に、電源パッドの下層は、電源を内部回路に供給するための電源配線とすることができる。図３ａに示されるように、IC中、かなりの率の配線リソース（総配線リソースの30 %以上)が、電力信号の配線に割り当てられる。
図３ｂは、IC 450の断面図を示し、IC 450は、電力をIC 450に分配する先行技術の電源メッシュを備える。図３ｂに示されるように、はんだバンプ455が用いられて、第二メッシュ410とVDD間に電気的接続性を付与する。電源配線460はさらに、電源をIC 450中の第一トランジスタに接続することを示す。図３ｂに示されるように、はんだバンプ465は、信号配線470を経由して、信号を第二トランジスタに提供する。例えば、電源配線460と信号配線470などの電力及び信号配線中に用いられるスタックビアアレイは、IC 450中の混雑をもたらし、IC 450内の内部信号を経路設定することを、更に、困難にするおそれがある。
図４ａは、BML 220を強調したIC 200の底面図である。上述のように、BML 220は、電力及び信号分配に用いることができる。BML 220は電源リング525を有する環状構造を有してもよく、電源リング525はIC 200の周辺を巡って形成されるが、通常は、複数のパッドの内側にあり、これらのパッドは外部信号の接続性を内部回路に与えるために用いることができるボンディングパッド(例えば、パッド510と511)、及び、電力（電源）と接地を内部回路に与えるために用いることができる電源パッド(例えば、パッド515と516)を含む。複数のパッドは、図４ａに示されるように、電源リング525を囲むパッドの単一リングに形成されてもよい。或いは又、複数のパッド中のパッド数によって、パッドの多重リング、或いは、単一リング未満のパッドが、電源リング525周辺に形成されてもよい。
図４ａに示されるように、電源リング525と複数のパッドは、IC 200の周辺を取り巻いて形成することができるが、電力及び信号分配要件によっては、電源リング525は、IC 200周辺に形成する必要はない場合がある。例えば、電源リング525は、IC 200の総面積の小部分を巡って形成してもよい。そのうえ、電源リング525は、IC 200の背面か表面、ならびにIC 200の両面に形成してもよい。
電源リング525内側には、複数のTSVがあってもよい(ハイライト520の内側に示される)。複数のTSVは、IC200の内部回路に電力を分配するため用いることができる。複数のTSVは、電源リング525の外側の電源パッドに電気的に結合されてもよい。例えば、複数のTSV中のTSVのいくつかは、電気接地に電気的に結合されるが、他のTSVはVDDに結合されてもよい。複数のTSVは、水平、垂直、対角線、ジグザグ流、或いは、ランダムに配置されてもよいが、対角線配列が好適とされる。或いは又、TSVは、特定の配置はなくてIC 200の内部回路の配置により決定されたとおり配置することができる。電源リング525は、複数のパッド中の電源パッドの一部、或いは、全てを複数のTSVに接続してもよい。電源リング525は、背面金属(即ち、電源リング525はBML 220と同じ面に形成される)、表面金属(即ち、電源リング525はBML 220の反対面に形成される)、或いは、双方の組み合わせから形成されてもよい。
TSVの利点は、電源、及び/又は、信号パッドより物理的に小さいことである。これは、パッドピッチ緩和より生ずる全体面積の減少をもたらすことができる。加えて、TSVは、信号及び電力接続の双方のため低コストボンドワイヤの使用を考慮に入れる。更に、TSVは、多重スタックダイによる問題、ダイスタック中の上方に位置するダイの電力は、ダイスタック中の下方に位置するダイを経由して送らなければならない問題を解決するため役立つことができる。これは、ダイスタック中の下方のダイの領域を、ダイスタックの上方に位置するダイに電力を送るために割り当てなければならないことを緩和するため役立つ場合もある。同様に、TSVは、ダイスタック中のダイへの電源の直接接続を可能にすることによって、IR降下問題を助けることができる。図４ａに示されるように、複数のTSVのうちのTSVのいくつかは、電源パッドに接続されるが、信号パッドに電気的に接続されてもよい。
図４ｂは、電力をICに分配するグリッドマトリクス（格子行列）配置を示す。グリッドマトリクスアプローチは、電力分配に用いることができ、電流は、例えば、複数のTSVのうちの低抵抗TSVにより、直接、ICの内部回路に流れてもよい。グリッドマトリクス配置は、局所電力接続用に少数の金属層（金属層1と金属層2等）の使用が可能である。グリッドマトリクス配置は又、BML 220に接続され、更に、電力分配全体を改善することができる。これがICの断面図を示す図４ｃに示され、ICは、BML 220と、IC中に電力を分配するグリッドマトリクス配置を含む。図４ｃに示されるように、電力は、BML 220とグリッドマトリクス配置に分配されるので、ICの内部金属層の大部分は信号分配に用いることができる。図４ｃは又、信号のTSVを経由したICの内部回路への分配を示す。
図５ａは、ICの電力分配に用いるグリッドマトリクス配置の分割(partitioning)600を示す。通常、ICは、最小グリッドと最大グリッド(チップバウンダリ（境界）605とタイルバウンダリ610として示される)から成るグリッドシステムに分割することができ、最大グリッドは最小グリッドの倍数である。次に、ICと配線ブロックバウンダリの双方が、グリッドマトリクス配置に位置合わせすることができる。そして、TSVは、バウンダリに配置されてもよく、多様な隣接ブロックに共有されることができる。例えば、TSV 615はVDDを分配するために用いられるが、TSV 620は電気接地を分配するために用いられてもよい。
図５ｂは、ICの電力分配に用いるグリッドマトリクス配置の分割650を示す。分割650は、分割650のTSVが、タイルバウンダリ610から後退して、分離電圧アイランドを形成することを除いて、分割600と同じである。例えば、TSV 655は、VDDを単一の電圧アイランドに対してのみ分配するため用いられ、TSV 660は、VSSを単一の電圧アイランドに対してのみ分配するため用いられてもよい。
内部回路は、グリッドマトリクス配置に従い配置され、いかなる金属配線妨害問題を被ることなく電流供給を最大化しうる。電源グリッド配置は、垂直、水平、対角線、ジグザグ流等に構成してもよいが、対角線配置が好適な配置である。
TSVワイヤボンド構造は、フリップチップ構造より有意義な利点を提供する。表1は、TSVワイヤボンド構造と、N45プロセスに基づく電力分配用の電源メッシュを使用したフリップチップ構造間の有意差の要約である。

Figure 0005535026
表1に要約したように、TSVワイヤボンドと電源メッシュ電力分配を備えたフリップチップ間の有意差は、以下を含む: 電流は、多重金属層を介して分配されるよりもむしろ、低抵抗TSVから直接装置に流入する(よって、IR降下はより小さい); 密集した中間電力配線が不要で、局所電源接続のため、僅か少数の金属層が必要とされ、配線可能性の劇的増大をもたらす; グリッドマトリクス配置は、良好な電流分配のため直接BMLに接続される; 等価抵抗のTSVサイズは、スタックビアアレイサイズより10倍小さい（１０分の１）; ダイサイズと必要とされる金属層数が減少する; 電圧供給ノイズは、TSVワイヤーボンディングにて大幅に減少する。また、TSVワイヤーボンディングにより、設計周期と製造歩留まりは大いに改善することができる。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
400〜電源メッシュ
405〜第一メッシュ
410〜第二メッシュ
415〜第一メッシュライン
416〜第二メッシュライン
420〜電源パッド
450〜IC
455、465〜はんだバンプ
460〜電源配線
470〜信号配線
200〜IC
205〜電源ビア
206〜信号ビア
207〜第一導電パッド
208〜内部金属配線
209〜導電部材
210〜基板
215〜電力ボンドワイヤ
216〜信号ボンドワイヤ
220〜BML
222〜電力ビア
225〜P/G 配線
226〜信号配線
230、510、511、515、516〜パッド
300、325〜SoC
305、330〜母ダイ
310、335、340、345〜娘ダイ
520〜ハイライト
525〜電源リング
600、650〜分割
605〜チップバウンダリ
610〜タイルバウンダリ
615、620、655、660〜TSV。

Claims (2)

  1. 上面と下面を有する基板であって、前記上面上に回路が形成されることと、
    前記下面上に配置され、スルーシリコンビア(TSV)により、前記上面上の回路に電気的に結合される前記第一ボンディングパッドと、
    前記下面上に配置され、前記下面上に配置された第二ボンディングパッドに電気的に結合される背面金属層(BML)であって、前記BMLは、前記第二ボンディングパッドにより提供される第一信号を分配し、
    前記第二ボンディングパッドは、第一、第二の２つのスルーシリコンビアを介して電気的に前記背面金属層（BML）に接続され、前記第一スルーシリコンビアは前記第二ボンディングパッド上の前記第一信号を前記上面に送り、前記第二スルーシリコンベアは、前記第一信号を前記背面金属層（BML）に送り、前記第一スルーシリコンビアと前記第二スルーシリコンビア（TSV）は導体によって電気的に結合され、
    前記基板の周辺部上に設けられた電源リングと、前記電源リングは上面上に形成された前記回路に電源を分配し、TSVは前記第一ボンディングパッドに接続し、
    前記下面上に形成される第一導電パッドと、
    前記上面上に形成される第二導電パッドと、
    前記第一導電パッドを前記第二導電パッドに電気的に結合し、前記基板内に形成されるホール中に形成される導電部材と、
    を備えたことを特徴とする集積回路(IC)。
  2. 前記BMLは、更に、第三ボンディングパッドにより提供される第二信号を分配し、前記第三ボンディングパッドは、前記BMLに直接結合されることを特徴とする請求項１に記載のIC。
JP2010228487A 2009-10-09 2010-10-08 スルーシリコンビア（ｔｓｖ）ワイヤボンド構造 Active JP5535026B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US25029509P 2009-10-09 2009-10-09
US61/250,295 2009-10-09
US12/838,213 2010-07-16
US12/838,213 US8264067B2 (en) 2009-10-09 2010-07-16 Through silicon via (TSV) wire bond architecture

Publications (2)

Publication Number Publication Date
JP2011082524A JP2011082524A (ja) 2011-04-21
JP5535026B2 true JP5535026B2 (ja) 2014-07-02

Family

ID=43854163

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010228487A Active JP5535026B2 (ja) 2009-10-09 2010-10-08 スルーシリコンビア（ｔｓｖ）ワイヤボンド構造

Country Status (5)

Country Link
US (1) US8264067B2 (ja)
JP (1) JP5535026B2 (ja)
KR (1) KR101137688B1 (ja)
CN (1) CN102044512B (ja)
TW (1) TWI474461B (ja)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8552563B2 (en) 2009-04-07 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional semiconductor architecture
US8264065B2 (en) 2009-10-23 2012-09-11 Synopsys, Inc. ESD/antenna diodes for through-silicon vias
US8386690B2 (en) * 2009-11-13 2013-02-26 International Business Machines Corporation On-chip networks for flexible three-dimensional chip integration
US8614488B2 (en) * 2010-12-08 2013-12-24 Ying-Nan Wen Chip package and method for forming the same
US8615694B2 (en) * 2011-02-07 2013-12-24 Texas Instruments Incorporated Interposer TAP boundary register coupling stacked die functional input/output data
US20120306094A1 (en) * 2011-06-06 2012-12-06 Shahrazie Zainal Abu Bakar Signal routing using through-substrate vias
CN103377990B (zh) * 2012-04-18 2016-08-31 中芯国际集成电路制造(上海)有限公司 硅通孔结构
CN103650136B (zh) * 2012-05-10 2017-05-24 松下知识产权经营株式会社 具有电源电压的稳定化结构的三维集成电路及其制造方法
JP2014022402A (ja) 2012-07-12 2014-02-03 Toshiba Corp 固体撮像装置
CN103579087B (zh) * 2012-07-26 2016-03-16 中芯国际集成电路制造(上海)有限公司 一种三维集成电路结构的制作方法和三维集成电路结构
KR101960496B1 (ko) * 2012-08-29 2019-03-20 에스케이하이닉스 주식회사 반도체 장치
US9190346B2 (en) 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9817928B2 (en) 2012-08-31 2017-11-14 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
JP2014086465A (ja) * 2012-10-19 2014-05-12 Toshiba Corp 固体撮像装置
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
US9704829B2 (en) * 2013-03-06 2017-07-11 Win Semiconductor Corp. Stacked structure of semiconductor chips having via holes and metal bumps
US9041206B2 (en) * 2013-03-12 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
CN103227158B (zh) * 2013-03-28 2015-07-08 华进半导体封装先导技术研发中心有限公司 信号线tsv和地线tsv工艺集成的结构及方法
NL2012891B1 (en) * 2013-06-05 2016-06-21 Apple Inc Biometric sensor chip having distributed sensor and control circuitry.
JP2015050281A (ja) * 2013-08-30 2015-03-16 株式会社東芝 光結合装置
US9048223B2 (en) 2013-09-03 2015-06-02 United Microelectronics Corp. Package structure having silicon through vias connected to ground potential
CN104576581A (zh) * 2013-10-10 2015-04-29 中芯国际集成电路制造(上海)有限公司 一种接合焊盘结构
WO2015099668A1 (en) * 2013-12-23 2015-07-02 Intel Corporation Through-body-via isolated coaxial capacitor and techniques for forming same
US9543229B2 (en) 2013-12-27 2017-01-10 International Business Machines Corporation Combination of TSV and back side wiring in 3D integration
DE102014116625B4 (de) * 2014-11-13 2020-06-18 Infineon Technologies Austria Ag Vertikale Halbleitervorrichtung und Verfahren für deren Herstellung
JP2016192447A (ja) * 2015-03-30 2016-11-10 株式会社東芝 半導体装置
KR102316267B1 (ko) 2015-04-15 2021-10-22 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치, 이를 포함하는 메모리 패키지 및 그 제조 방법
CN105374694B (zh) * 2015-12-04 2020-09-01 上海兆芯集成电路有限公司 芯片装置及其凸块配置方法
US10636767B2 (en) * 2016-02-29 2020-04-28 Invensas Corporation Correction die for wafer/die stack
WO2018067719A2 (en) 2016-10-07 2018-04-12 Invensas Bonding Technologies, Inc. Direct-bonded native interconnects and active base die
US10580757B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
WO2019079631A1 (en) * 2017-10-20 2019-04-25 Xcelsis Corporation INTEGRATED CIRCUIT MICROPLATE PADS FACE FACING AND INCLUDING ORTHOGONAL TOP INTERCONNECTION LAYERS
KR102483548B1 (ko) 2017-10-31 2023-01-02 삼성전자주식회사 이미지 센싱 장치
US10629533B2 (en) * 2018-03-13 2020-04-21 Toshiba Memory Corporation Power island segmentation for selective bond-out
US11205620B2 (en) 2018-09-18 2021-12-21 International Business Machines Corporation Method and apparatus for supplying power to VLSI silicon chips
WO2020066797A1 (ja) * 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体集積回路装置および半導体パッケージ構造
JP7273494B2 (ja) * 2018-12-13 2023-05-15 株式会社東芝 光結合装置およびその実装部材
US11195818B2 (en) * 2019-09-12 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contact for thermal displacement in a multi-wafer stacked integrated circuit
TW202145484A (zh) * 2020-05-29 2021-12-01 台灣積體電路製造股份有限公司 半導體裝置
KR20220036534A (ko) * 2020-09-16 2022-03-23 에스케이하이닉스 주식회사 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지
KR20220072366A (ko) * 2020-11-25 2022-06-02 에스케이하이닉스 주식회사 관통 전극을 포함하는 반도체 칩, 및 이를 포함하는 반도체 패키지
US11973057B2 (en) 2020-12-15 2024-04-30 Analog Devices, Inc. Through-silicon transmission lines and other structures enabled by same
WO2022141427A1 (zh) * 2020-12-31 2022-07-07 华为技术有限公司 芯片、芯片封装结构及电子设备
CN116108900A (zh) * 2021-11-05 2023-05-12 安徽寒武纪信息科技有限公司 加速器结构、生成加速器结构的方法及其设备

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05211239A (ja) 1991-09-12 1993-08-20 Texas Instr Inc <Ti> 集積回路相互接続構造とそれを形成する方法
DE4314907C1 (de) 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
US5391917A (en) 1993-05-10 1995-02-21 International Business Machines Corporation Multiprocessor module packaging
EP2270846A3 (en) 1996-10-29 2011-12-21 ALLVIA, Inc. Integrated circuits and methods for their fabrication
US6882030B2 (en) 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
US6037822A (en) * 1997-09-30 2000-03-14 Intel Corporation Method and apparatus for distributing a clock on the silicon backside of an integrated circuit
US5998292A (en) 1997-11-12 1999-12-07 International Business Machines Corporation Method for making three dimensional circuit integration
US6355950B1 (en) * 1998-09-23 2002-03-12 Intel Corporation Substrate interconnect for power distribution on integrated circuits
GB9826041D0 (en) * 1998-11-28 1999-01-20 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
JP3532788B2 (ja) 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6316981B1 (en) * 2000-03-13 2001-11-13 Intel Corporation Signal distribution network on backside of substrate
US6444576B1 (en) 2000-06-16 2002-09-03 Chartered Semiconductor Manufacturing, Ltd. Three dimensional IC package module
JP2002026187A (ja) * 2000-07-07 2002-01-25 Sony Corp 半導体パッケージ及び半導体パッケージの製造方法
US20020074637A1 (en) * 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
JP2002343930A (ja) * 2001-05-16 2002-11-29 Fujitsu Ltd 半導体装置
US6599778B2 (en) 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
WO2003063242A1 (en) 2002-01-16 2003-07-31 Alfred E. Mann Foundation For Scientific Research Space-saving packaging of electronic circuits
JP2003243560A (ja) * 2002-02-13 2003-08-29 Nec Kyushu Ltd 半導体装置
JP2003243515A (ja) * 2002-02-14 2003-08-29 Mitsubishi Electric Corp 半導体装置およびその製造方法ならびに半導体装置の製造装置
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US7030481B2 (en) 2002-12-09 2006-04-18 Internation Business Machines Corporation High density chip carrier with integrated passive devices
US6841883B1 (en) 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
KR100541393B1 (ko) * 2003-04-26 2006-01-10 삼성전자주식회사 멀티칩 ｂｇａ 패키지
US6924551B2 (en) 2003-05-28 2005-08-02 Intel Corporation Through silicon via, folded flex microelectronic package
US7111149B2 (en) 2003-07-07 2006-09-19 Intel Corporation Method and apparatus for generating a device ID for stacked devices
TWI251313B (en) 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
US7335972B2 (en) 2003-11-13 2008-02-26 Sandia Corporation Heterogeneously integrated microsystem-on-a-chip
US7049170B2 (en) 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7060601B2 (en) 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
JP4467318B2 (ja) 2004-01-28 2010-05-26 Ｎｅｃエレクトロニクス株式会社 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法
JP4966487B2 (ja) * 2004-09-29 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7262495B2 (en) 2004-10-07 2007-08-28 Hewlett-Packard Development Company, L.P. 3D interconnect with protruding contacts
JP4795677B2 (ja) * 2004-12-02 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
JP4731191B2 (ja) * 2005-03-28 2011-07-20 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US7297574B2 (en) 2005-06-17 2007-11-20 Infineon Technologies Ag Multi-chip device and method for producing a multi-chip device
JP2007115895A (ja) * 2005-10-20 2007-05-10 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
SG133445A1 (en) * 2005-12-29 2007-07-30 Micron Technology Inc Methods for packaging microelectronic devices and microelectronic devices formed using such methods
JP2007242693A (ja) * 2006-03-06 2007-09-20 Canon Inc 半導体装置およびその製造方法
US20080272429A1 (en) * 2007-05-04 2008-11-06 Icemos Technology Corporation Superjunction devices having narrow surface layout of terminal structures and methods of manufacturing the devices
US8399973B2 (en) * 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
JP2009181981A (ja) * 2008-01-29 2009-08-13 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US8053900B2 (en) * 2008-10-21 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias (TSVs) electrically connected to a bond pad design with reduced dishing effect
US8247906B2 (en) * 2009-07-06 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Supplying power to integrated circuits using a grid matrix formed of through-silicon vias
US8058102B2 (en) * 2009-11-10 2011-11-15 Advanced Chip Engineering Technology Inc. Package structure and manufacturing method thereof

Also Published As

Publication number Publication date
TWI474461B (zh) 2015-02-21
CN102044512A (zh) 2011-05-04
KR20110039183A (ko) 2011-04-15
KR101137688B1 (ko) 2012-04-20
US20110084365A1 (en) 2011-04-14
TW201133762A (en) 2011-10-01
JP2011082524A (ja) 2011-04-21
US8264067B2 (en) 2012-09-11
CN102044512B (zh) 2014-08-06

Similar Documents

Publication Publication Date Title
JP5535026B2 (ja) スルーシリコンビア（ｔｓｖ）ワイヤボンド構造
CN108352361B (zh) 用于干扰屏蔽的引线接合线
US9484333B2 (en) Multi-chip module with stacked face-down connected dies
KR101640076B1 (ko) 웨이퍼 레벨의 칩 적층형 패키지 및 이의 제조 방법
US10381326B2 (en) Structure and method for integrated circuits packaging with increased density
KR20200102883A (ko) 브리지 다이를 포함한 시스템 인 패키지
US8779303B2 (en) Hybrid package
US8836148B2 (en) Interposer for stacked semiconductor devices
US10784202B2 (en) High-density chip-to-chip interconnection with silicon bridge
US9741695B2 (en) Three-dimensional hybrid packaging with through-silicon-vias and tape-automated-bonding
KR20220134721A (ko) 반도체 패키지
EP2880684B1 (en) Microelectronic assembly
US20170345796A1 (en) Electronic device with stacked electronic chips
KR101355274B1 (ko) 집적 회로 및 그 형성 방법
US6861762B1 (en) Flip chip with novel power and ground arrangement
CN110544673B (zh) 一种多层次融合的三维系统集成结构
CN112397475A (zh) 具有微细间距硅穿孔封装的扇出型封装晶片结构及单元
US20220208712A1 (en) Multi-level bridge interconnects
US11791316B2 (en) Semiconductor devices with redistribution structures configured for switchable routing
US20240014140A1 (en) Fan-out Wafer Level Package having Small Interposers
CN116845051A (zh) 基于有源硅中介层的封装结构及其制作方法
KR20090112773A (ko) 적층 칩 패키지의 칩 적층 방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121225

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121227

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130319

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130325

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130410

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130917

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140116

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140325

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140422

R150 Certificate of patent or registration of utility model

Ref document number: 5535026

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250