JP5386177B2 - 炭化珪素ディンプル基板 - Google Patents

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Description

関連出願の相互参照
本出願は、2006年1月10日出願の米国仮特許出願60/757,481、「SiCディンプル基板」に対して、合衆国法典35の119(e)(1)による優先権の利益を主張するものであり、全体として参照することにより、ここに組み込まれる。
発明の背景
1.発明の分野
本発明は、一般にマイクロエレクトロニクスデバイスに関し、特に、炭化珪素パワーデバイスおよびLEDに関する。
2.背景技術の説明
炭化珪素は比較的高い熱伝導性を有し、このためハイパワーデバイスやLEDの基板として使用される。しかしながら炭化珪素の低い移動度と、炭化珪素中での不純物の不完全なイオン化により、縦型デバイスでバックコンタクトとして使用された炭化珪素基板は、高い抵抗を有する。例えば、炭化珪素の300Vショットキダイオードの基板は、デバイスの全オン抵抗の約3分の2となる。基板抵抗に起因する寄生損失を低減する従来のアプローチは、基板材料の除去または薄膜化を含む。しかしながら、炭化珪素基板の場合、このアプローチは不利であると考えられる。なぜならば、効果的なヒートシンクである炭化珪素の除去を必要とするためである。このように、効果的なヒートシンクであって、デバイスの操作中に十分な損失を与えない低抵抗のバックコンタクトを有する基板を提供する技術が求められる。
本発明は、それゆえに、関連技術の限界や欠点による1またはそれ以上の問題を本質的に克服するデバイスおよび方法に関する。
本発明の目的は、このように、第1主表面と、第1主表面に対向する第2主表面とを有する炭化珪素基板と、炭化珪素基板の第1主表面の上の活性エピタキシャルデバイス層と、第2主表面から炭化珪素基板中に第1主表面に向かって延びたディンプル(くぼみ)と、活性エピタキシャルデバイス層の上の第1電気コンタクトと、第2主表面とディンプルの中を覆う第2電気コンタクトとを含む半導体デバイスを提供することである。
本発明の更なる目的は、第1主表面と対向する第2主表面を有する炭化珪素基板の第1主表面の上に活性デバイス層をエピタキシャル成長する工程と、第2主表面から炭化珪素基板中を第1主表面に向かって延びる少なくとも1つのディンプルを形成する工程と、活性デバイス層の上に第1電気コンタクトを形成する工程と、第2主表面の上と少なくとも1つのディンプルの中を覆う第2電気コンタクトを形成する工程とを含む半導体デバイスの製造方法を提供することである。
本発明の更なる目的は、第1主表面と、第1主表面に対向する第2主表面とを有する炭化珪素層と、炭化珪素層の第1主表面の上のAlGa1−xN層と、第2主表面から炭化珪素基板中に第1主表面に向かって延びるアレイ状のディンプルと、炭化珪素層の第2主表面とディンプルの中を覆うメタライゼーション層とを含む基板を提供することである。
本発明は、本発明の好ましい具体例が示された添付の図面を参照しながら、ここでより完全に説明する。しかしながら、この発明は、ここに記載する具体例に限定されると解釈すべきではない。むしろ、それらの具体例は、この説明が詳細で完全であり、当業者に対して、本発明の範囲を全て伝えるように提供される。図面において、層や領域の厚みは明確化のために誇張されている。同様の数字は、全体を通して同一要素を示す。
図1に示すように、基板10は第1主表面12と、第1主表面12と対向する第2主表面を含む。第1主表面12および第2主表面14は、それぞれ基板10の表面と裏面としてそれぞれ特徴づけられる。これにより、デバイスは、基板10の第1主表面12または表面の上に形成される。基板10は炭化珪素であり、n型導電性を有し、300μmと500μmの間、または約400μmの厚みを有しても良い。基板10は、しかしながら、炭化珪素やn型導電性に限定する必要性は無く、シリコンやサファイアのような他の材料であっても良い。
更に、図1に示すように、全体の厚みが約1μmの活性エピタキシャル層16が、基板10の第1主表面12の上に形成される。活性デバイス層16は、第1主表面12の上に設けられ第1導電型を有するようにドープされた第1のアルミニウムガリウムナイトライド(AlGa1−xN、以下AlGaNという)層18と、AlGaN層18の上または中に設けられ、第1導電型と反対の第2導電型を有するようにドープされた第2AlGaN層20とを含む。AlGaN層18とAlGaN層20は、それぞれpn接合を形成する。AlGaN層18は例えばシリコンによりn型ドープされ、AlGaN層20は例えばマグネシウムによりp型ドープされる。活性エピタキシャル層16は、しかしながら、AlGaN層に加えて、炭化珪素または窒化ガリウム(以下GaNとよぶ)の層や、それらの層の組み合わせを含んでも良い。
図1に示すように、基板10はその中に形成された複数のディンプル22を含む、それらのそれぞれは第2主表面14から基板10を通って活性エピタキシャル層16に届く。これにより、ディンプル22は、AlGaN層18、20により形成されたpn接合のそれぞれに配置される。それぞれのディンプル22は、基板10を貫通して、エピタキシャル層16まで延びる。続いて述べるように、ディンプル22は、基板10を貫通するように延びなくても良い。注目すべきは、ディンプルのある基板10は、AlGaN層18と直接接触するため、炭化珪素とAlGaN層18との間に形成されるヘテロ接合なしに、直接接触が実現する。結果として、AlGaN層18、20は、代わりに、それぞれp型導電性およびn型導電性を有しても良い。
電気コンタクト24は、基板10の第2主表面14の上で、ディンプル22内に配置され、このコンタクトにより、活性エピタキシャル層16はディンプル22中に露出する。電気コンタクト24は、完全に充填されたディンプル22として示されている。しかしながら、電気コンタクト24は、代わりに、基板10の第2主表面の上と、ディンプル22中の基板上に、共形の層として配置されても良く、上述のように例えば1μmの膜厚でも良い。電気コンタクト24は、基板10に比較して低電気抵抗の材料である。電気コンタクト24は、チタン、アルミニウム、銅、またはタングステンのような金属、TiSi、またはNiSiのようなシリサイド、TiNやWNのようなナイトライド、それらの組み合わせ、または多結晶シリコン、アモルファスシリコン、または他の適当な低抵抗のコンタクト金属でも良い。それぞれの電気コンタクト26は、AlGaN層20の上または上方に形成され、電気コンタクト24と同様の金属や、他の適当なコンタクト金属で良い。
図1から理解できるように、第1主表面12の表面上の活性デバイスへのアクセスは、基板10の裏面または第2主表面から、ディンプル22を通って提供される。このように、活性エピタキシャル層16で形成されるデバイスへの直接電気コンタクトが形成され、一方、基本的に除去される直列抵抗は基板10により与えられ、基板材料として炭化珪素を使用することにより良好な全体の熱伝導性を維持することができる。これは、従来行っていたような基板10の薄層化なしに行え、これにより製造費用や複雑さを低減し、性能を改良することができる。上述のように、炭化珪素基板が電気キャリアとして使用された場合、デバイスの全体のオン抵抗に十分に貢献することができる。この具体例のようなディンプルを有する基板が用いられた場合、基板の抵抗の寄与をカットする。例えば、縦型300Vショットキダイオードに対して、基板は、デバイスのオン抵抗全体の約60%の寄与であるが、一方、300Vショットキダイオードのディンプルの基板は、デバイスのオン抵抗全体の約30%の寄与である。同様に、縦型600Vショットキダイオードでは、デバイスのオン抵抗全体に対する基板の寄与は、ディンプル基板コンタクトを用いることにより約30%から約15%に低減できる。縦型1200Vショットキダイオードでは、デバイスのオン抵抗全体に対する基板の寄与は、ディンプル基板コンタクトを用いることにより約15%から約7.5%に低減できる。
図1では、活性エピタキシャル層16は、それぞれが異なった導電型を有するようにドープされた第1AlGaN層18と第2AlGaN層20とからなるpn接合を含むように記載されている。このように、活性領域のそれぞれは、ダイオードのようなパワーデバイス、ショットキダイオード、または発光ダイオード(LED)でも良い。しかしながら、図1の活性エピタキシャル層16からなるデバイスは、単にAlGaN層のpn接合デバイスに限定すべきではない。例えば、活性エピタキシャル層16は、それぞれが異なった導電型の、エピタキシャル成長させた炭化珪素層でも良い。更に、活性エピタキシャル層16から形成されたデバイスは、また、MOSFET、BJT、nチャネルIGBT、サイリスタ、および/または縦型JFET、または他の縦型デバイスを含んでも良い。電気コンタクトは、炭化珪素のような基板の裏面または第2主表面からデバイスに対して、ディンプルを介する方法で提供され、優れた熱伝導性と低い抵抗コンタクトを有するデバイスが実現できる。
更に、図1は、活性エピタキシャル層16中に、3つの分離されたpn接合と、3つの対応するディンプル22が示されているが、基板10中のディンプル22の数や位置は、図に限定されるものではない。1つのディンプル、または他の数のディンプルが、基板10に形成されても良い。例えば、図2は、部分的に点線で描かれた2次元の規則的配置構造のアレイ状のディンプル22を含む、基板10の裏面の部分的な斜視図を示す。ディンプル22は、第2主表面14から基板10を通って、第1主表面12まで延びるように示され、図1と同様に、第1AlGaN層18と第2AlGaN層20を含む活性エピタキシャル層16と接触する。点線で示されるように、ディンプル22は長円形であり、約10μmと1mmの間の直径を有しても良い。代わりに、ディンプル22は円形でも良い。更に、規則的配置構造のディンプル22は、基板10の特定の結晶学方向(例えば11−20または1−100方向)に平行な方向に沿って配置され、ストレスの緩和に寄与し、基板10の破損の防止を助ける。代わりに、ディンプル22は、アレイ中にランダムに配置されても良い。
ディンプル形成および異なったそれぞれのディンプル形状は、次に、図3〜6を参照しながら説明する。図3では、ディンプル30は、第2主表面14から基板10を通って第1主表面12に向かって延びるように描かれている。活性エピタキシャル層16は、単層として示されているが、図1に示されたように、多くの異なったデバイスを形成する多くの異なったエピタキシャル層からなる多層も含むものと理解される。図3(および図4〜6)では、単純化のために省略されている。コンタクト層28は、活性エピタキシャル層16の上または上方に示され、続く工程で、必要であれば、図1に示すコンタクト26のような、それぞれの電気コンタクトを形成するようにパターニングされても良い。また、示されるように、二酸化珪素マスク40が、基板10の第2主表面14の上に配置される。
図3では、二酸化珪素マスク40を用いて化学エッチングが行われ、ディンプル30が形成される。述べたように、基板10は炭化珪素である。高温のCl/O混合ガス、以下の条件で、ディンプル30を形成するエッチングに使用される。例えば、800℃、酸素中のClが10%の条件である。基板10はこのように実質的に等方的にエッチングされ、これにより、漸次傾斜した側壁を有していくらか拡がった形状を有するように、ディンプル30が形成される。図3に関連して述べられたように、化学エッチングの長所は、漸次傾斜した側壁を有していくらか拡がった形状のディンプル30は容易にメタライズできることである。
純粋の化学的手段を用いた炭化珪素のエッチングは困難であるが、図3に関連して述べた具体例と関連して、それぞれの炭化珪素基板10をエッチングするのに用いられたエッチャントの化学組成は、様々であることを理解すべきである。例えば、ArまたはHeまたは、VII族元素FやBrのような他の反応性ガスが、エッチャントガスに追加されても構わない。また、基板10は炭化珪素に限定する必要はなく、多くの他の基板材料が使用可能であり、同様に、特定の多くの材料に適した多くの化学エッチャントを使用できることを理解すべきである。また、マスク40は二酸化珪素として記載したが、他の酸化物や窒化誘電体(Al、SiN)のような他のマスク材料を用いても構わない。
図4では、ディンプル32は、第2主表面14から基板10を通って第1主表面12に向かって延びるように記載されている。活性エピタキシャル層16は、単層として示されているが、図1に示されたように、多くの異なったデバイスを形成する多くの異なったエピタキシャル層からなる多層も含むものと理解される。コンタクト層28は、活性エピタキシャル層16の上または上方に示され、続く工程で、必要であれば、図1に示すコンタクト26のような、それぞれの電気コンタクトを形成するようにパターニングされても良い。また、示されるように、金属マスク42が、基板10の第2主表面14の上に配置される。
図4において、例えば高密度プラズマ(例えばICP)を用いたプラズマエッチングが、金属マスク42を用いて行われ、ディンプル32が形成される。基板10は炭化珪素であり、プラズマエッチングは、例えばSF、CHF、またはCF等のFIベースのガスを用いて行われる。基板10は、このように、優れた異方性でエッチングされ、図3より幾分狭く、急な側壁を有する形状として示されたようになる。
多くの他の適当なプラズマエッチング条件が、図4の炭化珪素基板10のエッチングに使用することができる。基板10は炭化珪素に限定されるものではなく、他の多くの基板材料を用いることができるため、特定の多くの材料に対して適した、多くのプラズマエッチングシステムは使用できることを理解すべきである。
図5において、マスクを用いずに、レーザー溶融がディンプル34の形成に使用される。識別番号を焼くのに一般に使用される例えばYAGレーザーが、基板10を溶融してディンプル34を形成するのに転用される。溶融される材料の、レーザー光の吸収や熱伝導性のような多くの溶融パラメータを考慮しなければならない。詳細には、炭化珪素は、熱を非常によく伝える極めて不活性な材料である。例えば、最小吸収深さを有する波長の選択は、小さな体積中で、急速で完全な溶融のための、高エネルギー堆積を確実にする。短いパルス持続期間の選択は、ピークパワーを最大にし、基板またはターゲットとする溶融領域を囲むワーク材料への熱伝導を最小にするのを助ける。パルス反復速度の選択も重要である。より速いパルスの繰り返し速度は、溶融領域の残留熱を保持し、伝導時間を制限し、これによりレーザー溶融の効果を増加させるのを助ける。換言すれば、より多くの入射エネルギーが溶融に貢献し、より少ない入射エネルギーが基板、ワーク材料、または雰囲気で失われる。ビーム品質もまた重要な要因であり、明るさ(エネルギー)、焦点制御性(focusability)、均質性の点から制御することができる。ビームは制御された大きさで、溶融領域は所望より大きくならないことが必要であり、これにより過度に傾斜した側壁を有するディンプルの形成を防止する。
図5において、基板は炭化珪素である。この場合、例えばKrFエキシマレーザー(波長248nm)が、以下の条件下でレーザー溶融に用いられる。条件は10ns〜100nsの範囲のパルス幅で、繰り返し速度は1Hz〜50Hzであり、これにより、レーザービームは、5cm−2〜50cm−2の所定のエネルギー密度に絞られる。しかしながら、多くの他のレーザー、および/または適用されるパラメータが使用できることを理解すべきである。図5に示すように、ディンプル34は、高く制御された形状と側壁の傾斜を有するように提供される。更に、処理は単純、より速く、より効果的であり、これによりマスク形成工程、マスクパターニング工程、およびマスク除去工程が省略できる。
上述のように、ディンプルは一般に円形または長円形の形状である。しかしながら、ディンプルの形状は制限されない。例えば、図5と関連するレーザー溶融で形成されたディンプルは、ビーム形状により決められるように、円形または長円形の形状である。しかしながら、ディンプルは、図3や図4と関連してそれぞれ用いられたマスク40、42で規定されるように、正方形、矩形、または三角形の形状や、他の所望の形状でも良い。ディンプルは、また、多様な長さおよび/または深さのような不規則な形状であっても良い。上述のように、ディンプルの直径は、約10μmと1mmの範囲でも良い。一般には、ディンプルは、図1に示すように、第1主表面からの深さを有し、これは、例えば基板10の膜厚の少なくとも約半分である。しかしながら、ディンプル深さは所望のように選択でき、所望であれば周囲の膜厚の約半分より少なくても良い。
図4と関連して示された多くのプロセスでは、プラズマベースの化学エッチングが、図6のように、マスク42とエッチングストップ層38を用いて行われる。炭化珪素から形成される基板10に対して、基板10の第1主表面上に形成されたエッチングストップ層38は、窒化ガリウムからなる。図6では、ディンプル36は、第2主表面14から基板10を通って第1主表面12に向かって延びるように示されている。活性エピタキシャル層16は、エッチングストップ層38の上に形成された単層として示されているが、図1と関係して示されたように、様々な異なったデバイスを形成する様々な異なった材料からなる多層を含むことを理解すべきである。コンタクト層28は、活性エピタキシャル層16の上または上方に記載され、図1に示すコンタクト26のようなそれぞれの電気コンタクトを形成する必要がある場合、パターニングが行われる。また、金属マスク42が、基板10の第2主表面14の上に形成されても良い。
図6に示すように、プラズマベースの化学エッチングは、マスク42とエッチングストップ層38を用いて行われ、ディンプル36はすべてエッチングストップ層38まで延びる。上述のように、基板10およびエッチングストップ層38は、それぞれ炭化珪素と窒化ガリウムからなる。炭化珪素と窒化ガリウムに対して高いエッチング選択性を有するSF、CFまたはCHFのような弗化物ベースのエッチング化学が用いられ、炭化珪素基板10が、エッチングストップ層38より十分に高速でエッチングされる。上述のようなエッチングストップ層38の使用は、ディンプル形成を簡単にし、正確性や効率を改良する。炭化珪素、窒化ガリウムおよび上述のエッチャントの使用は、制限的と考えるべきではないことを理解すべきである。様々な基板材料、エッチャント、および対応する適当nエッチングストップ層が、それぞれ使用される。
図7は、図1に関連して記載された構造の変形例を示す。図7は、追加の炭化珪素エピタキシにより成長したディンプル42を含む。図7において、活性エピタキシャル層60は、基板70の第1主表面12の上に成長したように示され、ここで、基板70はn型炭化珪素であり、約300〜500μm、または約400μmの膜厚を有する。活性エピタキシャル層60は、全体の膜厚は少なくとも約50μm、または約100μmである。活性エピタキシャル層60は、n型導電性を有するようにドープされ、SiC基板70の第1主表面12の上に成長した第1SiC層62と、p型導電性を有するようにドープされ、SiC層62の上または中に成長した第2SiC層64とを含む。最初に、ディンプル42が、上述のような化学エッチング、ドレイエッチング、またはレーザー溶融により、基板70を貫通して延びるように形成される。それぞれの電気コンタクト26は、活性エピタキシャル層60の上または上方に形成され、例えばニッケル、チタン、またはタングステンのような金属からなる。
図7に示すような電気コンタクト24の形成に先立って、ディンプル42と、炭化珪素基板70の第2主表面14が、追加の炭化珪素エピタキシャル層44の成長により覆われる。炭化珪素エピタキシャル層44は、標準プロセス条件を用いた有機金属化学気相成長(MOCVD)により形成される。炭化珪素エピタキシャル層44は約1μmの膜厚を有する。この構造では、追加のp型炭化珪素エピタキシャル層44は加えられ、基板10は、事実上、p型基板の機能を有する。
ディンプル形成のための2段階プロセスは、図8A〜図8Cを参照して次に説明する。図8Aに示すように、基板10はエッチングストップ層38をその上に有する第1主表面12を含む。活性エピタキシャル層および電気コンタクト(単純化のため図示せず)が、エッチングストップ層38の上に形成される。上述のように、基板10は炭化珪素であり、エッチングストップ層38は窒化ガリウムであるが、他の適当な基板やエッチングストップ材料を使用しても良い。ディンプル46は、第2主表面14から基板10を通って第1主表面12に向かって延び、上述の化学エッチングまたはレーザー溶融により第1段階で形成される。しかしながら、図8A〜図8Cのディンプル46の形状は、通常と考えられ、この形状は、ディンプルが特に化学エッチングまたはレーザー溶融で形成されたことを意味するものではない。ディンプル形成が化学エッチングで行われた場合、図8Aはマスク除去後を示す。図8Aのディンプル形成は、ディンプル46が基板10を貫通して延びないように制御され、このような制御は当業者の水準の範囲内である。例えば、約350μmの膜厚を有する基板10に対して、ディンプル46は約300μmの深さを有しても良い。
図8Bに示すように、連続して、エッチングストップ層38を用いた選択ドライエッチングが行われ、これにより、ディンプル46と第1主表面12との間の、基板10の残った領域にビア48が形成される。この連続したドライエッチングは、ディンプルの形成のために先に述べた条件と、同様の条件を用いて行うことができる。この場合、マスクは不要である。なぜならば、周囲のディンプルでない基板のエッチングは、基板の性能に不利に影響しないためである。この後、図8Cに示すように、電気コンタクト24が第2主表面14の上と、ビア48およびディンプル46の中に形成される。この2段階プロセスのディンプル形成の結果、第2工程で更に制御されたエッチング速度が用いると、エッチングプロセスの制御性が向上する。また、側壁の斜面は、この2段階プロセスにより制御可能であり、ディンプルのメタライゼーションを助ける。
図9は、ディンプル基板を含むように形成されたLEDチップを示す。図9に示すように、LEDチップは、第1主表面56と、第1主表面56に対向する第2主表面58とを有する基板50を含む。第1主表面56と第2主表面58は、それぞれ、基板50の表面および裏面として特徴づけられる。この場合、基板50は透明の炭化珪素であり、膜厚は約300〜500μm、または約400μmであるが、他の膜厚であっても良い。
更に図9に示すように、活性エピタキシャル層80が、透明基板50の第1主表面56の上に形成される。活性エピタキシャル層80は、第1導電型を有するようにドープされ、第1主表面56の上に形成されたGaN層82と、第1導電型と反対の第2導電型を有するようにドープされ、GaN層82の上に形成されたAlGaN層84とを含む。GaN層82はn型導電性を有し、AlGaN層84はp型導電性を有し、または層82および層84は逆にドープされて、それぞれp型導電性およびn型導電性でも良い。
図9に示すように、ディンプル48は透明基板50の中に形成され、第2主表面58から第1主表面56まで貫通して延びる。ディンプル48は、上述のように、化学エッチング、ドレイエッチング、レーザー溶融、またはそれらの組み合わせで形成される。ディンプル48は、透明基板50を部分的に貫通して延びるが、代わりに、部分的に基板を通って、ディンプル48と活性エピタキシャル層80との間に、透明基板50の一部を残しても良い。電気コンタクト24は第2主表面58の上とディンプル48中に形成される。代わりに、電気コンタクト24は第2主表面58およびディンプル48の中に完全な層として形成され、完全にディンプル48を埋め込みまたは充填しなくても良い。電気コンタクト24は上述のような材料である。図9に示すようなLEDチップは、複数の同様に形成されたLEDを含む基板の上に、最初に形成され、これにより、ウエハは続いて図9のような単体LEDチップを形成するように切断される。透明基板50の側壁52は、漸次傾斜するように切断されて示され、発生した光の内部反射が、LEDの効率増加を助ける。側壁52は、実質的に垂直に切断されても良いことを理解すべきである。
本発明は以上のように記載されたが、多くの方法で本発明を変形することができる。そのような変形は、本発明の精神や範囲から離れないと考えられ、全てのそのような、当業者がなしうる変形は、以下の請求項の範囲内に含まれることを意図する。
本発明は、以下の詳細な説明、および記載目的で与えられ、本発明を限定するものではない添付図面から、より完全に理解できるようになるであろう。
ディンプル基板を有するマルチコンタクトデバイスを示す。 アレイ状のディンプルを有する、図1のデバイスの裏面の部分斜視図を示す。 化学エッチングで形成されたディンプル基板を示す。 プラズマエッチングで形成されたディンプル基板を示す。 レーザー溶融で形成されたディンプル基板を示す。 化学エッチングとエッチングストッパを用いて形成されたディンプル基板を示す。 ディンプル中に追加のエピタキシャルオーバーグロースを行ったマルチプルコンタクトデバイスを示す。 ディンプル形成の2段階プロセスを示す。 ディンプル形成の2段階プロセスを示す。 ディンプル形成の2段階プロセスを示す。 透明基板を有するLEDチップ構造を示す。

Claims (35)

  1. 第1主表面と、第1主表面に対向する第2主表面を有する炭化珪素基板と、
    炭化珪素基板の第1主表面の上の活性エピタキシャルデバイス層と、
    第2主表面から炭化珪素基板中を第1主表面に向かって延びるディンプルと、
    炭化珪素基板の第2主表面の上とディンプルの中のドープされたエピタキシャル炭化珪素層であって、炭化珪素基板の導電型とは反対の導電型を有するドープされたエピタキシャル炭化珪素層と、
    活性エピタキシャルデバイス層の上の第1電気コンタクトと、
    第2主表面とディンプルの中を覆う第2電気コンタクトとを含む半導体デバイス。
  2. 活性エピタキシャルデバイス層が、炭化珪素である請求項1に記載の半導体デバイス。
  3. 活性エピタキシャルデバイス層が、窒化ガリウム層と窒化アルミニウムガリウム層とを含む請求項1に記載の半導体デバイス。
  4. ディンプルが、炭化珪素基板を貫通して延びない請求項1に記載の半導体デバイス。
  5. 第2電気コンタクトが、ドープされたエピタキシャル炭化珪素層の上に設けられた請求項1に記載の半導体デバイス。
  6. 第2主表面から炭化珪素基板中に延び、アレイ状に配置された複数のディンプルを含み、ドープされたエピタキシャル炭化珪素と第2の電気コンタクトがディンプルの中にある請求項1に記載の半導体デバイス。
  7. ディンプルが、アレイ状にランダムに配置された請求項6に記載の半導体デバイス。
  8. ディンプルが、炭化珪素基板の結晶学方向に平行な方向に沿って、アレイ状に均一に配置された請求項6に記載の半導体デバイス。
  9. 活性エピタキシャルデバイス層が、
    炭化珪素基板の第1主表面の上の第1AlGa1−xN層と、
    第1AlGa1−xN層の上の第2AlGa1−xN層とを含み、
    第1AlGa1−xN層と第2AlGa1−xN層とが、互いに異なった導電型を有し、発光ダイオードを構成する請求項1に記載の半導体デバイス。
  10. 第1AlGa1−xN層が、n型導電性を有する請求項9に記載の半導体デバイス。
  11. 第2電気コンタクトが、金属である請求項1に記載の半導体デバイス。
  12. 第2電気コンタクトが、金属シリサイドである請求項1に記載の半導体デバイス。
  13. 第2電気コンタクトが、金属ナイトライドである請求項1に記載の半導体デバイス。
  14. ディンプルの直径が、約100μmと約1mmとの間である請求項1に記載の半導体デバイス。
  15. 炭化珪素基板が、透明である請求項1に記載の半導体デバイス。
  16. 第1主表面と、第1主表面に対向する第2主表面とを有する炭化珪素層と、
    炭化珪素層の第1主表面の上のAlGa1−xN層と、
    第2主表面から炭化珪素基板中に第1主表面に向かって延びるアレイ状のディンプルと、
    炭化珪素基板の第2主表面の上とアレイ状のディンプルの中のドープされたエピタキシャル炭化珪素層であって、炭化珪素基板の導電型とは反対の導電型を有するドープされたエピタキシャル炭化珪素層と、
    炭化珪素層の第2主表面とディンプルの中を覆うメタライゼーション層とを含む基板。
  17. ディンプルが、炭化珪素基板を貫通してAlGa1−xN層まで延びる請求項16に記載の基板。
  18. ディンプルが、炭化珪素基板を貫通しない請求項16に記載の基板。
  19. 更に、AlGa1−xN層の上に第2メタライゼーション層を含む請求項16に記載の基板。
  20. AlGa1−xN層が、
    炭化珪素層の上の第1AlGa1−xNサブ層と、
    第1AlGa1−xNサブ層の上の第2AlGa1−xNサブ層とを含み、
    第1AlGa1−xNサブ層と第2AlGa1−xNサブ層とが、それぞれ異なった導電型である請求項16に記載の基板。
  21. 第1AlGa1−xNサブ層が、n型導電性を有する請求項20に記載の基板。
  22. メタライゼーション層は、ドープされたエピタキシャル炭化珪素層の上に配置される請求項16に記載の基板。
  23. 第1主表面と、第1主表面に対向する第2主表面を有する第1層と、
    第1層の第1主表面上の活性層と、
    第2主表面から第1層中に第1主表面に向かって延びるアレイ状のディンプルと、
    アレイ状のディンプルの中のエピタキシャル層と、
    第1層の第2主表面の上とディンプルの中に配置されるメタライゼーション層とを含む基板。
  24. 更に、活性層の上に第2メタライゼーション層を含む請求項23に記載の基板。
  25. 活性層は、
    第1層の上の第1AlGa1−xNサブレイヤと、
    第1AlGa1−xNサブレイヤの上の第2AlGa1−xNサブレイヤとを含み、
    第1および第2のAlGa1−xNサブレイヤは、互いに異なる導電性タイプを有する請求項23に記載の基板。
  26. 第1AlGa1−xNサブレイヤは、n型の導電性を有する請求項25に記載の基板。
  27. 第1層は、炭化珪素である請求項23に記載の基板。
  28. ディンプルは、炭化珪素基板の膜厚の、少なくとも約半分の深さを有する請求項1に記載の半導体デバイス。
  29. ディンプルは、炭化珪素層の膜厚の、少なくとも約半分の深さを有する請求項16に記載の基板。
  30. ディンプルは、第1層の膜厚の、少なくとも約半分の深さを有する請求項23に記載の基板。
  31. メタライゼーション層は、エピタキシャル層の上に配置される請求項23に記載の基板。
  32. 第1主表面と第2主表面とを有する第1層と、
    第3主表面と第4主表面とを有する活性層であって、第1主表面に面する第3主表面を有する第1層上の活性層と、
    第1層を通って第3主表面を露出させるアレイ状のディンプルと、
    第1層の第2主表面の上とディンプルの中のドープされたエピタキシャル層であって、第1層の導電型とは反対の導電型を有するドープされたエピタキシャル層と、
    第1層の第2主表面の上とディンプルの中を覆い、活性層の第3主表面と接続するように、ドープされたエピタキシャル層の上に配置されたメタライゼーション層とを含む基板。
  33. 第1層と活性層は炭化珪素である請求項32に記載の基板。
  34. 第1層は炭化珪素であり、活性層はガリウムナイトライド層およびアルミニウムガリウムナイトライド層を含む請求項32に記載の基板。
  35. 活性層は、
    第1層の第1主表面の上の第1AlGa1−xN層と、
    第1AlGa1−xN層の上の第2AlGa1−xN層とを含み、
    第1AlGa1−xN層と第2AlGa1−xN層とは互いに異なった導電型を有し、発光ダイオードを構成する請求項32に記載の基板。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5228381B2 (ja) * 2007-06-25 2013-07-03 三菱電機株式会社 半導体装置の製造方法
US20090166324A1 (en) * 2007-12-31 2009-07-02 Lee Kevin J Full-wafer backside marking process
JP2009182217A (ja) * 2008-01-31 2009-08-13 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
CA2772610C (en) 2009-08-28 2018-01-23 The Cleveland Clinic Foundation Sdf-1 delivery for treating ischemic tissue
JP5649356B2 (ja) * 2010-07-28 2015-01-07 住友電工デバイス・イノベーション株式会社 半導体装置及びその製造方法
JP5649355B2 (ja) * 2010-07-28 2015-01-07 住友電工デバイス・イノベーション株式会社 半導体装置及びその製造方法
WO2012017798A1 (ja) * 2010-08-03 2012-02-09 住友電気工業株式会社 半導体装置およびその製造方法
US8389348B2 (en) * 2010-09-14 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming SiC crystalline on Si substrates to allow integration of GaN and Si electronics
KR20120027988A (ko) 2010-09-14 2012-03-22 삼성엘이디 주식회사 질화갈륨계 반도체소자 및 그 제조방법
CN102412356B (zh) * 2010-09-23 2015-05-13 展晶科技(深圳)有限公司 外延基板
WO2012160880A1 (ja) * 2011-05-23 2012-11-29 並木精密宝石株式会社 発光素子の製造方法および発光素子
JP2013062397A (ja) * 2011-09-14 2013-04-04 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP5699878B2 (ja) * 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2013069964A (ja) 2011-09-26 2013-04-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5764046B2 (ja) 2011-11-21 2015-08-12 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US20140295581A1 (en) * 2013-04-02 2014-10-02 Translith Systems, Llc METHOD AND APPARATUS TO FABRICATE VIAS IN THE GaN LAYER OF GaN MMICS
JP6309211B2 (ja) * 2013-06-14 2018-04-11 新電元工業株式会社 炭化ケイ素半導体装置
WO2015143158A1 (en) * 2014-03-20 2015-09-24 Massachusetts Institute Of Technology Vertical nitride semiconductor device
US8962468B1 (en) 2014-04-23 2015-02-24 United Silicon Carbide, Inc. Formation of ohmic contacts on wide band gap semiconductors
EP3134914B1 (en) * 2014-04-23 2019-04-10 United Silicon Carbide Inc. Formation of ohmic contacts on wide band gap semiconductors
EP3823008A1 (en) * 2019-11-12 2021-05-19 Paul Scherrer Institut Methods of manufacturing semiconductor devices
JP7467954B2 (ja) * 2020-02-04 2024-04-16 富士通株式会社 半導体装置及びその製造方法
CN113488546B (zh) * 2021-07-02 2022-03-11 扬州国宇电子有限公司 一种超突变变容二极管

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61161745A (ja) * 1985-01-10 1986-07-22 Matsushita Electronics Corp 半導体装置
US4807022A (en) * 1987-05-01 1989-02-21 Raytheon Company Simultaneous formation of via hole and tub structures for GaAs monolithic microwave integrated circuits
US5449930A (en) * 1990-08-01 1995-09-12 Zhou; Guo-Gang High power, compound semiconductor device and fabrication process
KR0153878B1 (ko) * 1994-06-07 1998-10-15 쿠미하시 요시유키 탄화규소반도체장치와 그 제조방법
US6069394A (en) * 1997-04-09 2000-05-30 Matsushita Electronics Corporation Semiconductor substrate, semiconductor device and method of manufacturing the same
US6239033B1 (en) * 1998-05-28 2001-05-29 Sony Corporation Manufacturing method of semiconductor device
JP2001267589A (ja) * 2000-03-17 2001-09-28 Toshiba Corp SiC半導体素子
US6475889B1 (en) * 2000-04-11 2002-11-05 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits
US6657237B2 (en) * 2000-12-18 2003-12-02 Samsung Electro-Mechanics Co., Ltd. GaN based group III-V nitride semiconductor light-emitting diode and method for fabricating the same
US6956250B2 (en) * 2001-02-23 2005-10-18 Nitronex Corporation Gallium nitride materials including thermally conductive regions
US6611002B2 (en) * 2001-02-23 2003-08-26 Nitronex Corporation Gallium nitride material devices and methods including backside vias
US7233028B2 (en) * 2001-02-23 2007-06-19 Nitronex Corporation Gallium nitride material devices and methods of forming the same
DE10111501B4 (de) * 2001-03-09 2019-03-21 Osram Opto Semiconductors Gmbh Strahlungsemittierendes Halbleiterbauelement und Verfahren zu dessen Herstellung
US6744072B2 (en) * 2001-10-02 2004-06-01 Xerox Corporation Substrates having increased thermal conductivity for semiconductor structures
US6849874B2 (en) * 2001-10-26 2005-02-01 Cree, Inc. Minimizing degradation of SiC bipolar semiconductor devices
JP2003168653A (ja) * 2001-12-03 2003-06-13 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2003303966A (ja) * 2002-04-11 2003-10-24 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPWO2004005216A1 (ja) * 2002-07-09 2005-11-04 宮原 健一郎 薄膜形成用基板、薄膜基板、光導波路、発光素子、及び発光素子搭載用基板
JP4110875B2 (ja) * 2002-08-09 2008-07-02 株式会社デンソー 炭化珪素半導体装置
US7132321B2 (en) * 2002-10-24 2006-11-07 The United States Of America As Represented By The Secretary Of The Navy Vertical conducting power semiconductor devices implemented by deep etch
US7531380B2 (en) * 2003-04-30 2009-05-12 Cree, Inc. Methods of forming light-emitting devices having an active region with electrical contacts coupled to opposing surfaces thereof
US7714345B2 (en) * 2003-04-30 2010-05-11 Cree, Inc. Light-emitting devices having coplanar electrical contacts adjacent to a substrate surface opposite an active region and methods of forming the same
SE527205C2 (sv) * 2004-04-14 2006-01-17 Denso Corp Förfarande för tillverkning av halvledaranordning med kanal i halvledarsubstrat av kiselkarbid
US7348612B2 (en) * 2004-10-29 2008-03-25 Cree, Inc. Metal-semiconductor field effect transistors (MESFETs) having drains coupled to the substrate and methods of fabricating the same
JP4899405B2 (ja) * 2004-11-08 2012-03-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5011681B2 (ja) * 2004-12-02 2012-08-29 日産自動車株式会社 半導体装置
JP4542912B2 (ja) * 2005-02-02 2010-09-15 株式会社東芝 窒素化合物半導体素子
US8575651B2 (en) * 2005-04-11 2013-11-05 Cree, Inc. Devices having thick semi-insulating epitaxial gallium nitride layer
JP4802542B2 (ja) * 2005-04-19 2011-10-26 株式会社デンソー 炭化珪素半導体装置
DE102005042072A1 (de) * 2005-06-01 2006-12-14 Forschungsverbund Berlin E.V. Verfahren zur Erzeugung von vertikalen elektrischen Kontaktverbindungen in Halbleiterwafern
JP2007142144A (ja) * 2005-11-18 2007-06-07 Matsushita Electric Ind Co Ltd 電界効果トランジスタ集積回路及びその製造方法
JP2007243080A (ja) * 2006-03-13 2007-09-20 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法

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