JP5265652B2 - 薄膜トランジスタ基板及びその製造方法並び該薄膜トランジスタを有する平板表示素子 - Google Patents

薄膜トランジスタ基板及びその製造方法並び該薄膜トランジスタを有する平板表示素子 Download PDF

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Description

本発明は、自己整列が可能であるとともに、コストを節減することができる薄膜トランジスタ基板及びその製造方法並びに該薄膜トランジスタ基板を有する平板表示素子に関するものである。
近年、表示装置は、大面積化が容易で且つ軽量化が可能な平板ディスプレイの方向に急速に変化しつつある。このような平板ディスプレイには、液晶表示装置（LCD）、プラズマディスプレイパネル（PDP）、有機発光表示装置（OLED）などがある。この平板ディスプレイは、多数の薄膜を支持する支持体としてガラス基板を使用する。ガラス基板は、その厚さを薄型化するのに限界があり、薄型化が可能であっても、耐久性及び柔軟性に欠けているため容易に割れるという問題点があった。
そこで、最近では耐久性及び柔軟性に欠けているガラス基板ではなく、プラスチックフィルムなどのように薄いながらも耐久性に富む材料を基板とするフレキシブル表示装置が台頭してきている。
このフレキシブル表示装置のプラスチックフィルムは、ガラス基板に比べて、熱、張力、化学反応、吸湿などの原因により歪みやすいため、各工程段階別に基板の形状変化を考慮しなければならないという不具合がある。特に、１５０℃の温度でプラスチックフィルムには２００ｐｐｍ程度の熱収縮現象が発生する。このようなプラスチックフィルムを基板としてフレキシブル表示装置を形成する場合、薄膜の層間整列における精度が深刻に低下するという問題点があった。
このような問題点を解決するために、米国特許公報第７，２０２，１７９号及び第７，５２１，３１３号では、自己整列可能な表示素子を開示している。
具体的に、米国特許公報第７，２０２，１７９号では、基板上に多数の薄膜を形成した後、多段差レジストをマスクとして多数のアッシング工程と多数のエッチング工程によって多数の薄膜をパターニングする。このように、多数の薄膜パターニング時に多段差レジストを使用することによって、層間整列の問題を解決することができる。この場合、アンダーカット工程を用いて最下部膜であるゲート層をパターニングするが、アンダーカット形成がし難いため、パターン形状に制限があるだけでなく、ゲート層上に存在するゲート絶縁膜がアンダーカット構造によってフローティングし、信頼性が低下してしまう。
米国特許公報第７，５２１，３１３号では、段差を有する基板の凸部のパターン形成時には、露出された薄膜層を、表面処理を通じてエッチレジスタンスを確保した上でパターニングする。しかし、表面処理工程可能な材料は限定されており、材料確保がし難く、表面処理工程が別に必要とされるので、工程が複雑になるという問題点があった。
上記問題点を解決するために、本発明は、自己整列が可能であり且つコストを節減できる薄膜トランジスタ基板及びその製造方法を提供する。
上記の技術的課題を解決するために、本発明に係る薄膜トランジスタ基板は、多段差構造を有するように深さの異なる多数個の溝を有する基板と、前記基板の溝内に互いに交差するように形成されて多数個の画素領域を形成させるゲートライン及びデータラインと、前記基板の溝内に形成され、ゲートライン及びデータラインの交差部に形成される薄膜トランジスタと、を含み、前記薄膜トランジスタの活性層は、前記ゲートライン及びゲート電極に沿って形成され、前記データラインを間に挟んで、隣接する画素領域の活性層と分離されることを特徴とする。
ここで、前記基板は、深さの異なる第１乃至第４溝を有し、前記第１溝により前記基板の第１水平面が露出され、前記第１溝よりも深さの低い前記第２溝により前記基板の第２水平面が露出され、前記第２溝よりも深さの低い第３溝により前記基板の第３水平面が露出され、前記第３溝よりも深さの低い第４溝により前記基板の第４水平面が露出されることを特徴とする。
ここで、前記薄膜トランジスタは、前記第１乃至第２水平面と、前記第１乃至第３水平面の間に位置する側面上に形成される前記ゲート電極と、前記基板の全面上に形成されるゲート絶縁膜と、前記基板の第３及び第４水平面と、前記第２乃至第４水平面の間に位置する側面に対応するゲート絶縁膜上に形成されるソース電極及びドレイン電極と、前記ゲート絶縁膜を介在して前記ゲート電極と重なって前記ソース及びドレイン電極間のチャンネルを形成し、前記基板の第２水平面と、前記第２及び第３水平面の間に位置する側面に対応する前記ゲート絶縁膜上に形成される前記活性層と、前記ソース電極及びドレイン電極のそれぞれと活性層との間に形成されるオーミック接触層と、を含むことを特徴とする。
特に、前記活性層は、前記データラインの両側に位置する前記第１溝によって、隣接する画素領域の活性層と分離されることを特徴とする。
そして、前記ゲートライン及びデータラインは、前記基板の第３水平面上で前記ゲート絶縁膜を介在して交差することを特徴とする。
また、前記ソース及びドレイン電極のそれぞれが形成される前記第４水平面と前記ゲート電極の形成される前記第２水平面との間に位置する側面のテーパー角は、前記ゲート電極及び前記ゲートラインの形成されている前記第２水平面と、該第２水平面と隣接する第５水平面との間に位置する側面のテーパー角よりも小さく形成されることを特徴とする。
一方、上記薄膜トランジスタ基板は、前記前記ゲートラインと接続され、前記第２水平面上に形成されるゲートパッドと、前記データラインと接続され、前記第４水平面上に形成されるデータパッドと、をさらに含み、前記ゲート絶縁膜及び活性層は、前記ゲートパッドを露出させるように形成されることを特徴とする。
上記技術的課題を解決するために、本発明に係る薄膜トランジスタ基板の製造方法は、多段差構造を有するように深さの異なる多数個の溝を有する基板を用意する段階と、互いに交差するように形成されて多数個の画素領域を形成させるゲートライン及びデータラインと、ゲートライン及びデータラインの交差部に形成される薄膜トランジスタと、を前記基板の溝内に形成する段階と、を含み、前記薄膜トランジスタの活性層は、前記ゲートライン及びゲート電極に沿って形成され、前記データラインを間に挟んで、隣接する画素領域の活性層と分離されることを特徴とする。
ここで、前記基板を用意する段階は、前記第１乃至第４溝に対応する第１乃至第４突出部を有するインプラント用のモールドを用意する段階と、前記インプラント用のモールドを用いてプラスチックフィルムを加圧して、第１乃至第４溝を有する基板を形成する段階と、前記基板と前記インプラント用のモールドとを分離する段階と、を含むことを特徴とする。
また、前記ゲートライン及びデータラインと、薄膜トランジスタとを前記基板の溝内に形成する段階は、前記第１乃至第２水平面、及び前記第１乃至第３水平面の間に位置する側面上に、前記ゲートライン及び前記薄膜トランジスタのゲート電極を形成する段階と、前記基板の全面上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜を介在して前記ゲート電極と重なって前記ソース及びドレイン電極間のチャンネルを形成し、前記基板の第２水平面、及び前記第２及び第３水平面の間に位置する側面に対応する前記ゲート絶縁膜上に前記活性層を形成する段階と、前記基板の第３及び第４水平面、及び前記第２乃至第４水平面の間に位置する側面に対応するゲート絶縁膜上に、ソース電極及びドレイン電極とデータラインとを形成する段階と、を含むことを特徴とする。
具体的に、前記ゲートライン及び前記薄膜トランジスタのゲート電極を形成する段階は、前記基板の全面上にゲート金属層を形成する段階と、前記第１乃至第３水平面、及びこれらの間に位置する側面上に、第１エッチレジストパターンを形成する段階と、前記第１エッチレジストパターンをマスクとして前記ゲート金属層をエッチングする段階と、前記第１エッチレジストパターンを除去する段階と、を含むことを特徴とする。
そして、前記活性層を形成する段階の一実施例は、前記ゲート絶縁膜の形成されている基板の前記第１水平面上に第２エッチレジストパターンを形成する段階と、前記第２エッチレジストパターンの形成されている基板上に第１及び第２シリコン層を形成する段階と、前記第２エッチレジストパターンと、前記第２エッチレジストパターン上の第１及び第２シリコン層とをリフトオフ工程で除去する段階と、前記第１及び第２水平面、及び第１乃至第３水平面の間に位置する側面を覆うように第３エッチレジストパターンを形成する段階と、前記第３エッチレジストパターンをマスクとして前記第１シリコン層をエッチングして、前記活性層及び前記活性層上にオーミック接触層を形成する段階と、を含むことを特徴とする。
前記活性層を形成する段階の他の実施例は、前記ゲート絶縁膜の形成されている基板の前記第１水平面上に第２エッチレジストパターンを形成する段階と、前記第２エッチレジストパターンの形成されている基板上に第１シリコン層を形成する段階と、前記第２エッチレジストパターン、及び前記第２エッチレジストパターン上の第１シリコン層をリフトオフ工程で除去する段階と、前記第１及び第２水平面、及び第１乃至第３水平面の間に位置する側面を覆うように第３エッチレジストパターンを形成する段階と、前記第３エッチレジストパターンをマスクとして前記第１シリコン層をエッチングして、前記活性層を形成する段階と、を含むことを特徴とする。
前記データライン、ソース電極及びドレイン電極を形成する段階の一実施例は、前記オーミック接触層の先端の一部が露出されるように前記第３エッチレジストパターンをアッシングする段階と、前記アッシングされた第３エッチレジストパターンを覆うように前記基板上にソース／ドレイン金属層を形成する段階と、前記ソース／ドレイン金属層の形成されている第１乃至第４水平面上に第４エッチレジストパターンを形成する段階と、前記第４エッチレジストパターンをマスクとして前記ソース／ドレイン金属層をエッチングする段階と、前記第４エッチレジストパターンを除去する段階と、前記第３エッチレジストパターン、及び前記第３エッチレジストパターン上の前記ソース／ドレイン金属層を、リフトオフ工程で除去する段階と、を含むことを特徴とする。
前記データライン、ソース電極及びドレイン電極を形成する段階の他の実施例は、前記活性層の先端の一部が露出されるように前記第３エッチレジストパターンをアッシングする段階と、前記アッシングされた第３エッチレジストパターンを覆うように前記基板上に第２シリコン層及びソース／ドレイン金属層を形成する段階と、前記ソース／ドレイン金属層の形成されている第１乃至第４水平面上に第４エッチレジストパターンを形成する段階と、前記第４エッチレジストパターンをマスクとして前記ソース／ドレイン金属層及び第２シリコン層を順次にエッチングして、前記データライン、ソース電極及びドレイン電極を形成するとともに、これらの下部にオーミック接触層を形成する段階と、前記第４エッチレジストパターンを除去する段階と、第３エッチレジストパターンをリフトオフ工程で除去して、前記ソース電極及びドレイン電極を分離するとともに、前記ソース及びドレイン電極間の前記オーミック接触層を分離する段階と、を含むことを特徴とする。
ここで、前記第２エッチレジストパターンは、前記第２水平面上に形成されたゲート絶縁膜と水平をなすことを特徴とする。
また、上記薄膜トランジスタ基板の製造方法は、前記ゲートラインと共に前記第２水平面上にゲートパッドを形成する段階と、前記データラインと共に前記第４水平面上にデータパッドを形成する段階と、前記ゲートパッド上の前記活性層及びゲート絶縁膜を除去して前記ゲートパッドを露出させる段階と、をさらに含むことを特徴とする。
具体的に、前記ゲートパッドを露出させる段階は、前記ソース電極、ドレイン電極、データライン及び前記データパッドの形成されている基板の全面上にエッチレジストを塗布する段階と、前記ゲートパッドの形成されている基板の一側部をストリップ液に浸漬して前記エッチレジストをパターニングし、第５エッチレジストパターンを形成する段階と、前記第５エッチレジストパターンをマスクとして前記ゲートパッド上の前記活性層及びゲート絶縁膜をエッチングする段階と、を含むことを特徴とする。
上記の技術的課題を解決するために、本発明に係る平板表示素子は、薄膜トランジスタ基板と、前記薄膜トランジスタ基板と対向し、駆動電極を有するアレイ基板と、前記薄膜トランジスタ基板と前記アレイ基板との間に形成されて、前記薄膜トランジスタと前記駆動電極とを接続させるコンタクトスペーサと、を含み、前記薄膜トランジスタ基板は、多段差構造を有するように深さの異なる多数個の溝を有する基板と、前記基板の溝内に互いに交差するように形成されて多数個の画素領域を形成させるゲートライン及びデータラインと、前記基板の溝内に形成され、ゲートライン及びデータラインの交差部に形成される薄膜トランジスタと、を含み、前記薄膜トランジスタの活性層は、前記ゲートライン及びゲート電極に沿って形成され、前記データラインを間に挟んで、隣接する画素領域の活性層と分離されることを特徴とする。
本発明は、深さの異なる多数個の溝を有する基板を用意し、その基板の溝内に薄膜パターンを形成する。これによって、本発明は、広い面積を含む構造として設計可能であり、レジストプリンティング工程適用が有利である。また、本発明は、整列工程を行うことなく薄膜を形成できるので、自己整列が可能である。なお、本発明の薄膜パターンはアンダーカット構造としないので、工程性及び信頼性が向上する。
本発明の第１実施例による薄膜トランジスタ基板を示す斜視図である。 図１に示す薄膜トランジスタ基板を線「Ｉ−Ｉ'」、「II−II'」、「III−III'」に沿って切断した断面図である。 本発明の第１実施例による薄膜トランジスタ基板の多段差構造を有する基板の製造方法を説明するための斜視図である。 本発明の第１実施例による薄膜トランジスタ基板の多段差構造を有する基板の製造方法を説明するための断面図である。 本発明の第１実施例による薄膜トランジスタ基板の多段差構造を有する基板の製造方法を具体的に説明するための断面図である。 本発明の第１実施例による薄膜トランジスタ基板の多段差構造を有する基板の製造方法を具体的に説明するための断面図である。 本発明の第１実施例による薄膜トランジスタ基板の多段差構造を有する基板の製造方法を具体的に説明するための断面図である。 本発明の第１実施例による薄膜トランジスタ基板の第１導電パターン群の製造方法を説明するための斜視図である。 本発明の第１実施例による薄膜トランジスタ基板の第１導電パターン群の製造方法を説明するための断面図である。 本発明の第１実施例による薄膜トランジスタ基板の第１導電パターン群の製造方法を具体的に説明するための及び断面図である。 本発明の第１実施例による薄膜トランジスタ基板の第１導電パターン群の製造方法を具体的に説明するための及び断面図である。 本発明の第１実施例による薄膜トランジスタ基板の第１導電パターン群の製造方法を具体的に説明するための及び断面図である。 本発明の第１実施例による薄膜トランジスタ基板の半導体層の製造方法を説明するための斜視図である。 本発明の第１実施例による薄膜トランジスタ基板の半導体層の製造方法を説明するための断面図である。 本発明の第１実施例による薄膜トランジスタ基板の半導体層の製造方法を具体的に説明するための及び断面図である。 本発明の第１実施例による薄膜トランジスタ基板の半導体層の製造方法を具体的に説明するための及び断面図である。 本発明の第１実施例による薄膜トランジスタ基板の半導体層の製造方法を具体的に説明するための及び断面図である。 本発明の第１実施例による薄膜トランジスタ基板の半導体層の製造方法を具体的に説明するための及び断面図である。 本発明の第１実施例による薄膜トランジスタ基板の第２導電パターン群の製造方法を説明するための斜視図である。 本発明の第１実施例による薄膜トランジスタ基板の第２導電パターン群の製造方法を説明するための断面図である。 本発明の第１実施例による薄膜トランジスタ基板の第２導電パターン群の製造方法を具体的に説明するための断面図である。 本発明の第１実施例による薄膜トランジスタ基板の第２導電パターン群の製造方法を具体的に説明するための断面図である。 本発明の第１実施例による薄膜トランジスタ基板の第２導電パターン群の製造方法を具体的に説明するための断面図である。 本発明の第１実施例による薄膜トランジスタ基板の第２導電パターン群の製造方法を具体的に説明するための断面図である。 本発明の第１実施例による薄膜トランジスタ基板の第２導電パターン群の製造方法を具体的に説明するための断面図である。 本発明の第１実施例による薄膜トランジスタ基板のゲートパッド上のゲート絶縁膜及び活性層の除去工程を説明するための斜視図である。 本発明の第１実施例による薄膜トランジスタ基板のゲートパッド上のゲート絶縁膜及び活性層の除去工程を説明するための断面図である。 本発明の第１実施例による薄膜トランジスタ基板のゲートパッド上のゲート絶縁膜及び活性層の除去工程を具体的に説明するための断面図である。 本発明の第１実施例による薄膜トランジスタ基板のゲートパッド上のゲート絶縁膜及び活性層の除去工程を具体的に説明するための断面図である。 本発明の第１実施例による薄膜トランジスタ基板のゲートパッド上のゲート絶縁膜及び活性層の除去工程を具体的に説明するための断面図である。 本発明の第１実施例による薄膜トランジスタ基板のゲートパッド上のゲート絶縁膜及び活性層の除去工程を具体的に説明するための断面図である。 本発明の第２実施例による薄膜トランジスタ基板を示す断面図である。 図１３に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 図１３に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 図１３に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 図１３に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 図１３に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 図１３に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 図１３に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 図１３に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 図１３に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。 本発明による薄膜トランジスタ基板の適用された平板表示素子を示す断面図である。
以下、添付の図面を参照しつつ、本発明の好適な実施例について詳細に説明する。
図１及び図２は、本発明の第１実施例による薄膜トランジスタ基板を示す斜視図及び断面図である。
図１及び図２に示す薄膜トランジスタ基板は、基板１０１と、基板１０１上にゲート絶縁膜１１２を介在して交差形成されるゲートライン１０２及びデータライン１０４と、ゲートライン１０２及びデータライン１０４の交差部に隣接して形成される薄膜トランジスタ１３０と、を含む。なお、薄膜トランジスタ基板は、ゲートライン１０２に接続されるゲートパッド１５０と、データライン１０４に接続されるデータパッド１６０と、を含む。
基板１０１は、順次に高さが増加する第１乃至第５水平面Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ４を有するように形成されることで、多段差構造を有する。第１水平面Ｔ１は、第１深さｄ１の第１溝１０１ａにより露出され、第２水平面Ｔ２は、第１深さｄ１よりも低い第２深さｄ２の第２溝１０１ｂにより露出され、第３水平面Ｔ３は、第２深さｄ２よりも低い第３深さｄ３の第３溝１０１ｃにより露出され、第４水平面Ｔ４は、第３深さｄ３よりも低い第４深さｄ４の第４溝１０１ｄにより露出される。
特に、第１水平面Ｔ１は、隣接する画素領域のチャンネルを分離するようにそれらの間に位置する。すなわち、第１水平面Ｔ１は、データラインを間に挟んで両側に位置するゲートラインに対応する領域に形成される。このような第１水平面Ｔ１の第１溝１０１ａには活性層１１４が形成されず、隣接する画素領域のチャンネルを分離することができる。
第３水平面Ｔ３は、ゲートライン１０２及びデータライン１０４の交差部に該当する領域である。
第５水平面Ｔ５は、基板１０１の最大高さに該当する領域であり、第１乃至第４水平面Ｔ１，Ｔ２，Ｔ３，Ｔ４以外の残り領域に形成される。特に、第５水平面Ｔ５は、データライン１０４とドレイン電極１１０、ソース電極１０８とドレイン電極１１０間の短絡を防止するように、隣接する水平面によってテーパ角が調節される。すなわち、ゲート電極１０６及びゲートライン１０２の形成されている第２水平面Ｔ２と、第２水平面Ｔ２と隣接する第５水平面Ｔ５との間に位置する側面のテーパー角θ１は、ソース及びドレイン電極１０８，１１０のそれぞれが形成される第４水平面Ｔ４とゲート電極１０６の形成される第２水平面Ｔ２との間に位置する側面のテーパー角θ２よりも大きく形成される。これによって、第５水平面Ｔ５と、この第５水平面Ｔ５と隣接する第２水平面Ｔ２の間に位置する側面にはソース及びドレイン電極１０８，１１０とデータライン１０４が延在しなくなるので、これら間の短絡を防止することができる。
基板１０１は、ポリエチレンナフタレート（PEN）、ポリエチレンテレフタレート（PET）、ポリエチレンエーテルフタレート、ポリカーボネート、ポリイミド及びポリアクリレートから選択された少なくとも一つの有機物質からなるプラスチックフィルムで形成される。
薄膜トランジスタ１３０は、基板１０１の第２溝１０１ｂ内に形成され、ゲート電極１０６、ソース電極１０８、ドレイン電極１１０、活性層１１４及びオーミック接触層１１６を含む。
すなわち、薄膜トランジスタ１３０は、ゲートライン１０２に接続されたゲート電極１０６、データライン１０４に接続されたソース電極１０８、ソース電極１０８と対向するドレイン電極１１０、ゲート絶縁膜１１２を介在してゲート電極１０６と重なるように形成されて、ソース電極１０８とドレイン電極１１０との間にチャンネルを形成する活性層１１４、ソース電極１０８及びドレイン電極１１０とのオーミック接触のためにチャンネル部を除く活性層１１４上に形成されたオーミック接触層１１６を備える。
ゲート電極１０６は、ゲートライン１０２に接続され、基板１０１の第１乃至第３水平面Ｔ１，Ｔ２，Ｔ３上に、及びこれらの間に位置する側面上に形成される。ソース電極１０８は、基板１０１の第４水平面Ｔ４上に、及び第２乃至第４水平面Ｔ２，Ｔ３，Ｔ４の間に位置する側面上にデータライン１０４と接続するように形成される。ドレイン電極１１０は、基板１０１の第４水平面Ｔ４上に、及び第２乃至第４水平面Ｔ２，Ｔ３，Ｔ４の間に位置する側面上にソース電極１０８と対向するように形成される。活性層１１４は、基板１０１の第１水平面Ｔ１上に、及び第１及び第２水平面Ｔ１，Ｔ２の間に位置する側面上にゲートライン１０２及びゲート電極１０６に沿って形成される。この活性層１１４は、ゲート絶縁膜１１２を介在してゲート電極１０６と重なるように形成されて、ソース電極１０８とドレイン電極１１０との間にチャンネルを形成する。また、活性層１１４は、データライン１０４の両側に位置する第１溝１０１ａにより、隣接する画素領域の活性層と分離される。
オーミック接触層１１６は、ソース電極１０８及びドレイン電極１１０とデータライン１０４のそれぞれと活性層１１４との間に形成される。特に、オーミック接触層１１６は、ソース電極１０８及びドレイン電極１１０とのオーミック接触のために、チャンネル部以外の活性層１１４上に形成される。
ゲートライン１０２は、基板１０１の第１及び第２溝１０１ａ，１０１ｂ内に形成され、ゲートパッド１５０を介してゲートドライバー（図示せず）に接続される。ゲートパッド１５０は、基板の第２深さｄ２の第２溝１０１ｂ内に形成され、基板１０１の第２水平面Ｔ２上にゲートライン１０２から延びて形成される。このゲートパッド１５０上にはゲート絶縁膜１１２が形成されず、ゲートパッド１５０は外部に露出される。
データライン１０４は、基板１０１の第３及び第４溝１０１ｃ，１０１ｄ内に形成され、データパッド１６０を介してデータドライバー（図示せず）に接続される。データパッド１６０は、第４溝１０１ｄ内に形成され、基板１０１の第４水平面Ｔ４上にデータライン１０４から延びて形成される。
以下、図１及び図２に示す本発明による薄膜トランジスタ基板の製造方法を例にとって説明する。
図３Ａ及び図３Ｂは、本発明による薄膜トランジスタ基板の多段差を有する基板の製造工程を説明するための斜視図及び断面図である。
図３Ａ及び図３Ｂに示すように、それぞれ異なる高さに位置する第１乃至第５水平面Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５を有する基板１０１を備える。第１水平面Ｔ１は、第１深さｄ１の第１溝１０１ａにより露出され、第２水平面Ｔ２は、第１深さｄ１よりも低い第２深さｄ２の第２溝１０１ｂにより露出され、第３水平面Ｔ３は、第２深さｄ２よりも低い第３深さｄ３の第３溝１０１ｃにより露出され、第４水平面Ｔ４は、第３深さｄ３よりも低い第４深さｄ４の第４溝１０１ｄにより露出され、第５水平面Ｔ５は、第４水平面Ｔ４より高く且つ基板１０１の最大高さに位置する。また、基板１０１の第２水平面Ｔ２と第５水平面Ｔ５との間で露出された側面のテーパー角θ１は、第２水平面Ｔ２と第４水平面Ｔ４との間で露出された側面のテーパー角θ２よりも大きく形成される。
具体的に、図４Ａに示すように、プラスチックフィルム１００の上部に多数個の突出部２００ａ，２００ｂ，２００ｃ，２００ｄを有するインプラント用のモールド２００が整列される。インプラント用のモールド２００は、高さが順番に低くなる第１乃至第４突出部２００ａ，２００ｂ，２００ｃ，２００ｄを有するように形成される。第１突出部２００ａは、第１高さを有し、隣接する画素領域に位置する薄膜トランジスタのチャンネルを形成する活性層が分離される領域に対応し、第２突出部２００ｂは、第１高さよりも低い第２高さを有し、ゲートライン、ゲート電極及びゲートパッドを含む第１導電パターン群の形成される領域に対応し、第３突出部２００ｃは、第２高さよりも低い第３高さを有し、データラインとゲートラインとの交差領域に対応し、第４突出部２００ｄは、第３高さよりも低い高さを有し、データライン、ソース電極、ドレイン電極及びデータパッドを含む第２導電パターン群の形成される領域に対応する。このようなインプラント用のモールド２００には、弾性の大きいゴム材料、例えば、ポリジメチルシロキサン（PDMS）などを用いることができる。このインプラント用のモールド２００は、図４Ｂに示すように、自身の自重程度の重さでプラスチックフィルム１００を加圧した後、プラスチックフィルム１００から分離される。これにより、図４Ｃに示すように、第１乃至第４突出部２００ａ，２００ｂ，２００ｃ，２００ｄが反転転写されたパターンの第１乃至第４溝１０１ａ，１０１ｂ，１０１ｃ，１０１ｄと、第１乃至第５水平面Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５とを有する基板１０１が形成される。ここで、第１溝１０１ａは、インプラント用のモールド２００の第１突出パターン２００ａの高さに対応する第１深さｄ１を有し、第２溝１０１ｂは、インプラント用のモールド２００の第２突出パターン２００ｂの高さに対応する第２深さｄ２（ｄ２＜ｄ１）を有し、第３溝１０１ｃは、インプラント用のモールド２００の第３突出パターン２００ｃの高さに対応する第３深さｄ３（ｄ３＜ｄ２）を有し、第４溝１０１ｄは、インプラント用のモールド２００の第４突出パターン２００ｄの高さに対応する第４深さｄ４（ｄ４＜ｄ３）を有する。また、第２水平面Ｔ２と第５水平面Ｔ５との間で露出された側面のテーパー角θ１は、第２水平面Ｔ２と第４水平面Ｔ４との間で露出された側面のテーパー角θ２よりも大きく形成される。
図５Ａ及び図５Ｂは、本発明による薄膜トランジスタ基板の第１導電パターン群の製造方法を説明するための斜視図及び断面図である。
図５Ａ及び図５Ｂに示すように、基板１０１の第１乃至第３水平面Ｔ１，Ｔ２，Ｔ３、及びこれらの間に位置する側面上に、ゲートライン１０２、ゲート電極１０６及びゲートパッド１５０を含む第１導電パターン群が形成される。
具体的に、図６Ａに示すように、基板１０１の全面上にゲート金属層１７２と第１エッチレジストが順次に形成される。ゲート金属層１７２には、アルミニウム、銅またはモリブデンなどを用い、第１エッチレジストには、ゲート金属層のエッチャントに耐性を有するアクリル樹脂またはノボラック樹脂などを用いる。その後、大気圧または真空状態でプラズマアッシング工程で第１エッチレジストをアッシングすることによって第１エッチレジストパターン１７０が形成される。アッシングガスには、Ｏ２、ＮＦ３、ＳＦ３、Ｎ２、清浄乾燥空気（Clean Dry Air；CDA）等の混合ガスを用いる。第１エッチレジストパターン１７０は、基板の第４及び第５水平面Ｔ４，Ｔ５では除去され、第１乃至第３水平面Ｔ１，Ｔ２，Ｔ３のそれぞれと、これらＴ１，Ｔ２，Ｔ３の間に位置する側面上には形成される。この第１エッチレジストパターン１７０をマスクとしてゲート金属層１７２をエッチングすることによって、図６Ｂに示すように、ゲートライン１０２、ゲート電極１０６、ゲートパッド１５０を含む第１導電パターン群が形成される。第１導電パターン群は、第１乃至第３水平面Ｔ１，Ｔ２，Ｔ３のそれぞれと、これらＴ１，Ｔ２，Ｔ３の間に位置する側面上に形成される。そして、図６Ｃに示すように、ストリップ工程で、第１導電パターン群上に残存する第１エッチレジストパターン１７０が除去される。
図７Ａ及び図７Ｂは、本発明による薄膜トランジスタ基板のゲート絶縁膜、活性層及びオーミック接触層の製造方法を説明するための斜視図及び断面図である。図７Ａでは、オーミック接触層が示されていないが、オーミック接触層は、図７Ｂに示すように活性層と同一のパターンで形成される。
図７Ａ及び図７Ｂに示すように、第１導電パターン群の形成されている基板１０１の全面上に、ゲート絶縁膜１１２が形成され、基板１０１の第２水平面Ｔ２、及び第２及び第３水平面Ｔ２，Ｔ３の間に位置する側面上には、活性層１１４とオーミック接触層１１６が同一のパターンで形成される。ここで、第２及び第３水平面Ｔ２，Ｔ３の間に位置する側面上に形成される活性層１１４の高さは、第２及び第３水平面Ｔ２，Ｔ３の間に位置する側面上に形成されるゲート電極１０６の高さよりも低く形成される。
具体的に、図８Ａに示すように、第１導電パターン群の形成されている基板１０１の全面上に、ゲート絶縁膜１１２と第２エッチレジストが順次に積層される。その後、大気圧または真空状態でプラズマアッシング工程により第２エッチレジストをアッシングすることによって第２エッチレジストパターン１８４が形成される。アッシングガスには、Ｏ２、ＮＦ３、ＳＦ３、Ｎ２、清浄乾燥空気（ＣＤＡ）等の混合ガスを用いる。第２エッチレジストパターン１８４は、第２乃至第５水平面Ｔ２，Ｔ３，Ｔ４，Ｔ５及びこれらの間における側面では除去され、第１水平面Ｔ１上に残される。すなわち、第２エッチレジストパターン１８４は、第２水平面Ｔ２上に形成されたゲート絶縁膜１１２と水平をなす厚さに、第１水平面Ｔ１上に形成されたゲート絶縁膜１１２の前面と側面上に形成される。このような第２エッチレジストパターン１８４の形成されている基板１０上に、非晶質シリコン層１８２と、不純物（ｎ＋またはｐ＋）ドープの非晶質シリコン層１９２または真性非晶質シリコン層とが積層される。その後、リフトオフ工程により、第２エッチレジストパターン１８４、その上の非晶質シリコン層１８２及び不純物（ｎ＋またはｐ＋）ドープの非晶質シリコン層１９２が共に除去されることによって、図８Ｂに示すように、基板１０１の第１水平面Ｔ１上のゲート絶縁膜１１２上に形成される非晶質シリコン層１８２及び不純物（ｎ＋またはｐ＋）ドープの非晶質シリコン層１９２が除去されるようにパターニングされることによって活性層１１４及びオーミック接触層１１６が形成される。これにより、隣接する画素領域のチャンネルを形成する活性層１１４と、オーミック接触のためのオーミック接触層１１６とを含む半導体層は、データライン１０４を間に挟んで分離される。すなわち、ゲートライン１０２及びデータライン１０４の交差領域に形成される半導体層１１４，１１６は、該半導体層１１４，１１６の左右に位置するゲートライン１０２上に形成される半導体層１１４，１１６と分離されて、島の形態とされる。
その後、図８Ｃに示すように、半導体層１１４，１１６の形成されている基板１０１上に、第３エッチレジストが積層される。ここで、第３エッチレジストには、第２エッチレジストと同様に、半導体層のエッチャントに耐性を有するアクリル樹脂またはノボラック樹脂などを用いる。その後、大気圧または真空状態でプラズマアッシング工程により第３エッチレジストをアッシングすることによって第３エッチレジストパターン１８０が形成される。アッシングガスには、Ｏ２、ＮＦ３、ＳＦ３、Ｎ２、清浄乾燥空気（ＣＤＡ）等の混合ガスを用いる。第３エッチレジストパターン１８０は、第３乃至第５水平面Ｔ３，Ｔ４，Ｔ５、及びこれらの間における側面では除去されるように形成される。この第３エッチレジストパターン１８０をマスクとして図８Ｃに示すように半導体層１１４，１１６をエッチングすることによって、半導体層１１４，１１６は、第２水平面Ｔ２と、第2乃至第３水平面Ｔ２，Ｔ３の間における側面上に形成される。そして、図８Ｄに示すように、ストリップ工程で、半導体層１１４，１１６上に残存する第３エッチレジストパターン１８０が除去される。
図９Ａ及び図９Ｂは、本発明による薄膜トランジスタ基板の第２導電パターン群及びオーミック接触層の製造方法を説明するための斜視図及び断面図である。
図９Ａ及び図９Ｂに示すように、半導体層１１４，１１６の形成されている基板１０１の第３及び第４水平面Ｔ３，Ｔ４、これらＴ３，Ｔ４の間に位置する側面、及び第２及び第３水平面の間に位置する側面上に、ソース電極１０８、ドレイン電極１１０、データライン１０４及びデータパッド１６０を含む第２導電パターン群が形成される。ここで、ソース電極１０８及びドレイン電極１１０は、ゲート電極１０６及び活性層１１４と重なるように第２及び第３水平面Ｔ２，Ｔ３の間に位置する側面の一部上に形成される。
具体的に、図１０Ａに示すように、基板１０１上にエッチレジストを塗布した後にアッシングして、オーミック接触層１１６の先端の一部を露出させるエッチレジストパターンを形成する。この方法に代わりに、コスト節減のために、図８Ｃに示す活性層１１４上に残存する第３エッチレジストパターン１８０をストリップ工程で除去せずに第３エッチレジストパターン１８０をアッシングして用いることもできる。以下では、図８Ｃに示す第３エッチレジストパターン１８０を用いてパターニングする場合を例にとって説明する。すなわち、第３エッチレジストパターン１８０をアッシングすることによって、第３エッチレジストパターン１８０を、基板１０１の第２及び第３水平面Ｔ２，Ｔ３の間における側面上に位置するオーミック接触層１１６の先端の一部を露出させるように形成する。
その後、図１０Ｂに示すように、第３エッチレジストパターン１８０の形成されている基板１０１の全面上に、ソース／ドレイン金属層１９４及び第４エッチレジストが順次に形成される。ここで、第４エッチレジストには、ソース／ドレイン金属層１９４のエッチャントに耐性を有するアクリル樹脂またはノボラック樹脂などを用いる。その後、大気圧または真空状態でプラズマアッシング工程により第４エッチレジストをアッシングすることによって、第４エッチレジストパターン１９６が形成される。アッシングガスには、Ｏ２、ＮＦ３、ＳＦ３、Ｎ２、清浄乾燥空気（ＣＤＡ）等の混合ガスを用いる。第４エッチレジストパターン１９６は、第５水平面Ｔ５と、第４及び第５水平面Ｔ４，Ｔ５の間における側面では除去され、残りの基板１０１の領域に残される。
その後、図１０Ｃに示すように、第４エッチレジストパターン１９６をマスクとしてソース／ドレイン金属層１９４をエッチングすることによって、互いに連結されたソース及びドレイン電極１０８，１１０と、データライン１０４と、データパッド１６０とを含む第２導電パターン群が形成される。そして、図１０Ｄに示すように、ストリップ工程で第２導電パターン群上に残存する第４エッチレジストパターン１９６を除去する。その後、リフトオフ工程で第３エッチレジストパターン１８０とソース及びドレイン電極が共に除去されることによって、ソース及びドレイン電極１０８，１１０が分離される。その後、ソース及びドレイン電極１０８，１１０をマスクとしたエッチング工程によって、ソース及びドレイン電極１０８，１１０の間におけるオーミック接触層１１６か除去されて活性層１１４が露出されるとともに、ゲートパッド１５０及びゲートライン１０２の上部の活性層１１４と重ならないオーミック接触層１１６が除去される。
一方、ソース及びドレイン電極１０８，１１０と、ソース電極１０８及びデータライン１０４間の短絡現象を防止するために、第２及び第５水平面Ｔ２，Ｔ５の間に位置する側面上には第2導電パターン群が形成されない。具体的に、基板１０１の第２水平面Ｔ２と該第２水平面Ｔ２と隣接する第５水平面Ｔ５との間に位置する側面の第１テーパー角θ１は、残り側面の第２テーパー角θ２よりも大きく形成される。このような基板１０１にソース／ドレイン金属層１９４を蒸着する場合、相対的にテーパ角の大きい基板１０１の第２及び第５水平面Ｔ２，Ｔ５間の側面ではソース／ドレイン金属層１９４がよく蒸着されず、他の領域に比べて相対的に低い厚さとされる。この場合、第１テーパー角θ１に対応する第２及び第５水平面Ｔ２，Ｔ５間の側面に位置するソース／ドレイン金属層１９４が、第２テーパ角に対応する残り側面に位置するソース／ドレイン金属層１９４に比べてエッチング率が高くなる。また、第１テーパー角θ１に対応する第２及び第５水平面Ｔ２，Ｔ５間の側面へのエッチング液の侵入速度は、残り領域へのエッチング液の侵入速度よりも速いため、第１テーパー角θ１に対応する第２及び第５水平面Ｔ２，Ｔ５間の側面に位置するソース／ドレイン金属層１９４のエッチング率が相対的に高くなる。したがって、第１テーパー角θ１に対応する第２及び第５水平面Ｔ２，Ｔ５間の側面に位置するソース／ドレイン金属層１９４は、完全に除去される。この場合、第１テーパー角θ１に対応する第２及び第５水平面Ｔ２，Ｔ５間の側面を除く第４水平面Ｔ４上のソース／ドレイン金属層１９４もエッチングされるが、側面よりは第４水平面Ｔ４の面積が相対的に広いため、パターン具現には影響を与えない。
図１１Ａ及び図１１Ｂは、本発明による薄膜トランジスタ基板のゲートパッド上のゲート絶縁膜及び活性層の除去工程を説明するための斜視図及び断面図である。
図１１Ａ及び図１１Ｂに示すように、ゲートパッド１５０上のゲート絶縁膜１１２及び活性層１１４が除去されることによって、ゲートパッド１５０が外部に露出される。具体的に、図１２Ａに示すように、第２導電パターン群の形成されている基板１０１の全面上に第５エッチレジスト１３６が形成される。第５エッチレジスト１３６には、ゲート絶縁膜１１２及び活性層１１４のエッチャントに耐性を有するアクリル樹脂またはノボラック樹脂などを用いる。その後、図１２Ｂに示すように、ストリップ液の入っている液槽に、基板１０１上に形成されたゲートパッド１５０に対応する領域を選択的に浸漬することによって、ゲートパッド１５０に対応する領域の第５エッチレジスト１３６を選択的に除去する。これによって、図１２Ｃに示すように、ゲートパッド１５０に対応する領域を露出させる第５エッチレジストパターン１３４が形成される。この第５エッチレジストパターン１３４をマスクとして露出された活性層１１４及びゲート絶縁膜１１２をエッチングする。これにより、ゲートパッド１５０上の活性層１１４及びゲート絶縁膜１１２が除去され、図１２Ｄに示すように、ゲートパッド１５０が外部に露出され、ゲートパッド１５０の間に位置するゲート絶縁膜１１２も除去されて、基板１０１の第５水平面Ｔ５が露出される。
図１３は、本発明の第２実施例による薄膜トランジスタ基板を示す断面図である。
図１３に示す薄膜トランジスタ基板は、オーミック接触層が第２導電パターン群の下部にこれらと同一パターンで形成する以外は、図２に示す薄膜トランジスタ基板と同様に構成され、よって、同一の構成についての詳細な説明は省略する。
オーミック接触層１１６は、ソース電極１０８及びドレイン電極１１０とのオーミック接触のために、チャンネル部を除く活性層１１４上に形成される。このようなオーミック接触層１１６は、ソース電極１０８、ドレイン電極１１０、データライン１０４及びデータパッド１６０の下部に、これらと同一のパターンで形成される。すなわち、オーミック接触層１１６は、ソース電極１０８、ドレイン電極１１０、データライン１０４及びデータパッド１６０を含む第2導電パターン群と同時に形成される。
図１４Ａ乃至図１４Ｉは、図１３に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。
まず、図４Ａ乃至図４Ｃに示す製造方法によって多段差を有する基板を用意した後、図６Ａ乃至図６Ｃに示す製造方法によって第１導電パターン群を形成する。その後、図１４Ａに示すように、第１導電パターン群の形成されている基板１０１の全面上に、ゲート絶縁膜１１２と第２エッチレジストが順次に積層される。その後、第２エッチレジストをアッシングすることによって第２エッチレジストパターン１８４を形成する。この第２エッチレジストパターン１８４の形成されている基板１０上に非晶質シリコン層１８２が積層される。その後、リフトオフ工程で第２エッチレジストパターン１８４と、その上に積層された非晶質シリコン層１８２が共に除去されることで、図１４Ｂに示すように、基板１０１の第１水平面Ｔ１上のゲート絶縁膜１１２上に形成される非晶質シリコン層１８２が除去されるようにパターニングされ、これで活性層１１４が形成される。その後、図１４Ｃに示すように、活性層１１４の形成されている基板１０１上に第３エッチレジストが積層されて後にアッシングされることで、第３エッチレジストパターン１８０が形成される。この第３エッチレジストパターン１８０をマスクとして活性層１１４をエッチングする。続いて、図１４Ｄに示す活性層１１４上に残存する第３エッチレジストパターン１８０をアッシングした後に、アッシングされた第３エッチレジストパターン１８０の形成されている基板１０１の全面上に、図１４Ｅに示すように、不純物（ｎ＋またはｐ＋）ドープの非晶質シリコン層１９２または真性非晶質シリコン層、ソース／ドレイン金属層１９４及び第４エッチレジストが順次に形成される。その後、第４エッチレジストをアッシングすることで第４エッチレジストパターン１９６が形成される。第４エッチレジストパターン１９６をマスクとしてソース／ドレイン金属層１９４及び不純物ドープの非晶質シリコン層１９２を順次にエッチングすることで、図１４Ｆに示すように、互いに連結されたソース及びドレイン電極１０８，１１０と、データライン１０４と、データパッド１６０とを含む第２導電パターン群、及びこれらの下部に位置するオーミック接触層１１６が形成される。そして、図１４Ｇに示すように、ストリップ工程により、第２導電パターン群上に残存する第４エッチレジストパターン１９６が除去される。その後、リフトオフ工程により、第３エッチレジストパターン１８０と、その上のオーミック接触層と、ソース及びドレイン電極とが共に除去されることで、図１４Ｈに示すように、ソース及びドレイン電極１０８，１１０が分離され、ソース及びドレイン電極１０８，１１０間のオーミック接触層１１６が除去されることで、活性層１１４が露出される。
続いて、図１２Ａ乃至図１２Ｄに示す製造工程によってオーミック接触層１１１６が除去される。
図１５は、本発明による薄膜トランジスタ基板の適用される有機発光表示装置を示す断面図である。
図１５に示す有機発光表示装置は、本発明による薄膜トランジスタ基板と、発光基板２１０と、これらを接続させるためのコンタクトスペーサ２０２と、を含む。
発光基板２１０は、第２基板１１１上に順次に形成される第１電極２０４、有機発光層２０６、及び第２電極２０８を備える。
第１電極２０４は、透明なプラスチック材質の第２基板１１１上に透明導電性物質で形成される。
有機発光層２０６は、第１電極２０４上に、電子注入層（EIL）、電子輸送層（ETL）、発光層、正孔輸送層（HTL）、正孔注入層（HIL）が順次に積層されてなる。発光層２０６は、第１電極２０４からの電子と第２電極２０８からの正孔とが再結合して生成された励起子が基底状態に復帰しながら特定波長の光を第２基板１１１の方に全面発光するようになる。
第２電極２０８は、有機発光層２０６を介在して第１電極２０４と対向して形成される。このような第２電極２０８は、有機発光層２０６上にアルミニウム（Al）などのような不透明な導電物質で形成される。
コンタクトスペーサ２０２は、発光基板２１０の第２電極２０８と、薄膜トランジスタ基板のドレイン電極１１０とを電気的に接続させる。すなわち、第２電極２０８にはコンタクトスペーサ２０２を通じてデータライン１０４からの駆動信号が供給される。このようなコンタクトスペーサ２０２は、ドレイン電極１１０と第２電極２０８との間に多数個形成される。
一方、コンタクトスペーサ２０２を省き、ドレイン電極１１０が第２電極２０８の役割を果たし、該ドレイン電極１１０上に有機発光層２０６及び第１電極２０４が順次に積層されることもできる。この場合、コンタクトスペーサ２０２を省き、ドレイン電極１１０が第２電極２０８の役割を果たすから、コンタクトスペーサ２０２の高さによる全体厚さ及び重さの増加を防止し、軽量化及び薄型化が可能になる。
以上では、本発明による薄膜トランジスタ基板を有機発光表示装置に適用する例に挙げて説明したが、これに限定されず、本発明による薄膜トランジスタ基板は、電子インク表示装置及び反射型液晶表示装置に適用することもできる。すなわち、電子インク表示装置に適用される場合、本発明による薄膜トランジスタ基板は、コンタクトスペーサ２０２を通じて電子インクフィルムに接続されることもでき、ドレイン電極１１０が電子インク表示装置の駆動電極の役割を果たすこともできる。
また、反射型液晶表示装置に適用される場合、ゲートライン１０２及びデータライン１０４の交差によって形成された画素領域に設けられたドレイン電極１１０は反射電極として用いられ、液晶の駆動電極の役割を果たす。
以上説明した本発明は、上記の実施例及び添付の図面に限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を有する者にとっては明らかである。
１０１ 基板
１０２ ゲートライン
１０４ データライン
１０６ ゲート電極
１０８ ソース電極
１１０ ドレイン電極
１１２ ゲート絶縁膜
１３０ 薄膜トランジスタ
１５０ ゲートパッド
１６０ データパッド

Claims (27)

  1. 多段差構造を有するように深さの異なる多数個の溝を有する基板と、
    前記基板の溝内に互いに交差するように形成されて多数個の画素領域を形成させるゲートライン及びデータラインと、
    前記基板の溝内に形成され、ゲートライン及びデータラインの交差部に形成される薄膜トランジスタと、
    を含み、
    前記薄膜トランジスタの活性層は、前記ゲートライン及びゲート電極に沿って形成され、前記データラインを間に挟んで、隣接する画素領域の活性層と分離されることを特徴とする薄膜トランジスタ基板。
  2. 前記基板は、深さの異なる第１乃至第４溝を有し、
    前記第１溝により前記基板の第１水平面が露出され、前記第１溝よりも深さの低い前記第２溝により前記基板の第２水平面が露出され、前記第２溝よりも深さの低い第３溝により前記基板の第３水平面が露出され、前記第３溝よりも深さの低い第４溝により前記基板の第４水平面が露出されることを特徴とする、請求項１に記載の薄膜トランジスタ基板。
  3. 前記薄膜トランジスタは、
    前記第１乃至第２水平面と、前記第１乃至第３水平面の間に位置する側面上に形成される前記ゲート電極と、
    前記基板の全面上に形成されるゲート絶縁膜と、
    前記基板の第３及び第４水平面と、前記第２乃至第４水平面の間に位置する側面に対応するゲート絶縁膜上に形成されるソース電極及びドレイン電極と、
    前記ゲート絶縁膜を介在して前記ゲート電極と重なって前記ソース及びドレイン電極間のチャンネルを形成し、前記基板の第２水平面と、前記第２及び第３水平面の間に位置する側面に対応する前記ゲート絶縁膜上に形成される前記活性層と、
    前記ソース電極及びドレイン電極のそれぞれと活性層との間に形成されるオーミック接触層と、
    を含むことを特徴とする、請求項２に記載の薄膜トランジスタ基板。
  4. 前記活性層は、前記データラインの両側に位置する前記第１溝によって、隣接する画素領域の活性層と分離されることを特徴とする、請求項２に記載の薄膜トランジスタ基板。
  5. 前記ゲートライン及びデータラインは、前記基板の第３水平面上で前記ゲート絶縁膜を介在して交差することを特徴とする、請求項２に記載の薄膜トランジスタ基板。
  6. 前記ソース及びドレイン電極のそれぞれが形成される前記第４水平面と前記ゲート電極の形成される前記第２水平面との間に位置する側面のテーパー角は、前記ゲート電極及び前記ゲートラインの形成されている前記第２水平面と、該第２水平面と隣接する第５水平面との間に位置する側面のテーパー角よりも小さく形成されることを特徴とする、請求項２に記載の薄膜トランジスタ基板。
  7. 前記ゲートラインと接続され、前記第２水平面上に形成されるゲートパッドと、
    前記データラインと接続され、前記第４水平面上に形成されるデータパッドと、
    をさらに含み、
    前記ゲート絶縁膜及び活性層は、前記ゲートパッドを露出させるように形成されることを特徴とする、請求項２に記載の薄膜トランジスタ基板。
  8. 多段差構造を有するように深さの異なる多数個の溝を有する基板を用意する段階と、
    互いに交差するように形成されて多数個の画素領域を形成させるゲートライン及びデータラインと、ゲートライン及びデータラインの交差部に形成される薄膜トランジスタと、を前記基板の溝内に形成する段階と、
    を含み、
    前記薄膜トランジスタの活性層は、前記ゲートライン及びゲート電極に沿って形成され、前記データラインを間に挟んで、隣接する画素領域の活性層と分離されることを特徴とする薄膜トランジスタ基板の製造方法。
  9. 前記基板は、深さの異なる第１乃至第４溝を有し、
    前記第１溝により前記基板の第１水平面が露出され、前記第１溝よりも深さの低い前記第２溝により前記基板の第２水平面が露出され、前記第２溝よりも深さの低い第３溝により前記基板の第３水平面が露出され、前記第３溝よりも深さの低い第４溝により前記基板の第４水平面が露出されることを特徴とする、請求項８に記載の薄膜トランジスタ基板の製造方法。
  10. 前記基板を用意する段階は、
    前記第１乃至第４溝に対応する第１乃至第４突出部を有するインプラント用のモールドを用意する段階と、
    前記インプラント用のモールドを用いてプラスチックフィルムを加圧して、第１乃至第４溝を有する基板を形成する段階と、
    前記基板と前記インプラント用のモールドとを分離する段階と、
    を含むことを特徴とする、請求項９に記載の薄膜トランジスタ基板の製造方法。
  11. 前記ゲートライン及びデータラインと、薄膜トランジスタとを前記基板の溝内に形成する段階は、
    前記第１乃至第２水平面、及び前記第１乃至第３水平面の間に位置する側面上に、前記ゲートライン及び前記薄膜トランジスタのゲート電極を形成する段階と、
    前記基板の全面上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜を介在して前記ゲート電極と重なって前記ソース及びドレイン電極間のチャンネルを形成し、前記基板の第２水平面、及び前記第２及び第３水平面の間に位置する側面に対応する前記ゲート絶縁膜上に前記活性層を形成する段階と、
    前記基板の第３及び第４水平面、及び前記第２乃至第４水平面の間に位置する側面に対応するゲート絶縁膜上に、ソース電極及びドレイン電極とデータラインとを形成する段階と、
    を含むことを特徴とする、請求項９に記載の薄膜トランジスタ基板の製造方法。
  12. 前記ゲートライン及び前記薄膜トランジスタのゲート電極を形成する段階は、
    前記基板の全面上にゲート金属層を形成する段階と、
    前記第１乃至第３水平面、及びこれらの間に位置する側面上に、第１エッチレジストパターンを形成する段階と、
    前記第１エッチレジストパターンをマスクとして前記ゲート金属層をエッチングする段階と、
    前記第１エッチレジストパターンを除去する段階と、
    を含むことを特徴とする、請求項１１に記載の薄膜トランジスタ基板の製造方法。
  13. 前記活性層を形成する段階は、
    前記ゲート絶縁膜の形成されている基板の前記第１水平面上に第２エッチレジストパターンを形成する段階と、
    前記第２エッチレジストパターンの形成されている基板上に第１及び第２シリコン層を形成する段階と、
    前記第２エッチレジストパターンと、前記第２エッチレジストパターン上の第１及び第２シリコン層とをリフトオフ工程で除去する段階と、
    前記第１及び第２水平面、及び第１乃至第３水平面の間に位置する側面を覆うように第３エッチレジストパターンを形成する段階と、
    前記第３エッチレジストパターンをマスクとして前記第１シリコン層をエッチングして、前記活性層及び前記活性層上にオーミック接触層を形成する段階と、
    を含むことを特徴とする、請求項１１に記載の薄膜トランジスタ基板の製造方法。
  14. 前記データライン、ソース電極及びドレイン電極を形成する段階は、
    前記オーミック接触層の先端の一部が露出されるように前記第３エッチレジストパターンをアッシングする段階と、
    前記アッシングされた第３エッチレジストパターンを覆うように前記基板上にソース／ドレイン金属層を形成する段階と、
    前記ソース／ドレイン金属層の形成されている第１乃至第４水平面上に第４エッチレジストパターンを形成する段階と、
    前記第４エッチレジストパターンをマスクとして前記ソース／ドレイン金属層をエッチングする段階と、
    前記第４エッチレジストパターンを除去する段階と、
    前記第３エッチレジストパターン、及び前記第３エッチレジストパターン上の前記ソース／ドレイン金属層を、リフトオフ工程で除去する段階と、
    を含むことを特徴とする、請求項１３に記載の薄膜トランジスタ基板の製造方法。
  15. 前記活性層を形成する段階は、
    前記ゲート絶縁膜の形成されている基板の前記第１水平面上に第２エッチレジストパターンを形成する段階と、
    前記第２エッチレジストパターンの形成されている基板上に第１シリコン層を形成する段階と、
    前記第２エッチレジストパターン、及び前記第２エッチレジストパターン上の第１シリコン層をリフトオフ工程で除去する段階と、
    前記第１及び第２水平面、及び第１乃至第３水平面の間に位置する側面を覆うように第３エッチレジストパターンを形成する段階と、
    前記第３エッチレジストパターンをマスクとして前記第１シリコン層をエッチングして、前記活性層を形成する段階と、
    を含むことを特徴とする、請求項１１に記載の薄膜トランジスタ基板の製造方法。
  16. 前記データライン、ソース電極及びドレイン電極を形成する段階は、
    前記活性層の先端の一部が露出されるように前記第３エッチレジストパターンをアッシングする段階と、
    前記アッシングされた第３エッチレジストパターンを覆うように前記基板上に第２シリコン層及びソース／ドレイン金属層を形成する段階と、
    前記ソース／ドレイン金属層の形成されている第１乃至第４水平面上に第４エッチレジストパターンを形成する段階と、
    前記第４エッチレジストパターンをマスクとして前記ソース／ドレイン金属層及び第２シリコン層を順次にエッチングして、前記データライン、ソース電極及びドレイン電極を形成するとともに、これらの下部にオーミック接触層を形成する段階と、
    前記第４エッチレジストパターンを除去する段階と、
    第３エッチレジストパターンをリフトオフ工程で除去して、前記ソース電極及びドレイン電極を分離するとともに、前記ソース及びドレイン電極間の前記オーミック接触層を分離する段階と、
    を含むことを特徴とする、請求項１５に記載の薄膜トランジスタ基板の製造方法。
  17. 前記第２エッチレジストパターンは、前記第２水平面上に形成されたゲート絶縁膜と水平をなすことを特徴とする、請求項１３または１５に記載の薄膜トランジスタ基板の製造方法。
  18. 前記ゲートラインと共に前記第２水平面上にゲートパッドを形成する段階と、
    前記データラインと共に前記第４水平面上にデータパッドを形成する段階と、
    前記ゲートパッド上の前記活性層及びゲート絶縁膜を除去して前記ゲートパッドを露出させる段階と、
    をさらに含むことを特徴とする、請求項９に記載の薄膜トランジスタ基板の製造方法。
  19. 前記ゲートパッドを露出させる段階は、
    前記ソース電極、ドレイン電極、データライン及び前記データパッドの形成されている基板の全面上にエッチレジストを塗布する段階と、
    前記ゲートパッドの形成されている基板の一側部をストリップ液に浸漬して前記エッチレジストをパターニングし、第５エッチレジストパターンを形成する段階と、
    前記第５エッチレジストパターンをマスクとして前記ゲートパッド上の前記活性層及びゲート絶縁膜をエッチングする段階と、
    を含むことを特徴とする、請求項１８に記載の薄膜トランジスタ基板の製造方法。
  20. 前記活性層は、前記データラインの両側に位置する前記第１溝によって、隣接する前記画素領域の活性層と分離されることを特徴とする、請求項９に記載の薄膜トランジスタ基板の製造方法。
  21. 前記ゲートライン及びデータラインは、前記基板の第３水平面上で前記ゲート絶縁膜を介在して交差することを特徴とする、請求項９に記載の薄膜トランジスタ基板の製造方法。
  22. 前記ソース及びドレイン電極のそれぞれが形成される前記第４水平面と前記ゲート電極の形成される前記第２水平面との間に位置する側面のテーパー角は、前記ゲート電極及び前記ゲートラインの形成されている前記第２水平面と、該第２水平面と隣接する第５水平面との間に位置する側面のテーパー角よりも小さく形成されることを特徴とする、請求項９に記載の薄膜トランジスタ基板の製造方法。
  23. 薄膜トランジスタ基板と、
    前記薄膜トランジスタ基板と対向し、駆動電極を有するアレイ基板と、
    前記薄膜トランジスタ基板と前記アレイ基板との間に形成されて、前記薄膜トランジスタと前記駆動電極とを接続させるコンタクトスペーサと、
    を含み、
    前記薄膜トランジスタ基板は、
    多段差構造を有するように深さの異なる多数個の溝を有する基板と、
    前記基板の溝内に互いに交差するように形成されて多数個の画素領域を形成させるゲートライン及びデータラインと、
    前記基板の溝内に形成され、ゲートライン及びデータラインの交差部に形成される薄膜トランジスタと、
    を含み、
    前記薄膜トランジスタの活性層は、前記ゲートライン及びゲート電極に沿って形成され、前記データラインを間に挟んで、隣接する画素領域の活性層と分離されることを特徴とする平板表示素子。
  24. 前記多数個の溝を有する基板は、深さの異なる第１乃至第４溝を有し、
    前記第１溝により前記基板の第１水平面が露出され、前記第１溝よりも深さの低い前記第２溝により前記基板の第２水平面が露出され、前記第２溝よりも深さの低い第３溝により前記基板の第３水平面が露出され、前記第３溝よりも深さの低い第４溝により前記基板の第４水平面が露出されることを特徴とする、請求項２３に記載の平板表示素子。
  25. 前記薄膜トランジスタは、
    前記第１乃至第２水平面、及び前記第１乃至第３水平面の間に位置する側面上に形成されるゲート電極と、
    前記基板の全面上に形成されるゲート絶縁膜と、
    前記基板の第３及び第４水平面、及び前記第２乃至第４水平面の間に位置する側面に対応するゲート絶縁膜上に形成されるソース電極及びドレイン電極と、
    前記ゲート絶縁膜を介在して前記ゲート電極と重なって前記ソース及びドレイン電極間のチャンネルを形成し、前記基板の第２水平面、及び前記第２及び第３水平面の間に位置する側面に対応する前記ゲート絶縁膜上に形成される前記活性層と、
    前記ソース電極及びドレイン電極のそれぞれと前記活性層との間に形成されるオーミック接触層と、
    を含むことを特徴とする、請求項２４に記載の平板表示素子。
  26. 前記活性層は、前記データラインの両側に位置する前記第１溝によって、前記隣接する画素領域の活性層と分離されることを特徴とする、請求項２４に記載の平板表示素子。
  27. 前記ゲートライン及びデータラインは、前記基板の第３水平面上で前記ゲート絶縁膜を介在して交差することを特徴とする、請求項２４に記載の平板表示素子。
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