JP5038047B2 - 液晶表示装置の薄膜トランジスタアレイ基板及びその製造方法 - Google Patents

Description

本発明は、液晶表示装置及びその製造方法に関し、特に液晶表示装置の薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）アレイ基板及びその製造方法に関する。

近年、光電技術は常に新しいものが出現している上、デジタル時代の到来により、液晶表示装置の市場は大きく発展してきた。液晶表示装置は、高画質、小体積、軽量、低駆動電圧、低消費電力など多くの長所を有するため、ＰＤＡ、携帯電話、ビデオレコーダ、ノートブック型コンピュータ、デスクトップ型表示装置、車用表示装置、プロジェクションテレビなど、消費者用の通信及び電子製品に広く利用され、次第に陰極線管を代替し、表示装置の主流となっている。

現在、液晶表示装置の薄膜トランジスタアレイ（ＴＦＴ Ａｒｒａｙ）基板の製造方法は、主に蒸着、フォトリソグラフィ及びエッチングの三種類の製造工程の組合せからなる。この三種類の製造工程の中では、フォトリソグラフィの生産コストが一番高い。そのため、液晶表示装置の生産コストを低減させるため、薄膜トランジスタアレイ基板の製造工程に必要なフォトリソグラフィの工程数を減らし、使用するマスクの数を減らすことが求められていた。

本発明の目的は、薄膜トランジスタアレイ基板の製造工程で用いるマスクを２つだけにすることにより、液晶表示装置の生産コストを大幅に低減させてスループットを向上させる液晶表示装置の薄膜トランジスタアレイ基板及びその製造方法を提供することにある。

すなわち、本発明は、基板上に透明導電層を形成する工程と、前記透明導電層上に第１のレジスト層を形成する工程と、第１のマスクで前記第１のレジスト層をパターニングした後、前記第１のレジスト層をマスクとして、前記透明導電層及び前記基板をエッチングし、前記第１のレジスト層、前記透明導電層及び前記基板の中に平行かつ交互に配列された少なくとも１つの走査線トレンチ及び少なくとも１つの容量線トレンチを形成する工程とを含み、前記少なくとも１つの走査線トレンチは、少なくとも１つの薄膜トランジスタ領域、走査線領域及び少なくとも１つの第１の端子領域を有し、前記少なくとも１つの容量線トレンチは、少なくとも１つの容量線領域及び少なくとも１つの第２の端子領域を有し、さらに、前記少なくとも１つの走査線トレンチと前記少なくとも１つの容量線トレンチの中及び前記少なくとも１つの走査線トレンチと前記少なくとも１つの容量線トレンチの周縁部の前記第１のレジスト層上に、第１の金属層、誘電体層、シリコン層及び不純物ドープトシリコン層を順次形成する工程と、適当な溶剤を用いて、前記第１のレジスト層、並びに前記第１のレジスト層の上にある各層を剥離する工程と、前記不純物ドープトシリコン層及び前記透明導電層の上に第２の金属層を形成する工程と、前記第２の金属層上に第２のレジスト層を形成する工程と、第２のマスクで前記第２のレジスト層をパターニングした後、前記第２のレジスト層をマスクとして下向きにエッチングを行い、薄膜トランジスタ領域にシリコン層が露出されるまで下向きにエッチングを行って薄膜トランジスタのソース／ドレイン電極及びその下にあるオーミックコンタクト層を画定し、容量線領域に第１の金属層が露出されるまで下向きにエッチングを行って上部電極及びデータ線を画定し、第１の端子領域及び第２の端子領域に第１の金属層が露出されるまで下向きにエッチングを行う工程と、を含む液晶表示装置の薄膜トランジスタアレイ基板の製造方法を提供する。

また、本発明は、基板上に透明導電層を形成する工程と、前記透明導電層上に犠牲層を形成する工程と、前記犠牲層上に第１のレジスト層を形成する工程と、第１のマスクで前記第１のレジスト層をパターニングした後、前記第１のレジスト層をマスクとして、前記犠牲層、前記透明導電層及び前記基板をエッチングし、前記第１のレジスト層、前記犠牲層、前記透明導電層及び前記基板の中に平行かつ交互に配列された少なくとも１つの走査線トレンチ及び少なくとも１つの容量線トレンチを形成する工程とを含み、前記少なくとも１つの走査線トレンチは、少なくとも１つの薄膜トランジスタ領域、走査線領域及び少なくとも１つの第１の端子領域を有し、前記少なくとも１つの容量線トレンチは、少なくとも１つの容量線領域及び少なくとも１つの第２の端子領域を有し、前記第１の端子領域及び前記第２の端子領域は、前記基板の中のトレンチの深さが末端方向に向かうに従い０に近くなる斜面形状であり、さらに、前記少なくとも１つの走査線トレンチ及び前記少なくとも１つの容量線トレンチの中と、前記少なくとも１つの走査線トレンチと前記少なくとも１つの容量線トレンチの周縁部の前記第１のレジスト層上とに、第１の金属層、誘電体層、シリコン層及び不純物ドープトシリコン層を順次形成する工程と、前記走査線トレンチと前記容量線トレンチの側壁に露出しており同じ材料からなる前記犠牲層及び前記誘電体層にサイドエッチングを行い、前記犠牲層及び前記誘電体層の側面のプロファイルを後退させる工程と、適当な溶剤を用いて、前記第１のレジスト層、並びに前記第１のレジスト層の上にある各層を剥離する工程と、露出された前記犠牲層、前記透明導電層及び前記不純物ドープトシリコン層の上に第２の金属層を形成する工程と、前記第２の金属層上に第２のレジスト層を形成する工程と、第２のマスクで前記第２のレジスト層をパターニングした後、前記第２のレジスト層をマスクとして下向きにエッチングを行い、薄膜トランジスタ領域にシリコン層が露出されるまで下向きにエッチングを行って薄膜トランジスタのソース／ドレイン電極及びその下にあるオーミックコンタクト層を画定し、さらに前記薄膜トランジスタ領域周囲において第２の金属層、犠牲層及び透明導電層を除去して画素電極を画定し、容量線領域に第１の金属層が露出されるまで下向きにエッチングを行って上部電極及びデータ線を画定し、前記第１の端子領域及び前記第２の端子領域に誘電体層が露出されるまで下向きにエッチングを行い、さらに前記第１の端子領域及び前記第２の端子領域周囲において基板が露出されるまで下向きにエッチングを行う工程と、露出された各層上に保護層を形成する工程と、下向きにエッチングを行った後に残存された前記第２のレジスト層及びその上の各層を除去する工程と、側壁が露出された前記犠牲層、前記誘電体層、並びに前記犠牲層及び前記誘電体層の上にある各層を除去する工程と、を含む液晶表示装置の薄膜トランジスタアレイ基板の製造方法を提供する。

また、本発明は、基板上に透明導電層を形成する工程と、前記透明導電層上に第１のレジスト層を形成する工程と、第１のマスクで前記第１のレジスト層をパターニングした後、前記第１のレジスト層をマスクとして、前記透明導電層及び前記基板をエッチングし、前記第１のレジスト層、前記透明導電層及び前記基板の中に平行かつ交互に配列された少なくとも１つの走査線トレンチ及び少なくとも１つの容量線トレンチを形成する工程とを含み、前記少なくとも１つの走査線トレンチは、少なくとも１つの薄膜トランジスタ領域、走査線領域及び少なくとも１つの第１の端子領域を有し、前記少なくとも１つの容量線トレンチは、少なくとも１つの容量線領域及び少なくとも１つの第２の端子領域を有し、さらに、前記少なくとも１つの走査線トレンチ及び前記少なくとも１つの容量線トレンチの中及び前記少なくとも１つの走査線トレンチと前記少なくとも１つの容量線トレンチの周縁部の前記第１のレジスト層上に、第１の金属層、誘電体層、シリコン層及び保護層を順次形成する工程と、適当な溶剤を用いて、前記第１のレジスト層、並びに前記第１のレジスト層の上にある各層を剥離する工程と、前記透明導電層上及び前記保護層上に第２のレジスト層を形成する工程と、第２のマスクで前記第２のレジスト層をパターニングした後、前記第２のレジスト層をマスクとして下向きにエッチングを行い、薄膜トランジスタ領域において前記保護層を除去し、前記薄膜トランジスタ領域の周囲の一方においては透明導電層及び一定の深さまでの基板を除去し、さらに前記薄膜トランジスタ領域の周囲の他方において透明導電層を露出させることによって、２つのソース／ドレイン領域を画定し、容量線領域において前記保護層を除去し、前記容量線領域の周囲において透明導電層を露出させることによって、上部電極領域及びデータ線領域を画定し、第１の端子領域及び第２の端子領域について、その中から前記保護層、前記シリコン層及び前記誘電体層を除去し、前記第１の金属層を露出する工程と、前記ソース／ドレイン領域、前記上部電極領域、前記データ線領域、前記第１の端子領域、前記第２の端子領域及び残存された前記第２のレジスト層の上に、不純物ドープトシリコン層及び第２の金属層を順次形成する工程と、透明電極層の露出側壁のサイドエッチングを行い、前記透明電極層の側面のプロファイルを後退させる工程と、残存された前記第２のレジスト層を除去する工程と、を含む液晶表示装置の薄膜トランジスタアレイ基板の製造方法を提供する。

また、本発明は、基板、少なくとも１つの薄膜トランジスタ、少なくとも１つの走査線、少なくとも１つの蓄積容量、少なくとも１つのデータ線及び少なくとも１つの画素電極を備える液晶表示装置の薄膜トランジスタアレイ基板であって、上記のいずれかの薄膜トランジスタアレイ基板の製造方法で製造され、前記基板は、平行かつ交互に配列された少なくとも１つの走査線トレンチ及び少なくとも１つの容量線トレンチを有し、前記少なくとも１つの走査線トレンチは、少なくとも１つの薄膜トランジスタ領域及び走査線領域を有し、前記少なくとも１つの薄膜トランジスタは、前記走査線トレンチの前記薄膜トランジスタ領域の中に位置し、前記少なくとも１つの走査線は、前記走査線トレンチの前記走査線領域の中に位置し、前記薄膜トランジスタのゲート電極と電気的に接続され、前記少なくとも１つの蓄積容量は、前記容量線トレンチの中に位置し、前記少なくとも１つのデータ線は、前記基板上に位置し、前記少なくとも１つの走査線トレンチと前記少なくとも１つの容量線トレンチに渡って配置され、前記薄膜トランジスタのソース／ドレイン電極の１つと電気的に接続され、前記少なくとも１つの画素電極は、前記基板上の前記少なくとも１つのデータ線と前記少なくとも１つの走査線との間に位置し、前記薄膜トランジスタのもう一つのソース／ドレイン電極と電気的に接続されている液晶表示装置の薄膜トランジスタアレイ基板を提供する。

また、前記走査線トレンチ及び前記容量線トレンチの末端領域の中とその周囲の前記基板上とに配置された複数のボンディングパッドをさらに備えることが好ましい。

本発明の薄膜トランジスタアレイ基板及びその製造方法は、ハーフトーンマスク及びリフトオフの方法を利用するため、薄膜トランジスタアレイ基板の製造工程で用いるマスクを２つだけにすることができる。そのため、製造コストを低減させてスループットを向上させることができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１Ａから図１Ｄは、本発明の第１実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。図２Ａ及び図２Ｂは、液晶表示装置の薄膜トランジスタアレイ基板の異なる製造工程を行うときの状態を示す平面図である。

図１Ａ及び図２Ａを参照する。図２Ａは、図１Ａの平面図である。図１Ａ及び図２Ａに示すように、基板１００上に透明導電層１０２及び第１のレジスト層１０４を順次形成してから、第１のマスクによりリソグラフィエッチング工程を行い、基板１００上に走査線トレンチ１０６及び容量線トレンチ１０８を同時に形成する。基板１００の走査線トレンチ１０６及び容量線トレンチ１０８以外の箇所は、透明導電層１０２及び第１のレジスト層１０４により依然として覆われている。

図２Ａの走査線トレンチ１０６は、薄膜トランジスタ領域１０６ａ（図１Ａの線Ａ−Ａ’の断面図に示す）、走査線領域１０６ｂ及び端子領域１０６ｃの３つの領域に分けられている。容量線トレンチ１０８は、容量線領域１０８ｂ（図１Ａの線Ｂ−Ｂ’の断面図に示す）及び端子領域１０８ｃ（図１Ａの線Ｃ−Ｃ’の断面図に示す）の２つの領域に分けられている。上述の端子領域１０６ｃと端子領域１０８ｃとは構造が同じであるため、以下、端子領域１０６ｃ、１０８ｃについては特に説明しない。

図１Ｂ及び図２Ａを参照する。図１Ｂ及び図２Ａに示すように、基板１００上の走査線トレンチ１０６及び容量線トレンチ１０８の中と、第１のレジスト層１０４上とには、第１の金属層１１２、誘電体層１１４、アモルファスシリコン層１１６及び不純物ドープトアモルファスシリコン層１１８が順次蒸着される。その後、従来の適当な溶剤を用いて第１のレジスト層１０４を剥離すると、それに伴って第１のレジスト層１０４上に位置する第１の金属層１１２、誘電体層１１４、アモルファスシリコン層１１６及び不純物ドープトアモルファスシリコン層１１８が剥離され、走査線トレンチ１０６及び容量線トレンチ１０８の中の第１の金属層１１２、誘電体層１１４、アモルファスシリコン層１１６及び不純物ドープトアモルファスシリコン層１１８のみが残存される。

走査線トレンチ１０６の薄膜トランジスタ領域１０６ａの中の第１の金属層１１２、誘電体層１１４及びアモルファスシリコン層１１６の各々は、薄膜トランジスタのゲート電極、ゲート誘電体層及びチャネル領域として用いられる。容量線トレンチ１０８の容量線領域１０８ｂの中の第１の金属層１１２は、蓄積容量の容量線として用いられ、蓄積容量の下部電極として兼用される。

図１Ｃに示すように、基板１００上に第２の金属層１２０及び第２のレジスト層１２２を順次形成する。その後、例えば、ハーフトーンマスクを第２のマスクとして用い、第２のレジスト層１２２に対してフォトリソグラフィ工程を１回行ってパターニングし、図１Ｃに示すように第２のレジスト層１２２のプロファイルを形成する。画素領域及び薄膜トランジスタ領域１０６ａのチャネル領域上の第２のレジスト層１２２は、その一部が露光されるため、一部の厚さを有する第２のレジスト層１２２が残存される。画素領域とデータ線との間の領域、薄膜トランジスタ領域１０６ａのゲート領域、走査線領域１０６ｂ及び端子領域１０６ｃ、１０８ｃは、露光が完全に行われるため、これらの領域上の第２のレジスト層１２２は現像液により完全に除去される。その他の薄膜トランジスタ領域１０６ａのソース／ドレイン領域、容量線領域１０８ｂ及びデータ線領域は、露光が完全に行われずに、厚さが最も大きい第２のレジスト層１２２が残存される。

図１Ｄ及び図２Ｂを参照する。図２Ｂは、図１Ｄの平面図である。図１Ｄ及び図２Ｂに示すように、異方性エッチング法を利用して下向きにエッチングを行う。第２のレジスト層１２２は、各領域の厚さが異なるため、それぞれの領域はエッチングの深さが異なる。

図１Ｄの線Ａ−Ａ’の断面図に示すように、一部の厚さを有する第２のレジスト層１２２により覆われた薄膜トランジスタ領域１０６ａは、アモルファスシリコン層１１６が露出されるまで下向きにエッチングを行う。ここで、第２の金属層１２０及び不純物ドープトアモルファスシリコン層１１８を同時に画定すると、薄膜トランジスタのソース／ドレイン電極１２０ａ及びその下にあるオーミックコンタクト層１１８ａが形成される。薄膜トランジスタ領域１０６ａの周囲には、一部の厚さを有する第２のレジスト層１２２が覆う領域があり、第２の金属層１２０だけが除去されている。薄膜トランジスタ領域１０６ａの周囲には、第２のレジスト層１２２を覆う領域がなく、第２の金属層１２０及び透明導電層１０２が除去され、透明導電層１０２に画素電極１０２ａが画定されている。

図１Ｄの線Ｂ−Ｂ’の断面図に示すように、露出された容量線領域１０８ｂには、第１の金属層１１２が露出されるまで下向きにエッチングが行われる。容量線領域１０８ｂの周囲は、一部の厚さを有する第２のレジスト層１２２だけにより覆われた領域があり、第２の金属層１２０だけが除去されている。そのため、この領域に第２の金属層１２０を画定することにより、データ線１２０ｂ及び蓄積容量の上部電極１２０ｃを同時に形成することができる。

図１Ｄの線Ｃ−Ｃ’の断面図に示すように、露出された端子領域１０８ｃには、第１の金属層１１２が露出されるまで下向きにエッチングが行われる。端子領域１０８ｃの周囲領域は、第２の金属層１２０及び透明導電層１０２が除去され、基板１００が露出される。

最後に、残存された第２のレジスト層１２２を再び除去し、薄膜トランジスタアレイ基板の製造工程を終了する。

第１実施形態において、まず第１のマスクを利用し、透明電極及び基板の中に走査線トレンチ及び容量線トレンチを形成し、走査線に関連する薄膜トランジスタ領域及び端子領域と、容量線に関連する蓄積容量領域及び端子領域をまず画定する。走査線トレンチ及び容量線トレンチの中に、必要な様々な材料層を順次蒸着した後、第２のマスク（例えば、ハーフトーンマスク）を使用し、後続工程に必要な薄膜トランジスタ構造、コンデンサ上の電極構造及びデータ線の構造をそれぞれ画定する。そのため、液晶表示装置の薄膜トランジスタアレイ基板の製造工程で用いられるマスクは、２つだけとなる。

（第２実施形態）
図３Ａから図３Ｇは、本発明の第２実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。図４Ａ及び図４Ｂは、液晶表示装置の薄膜トランジスタアレイ基板の異なる製造工程を行うときの状態を示す平面図である。

図３Ａを参照する。図３Ａに示すように、まず基板３００上に、透明導電層３０２、犠牲層３０４及び第１のレジスト層３０６を順次形成する。その後、例えば、ハーフトーンマスクを第１のマスクとして用い、第１のレジスト層３０６に対してフォトリソグラフィ工程を１回行い、第１のレジスト層３０６をパターニングし、図３Ａに示す第１のレジスト層３０６のプロファイルを形成する。容量線領域、走査線領域及び薄膜トランジスタゲート領域は、露光が完全に行われるため、これらの領域上には第１のレジスト層３０６が全くなくなる。走査線領域及び容量線領域の末端の端子領域は、末端方向に向かうに従い、第１のレジスト層３０６の露光量が低減し、これら領域上を覆う第１のレジスト層３０６は、厚さが徐々に小さくなっている。第１のレジスト層３０６により完全に覆われているその他の領域は、全く露光されていない。

図３Ｂ及び図４Ａを参照する。図４Ａは、図３Ｂの平面図である。ここで第１のレジスト層３０６はマスクであり、露出された犠牲層３０４、透明導電層３０２及び基板３００は、下向きに順次エッチングが行われ、基板３００上に走査線トレンチ３０８及び容量線トレンチ３１０が形成されている。走査線トレンチ３０８は、薄膜トランジスタ領域３０８ａ（図３Ｂの線Ａ−Ａ’の断面図に示す）、走査線領域３０８ｂ及び端子領域３０８ｃの３つの領域に分けられている。容量線トレンチ３１０は、容量線領域３１０ｂ（図３Ｂの線Ｂ−Ｂ’の断面図に示す）及び端子領域３１０ｃ（図３Ｂの線Ｃ−Ｃ’の断面図に示す）に分けられている。走査線トレンチ３０８及び容量線トレンチ３１０の末端の端子領域３０８ｃ、３１０ｃは、末端に向かうに従い浅くなり、図３Ａの線Ｃ−Ｃ’の断面図に示す第１のレジスト層３０６の高さの変化はプロファイルと一致する。また、上述の端子領域３０８ｃと端子領域３１０ｃとは構造が同じであるため、以下、端子領域３０８ｃ、３１０ｃについては特に説明しない。

図３Ｃを参照する。図３Ｃに示すように、続いて走査線トレンチ３０８及び容量線トレンチ３１０の中と、第１のレジスト層３０６上及び露出された透明導電層３０２上とに、第１の金属層３１２、誘電体層３１４、アモルファスシリコン層３１６及び不純物ドープトアモルファスシリコン層３１８が順次蒸着される。上述の犠牲層３０４及び誘電体層３１４は、同じ材料からなる。図３Ｃの線Ｃ−Ｃ’の断面図に示すように、端子領域３１０ｃが斜面形状であり、容量線領域３１０ｂの底部と基板３００の上面とが接触されている。そのため、上述の第１の金属層３１２、誘電体層３１４、アモルファスシリコン層３１６及び不純物ドープトアモルファスシリコン層３１８は、容量線領域３１０ｂの底部から透明導電層３０２上まで接続され、蒸着法のステップカバレッジ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が良好か否かによって制限を受けることがない。

図３Ｄを参照する。図３Ｄに示すように、まず等方性エッチングにより露出された誘電体層３１４及び犠牲層３０４の側面にサイドエッチングを行い、誘電体層３１４及び犠牲層３０４の側面のプロファイルを後退させる。その後、従来の適当な溶剤により第１のレジスト層３０６の剥離を行う。それに伴い、第１のレジスト層３０６上に位置する第１の金属層３１２、誘電体層３１４、アモルファスシリコン層３１６及び不純物ドープトアモルファスシリコン層３１８も一緒に剥離され、図３Ｄに示すような構造が残存される。

続いて、薄膜トランジスタ領域３０８ａに位置する第１の金属層３１２、誘電体層３１４及びアモルファスシリコン層３１６の各々を薄膜トランジスタのゲート電極、ゲート誘電体層及びチャネル領域として用いる。容量線領域３１０ｂに位置する第１の金属層３１２は、蓄積容量の下部電極及び容量線として用いられる。

図３Ｅを参照する。図３Ｅに示すように、犠牲層３０４、露出された透明導電層３０２及び不純物ドープトアモルファスシリコン層３１８の上に１層の第２の金属層３２０を蒸着した後、第２のレジスト層３２２を塗布する。その後、例えば、ハーフトーンマスクを第２のマスクとして用い、第２のレジスト層３２２に対してフォトリソグラフィ工程を１回行い、第２のレジスト層３２２をパターニングし、図３Ｅに示す第２のレジスト層３２２のプロファイルを形成する。

画素領域、薄膜トランジスタ領域３０８ａのソース／ドレイン領域、蓄積容量の上部電極領域、データ線領域及び端子領域上の第２のレジスト層３２２は、露光が全く行われないため、完全に残存している。薄膜トランジスタ領域３０８ａのチャネル領域上の第２のレジスト層３２２は一部が露光されるため、一部の高さを有する第２のレジスト層３２２が残存している。画素電極領域の（ソース／ドレイン電極とのコンタクト部分及び上部電極とのコンタクト部分以外の）周辺領域上の第２のレジスト層３２２は、露光が完全に行われるため、全く残存されていない。

図３Ｆを参照する。図３Ｆに示すように、異方性エッチング法により下向きにエッチングを行う。第２のレジスト層３２２は、領域ごとに厚さが異なるため、各領域のエッチングは深さが異なる。

図３Ｆの線Ａ−Ａ’の断面図に示すように、一部の厚さを有する第２のレジスト層３２２により覆われた薄膜トランジスタ領域３０８ａは、アモルファスシリコン層３１６が露出されるまで下向きにエッチングされる。ここで第２の金属層３２０及び不純物ドープトアモルファスシリコン層３１８を同時に画定し、薄膜トランジスタのソース／ドレイン電極３２０ａ及びその下のオーミックコンタクト層３１８ａを形成する。薄膜トランジスタ領域３０８ａの周囲は、第２のレジスト層３２２の領域で覆われず、第２の金属層３２０、犠牲層３０４及び透明導電層３０２が除去され、透明導電層３０２に画素電極３０２ａが画定される。

図３Ｆの線Ｂ−Ｂ’の断面図に示すように、露出された容量線領域３１０ｂは、第１の金属層３１２が露出されるまで下向きにエッチングされる。ここで第２の金属層３２０を画定すると、データ線３２０ｂ及び蓄積容量の上部電極３２０ｃも同時に形成される。

図３Ｆの線Ｃ−Ｃ’の断面図に示すように、露出された端子領域３０８ｃは、誘電体層３１４が露出されるまで下向きにエッチングされる。端子領域３０８ｃの周囲は、第２のレジスト層３２２により覆われた領域がないため、基板３００より上にある全ての層が除去され、基板３００が露出される。

続いて、露出された各種材料層上に一層の保護層３２４が蒸着される。上述の保護層３２４は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコンなどの誘電体材料からなってもよい。その後、第２のレジスト層３２２及びその上の保護層３２４を剥離し、図３Ｆに示すような構造を得る。

図３Ｇ及び図４Ｂを参照する。図４Ｂは、図３Ｇの平面図である。犠牲層３０４及び誘電体層３１４は、同じ材料からなるため、適当なエッチング液を使用することにより、露出された犠牲層３０４及び誘電体層３１４を有する側面を剥離する。露出された犠牲層３０４及び誘電体層３１４を有する側面の剥離を行うと、同時に犠牲層３０４及び誘電体層３１４上に位置する各材料層も一緒に剥離され、図３Ｇに示すような構造を得て、薄膜トランジスタアレイ基板の製造工程が完了する。

上述の保護層３２４は、チャネル領域のアモルファスシリコン層３１６として用いる薄膜トランジスタ領域３０８ａと、蓄積容量のキャパシタ誘電体層の誘電体層３１４として用いる容量線領域３１０ｂとを保護し、エッチング液による侵食を防ぐ。

第２実施形態では、第１のハーフトーンマスクをまず利用し、透明電極及び基板の中に走査線トレンチ及び容量線トレンチを形成し、第１の金属層の関連パターンを画定する。ここで走査線トレンチ及び容量線トレンチは、端子領域端に近づくに従い深さが小さくなり、端子領域のボンディングパッド部を基板上に配置し、後続のワイヤボンディング工程が都合よく行えるようにする。続いて、犠牲層のバックエッチングを利用し、薄膜トランジスタ領域、走査線領域及び容量線領域に位置する第２の金属層と、端子領域に位置する第１の金属層とは、それぞれ透明導電層と一緒に接触されてもよい。第２のハーフトーンマスクを再び利用し、画素電極、ソース／ドレイン電極、蓄積容量の上部電極及びデータ線のパターンを各々画定する。そのため、液晶表示装置の薄膜トランジスタアレイ基板の製造工程に必要なマスクは２つだけとなる。

（第３実施形態）
図５Ａから図５Ｅは、本発明の第３実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。図６Ａ及び図６Ｂは、液晶表示装置の薄膜トランジスタアレイ基板の異なる製造工程を行うときの状態を示す平面図である。

図５Ａ及び図６Ａを参照する。図６Ａは、図５Ａの平面図である。基板５００上に透明導電層５０２及び第１のレジスト層５０４を順次形成してから、第１のマスクによりリソグラフィエッチング工程を行い、基板５００上に走査線トレンチ５０６及び容量線トレンチ５０８を同時に形成する。基板５００の走査線トレンチ５０６及び容量線トレンチ５０８以外の箇所は、透明導電層５０２及び第１のレジスト層５０４により依然として覆われている。

図５Ａに示すように、走査線トレンチ５０６は、薄膜トランジスタ領域５０６ａ（図５Ａの線Ａ−Ａ’の断面図に示す）、走査線領域５０６ｂ及び端子領域５０６ｃの３つの領域に分けられている。容量線トレンチ５０８は、容量線領域５０８ｂ（図５Ａの線Ｂ−Ｂ’の断面図に示す）及び端子領域５０８ｃ（図５Ａの線Ｃ−Ｃ’の断面図に示す）の２つの領域に分けられている。また、上述の端子領域５０６ｃと端子領域５０８ｃとは構造が同じであるため、以下、端子領域５０６ｃ、５０８ｃについては特に説明しない。

図５Ｂ及び図６Ａを参照する。図５Ｂ及び図６Ａに示すように、基板５００上の走査線トレンチ５０６及び容量線トレンチ５０８の中と、第１のレジスト層５０４上とに、第１の金属層５１２、誘電体層５１４、アモルファスシリコン層５１６及び保護層５２４を順次蒸着する。その後、従来の適当な溶剤により第１のレジスト層５０４を剥離し、それに伴い第１のレジスト層５０４上に位置する第１の金属層５１２、誘電体層５１４、アモルファスシリコン層５１６及び保護層５２４を一緒に剥離し、走査線トレンチ５０６及び容量線トレンチ５０８の中の第１の金属層５１２、誘電体層５１４、アモルファスシリコン層５１６及び保護層５２４だけを残存させる。上述の保護層５２４は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコンなどの誘電体材料からなってもよい。

走査線トレンチ５０６の薄膜トランジスタ領域５０６ａの中の第１の金属層５１２、誘電体層５１４及びアモルファスシリコン層５１６の各々は、薄膜トランジスタのゲート電極、ゲート誘電体層及びチャネル領域に順次形成される。容量線トレンチ５０８の容量線領域５０８ｂの中の第１の金属層５１２は、蓄積容量の容量線として用い、蓄積容量の下部電極として兼用する。

図５Ｃを参照する。図５Ｃに示すように、基板５００上に第２のレジスト層５２２を塗布してから、例えば、ハーフトーンマスクを第２のマスクとして用い、第２のレジスト層５２２に対してフォトリソグラフィ工程を１回行い、第２のレジスト層５２２をパターニングし、図５Ｃに示すように第２のレジスト層５２２のプロファイルを形成する。

薄膜トランジスタ領域５０６ａと隣接する画素領域との間、端子領域５０８ｃの第２のレジスト層５２２は、露光が完全に行われて第２のレジスト層が全くなくなる。薄膜トランジスタ領域５０６ａのソース／ドレイン領域と、容量線領域５０８ｂの上部電極領域及びデータ線領域上の第２のレジスト層５２２との露光量は少ないため、薄い１層の第２のレジスト層５２２が残存される。薄膜トランジスタ領域５０６ａと画素電極とのコンタクト領域及び容量線領域５０８ｂの上部電極と画素電極とのコンタクト領域上の第２のレジスト層５２２の露光量はさらに少ないため、比較的厚い第２のレジスト層５２２が残存される。画素領域、薄膜トランジスタ領域５０６ａのチャネル領域、コンデンサ上の電極領域とデータ線領域との間の間隔領域（容量線領域５０８ｂの中）及び端子領域５０８ｃの周囲領域上の第２のレジスト層５２２は、露光が全く行われていないため、第２のレジスト層３２２が完全に残存される。

図５Ｄを参照する。図５Ｄに示すように、異方性エッチング法を利用して下向きにエッチングを行う。第２のレジスト層５２２は、領域ごとに厚さが異なるため、各領域のエッチング深度は異なる。

図５Ｄの線Ａ−Ａ’の断面図に示すように、一部の厚さを有する第２のレジスト層５２２により覆われた薄膜トランジスタ領域５０６ａは、アモルファスシリコン層５１６が露出されるまで下向きにエッチングを行う。薄膜トランジスタ領域５０６ａの周囲は、第２のレジスト層５２２の領域により覆われていないため、透明導電層５０２及び一部の深度を有する基板５００が除去され、透明導電層５０２に画素電極５０２ａが画定されている。薄膜トランジスタ領域５０６ａの周囲は、一部の厚さを有する第２のレジスト層５２２の領域により覆われ、透明導電層５０２を露出させ、薄膜トランジスタ領域５０６ａと画素電極とのコンタクト領域を形成する。

図５Ｄの線Ｂ−Ｂ’の断面図に示すように、一部の厚さを有する第２のレジスト層５２２の容量線領域５０８ｂは、アモルファスシリコン層５１６が露出されるまで下向きにエッチングされる。容量線領域５０８ｂの周囲は、一部の厚さを有する第２のレジスト層５２２の領域により覆われ、透明導電層５０２を露出させ、容量線領域５０８ｂの上部電極と画素電極とのコンタクト領域に形成される。

図５Ｄの線Ｃ−Ｃ’の断面図に示すように、露出された端子領域５０８ｃは、第１の金属層５１２より上に形成された層が全て除去される。

その後、露出された基板５００、アモルファスシリコン層５１６、透明導電層５０２及び第２のレジスト層５２２上に、不純物ドープトアモルファスシリコン層５１８及び第２の金属層５２０を順次形成する。

図５Ｅ及び図６Ｂを参照する。図６Ｂは、図５Ｅの平面図である。図５Ｅ及び図６Ｂに示すように、まず等方性エッチングにより透明導電層５０２の露出された側面にサイドエッチングを行い、透明導電層５０２の側面のプロファイルを後退させて画素電極５０２ａを画定することにより、透明導電層５０２と第２の金属層５２０とのオフされるべき箇所にショートが発生することを防ぐことができる。続いて、第２のレジスト層５２２の剥離を行い、それに伴い第２のレジスト層５２２上の不純物ドープトアモルファスシリコン層５１８及び第２の金属層５２０を一緒に剥離し、薄膜トランジスタアレイ基板全体の製造工程を完了する。

薄膜トランジスタアレイ基板の製造工程が完了すると、残存された第２の金属層５２０は、薄膜トランジスタ領域５０６ａの保護層５２４の両側にソース／ドレイン電極５２０ａが形成され、残存された不純物ドープトアモルファスシリコン層５１８は、オーミックコンタクト層５１８ａに形成される。容量線領域５０８ｂに残存された第２の金属層５２０は、それぞれデータ線５２０ｂ及び上部電極５２０ｃに形成される。また、端子領域５０８ｃに残存された第２の金属層５２０は、ボンディングパッド５２０ｄに形成される。

第３実施形態の１回目のリソグラフィエッチング工程は、第１実施形態と同様に、まず第１のマスクを利用し、透明電極及び基板の中に走査線トレンチ及び容量線トレンチを形成し、走査線に関連する薄膜トランジスタ領域及び端子領域と、容量線に関連する蓄積容量領域及び端子領域をまず画定する。その後、走査線トレンチ及び容量線トレンチの中に、必要な様々な材料層を順次蒸着するが、第１実施形態の不純物ドープトアモルファスシリコン層は保護層により代替されている。その後、第２のマスクを用いて２回目のリソグラフィエッチング工程を行い、薄膜トランジスタのソース／ドレイン電極、蓄積容量の上部電極、データ線と端子領域とのボンディングパッドなどの領域の保護層を除去する。その後、上述の領域上に、不純物ドープトアモルファスシリコン層及び第２の金属層を順次蒸着し、必要な薄膜トランジスタ構造、コンデンサの上部電極構造及びデータ線構造をそれぞれ画定する。そのため、液晶表示装置の薄膜トランジスタアレイ基板の製造工程で用いられるマスクは、２つだけとなる。

上述の実施形態から分かるように、本発明の液晶表示装置のアレイ基板の製造方法は、例えば、ハーフトーンマスク、レジスト層のリフトオフの方法などを用いるため、薄膜トランジスタアレイ基板の製造工程で用いるマスクが２つだけとなる。そのため、製造コストを低減させてスループットを向上させることができる。

当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を脱しない範囲内で各種の変更や修正を加えることができる。従って、本出願による特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。

本発明の第１実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。 本発明の第１実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。 本発明の第１実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。 本発明の第１実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。 本発明の第１実施形態による液晶表示装置の薄膜トランジスタアレイ基板の異なる製造工程を行うときの状態を示す平面図である。 本発明の第１実施形態による液晶表示装置の薄膜トランジスタアレイ基板の異なる製造工程を行うときの状態を示す平面図である。 本発明の第２実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。 本発明の第２実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。 本発明の第２実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。 本発明の第２実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。 本発明の第２実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。 本発明の第２実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。 本発明の第２実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。 本発明の第２実施形態による液晶表示装置の薄膜トランジスタアレイ基板の異なる製造工程を行うときの状態を示す平面図である。 本発明の第２実施形態による液晶表示装置の薄膜トランジスタアレイ基板の異なる製造工程を行うときの状態を示す平面図である。 本発明の第３実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。 本発明の第３実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。 本発明の第３実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。 本発明の第３実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。 本発明の第３実施形態による液晶表示装置の薄膜トランジスタアレイ基板の製造工程を行うときの状態を示す断面図である。 本発明の第３実施形態による液晶表示装置の薄膜トランジスタアレイ基板の異なる製造工程を行うときの状態を示す平面図である。 本発明の第３実施形態による液晶表示装置の薄膜トランジスタアレイ基板の異なる製造工程を行うときの状態を示す平面図である。

符号の説明

１００ 基板
１０２ 透明導電層
１０２ａ 画素電極
１０４ 第１のレジスト層
１０６ 走査線トレンチ
１０６ａ 薄膜トランジスタ領域
１０６ｂ 走査線領域
１０６ｃ 端子領域
１０８ 容量線トレンチ
１０８ｂ 容量線領域
１０８ｃ 端子領域
１１２ 第１の金属層
１１４ 誘電体層
１１６ アモルファスシリコン層
１１８ 不純物ドープトアモルファスシリコン層
１１８ａ オーミックコンタクト層
１２０ 第２の金属層
１２０ａ ソース／ドレイン電極
１２０ｂ データ線
１２０ｃ 上部電極
１２２ 第２のレジスト層
３００ 基板
３０２ 透明導電層
３０２ａ 画素電極
３０４ 犠牲層
３０６ 第１のレジスト層
３０８ 走査線トレンチ
３０８ａ 薄膜トランジスタ領域
３０８ｂ 走査線領域
３０８ｃ 端子領域
３１０ｂ 容量線領域
３１０ 容量線トレンチ
３１０ｃ 端子領域
３１２ 第１の金属層
３１４ 誘電体層
３１６ アモルファスシリコン層
３１８ 不純物ドープトアモルファスシリコン層
３１８ａ オーミックコンタクト層
３２０ 第２の金属層
３２０ａ ソース／ドレイン電極
３２０ｂ データ線
３２０ｃ 上部電極
３２２ 第２のレジスト層
３２４ 保護層
５００ 基板
５０２ 透明導電層
５０２ａ 画素電極
５０４ 第１のレジスト層
５０６ 走査線トレンチ
５０６ａ 薄膜トランジスタ領域
５０６ｂ 走査線領域
５０６ｃ 端子領域
５０８ 容量線トレンチ
５０８ｂ 容量線領域
５０８ｃ 端子領域
５１２ 第１の金属層
５１４ 誘電体層
５１６ アモルファスシリコン層
５１８ 不純物ドープトアモルファスシリコン層
５１８ａ オーミックコンタクト層
５２０ 第２の金属層
５２０ａ ソース／ドレイン電極
５２０ｂ データ線
５２０ｃ 上部電極
５２０ｄ ボンディングパッド
５２２ 第２のレジスト層
５２４ 保護層

Claims (5)

1. 基板上に透明導電層を形成する工程と、
   前記透明導電層上に第１のレジスト層を形成する工程と、
   第１のマスクで前記第１のレジスト層をパターニングした後、前記第１のレジスト層をマスクとして、前記透明導電層及び前記基板をエッチングし、前記第１のレジスト層、前記透明導電層及び前記基板の中に平行かつ交互に配列された少なくとも１つの走査線トレンチ及び少なくとも１つの容量線トレンチを形成する工程とを含み、
   前記少なくとも１つの走査線トレンチは、少なくとも１つの薄膜トランジスタ領域、走査線領域及び少なくとも１つの第１の端子領域を有し、前記少なくとも１つの容量線トレンチは、少なくとも１つの容量線領域及び少なくとも１つの第２の端子領域を有し、
   さらに、前記少なくとも１つの走査線トレンチと前記少なくとも１つの容量線トレンチの中及び前記少なくとも１つの走査線トレンチと前記少なくとも１つの容量線トレンチの周縁部の前記第１のレジスト層上に、第１の金属層、誘電体層、シリコン層及び不純物ドープトシリコン層を順次形成する工程と、
   適当な溶剤を用いて、前記第１のレジスト層、並びに前記第１のレジスト層の上にある各層を剥離する工程と、
   前記不純物ドープトシリコン層及び前記透明導電層の上に第２の金属層を形成する工程と、
   前記第２の金属層上に第２のレジスト層を形成する工程と、
   第２のマスクで前記第２のレジスト層をパターニングした後、前記第２のレジスト層をマスクとして下向きにエッチングを行い、薄膜トランジスタ領域にシリコン層が露出されるまで下向きにエッチングを行って薄膜トランジスタのソース／ドレイン電極及びその下にあるオーミックコンタクト層を画定し、容量線領域に第１の金属層が露出されるまで下向きにエッチングを行って上部電極及びデータ線を画定し、第１の端子領域及び第２の端子領域に第１の金属層が露出されるまで下向きにエッチングを行う工程と、を含むことを特徴とする、液晶表示装置の薄膜トランジスタアレイ基板の製造方法。
2. 基板上に透明導電層を形成する工程と、
   前記透明導電層上に犠牲層を形成する工程と、
   前記犠牲層上に第１のレジスト層を形成する工程と、
   第１のマスクで前記第１のレジスト層をパターニングした後、前記第１のレジスト層をマスクとして、前記犠牲層、前記透明導電層及び前記基板をエッチングし、前記第１のレジスト層、前記犠牲層、前記透明導電層及び前記基板の中に平行かつ交互に配列された少なくとも１つの走査線トレンチ及び少なくとも１つの容量線トレンチを形成する工程とを含み、
   前記少なくとも１つの走査線トレンチは、少なくとも１つの薄膜トランジスタ領域、走査線領域及び少なくとも１つの第１の端子領域を有し、前記少なくとも１つの容量線トレンチは、少なくとも１つの容量線領域及び少なくとも１つの第２の端子領域を有し、前記第１の端子領域及び前記第２の端子領域は、前記基板の中のトレンチの深さが末端方向に向かうに従い０に近くなる斜面形状であり、
   さらに、前記少なくとも１つの走査線トレンチ及び前記少なくとも１つの容量線トレンチの中と、前記少なくとも１つの走査線トレンチと前記少なくとも１つの容量線トレンチの周縁部の前記第１のレジスト層上とに、第１の金属層、誘電体層、シリコン層及び不純物ドープトシリコン層を順次形成する工程と、
   前記走査線トレンチと前記容量線トレンチの側壁に露出しており同じ材料からなる前記犠牲層及び前記誘電体層にサイドエッチングを行い、前記犠牲層及び前記誘電体層の側面のプロファイルを後退させる工程と、
   適当な溶剤を用いて、前記第１のレジスト層、並びに前記第１のレジスト層の上にある各層を剥離する工程と、
   露出された前記犠牲層、前記透明導電層及び前記不純物ドープトシリコン層の上に第２の金属層を形成する工程と、
   前記第２の金属層上に第２のレジスト層を形成する工程と、
   第２のマスクで前記第２のレジスト層をパターニングした後、前記第２のレジスト層をマスクとして下向きにエッチングを行い、薄膜トランジスタ領域にシリコン層が露出されるまで下向きにエッチングを行って薄膜トランジスタのソース／ドレイン電極及びその下にあるオーミックコンタクト層を画定し、さらに前記薄膜トランジスタ領域周囲において第２の金属層、犠牲層及び透明導電層を除去して画素電極を画定し、容量線領域に第１の金属層が露出されるまで下向きにエッチングを行って上部電極及びデータ線を画定し、前記第１の端子領域及び前記第２の端子領域に誘電体層が露出されるまで下向きにエッチングを行い、さらに前記第１の端子領域及び前記第２の端子領域周囲において基板が露出されるまで下向きにエッチングを行う工程と、
   露出された各層上に保護層を形成する工程と、
   下向きにエッチングを行った後に残存された前記第２のレジスト層及びその上の各層を除去する工程と、
   側壁が露出された前記犠牲層、前記誘電体層、並びに前記犠牲層及び前記誘電体層の上にある各層を除去する工程と、を含むことを特徴とする、液晶表示装置の薄膜トランジスタアレイ基板の製造方法。
3. 基板上に透明導電層を形成する工程と、
   前記透明導電層上に第１のレジスト層を形成する工程と、
   第１のマスクで前記第１のレジスト層をパターニングした後、前記第１のレジスト層をマスクとして、前記透明導電層及び前記基板をエッチングし、前記第１のレジスト層、前記透明導電層及び前記基板の中に平行かつ交互に配列された少なくとも１つの走査線トレンチ及び少なくとも１つの容量線トレンチを形成する工程とを含み、
   前記少なくとも１つの走査線トレンチは、少なくとも１つの薄膜トランジスタ領域、走査線領域及び少なくとも１つの第１の端子領域を有し、前記少なくとも１つの容量線トレンチは、少なくとも１つの容量線領域及び少なくとも１つの第２の端子領域を有し、
   さらに、前記少なくとも１つの走査線トレンチ及び前記少なくとも１つの容量線トレンチの中及び前記少なくとも１つの走査線トレンチと前記少なくとも１つの容量線トレンチの周縁部の前記第１のレジスト層上に、第１の金属層、誘電体層、シリコン層及び保護層を順次形成する工程と、
   適当な溶剤を用いて、前記第１のレジスト層、並びに前記第１のレジスト層の上にある各層を剥離する工程と、
   前記透明導電層上及び前記保護層上に第２のレジスト層を形成する工程と、
   第２のマスクで前記第２のレジスト層をパターニングした後、前記第２のレジスト層をマスクとして下向きにエッチングを行い、薄膜トランジスタ領域において前記保護層を除去し、前記薄膜トランジスタ領域の周囲の一方においては透明導電層及び一定の深さまでの基板を除去し、さらに前記薄膜トランジスタの周囲の他方において透明導電層を露出させることによって、２つのソース／ドレイン領域を画定し、容量線領域において前記保護層を除去し、前記容量線領域の周囲において透明導電層を露出させることによって、上部電極領域及びデータ線領域を画定し、第１の端子領域及び第２の端子領域について、その中から前記保護層、前記シリコン層及び前記誘電体層を除去し、前記第１の金属層を露出する工程と、
   前記ソース／ドレイン領域、前記上部電極領域、前記データ線領域、前記第１の端子領域、前記第２の端子領域及び残存された前記第２のレジスト層の上に、不純物ドープトシリコン層及び第２の金属層を順次形成する工程と、
   透明電極層の露出側壁のサイドエッチングを行い、前記透明電極層の側面のプロファイルを後退させる工程と、
   残存された前記第２のレジスト層を除去する工程と、を含むことを特徴とする、液晶表示装置の薄膜トランジスタアレイ基板の製造方法。
4. 基板、少なくとも１つの薄膜トランジスタ、少なくとも１つの走査線、少なくとも１つの蓄積容量、少なくとも１つのデータ線及び少なくとも１つの画素電極を備える液晶表示装置の薄膜トランジスタアレイ基板であって、
   請求項１から３のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法で製造され、
   前記基板は、平行かつ交互に配列された少なくとも１つの走査線トレンチ及び少なくとも１つの容量線トレンチを有し、前記少なくとも１つの走査線トレンチは、少なくとも１つの薄膜トランジスタ領域及び走査線領域を有し、
   前記少なくとも１つの薄膜トランジスタは、前記走査線トレンチの前記薄膜トランジスタ領域の中に位置し、
   前記少なくとも１つの走査線は、前記走査線トレンチの前記走査線領域の中に位置し、前記薄膜トランジスタのゲート電極と電気的に接続され、
   前記少なくとも１つの蓄積容量は、前記容量線トレンチの中に位置し、
   前記少なくとも１つのデータ線は、前記基板上に位置し、前記少なくとも１つの走査線トレンチと前記少なくとも１つの容量線トレンチに渡って配置され、前記薄膜トランジスタのソース／ドレイン電極の１つと電気的に接続され、
   前記少なくとも１つの画素電極は、前記基板上の前記少なくとも１つのデータ線と前記少なくとも１つの走査線との間に位置し、前記薄膜トランジスタのもう一つのソース／ドレイン電極と電気的に接続されていることを特徴とする、液晶表示装置の薄膜トランジスタアレイ基板。
5. 前記走査線トレンチ及び前記容量線トレンチの末端領域の中とその周囲の前記基板上とに配置された複数のボンディングパッドをさらに備えることを特徴とする、請求項４に記載の液晶表示装置の薄膜トランジスタアレイ基板。

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