JP5230955B2 - 抵抗性メモリ素子 - Google Patents

Description

本発明は、抵抗性メモリ素子に係り、さらに詳細には、低電力駆動可能な抵抗性ランダムアクセスメモリ素子に関する。

抵抗性ランダムアクセスメモリ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ：以下、ＲＲＡＭと称する）は、主に遷移金属酸化物の電圧によって抵抗値が変化する特性（抵抗変化特性）を利用したものであって、中央の酸化物層及び上下電極を備えた構造を有する。

図１Ａに示すように、メモリ素子１０は、下部電極１１、酸化物層１２、及び上部電極１３が順次に積層された構造を有する。酸化物層１２は、メモリノードとして作用するものであって、通常、抵抗変化（可変抵抗）特性を有する遷移金属酸化物、例えば、ＺｎＯ、ＴｉＯ_２、Ｎｂ_２Ｏ_５、ＺｒＯ_２、またはＮｉＯ_ｘなどから形成される。

ＮｉＯ_ｘ、ＺｒＯ_ｘ、Ｎｂ_２Ｏ_５−ｘなどを利用したＲＲＡＭは、優れたスイッチング特性及び保持特性などを備えた不揮発性メモリとして多くの長所を有し、このための多様な物質が研究されている。図１Ｂは、メモリノードとしてＮｉＯ_ｘを利用する従来の抵抗性メモリ素子の電流−電圧特性を示すグラフである。図１Ｂに示すように、抵抗性メモリの作動のためには、３ｍＡ以上の電流が要求されるということが分かる。すなわち、メモリ素子は、所定値以上の電圧及び電流で作動するが、望ましくは、電流を下げることが必要である。電流を下げれば、メモリ素子が消費する電力量が減少する。

したがって、その他のメモリ素子と同様に、抵抗性メモリ素子の低電力化についての研究が要求される。
特開２０００−３５７８２９号公報 特開２００４−０２２９０４号公報 特開２００４−０５５９６９号公報

本発明の目的は、低消費電力の抵抗性メモリ素子を提供することである。

本発明に係る抵抗性ランダムアクセスメモリ素子は、第１電極と、前記第１電極上にＮｉＯｘ，ＺｒＯｘ，Ｎｂ_２Ｏ_５−ｘ，ＨｆＯ，ＺｎＯ，ＷＯ_３，ＣｏＯ，ＣｕＯ_２，及びＴｉＯ_２からなる群から選択された何れか１つから形成され、印加された電圧に応じて生じた２つの抵抗状態を利用して情報を保存する第１酸化物層と、前記第１酸化物層上に形成される第２酸化物材料からなる電流制御層と、前記電流制御層上に形成される第２電極と、を備え、前記電流制御層は前記第１電極と前記第２電極との間を流れるオン電流を減少させる層であり、前記電流制御層は、遷移金属がドーピングされたＲｕＯｘ、ＡｌとＩｎのうちいずれか一つがドーピングされたＲｕＯｘ、金属がドーピングされたＳｉＯ_２及び金属がドーピングされたＺｒリッチのＺｒＯ_２の中から選択されたいずれか１つの物質から形成されることを特徴とする。

本発明の他の実施形態によれば、前記電流制御層は、遷移金属がドーピングされたＺｎＯ_ｘまたはＲｕＯ_ｘから形成されうる。

本発明のさらに他の実施形態によれば、前記電流制御層は、ＡｌもしくはＩｎがドーピ
ングされたＺｎＯ_ｘもしくはＲｕＯ_ｘ、または、金属がドーピングされたＳｉＯ_２もしくはＺｒリッチのＺｒＯ_２から形成されうる。

本発明の具体的な実施形態によれば、前記電流制御層は、１０Ω〜１０ｋΩの範囲の抵抗を有しうる。

本発明によれば、電流制御のためのドーピングされた酸化物層をＲＲＡＭ物質上に形成することにより、低消費電力の抵抗性メモリ素子を具現することができる。

以下、添付された図面を参照して、本発明の一実施形態に係る抵抗性メモリ素子について詳細に説明する。ここで、図面に示す各層の厚さ及び幅は、説明の便宜のために多少誇張されて表現されている。

図２Ａは、本発明の一実施形態に係る抵抗性メモリ素子２０を示す断面図である。

図２Ａに示すように、本発明に係る抵抗性メモリ素子２０は、下部電極（第１電極）２１、第１酸化物層２２、電流制御層２３、及び上部電極（第２電極）２４を備える。

第１酸化物層２２は、下部電極２１上に形成され、基本的に可変抵抗特性を有する。第１酸化物層２２は、２つの抵抗状態を有する遷移金属酸化物によるメモリノードであり、その材料としては、ＮｉＯ_ｘ、ＺｒＯ_ｘ、Ｎｂ_２Ｏ_５−ｘ、ＨｆＯ、ＺｎＯ、ＷＯ_３、ＣｏＯ、ＣｕＯ_２、またはＴｉＯ_２などがある。したがって、本発明は、第１酸化物層２２の材料として、ＮｉＯ_ｘ、ＺｒＯ_ｘ、Ｎｂ_２Ｏ_５−ｘ、ＨｆＯ、ＺｎＯ、ＷＯ_３、ＣｏＯ、ＣｕＯ_２、及びＴｉＯ_２のうち何れか一つを利用する。

このような第１酸化物層２２上には、本発明の特徴として、第２酸化物質からなる電流制御層２３が形成される。電流制御層２３は、金属酸化物から形成されうる。本発明の一実施形態によれば、電流制御層２３は、Ｉｎ、Ａｌ、もしくは遷移金属がドーピングされたＺｎＯ_ｘ、または、Ｉｎ、Ａｌ、もしくは遷移金属がドーピングされたＲｕＯ_ｘなどの物質から形成されうる。本発明の他の実施形態によれば、電流制御層２３は、金属がドーピングされたＳｉＯ_２、または、金属がドーピングされたＺｒリッチ（Ｚｒ−ｒｉｃｈ）のＺｒＯ_２から形成されうる。ここで、電流制御層２３は、１０Ω〜１０ｋΩの範囲の抵抗を有することが望ましい。電流制御層２３上には、上部電極２４が形成される。

下部電極２１および上部電極２４の少なくとも一方は、電気伝導性を有する金属または金属酸化物から形成され、具体的には、Ｉｒ、Ｒｕ、Ｐｔ、またはこれらの酸化物から形成される。

電流制御層２３の抵抗は、１０Ω〜１０ｋΩの範囲の値を有し、したがって、本発明に係る抵抗性メモリ素子２０は、図２Ｂに示すような等価回路を有する。図２ＢでＲ_ＴＥは、上部電極２４の抵抗、Ｒ_Ｒは、電流制御層２３の抵抗、Ｒ_ＮｉＯは、第１酸化物層２２の抵抗、そして、Ｒ_ＢＥは、下部電極２１の抵抗を表す。抵抗成分Ｒ_ＴＥ、Ｒ_Ｒ、Ｒ_ＮｉＯ、Ｒ_ＢＥは、直列に連結され、第１酸化物層２２の抵抗Ｒ_ＮｉＯ状態にしたがって１ビットの情報を保存する。

図２Ｃは、本発明に係る抵抗性メモリ素子において、第１酸化物層は、ＮｉＯから形成され、電流制御層は、ＡｌがドーピングされたＺｎＯから形成された場合、電流制御層の抵抗変化１、１０、５６、１２０、２２０、３００（Ω：ｏｈｍ）による電流−電圧特性
を示すグラフである。

図２Ｃに示すように、抵抗の低い状態では、電流制御層の抵抗が大きくなるほど、電流が減少するということが分かり、そして、抵抗の高い状態では、抵抗に関係なく電流が流れないということが分かる。

図３は、ＡｌがドーピングされたＺｎＯ膜を１５ｎｍの厚さにＮｉＯ物質層上に蒸着した後、スイッチング挙動を測定した結果を示すグラフであって、本発明に係る抵抗性メモリ素子の電流−電圧特性を示す。このような図３を通じて、ピーク電流が１００μＡ以下でもスイッチングが発生するということが分かる。このような電流は、工程の最適化を通じて調節が可能である。

図４は、本発明に係る抵抗性メモリ素子及び従来の抵抗性メモリ素子の高抵抗状態（Ｈｉｇｈ Ｒ）及び低抵抗状態（Ｌｏｗ Ｒ）での抵抗変化を示す抵抗−スイッチングサイクル特性グラフである。

図４に示すように、既存のＮｉＯ ＲＲＡＭ物質のオン／オフ時の抵抗値と、電流制御用のＡｌがドーピングされたＺｎＯ薄膜をＮｉＯ上に蒸着した場合の抵抗値とを比較すれば、オン電流を１００倍以上減らしうるということが分かる。

以上のとおり、説明した実施形態によれば、新たなメモリ技術として注目されているＲＲＡＭにおいて、２つの抵抗状態の具現のためのＮｉＯ、ＺｒＯｘ、またはＮｂ_２Ｏ_５−ｘのような薄膜における高いオン電流（ピーク電流＞３ｍＡ）を、例えば、１００μＡに大きく下げて、従来の抵抗性メモリ素子が有する高電力消費の問題を解決する低消費電力の抵抗性メモリ素子を具現することができる。これは、比抵抗が酸化物と絶縁膜との間の値を有するドーピングされた酸化物薄膜によるものであって、ＮｉＯ、ＺｒＯ_ｘ、またはＮｂ_２Ｏ_５−ｘのようなＲＲＡＭ薄膜が有している従来のメモリ素子の高いオン電流値を少なくとも１００倍減らし、実際のオン電流を数百μＡに下げることによって、従来に比べて画期的な低電力メモリ素子の具現が可能である。

本発明に係る抵抗性メモリ素子の製造工程は、従来の一般的なＤＲＡＭの製造工程などの周知の半導体工程をそのまま利用しうる。

以上のとおり、既存のＮｉＯ_ｘ、ＺｒＯ_ｘ、またはＮｂ_２Ｏ_５−ｘなどの抵抗変化素子（ＲＲＡＭ）は、優れたスイッチング特性及び保持特性、動作電圧などを有しているにもかかわらず、高いオン電流のため（ピーク電流＞３ｍＡ）、実際の低電力素子の具現に難しさがあった。しかし、本発明によれば、電流制御のためのドーピングされた酸化物層をＲＲＡＭ物質上に形成することで優れた低消費電力の抵抗性メモリ素子の具現が可能である。

以上のとおり、このような本願発明の理解を助けるために、いくつかのの模範的な実施形態が説明され、かつ添付された図面に示されたが、このような実施形態は、単に広い発明を例示し、これを制限しないという点と、本発明は、図示及び説明された構造及び配列に限定されないという点とが理解されねばならない。それは、当業者ならば、これらの多様な他の修正が可能であるためである。

本発明は、抵抗性メモリ素子に関連した技術分野に好適に適用されうる。

従来の技術による抵抗性メモリ素子の構造を示す断面図である。 従来の抵抗性メモリ素子の電流−電圧特性を示すグラフである。 本発明の一実施形態に係る抵抗性メモリ素子の概略的な断面図である。 図２Ａに示す抵抗性メモリ素子の電気的な等価回路図である。 本発明の多様な実施形態に係る抵抗性メモリ素子の電流−電圧特性を示すグラフである。 本発明の具体的な実施形態に係る抵抗性メモリ素子の電流−電圧特性を示すグラフである。 本発明に係る抵抗性メモリ素子及び従来の抵抗性メモリ素子の高抵抗状態及び低抵抗状態での抵抗変化を示す抵抗−スイッチングサイクル特性を示すグラフである。

符号の説明

２０ 抵抗性メモリ素子、
２１ 下部電極、
２２ 第１酸化物層、
２３ 電流制御層、
２４ 上部電極。

Claims (2)

1. 第１電極と、
   前記第１電極上にＮｉＯｘ，ＺｒＯｘ，Ｎｂ_２Ｏ_５−ｘ，ＨｆＯ，ＺｎＯ，ＷＯ_３，ＣｏＯ，ＣｕＯ_２，及びＴｉＯ_２からなる群から選択された何れか１つから形成され、印加された電圧に応じて生じた２つの抵抗状態を利用して情報を保存する第１酸化物層と、
   前記第１酸化物層上に形成される第２酸化物材料からなる電流制御層と、
   前記電流制御層上に形成される第２電極と、を備え、
   前記電流制御層は前記第１電極と前記第２電極との間を流れるオン電流を減少させる層であり、
   前記電流制御層は、遷移金属がドーピングされたＲｕＯｘ、ＡｌとＩｎのうちいずれか一つがドーピングされたＲｕＯｘ、金属がドーピングされたＳｉＯ_２及び金属がドーピングされたＺｒリッチのＺｒＯ_２の中から選択されたいずれか１つの物質から形成されることを特徴とする抵抗性ランダムアクセスメモリ素子。
2. 前記電流制御層は、１０Ω〜１０ｋΩの範囲の抵抗を有することを特徴とする請求項１に記載の抵抗性ランダムアクセスメモリ素子。