KR100965772B1 - 저항성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 저항성 메모리 소자 및 그 제조 방법에 관한 것으로서, 본 발명의 저항성 메모리 소자는, 기판상의 하부 전극; 상기 하부 전극 상에 구비되고 금속 도펀트가 도핑된 저항층; 및 상기 저항층 상의 상부 전극을 포함하되, 상기 금속 도펀트의 도핑 농도는 상기 저항층의 하부에서 상부로 갈수록 점진적으로 증가하고, 상술한 본 발명에 의한 저항성 메모리 소자 및 그 제조 방법은, 저항층 내에 금속의 도펀트를 도핑하되 하부에서 상부로 갈수록 금속 도펀트의 도핑 농도를 점진적으로 증가시킴으로써 리셋 전류 및 리셋 시간을 감소시키면서 셋/리셋 전류 분포를 균일하게 하여 메모리로서의 스위칭 특성을 안정적으로 확보할 수 있다.
저항성 메모리 소자, ReRAM, 필라멘트 전류 통로, 저항층, 금속 도펀트, 도핑 농도
Description
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 비휘발성의 ReRAM(Resistive Random Access Memory) 소자와 같이 저항 변화를 이용하는 저항성 메모리 소자 및 그 제조 방법에 관한 것이다.
최근 디램과 플래쉬 메모리를 대체할 수 있는 차세대 메모리 소자에 대한 연구가 활발히 수행되고 있다.
이러한 차세대 메모리 소자 중 하나는, 인가되는 바이어스에 따라 저항이 급격히 변화하여 적어도 서로 다른 두 저항 상태를 스위칭(switching)할 수 있는 물질 즉, 저항층을 이용하는 저항성 메모리 소자이다. 이러한 특성을 갖는 저항층으로는 전이금속 산화물을 포함하는 이원 산화물이나 페로브스카이트(perovskite) 계열의 물질이 이용되고 있다.
이와 같은 저항성 메모리 소자의 구조 및 상기의 스위칭 기작(mechanism)을 간략히 설명하면 다음과 같다.
일반적으로 저항성 메모리 소자는 상하부 전극과, 상하부 전극 사이에 위치하는 저항층을 포함하는 구조를 갖는다. 상기의 상하부 전극에 소정 바이어스가 인가되면 인가되는 바이어스에 따라서 상기 저항층 내에 공공(vacancy)에 의한 필라멘트 전류 통로(filamentary current path)가 생성되거나, 공공이 제거되어 기 형성된 필라멘트 전류 통로가 소멸된다. 이와 같이 필라멘트 전류 통로의 생성 또는 소멸에 의하여 저항층은 서로 구별될 수 있는 두 저항 상태를 나타낸다. 즉, 필라멘트 전류 통로가 생성된 경우 저항이 낮은 상태(예를 들어, 셋(set) 상태)를 나타내고 필라멘트 전류 통로가 소멸된 경우 저항이 높은 상태(예를 들어, 리셋(reset) 상태)를 나타내는 것이다.
그러나, 이와 같은 저항성 메모리 소자가 메모리로서의 스위칭 특성을 안정적으로 확보하기 위해서는, 리셋 전류가 지나치게 높은 문제점, 리셋 시간이 긴 문제점, 셋/리셋 전류 분포가 균일하지 못한 문제점 등이 해결되어야 한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 저항층 내에 금속의 도펀트를 도핑하되 하부에서 상부로 갈수록 금속 도펀트의 도핑 농도를 점진적으로 증가시킴으로써 리셋 전류 및 리셋 시간을 감소시키면서 셋/리셋 전류 분포를 균일하게 하여 메모리로서의 스위칭 특성을 안정적으로 확보할 수 있는 저항성 메모리 소자 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 저항성 메모리 소자는, 기판상의 하부 전극; 상기 하부 전극 상에 구비되고 금속 도펀트가 도핑된 저항층; 및 상기 저항층 상의 상부 전극을 포함하되, 상기 금속 도펀트의 도핑 농도는 상기 저항층의 하부에서 상부로 갈수록 점진적으로 증가한다.
또한, 상기 과제를 해결하기 위한 본 발명의 저항성 메모리 소자의 제조 방법은, 기판상의 하부 전극용 도전층을 형성하는 단계; 상기 하부 전극 상에 금속 도펀트가 도핑된 저항층을 형성하는 단계; 및 상기 저항층 상에 상부 전극용 도전층을 형성하는 단계을 포함하되, 상기 금속 도펀트의 도핑 농도는 상기 저항층의 하부에서 상부로 갈수록 점진적으로 증가한다.
상술한 본 발명에 의한 저항성 메모리 소자 및 그 제조 방법은, 저항층 내에 금속의 도펀트를 도핑하되 하부에서 상부로 갈수록 금속 도펀트의 도핑 농도를 점진적으로 증가시킴으로써 리셋 전류 및 리셋 시간을 감소시키면서 셋/리셋 전류 분포를 균일하게 하여 메모리로서의 스위칭 특성을 안정적으로 확보할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 본 발명의 일실시예에 따른 저항성 메모리 소자를 나타내는 단면도이다.
도1에 도시된 바와 같이, 본 발명의 일실시예에 따른 저항성 메모리 소자는, 소정의 하부 구조물이 형성된 기판(10), 기판(10) 상의 절연막(11), 절연막(11)을 관통하여 기판(10)과 접속되는 콘택 플러그(12), 절연막(11) 상에 위치하면서 콘택 플러그(12)를 덮는 하부 전극(13), 하부 전극(13) 상의 저항층(14) 및 저항층(14) 상의 상부 전극(15)을 포함한다.
여기서, 저항층(14)은 일반적으로 저항성 메모리 소자에서 저항층을 이루는 물질 즉, 이원 산화물(예를 들어, NiO, TiO2, ZnO2, ZrO2, Nb2O5, Al2O3, Ta2O5 등)이나 페로브스카이트 계열의 물질에 금속의 도펀트가 도핑된 물질로 이루어진다. 특 히, 금속 도펀트의 도핑 농도는 저항층(14)의 하부에서 상부로 갈수록 점진적으로 증가된다.
이와 같이 저항층(14)의 하부에서 상부로 갈수록 점진적으로 금속 도펀트의 도핑 농도를 증가시키는 이유는 다음과 같다.
전술한 바와 같이, 필라멘트 전류 통로의 생성 또는 소멸은 저항층 내의 공공에 기인한 것이므로, 공공의 밀도가 감소할수록 필라멘트 전류 통로의 개수가 감소하게 된다. 따라서, 이러한 저항층 내에 금속 도펀트를 도핑하면, 금속 도펀트가 저항층 내의 공공을 채워 공공 밀도를 감소시키고 그에 따라 필라멘트 전류 통로의 개수가 감소한다. 한편, 필라멘트 전류 통로의 생성은 하부 전극으로부터 시작되는 것이나, 필라멘트 전류 통로의 소멸은 상부 전극으로부터 시작된다. 즉, 기 형성된 필라멘트 전류 통로의 소멸은 상부 전극 계면의 산소가 저항층 내의 공공을 채움으로써 수행되는 것이다.
따라서, 본 발명의 일실시예에서와 같이 저항층(14)의 금속 도펀트의 도핑 농도를 하부에서 상부로 갈수록 점진적으로 증가시키는 경우, 저항층(14)의 하부에서 상부로 갈수록 공공 밀도가 감소하여 필라멘트 전류 통로의 개수가 감소하게 되고, 그에 따라 리셋 전류 및 리셋 시간을 감소시킬 수 있다. 나아가, 이 금속 도펀트는 산소와 결합하여 일종의 산소 저장소(reservoir) 역할을 하므로 비정상적인 셋/리셋 프로세스를 방지할 수 있어 셋/리셋 전류 분포의 균일도를 향상시킬 수 있다.
이러한 금속 도펀트는 Ti, Ni, Al, Au, Pt, Ag, Zn 또는 Co인 것이 바람직하 다. 또한, 저항층(14) 최하부의 금속 도펀트 도핑 농도는 0.1wt%이고 상부로 갈수록 도핑 농도가 점진적으로 증가하여 저항층(14) 최상부의 금속 도펀트 도핑 농도는 0.4wt%가 되는 것이 바람직하다.
하부 전극(13) 및 상부 전극(15)을 이루는 도전성의 물질에는 크게 제한이 없으며, Pt, Ni, W, Au, Ag, Cu, Ti, Zn, Al, Ta, Ir 또는 이들의 합금으로 이루어지는 것이 바람직하다.
이하, 상기 도1을 참조하여 본 발명의 일실시예에 따른 저항성 메모리 소자의 제조 방법을 설명하기로 한다.
우선, 소정의 하부 구조물이 형성된 기판(10) 상에 절연막(11)을 형성한 후, 절연막(11) 내에 절연막(11)을 관통하여 기판(10)과 연결되는 콘택 플러그(12)를 형성한다.
이어서, 콘택 플러그(12)를 포함하는 절연막(11) 상에 하부 전극(13) 형성을 위한 도전층을 형성한다. 여기서, 도전층은 Pt, Ni, W, Au, Ag, Cu, Ti, Zn, Al, Ta, Ir 또는 이들의 합금으로 이루어지는 것이 바람직하다.
이어서, 하부 전극(13) 형성을 위한 도전층 상에 저항층(14)을 위한 물질층 즉, 이원 산화물 또는 페로브스카이트 계열의 물질에 금속의 도펀트가 도핑된 물질층을 증착한다. 여기서, 저항층(14)의 금속 도펀트 도핑 농도를 하부에서 상부로 갈수록 점진적으로 증가시키기 위하여 다음과 같은 방법을 이용할 수 있다.
예를 들어, 이원 산화물 또는 페로브스카이트 계열의 물질을 증착하면서 증 착 초기에는 도핑 가스의 유량을 상대적으로 작게 하고 증착이 진행됨에 따라 점진적으로 도핑 가스의 유량을 증가시킴으로써, 금속 도펀트의 도핑 농도를 증가시킬 수 있다.
또는, 이원 산화물 또는 페로브스카이트 계열의 물질을 증착하면서 증착 초기에는 금속 도펀트의 증착률을 상대적으로 작게 하고 증착이 진행됨에 따라 금속 도펀트의 증착률을 점진적으로 증가시킴으로써, 금속 도펀트의 도핑 농도를 증가시킬 수 있다.
상기 금속 도펀트는, Ti, Ni, Al, Au, Pt, Ag, Zn 또는 Co인 것이 바람직하다. 또한, 저항층(14)의 증착 초기에 금속 도펀트 도핑 농도는 0.1wt%로 하고 증착이 진행됨에 따라 금속 도펀트 도핑 농도를 점진적으로 증가시켜 증착 완료시 금속 도펀트 도핑 농도는 0.4wt%가 되는 것이 바람직하다.
이어서, 저항층(14) 상에 상부 전극(15) 형성을 위한 도전층을 형성한다. 여기서, 여기서, 도전층은 Pt, Ni, W, Au, Ag, Cu, Ti, Zn, Al, Ta, Ir 또는 이들의 합금으로 이루어지는 것이 바람직하다.
이어서, 상부 전극(15) 형성을 위한 도전층, 저항층(14) 및 하부 전극(13) 형성을 위한 도전층을 패터닝함으로써 본 발명의 일실시예에 따른 저항성 메모리 소자를 제조할 수 있다.
이하에서는 본 발명의 일실시예에 따른 저항성 메모리 소자가 특히 ReRAM 소자인 경우를 살펴보기로 한다. ReRAM 소자는 하나의 트랜지스터와 하나의 저항으로 구성되는 단위 셀로 구성되는 소자이다.
도2는 본 발명의 일실시예에 따른 ReRAM 소자를 나타내는 단면도이다.
도2에 도시된 바와 같이, 반도체 기판(20)은 소자분리막(21)에 의하여 한정되는 활성영역을 갖는다.
반도체 기판(20)의 활성 영역에는 제1 및 제2 트랜지스터가 구비된다. 이를 좀더 상세히 설명하면 다음과 같다. 반도체 기판(20)의 활성영역 내에는 서로 이격된 제1 및 제2 드레인 영역(Da, Db)과 그 사이의 공통 소스 영역(CS)이 배치된다. 제1 트랜지스터는, 공통 소스 영역(CS) 및 제1 드레인 영역(Da)과, 그 사이에서 활성 영역 상부를 가로지르는 제1 게이트(22a)로 구성된다. 제2 트랜지스터는, 공통 소스 영역(CS) 및 제2 드레인 영역(Db)과, 그 사이에서 활성 영역 상부를 가로지르는 제2 게이트(22b)로 구성된다.
공통 소스 영역(CS)은 절연막(23)을 관통하는 소스 콘택 플러그(24)를 통하여 소스 라인(25)에 연결된다.
제1 및 제2 드레인 영역(Da, Db)은 각각 절연막(23)을 관통하는 제1 및 제2 드레인 콘택 플러그(26a, 26b), 제1 및 제2 드레인 패드(27a, 27b)에 의하여 제1 및 제2 저항부에 연결된다. 여기서, 제1 및 제2 저항부는 전술한 도1에 도시된 구성을 가질 수 있다. 즉, 제1 저항부는 제1 드레인 패드(27a) 와 연결되는 제1 콘택 플러그(28a), 제1 콘택 플러그(28a)와 연결되는 제1 하부 전극(29a), 제1 하부 전극(29a) 상에 형성되면서 하부에서 상부로 갈수록 금속 도펀트의 도핑 농도가 증가하는 제1 저항층(30a) 및 제1 저항층(30a) 상의 제1 상부 전극(31a)으로 구성된다. 제2 저항부는 제1 저항부와 대칭적으로 동일한 구성을 갖는다.
제1 및 제2 저항부의 제1 및 제2 상부 전극(31a, 31b)는 각각 제1 및 제2 콘택 플러그(32a, 32b)를 통하여 비트라인(33)과 연결된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1은 본 발명의 일실시예에 따른 저항성 메모리 소자를 나타내는 단면도.
도2는 본 발명의 일실시예에 따른 ReRAM 소자를 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 기판 11 : 절연막
12 : 콘택 플러그 13 : 하부 전극
14 : 저항층 15: 상부 전극
Claims (11)
- 기판상의 하부 전극;상기 하부 전극 상에 구비되고 금속 도펀트가 도핑된 저항층; 및상기 저항층 상의 상부 전극을 포함하되,상기 금속 도펀트의 도핑 농도는 상기 저항층의 하부에서 상부로 갈수록 점진적으로 증가하는저항성 메모리 소자.
- 제1항에 있어서,상기 저항층은,이원 산화물 또는 페로브스카이트 계열의 물질로 이루어지는저항성 메모리 소자.
- 제1항 또는 제2항에 있어서,상기 금속 도펀트는, Ti, Ni, Al, Au, Pt, Ag, Zn 또는 Co인저항성 메모리 소자.
- 제1항에 있어서,상기 금속 도펀트의 도핑 농도는 상기 저항층의 최하부에서 0.1wt%이고 상기 저항층의 최상부에서 0.4wt%인저항성 메모리 소자.
- 제1항에 있어서,상기 금속 도펀트의 도핑 농도에 반비례하여 상기 저항층 내의 공공 밀도는 상기 저항층 하부에서 상부로 갈수록 점진적으로 감소하는저항성 메모리 소자.
- 기판상의 하부 전극용 도전층을 형성하는 단계;상기 하부 전극 상에 금속 도펀트가 도핑된 저항층을 형성하는 단계; 및상기 저항층 상에 상부 전극용 도전층을 형성하는 단계을 포함하되,상기 금속 도펀트의 도핑 농도는 상기 저항층의 하부에서 상부로 갈수록 점진적으로 증가하는저항성 메모리 소자의 제조 방법.
- 제6항에 있어서,상기 저항층 형성 단계는,상기 저항층을 이루는 물질을 증착하면서 증착 초기부터 증착 완료시까지 도핑 가스의 유량을 점진적으로 증가시키는 방식으로 수행되는저항성 메모리 소자의 제조 방법.
- 제6항에 있어서,상기 저항층 형성 단계는,상기 저항층을 이루는 물질을 증착하면서 증착 초기부터 증착 완료시까지 상기 금속 도펀트의 증착률을 점진적으로 증가시키는 방식으로 수행되는저항성 메모리 소자의 제조 방법.
- 제6항에 있어서,상기 저항층은, 이원 산화물 또는 페로브스카이트 계열의 물질로 이루어지는저항성 메모리 소자의 제조 방법.
- 제6항에 있어서,상기 금속 도펀트는, Ti, Ni, Al, Au, Pt, Ag, Zn 또는 Co인저항성 메모리 소자의 제조 방법.
- 제6항에 있어서,상기 금속 도펀트의 도핑 농도는 상기 저항층의 최하부에서 0.1wt%이고 상기 저항층의 최상부에서 0.4wt%인저항성 메모리 소자의 제조 방법.
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| KR20100020845A (ko) | 2010-02-23 |
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