JP5205054B2 - 凹部形成された半導体デバイス - Google Patents
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Description
本発明は、半導体に関し、より詳細には、集積回路における半導体デバイスに関する。
マイクロ波トランジスタは、電力処理性能に関する要求の高まりに伴い、益々増加する周波数で動作することを要求される。たとえば、２０ボルトをはるかに超える電圧で、複数のＧＨｚ範囲の周波数範囲で動作するトランジスタは、益々必要とされている。元素の周期表のＩＩＩ−Ｖ族またはＩＩ−ＶＩ族から、半導体材料の２種以上の原子を組み合わせる化合物半導体は、高周波で高効率の通信用途に適切な材料系である。化合物半導体と対照的に、シリコンを利用する半導体は、より頻繁に使用される。しかし、シリコンベースの半導体は、シリコンの固有電子伝達特性のために、動作周波数範囲が制限される。シリコン基板を有する、知られているトランジスタは、シリコンＬＤＭＯＳ（横型２重拡散金属酸化物半導体）トランジスタである。典型的なＬＤＭＯＳトランジスタは、２０ボルトをはるかに超えるバイアス電圧で動作することができるが、こうしたトランジスタは、せいぜい低いＧＨｚ範囲（たとえば、最高３ＧＨｚ）の周波数に限定される。結果として、知られているＬＤＭＯＳトランジスタの動作効率は、多くの最新の通信システムについて、所望される効率に満たない。したがって、化合物半導体デバイスの動作電圧の拡張に焦点が当てられてきた。
１つの提案された化合物半導体デバイスは、段差ゲート・トランジスタとして知られる構造を利用する。段差ゲート・トランジスタの一般的な特徴は、ゲートがチャネルの近くに同一電位の２つの領域を有することである。第１領域は、チャネル領域に対してショットキー接合を形成する。第２領域は、絶縁体領域の上方にドレインに向かって延びるゲート伸張部である。別の化合物半導体デバイスは、チャネルの近くで２つの領域が任意の電位にあるゲートを有する、フィールドプレート・トランジスタを利用する。
両方のデバイスにおいて、ショットキー接合とドレインとの間に半導体表面の著しい空乏が生じる。一部の知られている、段差ゲート・トランジスタおよびフィールドプレート・トランジスタは２０ボルトを超える電圧で動作するが、こうしたトランジスタは、低い電力密度と低い効率で動作する。化合物半導体デバイスのこうした制限のために、ＬＤＭＯＳトランジスタは、マイクロ波用途について、化合物半導体デバイスに比べて、通常、商業的により広く使用される。しかし、段差ゲート・トランジスタまたはフィールドプレート・トランジスタを使用し、高電圧用途についてこうしたデバイスの利点を得ることが望ましい。
したがって、高電圧用途に使用することができる、段差ゲート・トランジスタまたはフィールドプレート・トランジスタについての必要性が存在する。
本発明の種々の実施形態は、添付の例示的な図面によって示される。
異なる図面における同じ参照符号の使用は、同様な、または、同じアイテムを指示する。同様に、図の要素は、簡素化および明確さのために示されており、必ずしも一定比例尺で描かれていないことを当業者は理解するであろう。たとえば、本発明の実施形態の理解を深めるのに役立つために、図における要素の一部の寸法は、他の要素に対して誇張されてもよい。
異なる図面における同じ参照符号の使用は、同様な、または、同じアイテムを指示する。同様に、図の要素は、簡素化および明確さのために示されており、必ずしも一定比例尺で描かれていないことを当業者は理解するであろう。たとえば、本発明の実施形態の理解を深めるのに役立つために、図における要素の一部の寸法は、他の要素に対して誇張されてもよい。
以下の説明は、本発明の少なくとも１つの実施例の詳細な説明を提供することを意図され、本発明自体を制限するものと考えられるべきでない。むしろ、任意の数の変形形態が、本説明に続く特許請求の範囲において適切に規定される、本発明の範囲内に入ってもよい。
半導体構造は、第１半導体層と、第１半導体層上の第２半導体層と、第２半導体層上の第３半導体層と、第３半導体層上の第４半導体層と、第１半導体層に結合した第１導電体部分と、第１半導体層上の第２導電体部分とを含む。第２半導体層は、第３半導体層より薄くてもよい。一実施形態では、第２半導体層は、第１の長さを有し、第３半導体層は、第２の長さを有し、第２の長さは、第１の長さより短く、第４半導体層は、第３の長さを有し、第３の長さは、第２の長さより短い。一実施形態では、第２半導体層は、第１凹部層を含み、第３半導体層は、第２凹部層を含み、第４半導体層は、第３凹部層を含む。
一実施形態では、第２導電体部分は、第１凹部層、第２凹部層、および第３凹部層から物理的に絶縁される。ある形態では、第２導電体部分は、第１凹部層から電気的に絶縁される。一実施形態では、第１導電体部分は、制御電極を含み、第２導電体部分は、フィールドプレートを含む。別の実施形態では、第１導電体部分および第２導電体部分は、一緒に結合される。第１導電体部分および前記第２導電体部分は、同じ構造の所定部分であってよい。より詳細な理解は、図およびその関連する説明から得ることができる。
図１には、本発明による（不完全な）トランジスタ１０の断面が示される。トランジスタ１０を形成するプロセスは、図１〜９の進行によって示される。トランジスタ１０は、マイクロ波電界効果トランジスタおよび擬似格子整合系高電子移動度トランジスタなどの種々のトランジスタの例示である。
基板１２が設けられ、基板は、好ましくは、ＧａＡｓで形成される。他の形態では、基板１２は、ＩｎＰ、ＧａＮなど、および、その組み合わせなどの化合物半導体材料系である任意の材料で形成されてもよいことが理解されるべきである。
基板１２の上には、バッファ層１３が載っている。一形態では、バッファ層１３は、複数の交互材料層または単一材料で形成される。ＧａＡｓ基板の上に載るバッファ層は、論文に完全に文書化されている。さらに、複数のバッファ層１３は、互いに濃度勾配を有した複数の材料であることが可能である。
バッファ層１３の上には、背面バリア層１４が載っている。一形態では、背面バリア層１４は、ＡｌｘＧａ１−ｘＡｓで形成されるが、ＡｌｘＧａ１−ｘＮまたはＩｎｘＧａ１−ｘＰなどの、他の化合物半導体材料が使用されてもよい。ここで、「ｘ」は、アルミニウムのモル比を指し、０〜１の値を有する。背面バリア層１４と、上方に載るチャネル層１８との間の界面の近くには、下側プレーナドーピング層１６がある。下側プレーナドーピング層１６は、ドーパント原子の単原子層またはいくつかの原子層を有する。
上方に載るチャネル層１８は、インジウム・ガリウム・砒素（ＩｎｘＧａ１−ｘＡｓ）で形成され、ここで、「ｘ」は、インジウムのモル比を指し、０〜１の範囲にある。ＩｎｘＧａ１−ｘＡｓは、トランジスタ１０のチャネルで使用するのに特に有利な材料である。特に、ＩｎｘＧａ１−ｘＡｓは、ＡｌｘＧａ１−ｘＡｓに比べて、バンドギャップが狭く、電子移動度が高い材料であり、背面バリア層および前面バリア層１４および２２にとって好ましい材料である。この高い移動度による速度向上は、以前に使用されたドープＧａＡｓトランジスタチャネルと比較して、特に有利である。ＩｎｘＧａ１−ｘＡｓ以外の材料が使用されてもよいことが理解されるべきである。たとえば、ＧａＮベースのトランジスタの場合、ＩｎｘＧａ１−ｘＮは、チャネル材料用に使用されてもよい。チャネル層１８と背面バリア層１４との間の界面は、基板１２で第１ヘテロ接合を形成する。
チャネル層１８の上には、バリア層２２が載っている。バリア層２２は、一形態では、ＡｌｘＧａ１−ｘＡｓからなる。ＩｎｘＧａ１−ｘＰまたはＡｌｘＧａ１−ｘＮなどの、ＩＩＩ−Ｖ族からの他の材料は、バリア層２２用に使用されてもよい。バリア層２２内には、ドーパント原子の単原子層または複数の原子層を有する上側プレーナドーピング層２０がある。上側プレーナドーピング層２０は、チャネル層１８の上側表面に関して第２ヘテロ接合を形成する。下側プレーナドーピング層１６および上側プレーナドーピング層２０のそれぞれの中のドーパント原子は、シリコン、セレニウム、およびテルリウムのうちの任意のもの、ならびに、他の材料であってもよい。チャネル層１８の両面にドーピングされることによって、動作中に、ドーパント原子からの電子は、チャネル層１８が、伝導帯エネルギーが低い領域であるため、熱的に励起され、チャネル層１８に入る。
バリア層２２の上には、意図的でないドープ（ＮＩＤ）層２４が載っており、第２ヘテロ接合の上方にある。後続の処理において、ＮＩＤ層２４が、選択的に凹部形成される、トランジスタ１０内の第３の層であることになるため、ＮＩＤ層２４は、第３凹部層として機能する。本明細書で使用されるように、凹部は、層内の間隙である。凹部層は、内部に凹部すなわち間隙を有する層であり、層は、間隙が存在する前に、前もって層によって覆われていたロケーションから「凹部形成される」。一形態では、ＮＩＤ層２４は、ＧａＡｓで形成される。上側プレーナドーピング層２０および下側プレーナドーピング層１６を有する、背面バリア層１４、チャネル層１８、およびバリア層２２は、２重のヘテロ接合を形成する。背面バリア層１４およびバリア層２２は、それぞれ、クラッド層として機能する。
ＮＩＤ層２４の上には、層２５が載っている。後続の処理において、層２５が、選択的に凹部形成される、トランジスタ１０内の第２の層であることになるため、層２５は、第２凹部層として機能する。一形態では、ＮＩＤ層２５は、低濃度ドープＧａＡｓで形成される。別の形態では、層２５は、ＧａＡｓであってよい別のＮＩＤ層である。
層２５の上には、第１凹部層２６が載っている。第１凹部層２６は、その後、選択的に凹部形成される、トランジスタ１０内の第１の層であることになり、一実施形態では、エッチングによって生じる。一形態では、第１凹部層２６は、Ｎ型ＧａＡｓなどの高濃度ドープ半導体層である。一実施形態では、５×１０１８原子／ｃｍ３のｎ型ドーピング濃度が使用される。後続の処理によって、第１凹部層２６からのドーピングの一部が、ある程度、層２５内に拡散することになるため、層２５は、最終的には、ある程度、低濃度ドープされる。ＩＩＩ−Ｖ族からの任意の半導体層などの他の材料が、第１凹部層２６用に使用されてもよい。第１凹部層２６は、後に、トランジスタ１０のチャネル層１８に対して改善されたオーミックコンタクトを提供し、トランジスタ１０のソース領域およびドレイン領域を形成するのに使用されることになる。図１に示す層のそれぞれは、ＭＢＥ（分子ビームエピタキシ）、リアクタ内でのＭＯＣＶＤ（金属有機化学気相堆積）など、または、その組み合わせなどの技法によって形成されてもよいことが理解されるべきである。
図２は、トランジスタ１０のさらなる処理が示されており、第１凹部２７は、第１凹部層２６内に形成される。第１凹部２７は、通常、従来のウェット化学エッチング技術によって形成される。第１凹部２７は、第１凹部層２６を、それぞれが、ソース領域２８およびドレイン領域２９に相当する、２つの部分に分割する。第１凹部２７は、トランジスタ１０のソース領域２８からドレイン領域２９まで延びる。第１凹部２７の幅は、トランジスタ性能が低下する（幅が広過ぎる場合に起こる）ことなく、トランジスタ１０の適切な絶縁破壊電圧ＢＶＧＤＯ（オフ状態におけるゲート／ドレインの絶縁破壊電圧）を提供するように選択される。一実施形態では、第１凹部２７の幅は、約２〜８ミクロンである。
図３には、トランジスタ１０のさらなる処理が示されており、第２凹部２３は、第２凹部層２５内に形成される。第２凹部２３は、通常、従来のウェット化学エッチング技術によって形成される。第２凹部２３の幅は、幅を広くし過ぎることによってトランジスタ性能を低下させることなく、トランジスタ１０の適切な絶縁破壊電圧ＢＶＧＤＯ（オフ状態におけるゲート／ドレインの絶縁破壊電圧）を提供するように選択される。一実施形態では、第２凹部２３は、幅が約１〜５ミクロンである。図３に示すように、ソース領域２８およびドレイン領域２９は、第１凹部層２６の下のエリアであり、バリア層２２から第１凹部層２６まで垂直に延びる。
図４には、トランジスタ１０のさらなる処理が示されており、絶縁体層３２が、凹部２７および２３内のＮＩＤ層２４の上に載り、また、ソース領域およびドレイン領域２８および２９の上に載るように設けられる。一形態では、絶縁体層３２は、ＳｉｘＮｙであり、任意の他の材料が使用されてもよい。一実施形態では、第１絶縁体層は、約１００〜２０００オングストローム（１０〜２００ナノメートル）である。図１〜９における示す形態では、絶縁体層３２は、段差ゲート絶縁体である。厚さ約５００〜２０，０００オングストローム（５０〜２，０００ナノメートル）を有する層間絶縁体層３４は、絶縁体層３２の上に載るように形成される。一形態では、層間絶縁体層３４は、ＳｉＯ２で形成される。以下で詳述するように、絶縁体層３２および層間絶縁体層３４は、部分的に、ゲートの（制御電極の）物理的寸法を規定するように機能する。
図５には、トランジスタ１０のさらなる処理が示されており、絶縁体層３２および層間絶縁体層３４の一部分は、ソース／ドレイン（Ｓ／Ｄ）オーミックコンタクト３０の形成のための開口（図示せず）を作るようにエッチングされる。ソース／ドレイン（Ｓ／Ｄ）オーミックコンタクト３０は、それぞれ、ソース領域２８およびドレイン領域２９（図２）上に堆積され、また、その上に載る。一実施形態では、ソース／ドレインオーミックコンタクト３０は、Ｎｉ、Ｇｅ、およびＡｕの積層構造を堆積させることによって形成される。この構造は、その後、Ｓ／Ｄオーミックコンタクト３０の形成を終了させるために、ソース領域２８およびドレイン領域２９内に貫入する共晶を形成するようにアニーリングされる。Ｎｉ、Ｇｅ、およびＡｕ以外の金属層が、使用されてもよいことが理解されるべきである。示す形態では、Ｓ／Ｄオーミックコンタクト３０の最も左のコンタクトがソースであり、Ｓ／Ｄオーミックコンタクト３０の最も右のコンタクトがドレインであるが、構成を切り換えることができる。
図６には、トランジスタ１０のさらなる処理が示されており、上部絶縁体層３６は、層間絶縁体層３４およびＳ／Ｄオーミックコンタクト３０の上に載るように、また、その上に形成される。層間絶縁体層３４および上部絶縁体層３６は、一実施形態では、同じ材料であり、したがって、時間的に別々に形成された２つの領域間の境界が容易に検出されないため、マージしてもよいことが十分に理解されるべきである。
図７には、トランジスタ１０のさらなる処理が示されており、段差ゲート開口４０は、凹部２３および２７内にある（図２および図３）上部絶縁体層３６と層間絶縁体層３４の両方の所定部分内に形成される。段差ゲート開口４０は、ソース／ドレインオーミックコンタクト３０間に形成される。絶縁体層３２内をエッチングすることなく、エッチ動作が終了される地点を確定するのに使用されてもよい、エッチストップ層（図示せず）を実施するために、種々の従来技法が使用されてもよい。たとえば、薄いＡＩＮ層（図示せず）が、エッチストップ層として機能するために、絶縁体層３２と層間絶縁体層３４との間に挿入されてもよい。
図８には、トランジスタ１０のさらなる処理が示されており、ショットキーゲート開口４２によって画定されたショットキーゲート領域が、段差ゲート開口４０の下に形成され、絶縁体層３２およびＮＩＤ層２４を貫通して延びる。ショットキーゲート開口４２を形成するために、第３凹部層２４が凹部形成される。ショットキーゲート開口４２の形成は、少なくとも、ショットキーゲート開口４２の右側に図８に示されるドレイン段差ゲート長４５を規定することを含む。ドレイン段差ゲート長４５は、その後形成される高導電体ゲート４４の下で空乏領域を拡張することによって、デバイス絶縁破壊電圧を増加させ、チャネルへのゲート漏れ電流を減少させる。ドレイン段差ゲート長４５は、０．５〜１．５μｍ程度である。絶縁体層３２およびＮＩＤ層２４の厚さに応じて、他の範囲が使用されてもよい。ショットキーゲート開口４２の左側には、ソース側段差ゲート長４７がある。ソース側段差ゲート長４７は、ドレイン段差ゲート長４５より短い。ソース側段差ゲート長４７は、段差ゲート開口４０と整列する能力によって制限され、たとえば、０．１〜０．３μｍ程度である。ソース側段差ゲート長４７は、付加的なゲートキャパシタンスを最小にするために、狭く作られる。
図９には、トランジスタ１０のさらなる処理が示されており、バリア金属層４３および高導電体ゲート４４が、トランジスタ１０の上に形成される。一実施形態では、バリア金属層４３は、トランジスタ１０の上に堆積されたブランケットである。一形態では、バリア金属層４３は、ＴｉＷＮまたはＴｉＰｔＡｕなどの他の材料である。バリア金属層４３は、段差ゲート開口４０の側壁を覆う。
フォトレジストなどのマスク（図示せず）は、段差ゲート開口４０（図８）内に、Ａｕなどの金属の形成を可能にするために設けられる。金属の形成は、金属めっき、エバポレーション、または任意の他の堆積プロセスを含むいくつかの方法のうちの任意の方法で実施されてもよい。金属の形成は、上部絶縁体層３６の上側表面を越えて延びる、図９の高導電体ゲート４４をもたらす。一実施形態では、高導電体ゲート４４は、ショットキーゲートである。高導電体ゲート４４の形成によって、バリア金属層４３の露出部分が、エッチング除去されるため、高導電体ゲート４４と、高導電体ゲート４４の周囲材料との間に存在するバリア金属層４３の部分のみが残る。バリア金属層４３は、高導電体ゲート４４が、バリア層２２、ＮＩＤ層２４、絶縁体層３２、層間絶縁体層３４、および上部絶縁体層３６のいずれかの中に拡散するのを防止する。さらに、上部絶縁体層３６の上に載り、かつ、段差ゲート開口４０（図７）の外側にある高導電体ゲート４４の部分が除去されてもよい。
さらなる従来処理が続けられてもよい。たとえば、Ｓ／Ｄオーミックコンタクト３０のそれぞれに対する電気的相互接続が、いくつかの従来技法の任意の技法によって行われてもよいことが留意されるべきである。たとえば、一形態では、上部絶縁体層３６を通して形成されるバイア（図示せず）が、ソース／ドレインオーミックコンタクト３０のそれぞれに対して作られてもよい。別の形態では、図９の図の平面に垂直な相互接続が、Ｓ／Ｄオーミックコンタクト３０のそれぞれに電気接続するのに使用されてもよい。
高導電体ゲート４４の部分４５が、絶縁体層３２上にない場合、フィールドプレート５０を形成することによって、空乏領域を、それでも拡張することができる。図１０〜１５は、図１〜９のトランジスタと同じだが、フィールドプレート５０を含むトランジスタを形成するプロセスを示す。
図１０には、本発明による、不完全なトランジスタ１１０の断面が示される。トランジスタ１１０を形成するプロセスは、図１０〜１５の進行によって示される。トランジスタ１１０は、マイクロ波電界効果トランジスタおよび擬似格子整合系高電子移動度トランジスタなどの種々の型のトランジスタの例示である。
トランジスタ１１０は、基板１２、バッファ層１３、背面バリア層１４、上方に載るチャネル層１８、バリア層２２、および意図的でないドープ（ＮＩＤ）層２４を含む。ＮＩＤ層２４の上には、第１凹部層２６後にパターニングされるため、第２凹部層２５である層２５が載っている。一実施形態では、層２５は、別のＮＩＤ層である。第１凹部層２６および第２凹部層２５は共に、従来のウェットエッチプロセスなどの、先に説明したプロセスを使用して、図１０の開口（図示せず）を形成するように既に凹部形成されている。第１凹部層２６および第２凹部層２５の開口内には、絶縁体層３２が形成される。この時点まで、処理は、図１〜４の処理と、同じでない場合、類似している。
フィールドプレート５０は、絶縁体層３２、および、絶縁体層３２で充填される第２凹部層２５の開口上に形成される。フィールドプレート電極５０は、任意の導電体材料であることができ、好ましくは、その後に形成される高導電体ゲートの材料と同じ材料である。一実施形態では、フィールドプレート電極５０は、チタニウムタングステン、チタニウム金、チタニウムプラチナ金など、またはその組み合わせである。フィールドプレート電極５０は、任意の方法で形成することができる。一実施形態では、導電体層は、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、無電解めっき、電気めっきなど、およびその組み合わせなどの、堆積によって形成される。導電体層は、その後、フィールドプレート電極５０を形成するために、たとえば、エッチングまたはリフトオフによってパターニングされる。フィールドプレート電極５０を形成する目的は、さらなる処理が説明された後に説明されるであろう。
図１１に示すように、フィールドプレート電極５０を形成した後に、層間絶縁体層１３４が、絶縁体層３２上に形成される。層間絶縁体層１３４は、層間絶縁体３４について説明した任意の材料であることができる。
図１２に示すように、ソース／ドレイン（Ｓ／Ｄ）オーミックコンタクト３０は、層間絶縁体層１３４を形成した後に形成される。絶縁体層３２および層間絶縁体層１３４は、ソース／ドレイン（Ｓ／Ｄ）オーミックコンタクト３０の形成のための開口（図示せず）を作るようにエッチングされる。図５と同様に、Ｓ／Ｄオーミックコンタクト３０は、それぞれ、ソース領域およびドレイン領域上に堆積され、また、その上に載る。示す形態では、Ｓ／Ｄオーミックコンタクト３０の最も左のコンタクトがソースであり、Ｓ／Ｄオーミックコンタクト３０の最も右のコンタクトがドレインであるが、構成を切り換えることができる。
図１３に示すように、上部絶縁体層１３６は、層間絶縁体層１３４およびＳ／Ｄオーミックコンタクト３０の上に載るように、また、その上に形成される。上部絶縁体層１３６は、図６の上部絶縁体層３６と類似しており、上部絶縁体層３６について説明した任意の材料であってよい。層間絶縁体層１３４および上部絶縁体層１３６は、一実施形態では、同じ材料であり、したがって、時間的に別々に形成された２つの領域間の境界が容易に検出されないため、マージしてもよいことが十分に理解されるべきである。
図１４には、トランジスタ１１０のさらなる処理が示されており、ショットキーゲート開口１４２によって画定されたショットキーゲート領域が、上部絶縁体層１３６、層間絶縁体層１３４、絶縁体層３２、およびＮＩＤ層２４内に形成される。ショットキーゲート開口１４２を形成するために、第３凹部層２４が凹部形成される。
図１５には、トランジスタ１１０のさらなる処理が示されており、バリア金属層１４３および高導電体ゲート１４４は、トランジスタ１１０の上で、かつ、ショットキーゲート開口１４２内に形成される。一実施形態では、ショットキーゲートである、高導電体ゲート１４４は、高導電体ゲート４４について教示された任意の材料であることができ、バリア金属層１４３は、バリア金属層４３について教示された任意の材料であることができる。図８と対照的に、高導電体ゲート１４４が、ショットキーゲート開口１４２を超えて延びる部分を有さず、絶縁体層３２上にあるため、ソースまたはドレイン段差ゲート長が存在しない。たとえば、示す実施形態では、高導電体ゲート１４４は、「Ｔ」形であり、「Ｔ」の上部部分は、絶縁体層３２上にはない。
フィールドプレート５０は、高導電体ゲート１４４に接近しているため、動作中に空乏領域を拡張するのに役立つように使用することができる。一形態では、フィールドプレート５０は電極である。一実施形態では、高導電体ゲート１４４の右側壁からフィールドプレート５０の左側壁まで測定されると、フィールドプレート５０は、高導電体ゲート１４４から約０〜０．４ミクロンのところにある。金属線の形成などの、当業者に知られているその後の処理によって、フィールドプレート５０は、高導電体ゲート１４４に電気的に結合されることができる。
あるいは、金属線の形成などの、当業者に知られているその後の処理によって、フィールドプレート５０は、特許Ｕ．Ｓ．５，１１９，１４９に教示されるように、グラウンドに電気的に結合されることができる。これは、ＲＦ動作にとって有益である。そのため、高導電体ゲート１４４か、グラウンドのいずれかに、フィールドプレート５０を電気的に結合させるのに、構造を使用することができるため、フィールドプレート５０の存在は、トランジスタ１１０に柔軟性を追加する。
上記説明は、本発明の範囲を規定することを意図されない。むしろ、本発明の範囲は、添付特許請求項において規定される。上記説明は、本発明の少なくとも１つの例示的な実施形態を述べること、および、本発明の少なくとも一部の例示的な変形形態を識別することと意図される。そのため、本発明の他の実施形態は、上記説明に対して、他の変形形態、修正形態、追加形態、および／または改良形態を含む。したがって、明細書および図は、制限的な意味ではなく、例証的な意味で考えられるべきであり、変形形態は、請求される本発明の範囲内に包含されることが意図される。
先に詳述した説明は、例示的であるため、「一実施形態」が述べられるとき、それは、例示的な実施形態である。したがって、本文脈における語「１つ」の使用は、１つの実施形態およびただ１つの実施形態が、述べられる特徴を有してもよいことを指示することを意図しない。むしろ、多くの他の実施形態が、例示的な「一実施形態」の述べられる特徴を有してもよく、また、有することが多い。そのため、上記で使用されるように、本発明が、一実施形態の文脈で述べられるときに、その一実施形態は、本発明の考えられる多くの実施形態のうちの１つの実施形態である。
本明細書の教示に基づいて、当業者は、本明細書に開示される構造および方法を実現するのに必要なステップを容易に実施するであろう、また、プロセスパラメータ、材料、寸法、ステップのシーケンスが、実施例としてだけ与えられ、本発明の範囲内にある所望の構造ならびに修正を達成するために変更されることができることを理解するであろう。本明細書に開示される実施形態の変形および修正は、添付特許請求の範囲で述べられる本発明の範囲から逸脱することなく、本明細書で述べられる説明に基づいて行われてもよい。
Claims (4)
- 半導体構造であって、
第１半導体層と、
前記第１半導体層上に設けられた第２半導体層と、
前記第２半導体層上に設けられ、凹部を有する第３半導体層と、
前記第３半導体層上に設けられ、凹部を有する第４半導体層と、
前記第３半導体層の凹部から露出する前記第２半導体層の部分上に位置するように、前記第３半導体層の凹部内及び前記第４半導体層の凹部内に形成される絶縁体層と、
前記絶縁体層上に設けられる層間絶縁体層と、
前記層間絶縁体層、前記絶縁体層及び前記第２半導体層を貫通するように形成された開口と、
前記第１半導体層に結合するように前記開口内に形成されるゲートと、
前記絶縁体層上に設けられ、前記層間絶縁体層によって覆われるフィールドプレートとを備える半導体構造。 - 前記フィールドプレートは前記層間絶縁体層を介して前記ゲートに隣接している請求項１に記載の半導体構造。
- 前記フィールドプレートは、前記第２半導体層から電気的に絶縁されている請求項１又は２に記載の半導体構造。
- 半導体構造の製造方法であって、
第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層上に第３半導体層を形成する工程と、
前記第３半導体層上に第４半導体層を形成する工程と、
前記第４半導体層に凹部を形成する工程と、
前記第３半導体層に凹部を形成する工程と、
前記第３半導体層の凹部から露出する前記第２半導体層の部分上に位置するように、前記第３半導体層の凹部内及び前記第４半導体層の凹部内に絶縁体層を形成する工程と、
前記絶縁体層上に層間絶縁体層を形成する工程と、
前記層間絶縁体層、前記絶縁体層及び前記第２半導体層を貫通するように開口を形成する工程と、
前記第１半導体層に結合するように前記開口内にゲートを形成する工程と、
前記絶縁体層上に、前記層間絶縁体層によって覆われるフィールドプレートを形成する工程とを備える方法。
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