CN101002336A - 凹入式半导体器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 101
- 238000000034 method Methods 0.000 claims description 10
- 230000008878 coupling Effects 0.000 claims description 5
- 238000010168 coupling process Methods 0.000 claims description 5
- 238000005859 coupling reaction Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 230000005611 electricity Effects 0.000 claims description 2
- 238000002955 isolation Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 230000004888 barrier function Effects 0.000 description 28
- 239000000463 material Substances 0.000 description 28
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 238000012545 processing Methods 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 150000001875 compounds Chemical class 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 7
- 238000000576 coating method Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000012958 reprocessing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- UUWCBFKLGFQDME-UHFFFAOYSA-N platinum titanium Chemical compound [Ti].[Pt] UUWCBFKLGFQDME-UHFFFAOYSA-N 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000011669 selenium Substances 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
- H01L21/28593—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T asymmetrical sectional shape
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
Abstract
一种半导体结构包括第一半导体层(22)、在第一半导体层上方的第二半导体层(24)、在第二半导体层上方的第三半导体层(25)和在第三半导体层上方的第四半导体层(26)。第一导电部分(144)耦合到第一半导体层，和第二导电部分(50)形成在第一半导体层上方。
Description
技术领域
本发明涉及半导体，且更具体地涉及集成电路中的半导体器件。
背景技术
随着对功率处理容量增加的需求，需要微波晶体管工作在不断渐增的频率。例如，愈加需要工作在若干GHz范围的频率范围、电压超过20伏特的晶体管。在从元素周期表的III-V或II-VI族的半导体材料中组合一种以上类型原子的化合物半导体是用于高频率、高效通讯应用的材料系的选择。与化合物半导体相比，更频繁地使用利用硅的半导体。然而，由于硅固有的电子传输特性，所以基于硅的半导体限制了工作频率范围。具有硅衬底的已知晶体管是硅LDMOS(横向双扩散金属氧化物半导体)晶体管。虽然典型的LDMOS晶体管能够用超过二十伏特的偏置电压工作，但这种晶体管限制于不大于低GHz范围(例如直到3GHz)的频率。结果，已知LDMOS晶体管的工作频率低于期望用于许多现代通讯系统的。因此，其它集中在延长化合物半导体器件的工作电压上。
一种提出的化合物半导体器件利用已知为阶梯栅极晶体管的结构。阶梯栅极晶体管的共同特征是在沟道附近具有在相同电位的两个区域的栅极。第一区形成与沟道区的肖特基结。第二区是在电介质区上向漏极延伸的栅极的扩展。另一个化合物半导体器件利用场极板晶体管，其具有在沟道附近带有任意电位的两个区域的栅极。
在两种器件中，在肖特基结和漏之间的半导体表面产生了显著的耗尽。虽然一些已知的阶梯栅极和场极板晶体管工作在二十伏特以上的电压，但是这种晶体管工作在低电源密度和低功率。因为化合物半导体器件的这种局限性，LDMOS晶体管是比化合物半导体器件更普遍的典型商业应用于微波应用。然而，期望使用阶梯栅极或场极板晶体管，并获得这种器件用于高压应用的优点。因此，需要存在可以用于高压应用的阶梯栅极或场极板晶体管。
附图说明
借助示例性附图示例了本发明的各种实施例：
图1-9以横截面的形式示例了一种用来形成凹入式阶梯栅极的耐高电压晶体管和相关结构的工艺；
图10-15以横截面的形式示例了一种用来形成凹入式阶梯栅极的耐高电压晶体管和相关结构的工艺；
在不同图中使用的相同参考符号表示相似或同样的零件。而且，本领域的普通技术人员将意识到，图中的元件是为了简单和清楚而示例，且没有必要按照比例绘制。例如，在图中一些元件的尺寸可以相对于其它元件被夸大，以帮助提高对本发明实施例的理解。
具体实施方式
下面的论述意指提供本发明至少一个实例的详细描述，且不应当限制于发明本身。更确切地，许多变化可以落在该说明之后的权利要求中适当定义的本发明的范围之内。
半导体结构包括第一半导体层、第一半导体层上方的第二半导体层、第二半导体层上方的第三半导体层、第三半导体层上方的第四半导体层、与第一半导体层耦合的第一导电部分和第一半导体层上方的第二导电部分。第二半导体层可以比第三半导体层薄。在一个实施例中，第二半导体层具有第一长度，第三半导体层具有第二长度，其中第二长度小于第一长度，以及第四半导体层具有第三长度，其中第三长度小于第二长度。在一个实施例中，第二半导体层包括第一凹进层，第三半导体层包括第二凹进层，以及第四半导体层包括第三凹进层。
在一个实施例中，第二导电部分同第一凹进层、第二凹进层和第三凹进层物理隔离。在一种形式中，第二导电部分同第一凹进层电隔离。在一个实施例中，第一导电部分包括控制电极，以及第二导电部分包括场极板。在另一个实施例中，第一导电部分和第二导电部分耦合在一起。第一和第二导电部分可以是相同结构的部分。从各图和它们的相关描述可以获得更详细的理解。
在图1中示例了根据本发明的(不完全的)晶体管10的截面图。通过图1-9的进展示例了形成晶体管10的工艺。晶体管10是多种晶体管的示范，多种晶体管例如是微波场效应晶体管和假晶高电子迁移率晶体管。
提供衬底12，其中该衬底优选由GaAs形成。在其它形式中，应当理解为，衬底12可以由为例如InP、GaN等和上述的结合的化合物半导体材料系的任何材料形成。
覆盖在衬底12上面的是缓冲层13。在一种形式中，缓冲层13优选由多个交替材料层或单一材料形成。覆盖在GaAs衬底上面的缓冲层是在该文献中充分证明的。另外，缓冲层13可以是从一个到另一个分级的材料。
覆盖在缓冲层13上面的是背面阻挡层14。在一种形式中，背面阻挡层14由AlxGa1-xAs形成，但也可以使用其它的化合物半导体材料，例如AlxGa1-xN或InxGa1-xP。这里“x”指的是铝摩尔分数且具有零和一之间的值。接近背面阻挡层14和上覆盖沟道层18之间的界面的是下平面掺杂层16。该下平面掺杂层16具有一个或几个掺杂剂原子的原子层。
上覆盖沟道层18由砷化铟镓(InxGa1-xAs)形成，这里“x”指的是铟摩尔分数且在零和一范围内变动。InxGa1-xAs是用于晶体管10的沟道的特别有利的材料。尤其是，InxGa1-xAs是比用作背面和正面阻挡层14和22的优选材料AlxGa1-xAs具有更小能带隙和更高电子迁移率的材料。与以前使用的掺杂GaAs晶体管沟道相比，来自这种更高迁移率的速度增强是特别有利的。应当理解，可以使用除InxGa1-xAs之外的材料。例如，对于基于GaN的晶体管，InxGa1-xN可以用作沟道材料。沟道层18和背面阻挡层14之间的界面形成衬底12上的第一异质结。
覆盖在沟道层18上面的是阻挡层22。阻挡层22，在一种形式中，由AlxGa1-xAs构成。来自III-V族的其它材料可以用作阻挡层22，例如InxGa1-xP或InxGa1-xN。在阻挡层22内部是上平面掺杂层20，其具有一个或多个掺杂剂原子的原子层。上平面掺杂层20与沟道层18的上表面形成第二异质结。在每个下平面掺杂层16和上平面掺杂层20中的掺杂剂原子可以是硅、硒和碲中的任何一种，也可以是其它材料。通过在沟道层18的任一边掺杂，由于沟道层18是具有低导带能量的区域，所以在工作期间，来自掺杂剂原子的电子被热激发并进入沟道层18。
覆盖在阻挡层22上面的是覆盖在第二异质结上面的非故意掺杂(NID)层24。该NID层24用作第三凹进层，因为在随后的工序中NID层24将是晶体管10内部要被选择性凹进的第三层。如这里使用的，凹口是层中的间隙。凹进层是其中具有凹口或间隙的层，其中该层在存在间隙之前从被该层覆盖的位置“凹进”。在一种形式中，该NID层24由GaAs形成。背面阻挡层14、沟道层18和具有上平面掺杂层20和下平面掺杂层16的阻挡层22形成双异质结。背面阻挡层14和阻挡层22每个都可用作覆层。
上覆盖NID层24的是层25。层25用作第二凹进层，因为在随后的工序中层25将是要被选择性凹进的晶体管10内部的第二层。在一种形式中，NID层25由轻掺杂的GaAs形成。在另一种形式中，层25是另一个NID层，其可以是GaAs。
覆盖在层25上面的是第一凹进层26。第一凹进层26随后将是要被选择性凹进的晶体管10内部的第一层，选择性凹进在一个实施例中通过蚀刻产生。在一种形式中，第一凹进层26是例如N型GaAs的重掺杂半导体层。在一个实施例中，使用5×1018原子/cm3的n型掺杂浓度。通过随后的处理，来自第一凹进层26的一些掺杂在某种程度上将扩散进入层25，以便层25最终将在某种程度上成为轻掺杂的。其它材料，例如来自III-V族的任何半导体层，可以用作第一凹进层26。第一凹进层26将随后向晶体管10的沟道层18提供改进的欧姆接触，并用来形成晶体管10的源区和漏区。应当理解，图1中所示的每个层可以通过例如MBE(分子束外延)、反应器中的MOCVD(金属有机化学汽相沉积)等或上述结合的技术形成。
在图2中示例的是晶体管10的进一步处理，其中第一凹口27形成在第一凹进层26的内部。第一凹口27一般通过常规的湿法化学蚀刻技术形成。第一凹口27将第一凹进层26分成两部分，每个都对应于源区28和漏区29的一个。第一凹口27从晶体管10的源区28延伸到漏区29。选择第一凹口27的宽度，以提供晶体管10的适当击穿电压、BVGDO(截止状态下的栅/漏击穿电压)，同时不降低晶体管性能，如果该宽度太大会产生晶体管性能降低。在一个实施例中，第一凹口27的宽度近似为二到八微米。
图3中示例的是晶体管10的进一步处理，其中第二凹口23形成在第二凹进层25的内部。第二凹口23一般通过常规的湿法化学蚀刻技术形成。选择第二凹口23的宽度，以提供晶体管10的适当击穿电压、BVGDO(截止状态下的栅/漏击穿电压)，同时通过使该长度太宽而不降低晶体管的性能。在一个实施例中，第二凹口23的宽度近似为一到五微米。如图3所示，源区28和漏区29是第一凹进层26下方的区域，并且从阻挡层22垂直达到到第一。
图4中示例的是晶体管10的进一步处理，其中提供电介质层32，覆盖在凹口27和23内部的NID层24上面以及覆盖在源区和漏区28和29上面。在一种形式中，电介质层32是SixNy；也可以使用其它任何材料。在一个实施例中，第一电介质层近似为100到2000埃(10-200纳米)。在图1-9中示例的形式中，电介质层32是阶梯栅极电介质。形成厚度近似为500-20,000埃(50-2,000纳米)的中间级电介质层34覆盖在电介质层32上面。在一种形式中，中间级电介质层34由SiO2形成。如将在下面详细描述的，电介质层32和中间级电介质层34部分地用来定义栅极(控制电极)的物理尺寸。
图5中示例的是晶体管10的进一步处理，其中蚀刻电介质层32和中间级电介质层34的一部分，以产生开口(未示出)，用于形成源/漏(S/D)欧姆接触30。源/漏(S/D)欧姆接触30分别沉积和覆盖在源区28和漏区29的上面(图2)。在一个实施例中，通过沉积Ni、Ge和Au的层结构形成源/漏欧姆接触30。然后退火该结构，以形成穿透源区28和漏区29的共晶，以完成S/D欧姆接触30的形成。很显然，可以使用除Ni、Ge和Au之外的金属层。在该示例的形式中，S/D欧姆接触30的最左接触是源，S/D欧姆接触30的最右接触是漏；然而，可以交换该构造。
图6中示例的是晶体管10的进一步处理，其中形成顶电介质层36覆盖和在中间级电介质层34和S/D欧姆接触30上。应当很好理解，中间级电介质层34和顶电介质层36可以合并，由于在一个实施例中它们是相同的材料并因此在时间上分开形成的两个区之间的分界线不容易发现。
图7中示例的是晶体管10的进一步处理，其中在位于凹口23和27内部的顶电介质层36和中间级电介质层34的部分中形成阶梯栅极开口40(图2和3)。该阶梯栅极开口40形成在源/漏欧姆接触30之间。各种常规技术可以用来实现蚀刻停止层(未示出)，其可以用来确定蚀刻操作结束而没有蚀刻进电介质层32的点。例如，薄AlN层(未示出)可以插入在电介质层32和中间级电介质层34之间，以用作蚀刻停止层。
图8中示例的是晶体管10的进一步处理，其中由肖特基栅极开口42限定的肖特基栅极区形成在阶梯栅极开口40的下方，并延伸通过电介质层32和NID层24。为了形成肖特基栅极开口42，凹进第三凹进层24。形成肖特基栅极开口42至少包括将图8中示例的漏阶梯栅极长度45限定在肖特基栅极开口42的右侧。通过在随后形成的高导电栅极44下方延伸耗尽区，漏阶梯栅极长度45增加了器件的击穿电压并降低沟道的栅极漏电流。漏阶梯栅极长度45大约为0.5到1.5μm。根据电介质层32和NID层24的厚度也可以使用其它范围。肖特基栅极开口42的左侧是源侧阶梯栅极长度47。源侧阶梯栅极长度47比漏阶梯栅极长度45小。源侧阶梯栅极长度47受与阶梯栅极开口40对准能力的限制，并且例如大约为0.1到0.3μm。使源侧阶梯栅极长度47制作的更小，以最小化另外的栅极电容。
图9中示例的是晶体管10的进一步处理，其中在晶体管10上方形成阻挡金属层43和高导电栅极44。在一个实施例中，在晶体管10上方覆盖沉积阻挡金属层43。在一种形式中，阻挡金属层43是TiWN或例如TiPtAu的其它材料。阻挡金属层43覆盖阶梯栅极开口40的侧壁。
提供掩模(未示出)，例如光刻胶，以允许在阶梯栅极开口40内部形成金属，例如Au(图8)。可以用包括金属电镀、蒸发或任何其它沉积工艺的许多方式中的任何一种实现该金属形成。该金属的形成提供图9中在顶电介质层36的上表面上方延伸的高导电栅极44。在一个实施例中，高导电栅极44是肖特基栅极。一旦形成了高导电栅极44，蚀刻掉阻挡金属层43的暴露部分，以便仅留下高导电栅极44和高导电栅极44围绕材料之间的一部分阻挡金属层43。阻挡金属层43防止高导电栅极44扩散进入阻挡层22、NID层24、电介质层32、中间级电介质层34和顶电介质层36的任何一个。另外，可以移除覆盖在顶电介质层36上面和在阶梯栅极开口40(图7)外部的部分高导电栅极44。
可以继续进一步的常规处理。例如，应该注意，通过许多常规技术中的任何一种方式制造每个S/D欧姆接触30的电互连。例如在一种形式中，可以对每个源/漏欧姆接触30制造穿过顶电介质层36形成的通孔(未示出)。在其它形式中，垂直于图9中视图的平面的互连可以用来制造与每个S/D欧姆接触30的电连接。
如果高导电栅极44的部分45没有在电介质层32上，则可以仍然通过形成场极板50延伸耗尽区。图10-15示例了用来形成类似于图1-9中的晶体管但是包括场极板50的晶体管的工艺。
图10中示例的是根据本发明的不完全晶体管110的横截面。通过图10-15的进程示例了用来形成晶体管110的工艺。晶体管110是多种类型晶体管的示范，例如微波场效应晶体管和假晶高电子迁移率晶体管。
晶体管110包括衬底12、缓冲层13、背面阻挡层14、上覆盖沟道层18、阻挡层22和非故意掺杂(NID)层24。覆盖在NID层24上面的是层25，其是第二凹进层25，因为其在第一凹进层26之后图案化。在一个实施例中，层25是另一个NID层。第一凹进层26和第二凹进层25都已经利用先前论述的工艺例如常规的湿法蚀刻工艺被凹进，以形成图10中的开口(未示出)。形成在第一凹进层26和第二凹进层25的开口内部的是电介质层32。直到目前为止，处理如果与图1-4的不相同，就与其类似。
在电介质层32和第二凹进层25中开口的上方形成场极板50，该开口现在用电介质层32填充。场极板电极50可以是任何导电材料，并且优选为与随后形成高导电栅极的材料相同的材料。在一个实施例中，场极板电极50是钛钨、钛金、钛铂金等或上述的结合。场极板电极50可以由任何方法形成。在一个实施例中，通过沉积例如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、非电解镀层、电镀等和上述的结合形成导电层。然后例如通过蚀刻或剥离图案化该导电层，以形成场极板电极50。在论述了进一步处理之后，将说明形成场极板电极50的目的。
如图11所示，在形成场极板电极50之后，在电介质层32上方形成中间级电介质层134。该中间级电介质层134可以是为中间级电介质34论述的任何材料。
图12中所示，在形成中间级电介质层134之后，形成源/漏(S/D)欧姆接触30。蚀刻电介质层32和中间级电介质层134，以形成建立用来构成源/漏(S/D)欧姆接触30的开口(未示出)。与图5中的类似，S/D欧姆接触30分别沉积在并覆盖在源区和漏区上面。在示出的形式中，S/D欧姆接触30的最左接触是源，且S/D欧姆接触30的最右接触是漏；然而这种构造可以变换。
图13中所示，形成顶电介质层136覆盖并位于中间级电介质层134和S/D欧姆接触30的上面。顶电介质层136与图6中的顶电介质层36相似，并且可以是为顶电介质层36论述的任何材料。应当很好理解，中间级电介质层134和顶电介质层136可以合并，因为在一个实施例中，它们是相同的材料，并且因此在时间上分开形成的两个区域之间的界线可以不容易发现。
图14中示例的是晶体管110的进一步处理，其中在顶电介质层136、中间级电介质层134、电介质层32和NID层24中形成由肖特基栅极开口142限定的肖特基栅极区。为了形成肖特基栅极开口142，凹进第三凹进层24。
图15中示例的是晶体管110的进一步处理，其中在晶体管110上方和在肖特基栅极开口142的内部形成阻挡金属层143和高导电栅极144。高导电栅极144，其在一个实施例中是肖特基栅极，可以是为高导电栅极44教导的任何材料，且阻挡金属层143可以是为阻挡金属层43教导的任何材料。对照图8，因为高导电栅极144不具有延伸过肖特基栅极开口142且位于电介质层32上的部分，所以没有源或漏阶梯栅极长度。例如，在该实施例中示例的高导电栅极144是“T”形的，且“T”形的顶部没有位于电介质层32上。
由于接近高导电栅极144，所以在操作期间可以使用场极板电极50以帮助延伸耗尽区。在一种形式中，场极板50是电极。在一个实施例中，从高导电栅极144的右侧壁到场极板50的左侧壁测量的场电极50离高导电栅极144大约为0到0.4微米。通过对于技术人员已知的随后处理，例如形成金属导线，场极板50可以与高导电栅极144电耦合。
可选地，通过对于技术人员已知的随后处理，例如形成金属线，场极板电极50可以与地电耦合，如在专利U.S.5,119,149中教导的。这有益于RF操作。由此，场极板50的存在增加了对于晶体管110的适应性，因为该结构可以用来将场电极50电耦合到高导电栅极144或地。
上面的描述指的不是定义本发明的范围。当然，本发明的范围在下面的权利要求中定义。上面的描述意指描述本发明的至少一个示范性实施例，并且来识别本发明的至少一些实例变化。由此，本发明的其它实施例包括对上面描述的其它变化、修改、补充和/或改善。因此，认为说明书和图是示例性的而不是限制性的，并且变化意指包括在所要求发明的范围之内。
因为上面的详细描述是示例性的，所以当描述“一个实施例”时，其是示例性实施例。因此，在该上下文中使用单词“一个”不是指一个或仅一个实施例可以具有描述的特征。而且，许多其它实施例可以且通常具有示例性“一个实施例”所描述的特征。由此，如上面使用的，当在一个实施例的上下文中描述本发明时，那一个实施例是本发明的许多可能实施例中的一个。
基于在此的教导，本领域的技术人员将容易实施提供在这里公开的结构和方法的必需步骤，并且将理解，工艺参数、材料、尺寸和步骤顺序借助实例给出，并且可以改变以获得所希望的结构以及在本发明范围内的修改。可基于在此提出的说明进行在此公开的实施例的变化和修改，而不脱离如在以下权利要求中提出的本发明的范围。
虽然已示出和描述了本发明的具体实施例，但对于本领域技术人员明显的是，基于在此的教导，可使用各种修改、可选构造和等效物，而不脱离在此要求的本发明。例如，对于基板和绝缘层可使用各种材料。因此，附加的权利要求包含在它们的范围内，所有的这种改变、修改等在本发明的实际精神和范围内的。此外，要理解，本发明仅由附加的权利要求限定。
Claims (20)
1.一种半导体结构，包括：
第一半导体层；
在第一半导体层上方的第二半导体层；
在第二半导体层上方的第三半导体层；
在第三半导体层上方的第四半导体层；
耦合到第一半导体层的第一导电部分；和
在第一半导体层上方的第二导电部分。
2.根据权利要求1所述的半导体结构，其中第二导电部分在第二半导体层上方。
3.根据权利要求1所述的半导体结构，其中：
第二半导体层包括第一凹进层；
第三半导体层包括第二凹进层；和
第四半导体层包括第三凹进层。
4.根据权利要求3所述的半导体结构，其中第二导电部分与第一凹进层电隔离。
5.根据权利要求4所述的半导体结构，其中第一导电部分包括控制电极，且第二导电部分包括场极板。
6.根据权利要求3所述的半导体结构，其中第一导电部分和第二导电部分耦合在一起。
7.根据权利要求6所述的半导体结构，其中第一导电部分和第二导电部分是相同结构的部分。
8.根据权利要求3所述的半导体结构，其中：第二导电部分与第一凹进层、第二凹进层和第三凹进层物理隔离。
9.根据权利要求3所述的半导体结构，其中第二导电部分在电介质上方，其中电介质在第一凹进层的上方且横向邻近第二凹进层。
10.根据权利要求1所述的半导体结构，其中：
第二半导体层具有第一长度；
第三半导体层具有第二长度，其中第二长度小于第一长度；和
第四半导体层具有第三长度，其中第三长度小于第二长度。
11.根据权利要求1所述的半导体结构，其中第二半导体层比第三半导体层薄。
12.一种半导体结构，包括：
第一半导体层；
在第一半导体层上方的第一凹进层；
在第一凹进层上方的第二凹进层；
在第二凹进层上方的第三凹进层；和
控制电极，其中控制电极的一部分在第一凹进层的上方。
13.根据权利要求13所述的半导体结构，其中：
第一凹进层与控制电极耦合。
14.根据权利要求13所述的半导体结构，其中控制电极通过电介质层与第一凹进层和第二凹进层横向分离。
15.一种半导体结构，包括：
控制电极；
邻近控制电极的导电区；
在控制电极和导电区之间的绝缘区；
在导电区下方且横向邻近控制电极的一部分的第一凹进层；
在第一凹进层上方的第二凹进层；和
在第二凹进层上方的第三凹进层。
16.根据权利要求16所述的半导体结构，其中：
第一凹进层耦合到控制电极。
17.一种形成半导体结构的方法，包括：
形成第一半导体层；
在第一半导体层上方形成第二半导体层；
在第二半导体层上方形成第三半导体层；
在第三半导体层上方形成第四半导体层；
形成与第二半导体层耦合的第一导电部分；和
在第一第二半导体层的上方形成第二导电部分。
18.根据权利要求18所述的方法，进一步包括：
图案化第二半导体层以形成开口，其中第一导电部分的一部分在开口内部；
图案化第三半导体层，以相对于第二半导体层凹进第三半导体层；和
图案化第四半导体层，以相对于第三半导体层凹进第四半导体层。
19.根据权利要求19所述的方法，其中同时形成第一导电部分和第二导电部分。
20.根据权利要求19所述的方法，其中在形成第二导电部分之后形成第一导电部分。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/925,855 | 2004-08-25 | ||
| US10/925,855 US7229903B2 (en) | 2004-08-25 | 2004-08-25 | Recessed semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101002336A true CN101002336A (zh) | 2007-07-18 |
Family
ID=35941808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2005800270156A Pending CN101002336A (zh) | 2004-08-25 | 2005-07-22 | 凹入式半导体器件 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7229903B2 (zh) |
| JP (1) | JP5205054B2 (zh) |
| CN (1) | CN101002336A (zh) |
| TW (1) | TWI402986B (zh) |
| WO (1) | WO2006025971A1 (zh) |
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- 2005-07-22 WO PCT/US2005/026064 patent/WO2006025971A1/en active Application Filing
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| JP2008511172A (ja) | 2008-04-10 |
| US20060043416A1 (en) | 2006-03-02 |
| TW200620657A (en) | 2006-06-16 |
| US7229903B2 (en) | 2007-06-12 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication |
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