TW202404088A - 高電子遷移率電晶體（hemt）元件及其形成方法 - Google Patents

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Abstract

一種高電子遷移率電晶體（HEMT）元件包括：基底、通道層、阻障層以及閘極結構。基底具有至少一主動區。通道層配置在至少一主動區上。阻障層配置在通道層上。閘極結構配置在阻障層上。閘極結構包括：金屬層以及P型III-V族半導體層。P型III-V族半導體層垂直配置在金屬層與阻障層之間。P型III-V族半導體層包括：下部與位於下部上的上部，且上部的頂部面積大於下部的頂部面積。

Description

高電子遷移率電晶體（HEMT）元件及其形成方法
本發明是有關於一種半導體元件及其形成方法且特別是有關於一種高電子遷移率電晶體（HEMT）元件及其形成方法。
在半導體技術中，III-V族的化合物半導體材料可用於形成各種積體電路元件，例如：高功率場效電晶體、高頻電晶體或高電子遷移率電晶體（high electron mobility transistor，HEMT）。HEMT是屬於具有二維電子氣（two dimensional electron gas，2DEG）層的一種場效電晶體，其2DEG層會鄰近於能隙不同的兩種材料之間的接面（亦即，異質接面）。由於HEMT並非使用摻雜區域作為電晶體的載子通道，而是使用2DEG層作為電晶體的載子通道，因此相較於習知的金氧半場效電晶體（MOSFET），HEMT具有多種吸引人的特性，例如：較大的能隙、高載子遷移率以及高頻率傳輸訊號能力等。然而，習知的HEMT仍需改善漏電流與閘極控制能力等問題。
本發明提供一種高電子遷移率電晶體（HEMT）元件，其通過擴大金屬層與P型III-V族半導體層之間的接觸面積來增加蕭特基二極體（Schottky diode）電流，進而提升HEMT元件的二維電子氣（2DEG）與閘極控制能力。
本發明提供一種HEMT元件包括：基底、通道層、阻障層以及閘極結構。基底具有至少一主動區。通道層配置在至少一主動區上。阻障層配置在通道層上。閘極結構配置在阻障層上。閘極結構包括：金屬層以及P型III-V族半導體層。P型III-V族半導體層垂直配置在金屬層與阻障層之間。P型III-V族半導體層包括：下部與位於下部上的上部，且上部的頂部面積大於下部的頂部面積。
本發明提供一種HEMT元件的形成方法包括：在基底上形成通道層；在通道層上形成阻障層；在阻障層上形成鈍化層；圖案化鈍化層以形成開口；在開口中形成P型III-V族半導體層；以及在P型III-V族半導體層上形成金屬層。
本發明提供一種HEMT元件包括：基底、通道層、阻障層以及閘極結構。基底具有至少一主動區。通道層配置在至少一主動區上。阻障層配置在通道層上。閘極結構配置在阻障層上。在俯視下，閘極結構沿著第一方向延伸且橫跨至少一主動區。閘極結構包括：金屬層以及P型III-V族半導體層。P型III-V族半導體層垂直配置在金屬層與阻障層之間。P型III-V族半導體層包括：下部與位於下部上的上部，且上部的頂部面積大於下部的頂部面積。在俯視下，上部沿著垂直於第一方向的第二方向從下部的第一側壁突出第一距離，且上部沿著第二方向從下部的第二側壁突出第二距離。
基於上述，本發明通過擴大閘極結構中的金屬層與P型III-V族半導體層之間的接觸面積來增加蕭特基二極體電流，使得P型III-V族半導體層中的電洞（或正電荷）大量注入二維電洞氣層中，進而提升HEMT元件的二維電子氣密度。在此情況下，本發明可以提升對於二維電洞氣層的控制，進而提升HEMT元件的閘極控制能力，亦可降低汲極引發能障下降（DIBL）與次臨界擺幅（SS）。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再贅述。
圖1A是依照本發明一實施例的一種HEMT元件的上視示意圖。圖1B是沿著圖1A的A-A’切線的剖面示意圖。
請參照圖1A與圖1B，本發明一實施例提供一種HEMT元件10包括：基底100、緩衝層102、通道層104、阻障層106、鈍化層108、隔離結構109、源極電極120、汲極電極122以及閘極結構128。
具體來說，基底100具有至少一主動區107。隔離結構109可配置在基底100與緩衝層102上且內嵌於通道層104與阻障層106中，以定義出主動區107。在一些實施例中，隔離結構109可環繞主動區107上的通道層104與阻障層106。如圖1B所示，閘極結構128可包括P型閘極124與位於P型閘極124上的金屬層126。金屬層126可與P型閘極124直接接觸以形成蕭特基二極體（Schottky diode）；而阻障層106可與通道層104以及P型閘極124直接接觸以形成PIN二極體。也就是說，在本實施例中，HEMT元件10是由蕭特基二極體與PIN二極體背對背（back-to-back）串聯連接所構成。
如圖1A所示，P型閘極124（閘極結構128）可沿著第一方向D1延伸且橫跨主動區107。如圖1B所示，P型閘極124可包括下部124a與位於下部124a上的上部124b。在本實施例中，上部124b的頂部面積可大於下部124a的頂部面積。也就是說，上部124b的側壁可向外突出於下部124a的側壁一非零距離，以擴大上部124b的頂部面積。詳細地說，如圖1A所示，下部124a可包括第一側壁S1、第二側壁S2、第三側壁S3以及第四側壁S4。第一側壁S1與第四側壁S4可彼此相對，而第二側壁S2與第三側壁S3可彼此相對。在一些實施例中，如圖1A所示，上部124b在第一方向D1上從下部124a的第一側壁S1突出第一距離E1，且從下部124a的第四側壁S4突出第四距離E4。另外，上部124b亦沿著垂直於第一方向D1的第二方向D2從下部124a的第二側壁S2突出第二距離E2，且從下部124a的第三側壁S3突出第三距離E3。值得注意的是，此P型閘極124的延伸的上部124b可增加金屬層126與P型閘極124之間的接觸面積，亦即金屬層與半導體層之間的接觸面積，進而增加蕭特基二極體電流。在此實施例中，當施加閘極電壓使得蕭特基二極體開始導通時，會在阻障層106與通道層104之間的異質接面處形成二維電子氣（2DEG）層105，且P型閘極124中的電洞（或正電荷）會大量注入二維電洞氣層123。為了保持P型閘極124、阻障層106、通道層104以及緩衝層102之間的電中性，通道層104中的電子數量也會跟著增加使得二維電子氣密度上升。因此，可以藉由影響二維電洞氣層（2DHG）多寡去控制二維電子氣（2DEG）的數量，進而影響電流大小。本實施例可提升對於二維電洞氣層（2DHG）的控制，進而提升HEMT元件10的閘極控制能力，亦可降低汲極引發能障下降（DIBL）與次臨界擺幅（SS）。
另一方面，源極電極120可配置在閘極結構128的第三側壁S3之一側的基底100上，而汲極電極122可配置在閘極結構128的第二側壁S2之一側的基底100上。在一些實施例中，源極電極120與閘極結構128的第三側壁S3之間的長度L1可小於汲極電極122與閘極結構128的第二側壁S2之間的長度L2。長度L1例如是3 μm，而長度L2例如是15 μm。在本實施例中，第三距離E3可小於長度L1，而第二距離E2可小於長度L2。
雖然圖1A繪示出P型閘極124的上部124b分別從下部124a的四個側壁S1、S2、S3、S4向外延伸，但本發明不以此為限。以下將結合圖2A至圖2E來詳細說明HEMT元件的各種實施例。
在一些實施例中，如圖2A所示，HEMT元件10A的上部124b從下部124a的相對的第一側壁S1與第四側壁S4沿著第一方向D1向外延伸，而不從第二側壁S2與第三側壁S3向外延伸。在此實施例中，從第一側壁S1向外延伸的第一距離E1可實質上等於從第四側壁S4向外延伸的第四距離E4。第一距離E1可大於0 μm且小於等於10 μm。在另一實施例中，第一距離E1亦可不等於第四距離E4。
在替代實施例中，如圖2B所示，HEMT元件10B的上部124b從下部124a的第二側壁S2沿著第二方向D2向外延伸，而不從第一側壁S1、第三側壁S3以及第四側壁S4向外延伸。在此實施例中，從第二側壁S2向外延伸的第二距離E2可大於0 μm且小於等於14 μm。
在其他實施例中，如圖2C所示，HEMT元件10C的上部124b從下部124a的第三側壁S3沿著第二方向D2向外延伸，而不從第一側壁S1、第二側壁S2以及第四側壁S4向外延伸。在此實施例中，從第三側壁S3向外延伸的第三距離E3可大於0 μm且小於等於2 μm。
在又一實施例中，如圖2D所示，HEMT元件10D的上部124b從下部124a的相對的第二側壁S2與第三側壁S3沿著第二方向D2向外延伸，而不從第一側壁S1與第四側壁S4向外延伸。在此實施例中，從第二側壁S2向外延伸的第二距離E2可大於0 μm且小於等於14 μm之間，而從第三側壁S3向外延伸的第三距離E3可大於0 μm且小於等於2 μm之間。
在另一實施例中，如圖2E所示，HEMT元件10E的上部124b分別從下部124a的四個側壁S1、S2、S3、S4向外延伸。在此實施例中，可最大化P型閘極124與金屬層126之間的接觸面積，以最大幅度增加蕭特基二極體電流，進而提升HEMT元件10E的二維電子氣與閘極控制能力。
圖3A至圖3E是依照本發明第一實施例的一種HEMT元件的製造流程的剖面示意圖。為了使本發明所屬技術領域中具有通常知識者可據以實現本發明，以下進一步具體描述第一實施例的HEMT元件10的製造流程。
首先，參照圖3A，提供基底100。在一些實施例中，基底100的材料可以是，但不限於是矽基底、碳化矽（SiC）基底、藍寶石（sapphire）基底、絕緣層上覆矽（silicon on insulator，SOI）基底或絕緣層上覆鍺（germanium on insulator，GOI）基底。
接著，在基底100上依序形成緩衝層102、通道層104以及阻障層106。在一實施例中，緩衝層102、通道層104以及阻障層106的形成方法可包括分子束磊晶（MBE）、金屬有機化學氣相沉積（MOCVD）、氫化物氣相磊晶(HVPE）、原子層沉積（ALD）或其他合適的方法。
詳細地說，緩衝層102可配置在基底100與通道層104之間，以減少基底100與通道層104之間的應力或晶格不匹配。在一實施例中，緩衝層102的材料包括III-V族化合物半導體材料，且可具有單層或多層結構。舉例來說，緩衝層102的材料包括AlN、GaN、AlGaN、InGaN、AlInN、AlGaInN或其組合。
通道層104可配置在緩衝層102與阻障層106之間。由於通道層104與阻障層106之間具有不連續的能隙，電子會因極化效應而被聚集於通道層104與阻障層106之間的異質接面處，因而產生高電子遷移率的薄層，亦即二維電子氣（2DEG）層。在一實施例中，通道層104的材料包括III-V族化合物半導體材料，其可例如是未經摻雜（undoped）或非刻意摻雜（unintentionally doped）的GaN。但本發明不以此為限，在其他實施例中，只要通道層104的材料的能隙與阻障層106的材料的能隙不同，所述通道層104的材料皆為本發明的範疇。在一實施例中，阻障層106的材料包括III-V族化合物半導體材料，並可具有單層或多層結構。在一實施例中，阻障層106包括AlGaN、AlInN、AlN、AlGaInN或其組合。在一實施例中，阻障層106可以是經摻雜或未經摻雜的層。在本實施例中，通道層104與阻障層106具有不同組成材料。舉例來說，通道層104為GaN層，而阻障層106為AlGaN層。
在基底100上依序形成緩衝層102、通道層104以及阻障層106之後，可進行一或多道微影製程與蝕刻製程，以移除部分阻障層106與部分通道層104，進而在基底100上形成平台區107。如圖3A所示，平台區107可以是被溝渠103環繞的突起結構。在後續的製程中，可將隔離結構（例如淺溝渠隔離結構或是隔離摻雜區）形成在溝渠103中，以避免平台區107與周邊的其他半導體元件產生不必要的電性連接。在本實施例中，平台區107亦可稱為主動區。
請參照圖3B，在阻障層106上形成鈍化層108。在一實施例中，鈍化層108可以是臨界電場約為10 MV/cm的介電材料，例如是氧化矽、氮化矽等。鈍化層108的形成方法可包括MBE、MOCVD、HVPE、ALD或其他合適的方法。
接著，圖案化鈍化層108與阻障層106以形成多個開口110、112、114。具體來說，開口114可貫穿鈍化層108以暴露出阻障層106的表面。開口110、112分別配置在開口114的相對兩側，且貫穿鈍化層108與阻障層106以分別暴露出通道層104的表面。在本實施例中，開口110可視為源極開口，開口112可視為汲極開口，而開口114則可視為閘極開口。
請參照圖3C，通過電鍍法或蒸鍍法，將導電材料填入開口110與開口112中，以於開口110中形成源極電極120並於開口112中形成汲極電極122。在此實施例中，源極電極120與汲極電極122可在同一步驟中形成，且可共同視為穿過鈍化層108與阻障層106以與通道層104接觸的源極/汲極電極。在一實施例中，上述的導電材料可包括金屬（例如Ta、Ti、W、Pd、Ni、Au、Al或其組合）、金屬氮化物（例如TaN、TiN、WN或其組合）、金屬矽化物（例如WSi x）或其組合。值得注意的是，在形成源極電極120與汲極電極122時，可通過罩幕層（例如光阻層）保護開口114中，以避免導電材料填入開口114中。另外，在形成源極電極120與汲極電極122之後，可進行退火（Anneal）處理，以使源極電極120與汲極電極122中的金屬（例如鋁）擴散至半導體層（例如通道層104等）中，以形成歐姆接觸（Ohmic contact）。在一實施例中，退火處理包括快速熱退火處理（RTA）或爐管退火處理。以快速熱退火處理為例，快速熱退火處理的處理溫度可例如是400°C至600°C；其處理時間可例如是30分鐘至60分鐘。
請參照圖3C與圖3D，在移除上述的罩幕層（例如光阻層）之後，可移除開口114周圍的部分鈍化層108，以形成T型開口214。具體來說，T型開口214在剖視面下具有較寬的上部開口與較窄的下部開口，如圖3D所示。在一些實施例中，T型開口214可視為雙鑲嵌開口。接著，在開口214中形成P型III-V族半導體層124。在一些實施例中，P型III-V族半導體層124可包括摻雜有C、Fe、Mg、Zn等摻質的III-V族半導體材料，例如GaN、AlGaN、InGaN或InAlGaN。P型III-V族半導體層124的形成方法可包括MBE、MOCVD、HVPE、ALD或其他合適的方法。在本實施例中，P型III-V族半導體層124與阻障層106具有不同組成。舉例來說，P型III-V族半導體層124為P型GaN層，而阻障層106為AlGaN層。另外，P型III-V族半導體層124亦可稱為P型閘極。
在本實施例中，P型III-V族半導體層124可包括下部124a與位於下部124a上的上部124b。上部124b的頂部面積T2可大於下部124a的頂部面積T1。因此，如圖3D所示，P型III-V族半導體層124在剖視平面下為T型輪廓，其具有較寬的上部124b與較窄的下部124a。從另一角度來看，P型III-V族半導體層124是內嵌在鈍化層108中，且鈍化層108橫向包封P型III-V族半導體層124。
請參照圖3E，在P型III-V族半導體層124上形成金屬層126，以形成閘極結構128，進而完成HEMT元件10。在一些實施例中，金屬層126的材料可包括金屬（例如Ta、Ti、W、Pd、Ni、Au、Al或其組合）、金屬氮化物（例如TaN、TiN、WN或其組合）、金屬矽化物（例如WSi x）或其組合。在一實施例中，閘極結構128中的金屬層126與源極電極120、汲極電極122可具有不同導電材料，使得金屬層126可與P型III-V族半導體層124直接接觸以形成蕭特基接觸或蕭特基二極體，而源極電極120、汲極電極122則是與通道層104形成歐姆接觸。另外，金屬層126的面積可大於P型III-V族半導體層124的頂部面積，以最大化金屬層126與P型III-V族半導體層124之間的接觸面積C2。
值得注意的是，金屬層126與上部124b之間的接觸面積C2可大於下部124a與阻障層106之間的接觸面積C1。在此實施例中，當施加閘極電壓使得蕭特基二極體開始導通時，會在阻障層106與通道層104之間的異質接面處形成二維電子氣（2DEG）層105，且P型III-V族半導體層124中的電洞（或正電荷）會大量注入二維電洞氣層123。為了保持P型III-V族半導體層124、阻障層106、通道層104以及緩衝層102之間的電中性，通道層104中的電子數量也會跟著增加使得二維電子氣密度上升。因此，可以藉由影響二維電洞氣層（2DHG）多寡去控制二維電子氣（2DEG）的數量，進而影響電流大小。本實施例可提升對於二維電洞氣層（2DHG）的控制，進而提升HEMT元件10的閘極控制能力，亦可降低汲極引發能障下降（DIBL）與次臨界擺幅（SS）。在此情況下，本發明可有效提升HEMT元件10的閘極控制能力。
圖4A至圖4E是依照本發明第二實施例的一種HEMT元件的製造流程的剖面示意圖。為了使本發明所屬技術領域中具有通常知識者可據以實現本發明，以下進一步具體描述第二實施例的HEMT元件20的製造流程。
參照圖4A，在基底100上依序形成緩衝層102、通道層104以及阻障層106之後，形成隔離結構109以環繞平台區107。在一些實施例中，隔離結構109的形成方法包括：對平台區107的周邊進行離子植入製程，以避免平台區107與周邊的其他半導體元件產生不必要的電性連接。在替代實施例中，隔離結構109的形成方法包括：移除部分阻障層106與部分通道層104，以形成環繞平台區107的溝渠（如圖3A的溝渠103），然後將隔離材料填入溝渠中。
請參照圖4B，在阻障層106上形成鈍化層108。之後，圖案化鈍化層108以形成開口214。在一些實施例中，開口214可通過雙鑲嵌製程來形成，因此開口214亦可稱為雙鑲嵌開口。詳細地說，開口214可包括下部開口214a與配置在下部開口214a上的上部開口214b，且上部開口214b的寬度W2大於下部開口214a的寬度W1。在此情況下，開口214在剖視平面下可視為T型開口。
請參照圖4B與圖4C，在開口214中形成P型III-V族半導體層224。P型III-V族半導體層224可包括形成在下部開口214a中的下部224a與形成在上部開口214b中的上部224b。上部224b的頂部面積可大於下部224a的頂部面積。P型III-V族半導體層224與P型III-V族半導體層124的材料與形成方法相同，且於上述描述圖3D段落說明過，於此便不再贅述。在一些實施例中，上部224b的頂面224T可低於或實質上齊平鈍化層108的頂面108T。
請參照圖4D，圖案化鈍化層108與阻障層106，以在P型III-V族半導體層224的兩側分別形成開口110、112。具體來說，開口110、112可貫穿鈍化層108與阻障層106，以分別暴露出通道層104的表面。之後，通過電鍍法或蒸鍍法，將導電材料填入開口110與開口112中，以於開口110中形成源極電極120並於開口112中形成汲極電極122。另外，在形成源極電極120與汲極電極122之後，可進行退火處理，以使源極電極120與汲極電極122中的金屬（例如鋁）擴散至半導體層（例如通道層104等）中，以形成歐姆接觸。
請參照圖4E，在形成上述的歐姆接觸之後，在P型III-V族半導體層224上形成金屬層226，以形成閘極結構228，進而完成HEMT元件20。在一些實施例中，部分金屬層226可嵌入開口214中，以使金屬層226的側壁與上部224b的側壁齊平。在其他實施例中，部分金屬層226可從開口214延伸覆蓋鈍化層108的部分頂面。值得注意的是，金屬層226與P型III-V族半導體層224之間的接觸面積C2可大於P型III-V族半導體層224與阻障層106之間的接觸面積C1。在此情況下，P型III-V族半導體層224中的電洞（或正電荷）會大量注入二維電洞氣層123，以增加二維電子氣密度，進而提升元件效能。另外，在相同臨界電壓（Vt）下，HEMT元件20的漏電流可小於習知HEMT元件的漏電流約5個數量級（orders）。也就是說，本發明可有效降低HEMT元件的漏電流，進而提升閘極控制能力。
綜上所述，本發明通過擴大閘極結構中的金屬層與P型III-V族半導體層之間的接觸面積來增加蕭特基二極體電流，使得P型III-V族半導體層中的電洞（或正電荷）大量注入二維電洞氣層中，進而提升HEMT元件的二維電子氣密度。在此情況下，本發明可以提升對於二維電洞氣層的控制，進而提升HEMT元件的閘極控制能力，亦可降低汲極引發能障下降與次臨界擺幅。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、10A、10B、10C、10D、10E、20:HEMT元件 100:基底 102:緩衝層 103:溝渠 104:通道層 105:二維電子氣（2DEG）層 106:阻障層 107:主動區（平台區） 108:鈍化層 109:隔離結構 110、112、114、214:開口 120:源極電極 122:汲極電極 123:二維電洞氣（2DHG）層 124、224:P型III-V族半導體層（P型閘極） 124a、224a:下部 124b、224b:上部 126、226:金屬層 128、228:閘極結構 214a:下部開口 214b:上部開口 C1、C2:接觸面積 D1:第一方向 D2:第二方向 E1:第一距離 E2:第二距離 E3:第三距離 E4:第四距離 L1、L2:長度 S1:第一側壁 S2:第二側壁 S3:第三側壁 S4:第四側壁 T1、T2:頂部面積 W1、W2:寬度
圖1A是依照本發明一實施例的一種HEMT元件的上視示意圖。 圖1B是沿著圖1A的A-A’切線的剖面示意圖。 圖2A至圖2E是依照本發明各種實施例的一種HEMT元件的上視示意圖。 圖3A至圖3E是依照本發明第一實施例的一種HEMT元件的製造流程的剖面示意圖。 圖4A至圖4E是依照本發明第二實施例的一種HEMT元件的製造流程的剖面示意圖。
10:HEMT元件
107:主動區
109:隔離結構
120:源極電極
122:汲極電極
124:P型閘極
124a:下部
124b:上部
126:金屬層
D1:第一方向
D2:第二方向
E1:第一距離
E2:第二距離
E3:第三距離
E4:第四距離
L1、L2:長度
S1:第一側壁
S2:第二側壁
S3:第三側壁
S4:第四側壁

Claims (20)

  1. 一種高電子遷移率電晶體（HEMT）元件，包括： 基底，具有至少一主動區； 通道層，配置在所述至少一主動區上； 阻障層，配置在所述通道層上；以及 閘極結構，配置在所述阻障層上，其中所述閘極結構包括： 金屬層；以及 P型III-V族半導體層，垂直配置在所述金屬層與所述阻障層之間，其中所述P型III-V族半導體層包括：下部與位於所述下部上的上部，且所述上部的頂部面積大於所述下部的頂部面積。
  2. 如請求項1所述的HEMT元件，其中所述金屬層與所述上部之間的接觸面積大於所述下部與所述阻障層之間的接觸面積。
  3. 如請求項1所述的HEMT元件，其中在俯視下，所述閘極結構沿著第一方向延伸且橫跨所述至少一主動區，且所述上部沿著所述第一方向從所述下部的第一側壁突出第一距離，其中所述第一距離大於0 μm且小於等於10 μm。
  4. 如請求項1所述的HEMT元件，其中在俯視下，所述上部沿著垂直於所述第一方向的第二方向從所述下部的第二側壁突出第二距離，所述第二距離大於0 μm且小於等於14 μm。
  5. 如請求項1所述的HEMT元件，其中在俯視下，所述上部在垂直於所述第一方向的第二方向上從所述下部的第三側壁突出第三距離，所述第三距離大於0 μm且小於等於2 μm。
  6. 如請求項1所述的HEMT元件，更包括：鈍化層配置在所述阻障層上且橫向包封所述P型III-V族半導體層。
  7. 如請求項6所述的HEMT元件，更包括：源極/汲極電極配置在所述閘極結構的相對側處，其中所述源極/汲極電極穿過所述鈍化層與所述阻障層以與所述通道層接觸。
  8. 如請求項1所述的HEMT元件，更包括：隔離結構環繞所述至少一主動區上的所述通道層與所述阻障層。
  9. 如請求項1所述的HEMT元件，更包括：緩衝層垂直配置在所述基底與所述通道層之間。
  10. 一種高電子遷移率電晶體（HEMT）元件的形成方法，包括： 在基底上形成通道層； 在所述通道層上形成阻障層； 在所述阻障層上形成鈍化層； 圖案化所述鈍化層以形成開口； 在所述開口中形成P型III-V族半導體層；以及 在所述P型III-V族半導體層上形成金屬層。
  11. 如請求項10所述的HEMT元件的形成方法，其中所述開口包括：下部開口與配置在所述下部開口上的上部開口，且所述上部開口的寬度大於所述下部的寬度。
  12. 如請求項11所述的HEMT元件的形成方法，其中所述P型III-V族半導體層包括：形成在所述下部開口中的下部以及形成在所述上部開口中的上部，且所述上部的頂部面積大於所述下部的頂部面積。
  13. 如請求項12所述的HEMT元件的形成方法，其中所述上部的頂面低於或實質上齊平所述鈍化層的頂面。
  14. 如請求項12所述的HEMT元件的形成方法，其中所述上部與所述下部具有相同材料。
  15. 如請求項10所述的HEMT元件的形成方法，更包括：在所述金屬層的相對側處形成源極/汲極電極，其中所述源極/汲極電極穿過所述鈍化層與所述阻障層以與所述通道層接觸。
  16. 如請求項15所述的HEMT元件的形成方法，其中所述源極/汲極電極在形成所述金屬層之前形成。
  17. 如請求項10所述的HEMT元件的形成方法，其中在形成所述開口之前，所述方法更包括：形成環繞部分所述通道層與部分所述阻障層的隔離結構。
  18. 如請求項10所述的HEMT元件的形成方法，更包括在所述基底與所述通道層之間形成緩衝層。
  19. 一種高電子遷移率電晶體（HEMT）元件，包括： 基底，具有至少一主動區； 通道層，配置在所述至少一主動區上； 阻障層，配置在所述通道層上；以及 閘極結構，配置在所述阻障層上，其中所述閘極結構在俯視下，沿著第一方向延伸且橫跨所述至少一主動區，且所述閘極結構包括： 金屬層；以及 P型III-V族半導體層，垂直配置在所述金屬層與所述阻障層之間，其中所述P型III-V族半導體層包括：下部與位於所述下部上的上部，且所述上部的頂部面積大於所述下部的頂部面積， 其中所述上部在俯視下，沿著垂直於所述第一方向的第二方向從所述下部的第一側壁突出第一距離，且所述上部沿著所述第二方向從所述下部的第二側壁突出第二距離。
  20. 如請求項19所述的HEMT元件，其中所述第一距離大於0 μm且小於等於14 μm之間，而所述第二距離大於0 μm且小於等於2 μm之間。
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