JP5172818B2 - セラミックス電子部品 - Google Patents

Description

本発明はセラミックス電子製品に関するもので、より詳しくは、耐熱衝撃及び曲げ強度の側面で優れた信頼性を有するセラミックス電子製品に関するものである。

一般的に、キャパシタ、インダクタ、圧電体素子、バリスタ、またはサーミスタ等のセラミックス材料を使用する電子部品は、セラミックス材料からなるセラミックス素体、素体の内部に形成された内部電極及び上記内部電極と接続されるようにセラミックス素体の表面に設置された外部電極を備える。

セラミックス電子部品のうち、積層型チップキャパシタ（Multi-Layer Chip Capacitor：以下、”ＭＬＣＣ”ともいう）は、積層された複数の誘電体層と、一誘電体層を介して対向配置される内部電極と、上記内部電極に電気的に接続された外部電極とを含む。

ＭＬＣＣは、小型ながらも高容量が保証され、実装が容易であるという長所によりコンピュータ、ＰＤＡ、携帯電話等の移動通信装置の部品として広く使用されている。

積層型チップキャパシタは、配線基板に実装された状態で使用される。より詳しくは、図１に図示されたように、配線基板１の上に形成された導電ランド２、３にはんだ付け（soldering）によるはんだフィレット（solder fillet）４、５が形成され、はんだフィレット４、５を通じて積層型チップキャパシタ６の外部電極７、８が電気的に接続される。

積層型チップキャパシタを配線基板にはんだ付けによって実装し、配線基板を切断する場合に積層型チップキャパシタに熱衝撃及びせん断応力が加えられる。熱衝撃及びせん断応力が加えられる場合、積層型チップキャパシタにはクラックが発生する可能性がある。積層型チップキャパシタを構成する外部電極及び内部電極は、セラミックス物質に比べて収縮及び膨張しやすく、このような収縮及び膨張応力は外部電極とセラミックス層の境界面に集中する。これにより、外部電極とセラミックス層の境界面でクラックが発生する。また、配線基板の曲げにより積層型チップキャパシタの実装領域及び外部電極とセラミックス層の境界面にクラックが発生する可能性がある。

積層型チップキャパシタが実装された配線基板が適用される航空、自動車、消費材等の産業において、外部または内部で発生する温度変化が配線基板に付与される場合、積層型チップキャパシタの外部電極とセラミックスの境界面に曲げまたは熱衝撃に起因する応力が加えられ、クラックが発生することがある。

外部電極とセラミックス層の境界面に応力が加えられると、そこを起点としてキャパシタ本体にクラックが発生し、クラックは内部電極に向かって進行することがある。内部電極までクラックが進行する場合は、積層型チップキャパシタにショートが発生して素子の機能を失うことがある。

下記特許文献１は、外部電極の長さを一定水準以上に確保する方法によって積層型チップキャパシタの熱的、機械的信頼性を向上させる方法を開示しているが、このような方法で製造された積層型チップキャパシタも配線基板に２回以上のリフロー（Reflow）方式で実装すると、外部電極とセラミックス層の境界面にクラックが発生する。また、積層型チップキャパシタが実装された配線基板を２ｍｍ超過して、曲がるように強い外力を与える場合は、積層型キャパシタの外部電極とセラミックス層の境界面でクラックが発生し、静電容量が低下する現象が発生する。

下記特許文献２は、積層型チップキャパシタの外部電極を配線基板の導電性ランドに実装する時、別途の金属端子を用いることによって、応力発生を緩和する方案が開示されているが、これは追加的な構造物である金属端子を用いるので、実装工程が容易でなく、別個の構造物を製造しなければならないという煩わしさがある。

したがって、積層型チップキャパシタの使用環境を考慮し、さらに優れた機械的信頼性、即ち、熱衝撃及び曲げ強度の側面で優れた信頼性を有することができる方案が求められる。

大韓民国公開特許第２００６−００８２６７１号 米国特許登録第６，３５０，７５９号

本発明は、上記のような問題点を解決するためのものであって、本発明の目的は耐熱衝撃及び曲げ強度の側面で優れた機械的信頼性を有するセラミックス電子部品を提供するものである。

上記の課題を解決するための手段として、本発明の一実施形態は、上面及び下面と、上記上面及び下面を連結する少なくとも２つの側面を有するセラミックス素体と、上記セラミックス素体の内部に形成された内部導電層と、上記内部導電層と電気的に連結された外部電極とを含み、上記外部電極は、上記セラミックス素体の一側面から上記上面及び下面の一部まで延長して形成された第１電極層と、上記第１電極層を覆うように形成された導電性樹脂層及び上記導電性樹脂層を覆うように形成されるが、上記セラミックス素体の一側面から上記上面及び下面の一部まで延長して形成された第１電極層の長さよりさらに長く延長された長さを有する第２電極層とを備え、上記セラミックス素体の上面または下面から上記内部導電層までの最短距離は上記第１電極層の長さより大きいか、または、同一であるセラミックス電子部品を提供する。

上記セラミックス素体の一側面から上記上面及び下面の一部まで延長して形成された第１電極層の長さは、上記第２電極層の延長された長さに対して５乃至２５％であることが好ましい。

上記第１電極層の長さは、２５乃至１２５μｍであることができる。

上記セラミックス素体の上面または下面から上記内部導電層までの最短距離は、４０乃至１５０μｍであることができる。

本発明の他の実施形態は、積層型チップキャパシタであることができ、上記セラミックス素体は複数のセラミックス誘電体層が積層して形成され、上記内部導電層は上記一誘電体層を介して対向配置される互いに異なる極性を有する少なくとも１対の内部電極であり、上記外部電極は上記１対の内部電極の末端部とそれぞれ連結されることができる。

本発明によるセラミックス電子部品は、第１電極層の長さが第２電極層の長さより短く形成されて、応力を緩和させる導電性樹脂層の形成領域が増加する。これによって、セラミックス電子部品が配線基板に実装され、温度変化が大きい環境で使用されても曲げ応力及び熱衝撃によるクラックは発生しない。また、クラックが発生しても内部電極までクラックが進行することは無く、静電容量が低下しない。

従来技術に従って配線基板に実装された積層型チップキャパシタを示す概略的な断面図である。 本発明の一実施形態によるセラミックス電子部品を示す概略的な断面図である。

以下、添付された図面を参照し、本発明の好ましい実施形態について説明する。

しかし、本発明の実施形態は、様々な他の形態に変形されることができ、本発明の範囲が以下で説明する実施形態のみに限定されるわけではない。また、本発明の実施形態は、当該技術分野において通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における構成要素の形状及びサイズなどは、より明確な説明のために誇張することがある。なお、図面上において同一の符号で示される構成要素は同一の構成要素である。

本発明はセラミックス電子部品に関するものである。セラミックス材料を使用する電子部品としてはキャパシタ、インダクタ、圧電体素子、バリスタ、またはサーミスタ等がある。下記では電子部品の一例として積層型チップキャパシタに関して説明する。

図２は、本発明の一実施形態による積層型チップキャパシタを示す概略的な断面図である。

本実施形態による積層型チップキャパシタは、上面１３及び下面１４と、上記上面及び下面を連結する少なくとも２つの側面１１、１２を有するセラミックス素体１０と、上記セラミックス素体１０の内部に形成された内部導電層と、上記内部導電層と電気的に連結された外部電極３０とを含む。

セラミックス素体１０は、複数のセラミックス誘電体層１５、１６が積層して形成され、上記セラミックス素体の内部に内部電極２０が形成されている。上記セラミックス素体１０は、セラミックス誘電体層１５が両外側に配置され、隣接する誘電体層同士は境界を確認し難いほどに一体化されている。

上記内部導電層は互いに異なる極性を有する少なくとも１対の内部電極２０であることができ、上記内部電極２０は上記一誘電体層１６を介して、誘電体層の積層方向によって対向配置され、一方の末端がセラミックス素体の側面１１、１２にそれぞれ交互に露出する。

１対の外部電極３０は、上記１対の内部電極２０の末端部とそれぞれ連結され、１対の第１電極層３１、１対の導電性樹脂層３２及び１対の第２電極層３３を含む多層構造からなっている。

１対の第１電極層３１は、それぞれ上記内部電極２０と電気的に連結され、上記セラミックス素体１０の一側面１１または１２から上記上面１３及び下面１４の一部まで延長して形成される。

１対の導電性樹脂層３２は、それぞれ上記第１電極層３１を覆うように形成され、１対の第２電極層３３は上記導電性樹脂層３２を覆うように形成され、上記セラミックス素体の一側面から上記上面及び下面の一部まで延長して形成された第１電極層３１の長さよりさらに長く上記上面及び下面で延長して形成される。即ち、上記セラミックス素体の一側面から上記上面及び下面の一部まで延長される第１電極層３１の長さＬは第２電極層３３の長さＯより短い。

また、上記セラミックス素体の上面または下面から上記内部電極までの最短距離Ｃは上記第１電極層の長さＬより大きいか、または、同じである。

セラミックス電子部品の種類によってセラミックス素体を形成するセラミックス材料を選択することができる。セラミックス電子部品のうち、積層型チップキャパシタのセラミックス素体は、上述したように複数のセラミックス誘電体層が積層して形成される。セラミックス誘電体層はセラミックス材料を含む誘電材料で構成される。誘電材料に含有されるセラミックス材料としては高い誘電率を有する材料が好ましく、特にこれに制限されるものではないが、チタン酸バリウム(ＢａＴｉＯ_３)系材料、鉛複合ペロブスカイト系材料またはチタン酸ストロンチウム（ＳｒＴｉＯ_３)系材料などを使用することができる。

内部電極２０は導電性金属で形成され、例えば、ＮｉまたはＮｉ合金からなるものを使用することができる。上記Ｎｉ合金としては、ＮｉとともにＭｎ、Ｃｒ、ＣｏまたはＡｌを含有することが好ましい。

より具体的に、上記セラミックス素体は、次のような方法により製造されることができる。

ＢａＴｉＯ_３を主成分とするセラミックス粉末とバインダーを混合してスラリーを形成した後、セラミックスグリーンシート（ceramic green sheet）を製作する。製作されたセラミックスグリーンシートの上にＮｉを主成分とする導電性ペーストを塗布して内部電極パターンを形成する。内部電極パターンが形成されないセラミックスグリーンシートと、静電容量を形成することができる内部電極パターンが形成されたセラミックスグリーンシートとを厚さ方向に重ねて積んだ後、熱圧着して内部電極が形成されたセラミックス積層体を製作する。

このようなセラミックス積層体をチップサイズ（chip size）に合うように切断し、１１００℃乃至１３００℃のＮ_２−Ｈ_２の雰囲気で焼成する。セラミックス積層体は、チップサイズに合うように切断され、互いに対向する２つの側面と上記側面を連結する上面及び下面を有するようになる。

上述したように、上記１対の内部電極２０の末端部とそれぞれ連結される１対の外部電極３０は、第１電極層３１と、導電性樹脂層３２と、第２電極層 ３３とを含む多層構造からなっている。

１対の第１電極層３１は、セラミックス素体の一側面１１、１２から上面１３及び下面１４の一部まで延長して形成され、内部電極２０と電気的及び機械的に連結される。上記第１電極層３１は、内部電極との電気的接続が良好な導電性金属で形成される。例えば、Ａｇ、Ｎｉ、Ｃｕまたはこれらの合金を使用することができる。

１対の第１電極層３１は、ガラスフリット（glass frit）を含む導電性ペーストをセラミックス素体の側面から上面及び下面の一部まで延長されるように形成し、約７８０℃の窒素雰囲気で焼成して内部電極と電気的及び機械的に連結されるように形成する。

１対の導電性樹脂層３２は第１電極層３１を覆うように形成される。導電性樹脂層３２は熱硬化性樹脂及び導電性材料を含む。熱硬化性樹脂はフェノール樹脂またはエポキシ樹脂が使用される。導電性フィラーは銀コーティングされた銅粉末を使用することができる。

上記導電性樹脂層３２は、第１電極層３１を覆い、第２電極層の長さまで形成されることが好ましい。

熱硬化性樹脂硬化物は柔軟であるため、熱硬化性樹脂硬化物を含む導電性樹脂層３２は外部電極に応力が加えられる場合、応力を緩和させることができる。

導電性樹脂層３２は熱硬化性樹脂とともに硬化剤を含むことが好ましい。硬化剤を使用することによって、熱硬化性樹脂の架橋構造がより容易に形成される。上記硬化剤としては、フェノール樹脂、アミン、酸無水物などの公知の熱硬化性樹脂の硬化剤を使用することができる。

１対の第２電極層３３は導電性樹脂層３２を覆うように形成される。上記第２電極層３３は導電性数値層３２の上に電解めっき等の湿式めっき法によって形成されることができる。

第２電極層３３は２層で構成されることができ、より具体的に、Ｎｉ電極層３３ａ及びＳｎ電極層３３ｂで構成されることができる。Ｎｉ電極層３３ａ及びＳｎ電極層３３ｂにより外部電極３０と配線基板の導電ランドの電気的接続が良好になる。

上記セラミックス素体の一側面から上記上面及び下面の一部まで延長される第１電極層３１の長さＬは、第２電極層３３の長さＯより短く形成される。

第１電極層３１を形成する導電性金属ペーストに含まれる硝子成分とセラミックス素体のセラミックスが反応するため、第１電極層とセラミックス素体の境界面には脆弱な反応層が形成される。また、第１電極層を形成する物質は、セラミックス物質に比べて、熱衝撃に対して収縮及び膨張しやすい。これにより、第１電極層とセラミックス素体の境界面に応力が加えられると、そこを起点として、セラミックス素体にクラックが生ずることがある。

例えば、配線基板上に積層型チップキャパシタが実装された状態で配線基板の曲げによる応力が加えられると、第１電極層の末端部から内部電極に向かってクラックが進行し、場合によっては、内部電極にクラックが到逹して積層型チップキャパシタにショートが発生することがある。

しかし、本実施形態のように第１電極層３１の長さＬを短く形成する場合、第１電極層３１とセラミックス誘電体層１５の境界面の面積が小さくなり、熱による膨張及び収縮の程度が減少してクラックが発生する可能性が減る。

さらに、第１電極層の長さＬが短くなるとともに、導電性樹脂層とセラミックス誘電体層の隣接する領域が増加するようになる。これによって、導電性樹脂層３２によって第１電極層とセラミックス誘電体層の境界面に集中する応力を充分に緩和することができる。

なお、上述したように、上記セラミックス素体１０は、複数のセラミックス誘電体層１５、１６が積層して形成され、一誘電体層１６を介して少なくとも１対の内部電極２０が形成され、セラミックス素体の両外側に誘電体層１５が配置される。即ち、セラミックス素体１０の上面１３及び下面１４はセラミックス誘電体層により形成される。この時、セラミックス素体１０の上面１３または下面１４から内部電極までの最短距離Ｃは、第１電極層の長さＬより大きいか、または、同一であるように形成される。

熱衝撃及び曲げ応力が配線基板上に積層型チップキャパシタに加えられる場合、第１電極層３１とセラミックス誘電体層１５の境界面に応力が集中し、これによりクラックが発生することがある。このようなクラックは内部電極に向かって進行することがあるが、本実施形態のようにセラミックス素体１０の上面１３または下面１４から内部電極までの最短距離Ｃ、即ち、外側に形成されるセラミックス誘電体層１５の厚さが第１電極層の長さより大きいかまたは同一である場合、クラックが内部電極２０まで進行するのを防止することができる。これによって、内部電極のクラックの発生によるショートを防止することができる。

より具体的に、セラミックス素体の一側面から上記上面及び下面の一部まで延長して形成された第１電極層の長さＬは、第２電極層の長さＯに対して５％乃至２５％であることが好ましい。具体的な第１電極層の長さは適用されるチップサイズによって決定されることができる。例えば、セラミックス素体の一側面から上記上面及び下面の一部まで延長して形成された第１電極層の長さＬは、２５μｍ乃至１２５μｍであることが好ましい。第１電極層の長さＬが２５μｍ以上であり、且つ第２電極層の長さＯがこれより長く形成される場合、第１電極層がセラミックス素体の上面及び下面に延長された長さが短いため、熱による膨張及び収縮の程度が減少する。さらに、導電性樹脂層による応力を緩和させることができる領域が増加し、第１電極層とセラミックス誘電体層の境界面にクラックがほとんど発生しない。第１電極層の長さＬが２５μｍ未満である場合は、内部電極と電気的及び機械的に接合されないため、静電容量が低下することがある。

また、セラミックス素体の上面または下面から最も近い内部電極までの距離Ｃが１２５μｍ未満であると、第１電極層３１とセラミックス素体１０の境界面でクラックが発生し、その場合、内部電極２０が形成された領域までクラックが進行することがある。しかし、セラミックス素体の上面または下面から最も近い内部電極までの距離Ｃが１２５μｍと同一または大きい場合は、クラックが発生しても内部電極が形成された領域までクラックが進行しない。

好ましくは、セラミックス素体の上面または下面から上記内部電極までの最短距離は４０乃至１５０μｍであることが好ましい。

以下、実施例及び比較例を通じて本発明をさらに詳しく説明するが、これは発明の具体的な理解を助けるためであり、本発明の範囲が実施例により限定されるものではない。

［実施例１及び実施例２］
ＢａＴｉＯ_３を主成分とするセラミックス粉末とバインダーを混合してスラリーを形成した後、ドクターブレード（doctor blade）法によってセラミックスグリーンシートを製作した。製作されたセラミックスグリーンシートの上にスクリーン印刷方法でＮｉを主成分とする導電性ペーストを塗布して内部電極パターンを形成した。内部電極の積層数が５０層になるように積層し、熱圧着して積層型チップキャパシタの積層体を製作した。このような積層型チップキャパシタの積層体を１．６×０．８ｍｍのサイズに合うように切断し、１２５０℃のＮ_２−Ｈ_２の雰囲気で焼成して積層型チップキャパシタのセラミックス素体を製作した。ガラスフリットを含む導電性ペーストを、上記セラミックス素体の側面から上面及び下面の一部まで浸漬塗布して第１電極層を形成し、７８０℃の窒素雰囲気で焼成して内部電極と電気的及び機械的に接合される１対の第１電極層を形成した。

次いで、エポキシ樹脂及び導電性材料を含む硬化化合物を第１電極層の上に浸漬、塗布、乾燥、及び硬化して導電性樹脂層を形成した。上記導電性樹脂層の上に電解めっき等の湿式めっき法によってＮｉ電極層を形成した後、Ｓｎ電極層を含む第２電極層を形成した。第１電極層の長さは、第２電極層の長さに対して、（Ｌ／Ｏ）５．０％、２５％になるように形成し、セラミックス素体の上面及び下面から最も近い内部電極までの距離は、第２電極層の長さに対して、それぞれ１０％、２５％になるように形成して、第１電極層の長さより大きく形成した。

［比較例１］
実施例と同様に製造するが、第１電極層の長さは、第２電極層の長さに対して、（Ｌ／Ｏ）２．５％になるように形成し、セラミックス素体の上面及び下面から最も近い内部電極までの距離は第２電極層の長さに対して（Ｃ／Ｏ）５％になるように形成した。

［比較例２］
実施例と同様に製造するが、第１電極層の長さは、第２電極層の長さに対して、（Ｌ／Ｏ）５０％になるように形成し、セラミックス素体の上面及び下面から最も近い内部電極までの距離は、第２電極層の長さ（Ｃ／Ｏ）に対して、それぞれ１０％、２５％になるように形成して、第１電極層の長さより短く形成した。

［比較例３］
実施例と同様に製造するが、第１電極層の長さは、導電性樹脂層と同一の長さになるように形成し、セラミックス素体の上面及び下面から最も近い内部電極までの距離は、第２電極層の長さに対して、それぞれ１０％、２５％になるように形成して、第１電極層の長さより短く形成した。

［評価］
実施例と比較例で製造した積層型チップキャパシタをそれぞれ５０個ずつ用意し、IEC60068-2-21に従った印刷回路基板の上に実装した。

規定された試験方法（AECQ-200-REV Cのmethod-005（Board Flex Test））では、基板の変形を２ｍｍ上限に規定しているが、本発明では基板の曲げ程度を１０ｍｍとして評価した。基板の曲げ程度が１０ｍｍである場合、静電容量が５％以上低下する試料が１つ以上である場合を静電容量低下の「発生」と、１０ｍｍの評価において静電容量が５％以上に低下する試料が１つも発生しない場合を「発生しない」と示した。その結果を下記表１に示した。

上述したように、本発明によると、熱及び機械的応力による基板の変形に対しても第２電極層の長さを第１電極層の長さより長く形成し、セラミックス素体の上面または下面から内部電極までの最短距離を第１電極層の長さより大きく形成することによって、積層型チップキャパシタの静電容量の低下が発生せず、且つ、優れた熱的及び機械的信頼性も得られる。

本発明は、上述した実施形態及び添付された図面によって限定されるものではなく、添付された請求範囲によって限定される。従って、請求範囲に記載の本発明の技術的思想を外れない範囲内において様々な形態の置換、変形及び変更が可能であることは当技術分野において通常の知識を有する者には自明であり、これも添付された請求範囲に記載された技術的思想に属する。

１０ セラミックス素体
１１、１２ セラミックス素体の側面
１３、１４ セラミックス素体の上面及び下面
２０ 内部電極
３０ 外部電極
３１ 第１電極層
３２ 導電性樹脂層
３３ 第２電極層

Claims (3)

1. 上面及び下面と、
   前記上面及び下面を連結する少なくとも２つの側面を有するセラミックス素体と、
   前記セラミックス素体の内部に形成された内部導電層と、
   前記内部導電層と電気的に連結された外部電極と、
   を含み、
   前記外部電極は前記セラミックス素体の一側面から前記上面及び下面の一部まで延長して形成された第１電極層と、
   前記第１電極層を覆うように形成された導電性樹脂層及び前記導電性樹脂層を覆うように形成されるが、前記セラミックス素体の一側面から前記上面及び下面の一部まで延長して形成された第１電極層の長さよりさらに長く延長された長さを有する第２電極層とを備え、
   前記第１電極層の長さは、前記第２電極層の長さの５乃至２５％で、
   前記導電性樹脂層は前記第２電極層の長さまで形成され、
   前記セラミックス素体の上面または下面から前記内部導電層までの最短距離は、前記第１電極層の長さより大きく、前記第２電極層の長さの１０乃至２５％で、
   前記セラミックス素体の上面または下面から前記内部導電層までの最短距離は１２５μｍ以上であるセラミックス電子部品。
2. 前記第１電極層の長さは、２５乃至１２５μｍであることを特徴とする請求項１に記載のセラミックス電子部品。
3. 前記セラミックス電子部品は、積層型チップキャパシタであり、
   前記セラミックス素体は、複数のセラミックス誘電体層が積層して形成され、前記内部導電層は、前記一誘電体層を介して対向配置される互いに異なる極性を有する少なくとも１対の内部電極であり、前記外部電極は、上記１対の内部電極の末端部とそれぞれ連結されることを特徴とする請求項１に記載のセラミックス電子部品。

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