JP5113478B2 - 半導体発光素子、照明装置および半導体発光素子の製造方法 - Google Patents

半導体発光素子、照明装置および半導体発光素子の製造方法 Download PDF

Info

Publication number
JP5113478B2
JP5113478B2 JP2007266058A JP2007266058A JP5113478B2 JP 5113478 B2 JP5113478 B2 JP 5113478B2 JP 2007266058 A JP2007266058 A JP 2007266058A JP 2007266058 A JP2007266058 A JP 2007266058A JP 5113478 B2 JP5113478 B2 JP 5113478B2
Authority
JP
Japan
Prior art keywords
layer
eutectic alloy
alloy layer
light emitting
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007266058A
Other languages
English (en)
Other versions
JP2008118125A (ja
Inventor
邦生 竹内
康光 久納
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2007266058A priority Critical patent/JP5113478B2/ja
Priority to KR1020087009524A priority patent/KR101329908B1/ko
Priority to US12/090,181 priority patent/US7880177B2/en
Priority to EP07829704.1A priority patent/EP2063468B1/en
Priority to PCT/JP2007/069968 priority patent/WO2008044769A1/ja
Priority to CN2007800017496A priority patent/CN101361203B/zh
Publication of JP2008118125A publication Critical patent/JP2008118125A/ja
Application granted granted Critical
Publication of JP5113478B2 publication Critical patent/JP5113478B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/84—Coatings, e.g. passivation layers or antireflective coatings
    • H10H20/841—Reflective coatings, e.g. dielectric Bragg reflectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/018—Bonding of wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/858—Means for heat extraction or cooling
    • H10H20/8581—Means for heat extraction or cooling characterised by their material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/036—Manufacture or treatment of packages
    • H10H20/0365—Manufacture or treatment of packages of means for heat extraction or cooling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H10H20/8314—Electrodes characterised by their shape extending at least partially onto an outer side surface of the bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/857—Interconnections, e.g. lead-frames, bond wires or solder balls

Landscapes

  • Led Devices (AREA)

Description

本発明は、半導体発光素子、照明装置および半導体発光素子の製造方法に関し、特に、支持基板上に発光層を含む半導体素子層が接合されている半導体発光素子、照明装置および半導体発光素子の製造方法に関する。
従来、支持基板上に発光層を含む半導体素子層が接合されている半導体発光素子が知られている（例えば、特許文献１および２参照）。これらの半導体発光素子では、成長基板上に高品質な半導体素子層を形成した後、成長基板とは異なる支持基板上に半導体素子層を接合することにより形成されている。また、この接合の後、半導体素子層から成長基板を除去することにより、成長基板を再利用することが可能である。
図１６は、従来の発光ダイオード素子の構造を説明するための断面図である。図１６を参照して、従来の発光ダイオード素子の構造について説明する。
従来の発光ダイオード素子では、図１６に示すように、Ｓｉからなる支持基板１０１上に接合層１０２を介してＧａＮ系の半導体素子層１０３が形成されている。半導体素子層１０３は、ｐ型ＧａＮ系半導体層１０３ａ、活性層１０３ｄおよびｎ型ＧａＮ系半導体層１０３ｆから構成されている。
具体的な構造としては、ｐ型ＧａＮ系半導体層１０３ａは、約２００ｎｍの厚みを有する。ｐ型ＧａＮ系半導体層１０３ａ上には、約５０ｎｍの厚みを有し、井戸層と障壁層とが交互に形成されたＭＱＷ（Ｍｕｌｔｉｐｌｅ Ｑｕａｎｔｕｍ Ｗｅｌｌ）構造を有する活性層１０３ｄが形成されている。活性層１０３ｄ上には、約７μｍの厚みを有するｎ型ＧａＮ系半導体層１０３ｆが形成されている。
ｐ型ＧａＮ系半導体層１０３ａの下面上には、約３ｎｍの厚みを有するＰｄ層と約１５０ｎｍの厚みを有するＡｇ層との積層膜からなるｐ側電極１０５が形成されている。また、ｐ側電極１０５の下面上には、約５０ｎｍの厚みを有するＭｏからなるバリア層１０６が形成されている。
また、半導体素子層１０３の上面上には、半導体素子層１０３側から約１５ｎｍの厚みを有するＴｉ層と約１５０ｎｍの厚みを有するＡｌ層との積層膜からなるｎ側電極１０７が形成されている。
支持基板１０１の上面上には、約１５ｎｍの厚みを有するＴｉ層と約１５０ｎｍの厚みを有するＡｌ層とがこの順に形成されたオーミック層１０１ａが形成されている。
オーミック層１０１ａとバリア層１０６との間に形成されている接合層１０２は、オーミック層１０１ａ上に形成された約３μｍの厚みを有するＡｕからなる第１接合層１０２ａと、第１接合層１０２ａ上に形成された約３μｍの厚みを有するＡｕ−Ｓｎ合金（Ｓｎ含有量：約２０質量％）からなる第２接合層１０２ｂと、第２接合層１０２ｂ上に形成された約１００ｎｍの厚みを有するＡｕからなる第３接合層１０２ｃとから構成されている。
図１７〜図１９は、図１６に示した従来の発光ダイオード素子の製造プロセスを説明するための断面図である。次に、図１６〜図１９を参照して、従来の発光ダイオード素子の製造プロセスについて説明する。
まず、図１７に示すように、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により、サファイアからなる成長基板１０８上に、約２０ｎｍの厚みを有するＧａＮ系半導体からなるバッファ層１０９を形成する。続いて、ＭＯＣＶＤ法により、バッファ層１０９上に、上記した膜厚を有するｎ型ＧａＮ系半導体層１０３ｆ、活性層１０３ｄおよびｐ型ＧａＮ系半導体層１０３ａをこの順に形成する。次に、電子ビーム蒸着（ＥＢ）法を用いて、ｐ型ＧａＮ系半導体層１０３ａ上に、それぞれ上記した膜厚を有するＰｄ層およびＡｇ層をこの順に形成することにより、ｐ側電極１０５を形成する。さらに、ＥＢ法を用いて、ｐ側電極１０５上に、約５０ｎｍの厚みを有するＭｏからなるバリア層１０６を形成する。
次に、図１７に示すように、ＥＢ法により、バリア層１０６上にそれぞれ上記した膜厚および組成を有する第３接合層１０２ｃおよび第２接合層１０２ｂをこの順に形成する。
次に、図１８に示すように、支持基板１０１上に、ＥＢ法を用いて、それぞれ上記した膜厚を有するＴｉ層およびＡｌ層をこの順に形成することにより、オーミック層１０１ａを形成する。また、ＥＢ法を用いて、オーミック層１０１ａ上に、約３μｍの厚みを有するＡｕからなる第１接合層１０２ａを形成する。
次に、図１９に示すように、第１接合層１０２ａと第２接合層１０２ｂとが接触するように支持基板１０１上に成長基板１０８を配置する。続いて、支持基板１０１と成長基板１０８とを約２９０℃、約２００Ｎ／ｃｍ２の条件で加熱圧着することにより、第１接合層１０２ａと第２接合層１０２ｂとが接合される。その後、図中矢印で示すように、成長基板１０８側よりバッファ層１０９に向けて、ＹＡＧ第３高調波レーザ（波長：３５５ｎｍ）を照射することにより、成長基板１０８とバッファ層１０９とｎ型ＧａＮ系半導体層１０３ｆの一部を熱分解するとともに、成長基板１０８とバッファ層１０９とを除去する。
次に、図１６に示すように、ｎ型ＧａＮ系半導体層１０３ｆの上面を研磨し、表面に残留しているバッファ層１０９などを除去した後、ｎ型ＧａＮ系半導体層１０３ｆ上に、それぞれ上記した膜厚を有するＴｉ層およびＡｌ層をこの順に形成することにより、ｎ側電極１０７を形成する。最後に、支持基板１０１の下面（半導体素子層１０３を接合していない面）側にダイシングによりスクライブラインを形成し、このスクライブラインに沿って支持基板１０１に接合された半導体素子層１０３ごとに支持基板１０１を分割する。このようにして、従来の発光ダイオード素子が形成される。
特開２００６−４９８７１号公報 特開２００４−２３５５０６号公報
しかしながら、上記した従来の発光ダイオード素子においても、支持基板１０１と半導体素子層１０３との接合強度が十分ではない。そのため、例えば、成長基板１０８を除去する際に支持基板１０１と接合層１０２との間や接合層１０２と半導体素子層１０３との間で剥離が生じてしまう場合があるという問題点がある。また、従来の発光ダイオード素子においては、接合する際の加熱に起因する負荷によって、接合面に近い半導体素子層１０３やｐ側電極１０５などにクラックや剥離が生じる場合がある。この場合には、発光ダイオード素子の動作電圧が増加したり、または動作電流が流れず発光しなかったりする場合があるので、発光ダイオード素子の信頼性が低くなるという問題点がある。
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、支持基板と半導体素子層との剥離が生じるのを抑制しながら、信頼性の高い半導体発光素子および照明装置を提供することである。
この発明のもう１つの目的は、支持基板と半導体素子層との剥離が生じるのを抑制しながら、信頼性の高い半導体発光素子の製造方法を提供することである。
課題を解決するための手段および発明の効果
この発明の第１の局面による半導体発光素子は、支持基板と、支持基板上に形成された第１共晶合金層と、第１共晶合金層上に形成された第２共晶合金層と、第２共晶合金層上に形成された第３共晶合金層と、第３共晶合金層上に形成された発光層を含む半導体素子層とを備え、第２共晶合金層の融点は、第１共晶合金層および第３共晶合金層の融点よりも低い。なお、本発明において、「半導体発光素子」とは、例えば、発光ダイオード素子や半導体レーザ素子などを含む広い概念である。また、本発明において、「共晶合金」とは、たとえば半田などの複数の金属が互いに固溶した共晶組織を有する低融点の合金を意味する。
この発明の第１の局面による半導体発光素子では、上記のように、半導体素子層と支持基板とを低融点の共晶合金により接合することによって、低温での接合が可能である。また、支持基板側および半導体素子層側に相対的に融点の高い第１共晶合金層および第３共晶合金層を設け、第１共晶合金層および第３共晶合金層の間に相対的に融点が低い第２共晶合金層を設けることによって、第２共晶合金層は溶融しており、かつ、第１共晶合金層および第３共晶合金層は溶融せずに軟化している状態で支持基板と半導体素子層とを接合することができる。これにより、支持基板、半導体素子層、第１共晶合金層、第２共晶合金層および第３共晶合金層の間に生じる熱応力を緩和することができる。
また、第１の局面では、支持基板と半導体素子層との間に凹凸形状による隙間がある場合でも、軟化した第１共晶合金層および第３共晶合金層と、溶融した第２共晶合金層とがその凹凸形状部分に埋め込まれやすいので、接合面積を大きくすることができる。これにより、接合強度を向上させることができるので、支持基板と半導体素子層との剥離が生じるのを抑制することができる。また、接合面積を大きくすることができるので、レーザ照射時の放熱を均一、かつ、効率的に行うことができる。
これらの結果、熱応力などによる負荷に起因して半導体素子層にダメージが生じるのを抑制することができるので、そのダメージに起因して動作電圧が高くなったり、電流が流れずに発光しないなどの問題が生じるのを抑制することができる。これにより、信頼性の高い半導体発光素子を得ることができる。
上記第１の局面による半導体発光素子において、好ましくは、半導体素子層の側面には、絶縁層を介して第３共晶合金層が形成されている。このように構成すれば、半導体素子層に流す電流が半導体素子層の側面に形成された第３共晶合金層にリークするのを抑制しながら、半導体素子層の側面に第３共晶合金層を形成することができる。このように、半導体素子層の側面側にも第３共晶合金層を設けることにより、半導体素子層の側面側に第３共晶合金層が設けられていない場合と異なり、半導体素子層の側面の熱を逃がすことができる。これにより、支持基板、半導体素子層、第１共晶合金層、第２共晶合金層および第３共晶合金層の間に生じる熱応力を有効に緩和することができる。
上記第１の局面による半導体発光素子において、好ましくは、第２共晶合金層の熱膨張係数は、第１共晶合金層および第３共晶合金層の熱膨張係数より大きい。このように構成すれば、熱膨張係数の大きい第２共晶合金層が変形するのを、第２共晶合金層の両側に設けられた熱膨張係数の小さい第１共晶合金層および第３共晶合金層により両側から抑制することができる。これにより、支持基板、半導体素子層、第１共晶合金層、第２共晶合金層および第３共晶合金層の間に生じる熱応力の影響をさらに緩和することができる。
上記第１の局面による半導体発光素子において、好ましくは、第１共晶合金層、第２共晶合金層および第３共晶合金層は、それぞれ、Ａｕ−Ｓｎ合金、Ａｕ−Ｇｅ合金およびＡｕ−Ｓｉ合金の少なくともいずれかを含む。このように構成すれば、融点の低いＡｕ−Ｓｎ合金、Ａｕ−Ｇｅ合金またはＡｕ−Ｓｉ合金により、比較的低温に加熱することによって支持基板と半導体素子層とを接合することができる。
この発明の第２の局面による照明装置は、支持基板と、支持基板上に形成された第１共晶合金層と、第１共晶合金層上に形成された第２共晶合金層と、第２共晶合金層上に形成された第３共晶合金層と、第３共晶合金層上に形成された発光層を含む半導体素子層とを含み、第２共晶合金層の融点は、第１共晶合金層および第３共晶合金層の融点よりも低い、半導体発光素子を備えている。
この発明の第２の局面による照明装置では、上記のように、上記第１の局面による半導体発光素子を設けることによって、上記第１の局面による動作電圧の低い半導体発光素子を発光させることによって照明を行うことができる。これにより、消費電力が小さく、エネルギー効率の高い照明装置を得ることができる。
この発明の第３の局面による半導体発光素子の製造方法は、発光層を含む半導体素子層を形成する工程と、支持基板と半導体素子層との間に、支持基板側から第１共晶合金層、第２共晶合金層および第３共晶合金層をこの順に配置する工程と、加熱することにより、半導体素子層と前記支持基板とを、第１共晶合金層、第２共晶合金層および第３共晶合金層を介して接合する工程とを備え、第２共晶合金層の融点は、第１共晶合金および第３共晶合金層の融点よりも低く、半導体素子層と支持基板とを接合する工程における加熱温度は、第２共晶合金層の融点以上で、かつ、第１共晶合金層および第３共晶合金層の融点未満である。
この発明の第３の局面による半導体発光素子の製造方法では、上記のように、第２共晶合金層の融点以上で、かつ、第１共晶合金層および第３共晶合金層の融点未満の温度に加熱することによって、第２共晶合金層は溶融しており、かつ、第１共晶合金層および第３共晶合金層は溶融せずに軟化した状態で支持基板と半導体素子層とを接合することができる。これにより、比較的低温での接合が可能になるので、支持基板、半導体素子層、第１共晶合金層、第２共晶合金層および第３共晶合金層の間に生じる熱応力を緩和することができる。また、支持基板と半導体素子層との間に凹凸形状による隙間がある場合でも、軟化した第１共晶合金層および第３共晶合金層と、溶融した第２共晶合金層とがその凹凸形状部分に埋め込まれやすいので、接合面積を大きくすることができる。これにより、接合強度を向上させることができるので、支持基板と半導体素子層との剥離が生じるのを抑制することができる。また、接合面積を大きくすることができるので、レーザ照射時の放熱を均一、かつ、効率的に行うことができる。これらの結果、熱応力などによる負荷に起因して半導体素子層にダメージが生じるのを抑制することができるので、そのダメージに起因して動作電圧が高くなったり、電流が流れずに発光しないなどの問題が生じるのを抑制することができる。これにより、信頼性の高い半導体発光素子を得ることができる。
上記第３の局面による半導体発光素子の製造方法において、好ましくは、第１共晶合金層、第２共晶合金層および第３共晶合金層を配置する工程は、半導体素子層上に、第３共晶合金層、第２共晶合金層および第１共晶合金層をこの順に形成する工程と、第１共晶合金層上に支持基板を配置する工程とを含む。このように構成すれば、第３共晶合金層、第２共晶合金層および第１共晶合金層をこの順に半導体素子層上に形成した後、第１共晶合金層上に支持基板を配置した状態で支持基板と半導体素子層とを加熱することにより、容易に支持基板と半導体素子とを接合することができる。
上記第３の局面による半導体発光素子の製造方法において、好ましくは、第１共晶合金層、第２共晶合金層および第３共晶合金層を配置する工程は、半導体素子層上に、第３共晶合金層、第２共晶合金層および第１共晶合金層の一部をこの順に形成する工程と、支持基板上に第１共晶合金層の一部を形成する工程と、半導体素子層上に形成された第１共晶合金層の一部上に、支持基板上に形成された第１共晶合金層の一部を配置する工程とを含む。このように構成すれば、第３共晶合金層、第２共晶合金層および第１共晶合金層の一部をこの順に半導体素子層上に形成し、支持基板上に第１共晶合金層の一部を形成した後、半導体素子層上に形成された第１共晶合金層の一部上に、支持基板上に形成された第１共晶合金層の一部を配置した状態で支持基板と半導体素子層とを加熱することにより、容易に支持基板と半導体素子とを接合することができる。
上記第３の局面による半導体発光素子の製造方法において、好ましくは、第１共晶合金層、第２共晶合金層および第３共晶合金層を配置する工程は、半導体素子層の側面に絶縁層を介して第３共晶合金層を形成する工程を含む。このように構成すれば、半導体素子層に流す電流を半導体素子層の側面に形成された第３共晶合金層にリークすることなく、半導体素子層の側面に第３共晶合金層を形成することができる。このように、半導体素子層の側面側にも第３共晶合金層を設けることにより、半導体素子層の側面側に第３共晶合金層が設けられていない場合と異なり、半導体素子層の側面の熱を逃がすことができる。これにより、支持基板、半導体素子層、第１共晶合金層、第２共晶合金層および第３共晶合金層の間に生じる熱応力を有効に緩和することができる。
上記第３の局面による半導体発光素子の製造方法において、好ましくは、半導体素子層を形成する工程は、成長基板上に半導体素子層を形成する工程を含み、成長基板を半導体素子層から除去する工程をさらに備える。このように構成すれば、成長基板上に形成した半導体素子層と支持基板との接合を行った後、成長基板を半導体素子層から除去することにより、半導体発光素子を小型化および薄層化することができる。また、同じ成長基板を再利用して半導体発光素子を形成することができる。
以下、本発明の実施形態を図面に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態による発光ダイオード素子（半導体発光素子）の構造を説明するための断面図である。図１を参照して、本発明の第１実施形態による発光ダイオード素子の構造について説明する。
本発明の第１実施形態による発光ダイオード素子では、図１に示すように、約３５０μｍの厚みを有するｐ型Ｇｅからなる支持基板１上に接合層２を介してＧａＮ系の半導体素子層３が形成されている。半導体素子層３は、ｐ型コンタクト層３ａ、ｐ型クラッド層３ｂ、ｐ型キャップ層３ｃ、活性層３ｄ、ｎ型クラッド層３ｅおよびｎ型コンタクト層３ｆから構成されている。なお、活性層３ｄは、本発明の「発光層」の一例である。
具体的な構造としては、ｐ型コンタクト層３ａは、約５ｎｍの厚みを有するＭｇがドープされたＧａ０．９５Ｉｎ０．０５Ｎからなる。ｐ型コンタクト層３ａ上には、約１００ｎｍの厚みを有するＭｇがドープされたＡｌ０．１Ｇａ０．９Ｎからなるｐ型クラッド層３ｂが形成されている。ｐ型クラッド層３ｂ上には、約２０ｎｍの厚みを有するＭｇがドープされたＡｌ０．１Ｇａ０．９Ｎからなるｐ型キャップ層３ｃが形成されている。
ｐ型キャップ層３ｃ上に形成されている活性層３ｄは、約５ｎｍの厚みを有するアンドープのＧａ０．９Ｉｎ０．１Ｎからなる３つの井戸層と約１０ｎｍの厚みを有するアンドープのＧａＮからなる４つの障壁層とが交互に形成されたＭＱＷ構造を備えている。活性層３ｄ上には、約１５０ｎｍの厚みを有するＳｉがドープされたＡｌ０．１Ｇａ０．９Ｎからなるｎ型クラッド層３ｅが形成されている。ｎ型クラッド層３ｅ上には、約４μｍの厚みを有するＳｉがドープされたＧａ０．９５Ｉｎ０．０５Ｎからなるｎ型コンタクト層３ｆが形成されている。
各層３ａ〜３ｆが露出している半導体素子層３の側面上には、約５００ｎｍの厚みを有するＳｉＯ２からなる絶縁層４が形成されている。絶縁層４は、半導体素子層３の下面にまで回り込んでおり、絶縁層４の開口部４ａからｐ型コンタクト層３ａが露出している。さらに、半導体素子層３の側面上および下面上には、絶縁層４を覆うように、ｐ側電極５およびバリア層６がこの順に形成されている。ｐ側電極５では、絶縁層４およびｐ型コンタクト層３ａ側から約３ｎｍの厚みを有するＰｄ層および約１５０ｎｍの厚みを有するＡｇ層がこの順に積層されている。また、バリア層６では、ｐ側電極５側から約３０ｎｍの厚さを有するＴｉ層、約１００ｎｍの厚みを有するＰｄ層および約３００ｎｍの厚みを有するＡｕ層がこの順に積層されている。
また、半導体素子層３の上面上には、半導体素子層３側から約６ｎｍの厚みを有するＡｌ層、約１０ｎｍの厚みを有するＰｄ層および約３００ｎｍの厚みを有するＡｕ層がこの順に積層されたｎ側電極７が形成されている。
支持基板１の上面上には、約１５０ｎｍの厚みを有するＮｉ層および約１００ｎｍの厚みを有するＡｕ層がこの順に形成されたオーミック層１ａが形成されている。
オーミック層１ａとバリア層６との間に形成されている接合層２は、オーミック層１ａ上に形成された約１μｍの厚みを有するＡｕ−Ｓｎ合金（Ｓｎ含有量：約２０質量％、融点：約２７８℃、熱膨張係数：約１７．５×１０−６／Ｋ）（以下、Ａｕ−Ｓｎ２０と示す。）からなる第１接合層２ａと、第１接合層２ａ上に形成された約３μｍの厚みを有するＡｕ−Ｓｎ合金（Ｓｎ含有量：約９０質量％、融点：約２１７℃、熱膨張係数：約１３．６×１０−６／Ｋ）（以下、Ａｕ−Ｓｎ９０と示す。）からなる第２接合層２ｂと、第２接合層２ｂ上に形成された約１μｍの厚みを有するＡｕ−Ｓｎ２０からなる第３接合層２ｃとから構成されている。なお、第１接合層２ａ、第２接合層２ｂおよび第３接合層２ｃは、それぞれ、本発明の「第１共晶合金層」、「第２共晶合金層」および「第３共晶合金層」の一例である。また、第３接合層２ｃおよび第２接合層２ｂは、絶縁層４、ｐ側電極５およびバリア層６を介して、半導体素子層３の側面上にもこの順に積層されている。
図２〜図８は、図１に示した第１実施形態による発光ダイオード素子の製造プロセスを説明するための断面図である。次に、図１〜図８を参照して、本発明の第１実施形態による発光ダイオード素子の製造プロセスについて説明する。
まず、図２に示すように、ＭＯＣＶＤ法により、約４００μｍの厚みを有するＧａＮからなる成長基板８上に、約５０ｎｍの厚みを有するＧａＮからなるバッファ層９および約２００ｎｍの厚みを有するＧａ０．７Ｉｎ０．３Ｎからなる剥離層１０を以下の表１に示す条件でこの順に形成する。続いて、ＭＯＣＶＤ法により、剥離層１０上に、上記した膜厚および組成をそれぞれ有する半導体素子層３の各層３ａ〜３ｆを表１に示す条件で形成する。なお、各層３ａ〜３ｆの形成は、ｎ型コンタクト層３ｆ、ｎ型クラッド層３ｅ、活性層３ｄ、ｐ型キャップ層３ｃ、ｐ型クラッド層３ｂおよびｐ型コンタクト層３ａの順に行う。
Figure 0005113478
 次に、図３に示すように、発光ダイオード素子となる領域のｐ型コンタクト層３ａ上に約６００ｎｍの厚みを有するＳｉＯ２からなるマスク層１１を形成した後、マスク層１１から露出した領域をｎ型コンタクト層３ｆまでエッチングする。これにより、発光ダイオード素子となる領域の周囲に剥離層１０を露出させるとともに、半導体素子層３の側面である各層３ａ〜３ｆの側面を露出させる。この後、マスク層１１を除去する。
次に、図４に示すように、剥離層１０の上面上と半導体素子層３の上面上および側面上とに、約５００ｎｍの厚みを有するＳｉＯ２からなる絶縁層４を形成する。
次に、図５に示すように、フォトリソグラフィ技術を用いてｐ型コンタクト層３ａの上面中央に位置する絶縁層４に開口部４ａを形成することにより、ｐ型コンタクト層３ａを露出させる。続いて、真空蒸着法を用いて、絶縁層４の上面上および側面上と開口部４ａ内のｐ型コンタクト層３ａの上面上とに、それぞれ上記した膜厚を有するＰｄ層およびＡｇ層をこの順に形成することにより、ｐ側電極５を形成する。さらに、真空蒸着法を用いて、ｐ側電極５の上面上および側面上に、それぞれ上記した膜厚を有するＴｉ層、Ｐｄ層およびＡｕ層をこの順に形成することにより、バリア層６を形成する。
次に、図６に示すように、真空蒸着法により、バリア層６の上面上および側面上に、約１μｍの厚みを有するＡｕ−Ｓｎ２０からなる第３接合層２ｃを形成する。また、第３接合層２ｃの上面上および側面上に、約１．５μｍの厚みを有するＡｕ−Ｓｎ９０からなる第４接合層２ｂ１を形成する。ここで、開口部４ａの段差により、第４接合層２ｂ１の上面上には、凹部１２が形成される。
次に、図７に示すように、支持基板１上に、真空蒸着法を用いて、それぞれ上記した膜厚を有するＮｉ層およびＡｕ層をこの順に形成することにより、オーミック層１ａを形成する。また、真空蒸着法を用いて、オーミック層１ａ上に、それぞれ上記した膜厚および組成を有する第１接合層２ａと約１．５μｍの厚みを有するＡｕ−Ｓｎ９０からなる第５接合層２ｂ２とをこの順に形成する。さらに、第４接合層２ｂ２上に、酸化防止のため、約１０ｎｍの厚みを有するＡｕ層（図示せず）を形成する。
次に、図８に示すように、第４接合層２ｂ１と第５接合層２ｂ２とを対向させるように支持基板１上に成長基板８を配置する。このとき、第４接合層２ｂ１の上面の凹部１２により、第４接合層２ｂ１と第５接合層２ｂ２との間に、隙間が生じる。続いて、支持基板１と成長基板８とを約２５５℃、約１００Ｎ／ｃｍ２の条件で約１５分間加熱圧着する。これにより、第４接合層２ｂ１と第５接合層２ｂ２とは溶融して一体化されることにより第２接合層２ｂが形成されるとともに、成長基板８と支持基板１とが接合される。なお、第４接合層２ｂ１上に形成されていた酸化防止用のＡｕ層（図示せず）は、上記した溶融に伴って、第２接合層２ｂ内に取り込まれる。また、上記した加熱圧着により、第１接合層２ａおよび第３接合層２ｃも軟化して、変形することにより、第１接合層２ａ、第２接合層２ｂおよび第３接合層２ｃからなる接合層２は、凹部１２により生じた間隙内に充填される。その後、図中矢印で示したように、成長基板８側より剥離層１０に向けて、ＹＡＧ第２高調波レーザ（波長：５３２ｎｍ）を照射することにより、剥離層１０の熱分解が促進され、成長基板８、バッファ層９および剥離層１０を除去する。
次に、図１に示したように、ｎ型コンタクト層３ｆの上面を研磨し、表面に残留している剥離層１０などを除去した後、ｎ型コンタクト層３ｆ上に、それぞれ上記した膜厚を有するＡｌ層、Ｐｄ層およびＡｕ層をこの順に形成することにより、ｎ側電極７を形成する。最後に、支持基板１の下面（半導体素子層３を接合していない面）側にダイシングによりスクライブラインを形成し、このスクライブラインに沿って支持基板１に接合された半導体素子層３ごとに支持基板１を分割する。このようにして、本発明の第１実施形態による発光ダイオード素子が形成される。
第１実施形態では、上記のように、半導体素子層３と支持基板１とを低融点の共晶合金により接合しているので、比較的低温での接合が可能である。これにより、ｐ側電極５自身が合金化するのを抑制することができるとともに、ｐ側電極５と半導体素子層３とが合金化するのを抑制することができる。これにより、ｐ側電極５と半導体素子層３との間のオーミック性が低下するのを抑制することができるので、動作電圧の低い発光ダイオード素子を得ることができる。また、ｐ側電極５の合金化を抑制することができるので、ｐ側電極５の反射率が低下するのを抑制することができる。これにより、発光ダイオード素子の発光効率を向上させることができる。
また、第１実施形態では、上記のように、支持基板１側および半導体素子層３側に相対的に融点の高い第１接合層２ａおよび第３接合層２ｃを設け、第１接合層２ａおよび第３接合層２ｃの間に相対的に融点が低い第２接合層２ｂを設けているので、第２接合層２ｂは溶融しており、かつ、第１接合層２ａおよび第３接合層２ｃは溶融せずに軟化している状態で支持基板１と半導体素子層３とを接合することができる。これにより、支持基板１および半導体素子層３と、第１接合層２ａ、第２接合層２ｂおよび第３接合層２ｃの間に生じる熱応力を緩和することができる。
また、第１実施形態では、上記のように、支持基板１と半導体素子層３との間に凹部１２による隙間がある場合でも、軟化した第１接合層２ａおよび第３接合層２ｃと、溶融した第２接合層２ｂとが凹部１２に埋め込まれるので、接合面積を大きくすることができる。これにより、接合強度を向上させることができるので、支持基板１と半導体素子層３との剥離が生じるのを抑制することができるとともに、半導体素子層３を成長基板８から支持基板１に貼り替える際の剥離層における分離成功率を向上させることができる。また、接合面積を大きくすることができるので、支持基板１と半導体素子層３との間に隙間がある場合と異なり、熱伝導効率を向上させることができる。これにより、成長基板８を分離する際のレーザ照射時の放熱を均一、かつ、効率的に行うことができる。したがって、支持基板１と半導体素子層３との間に隙間がある場合に、その隙間に熱が蓄積されることに起因して半導体素子層３やｐ側電極５などにクラックが生じるのを抑制することができる。これにより、発光ダイオード素子の歩留まりを向上させることができる。また、放熱を効率的に行うことができるので、発光ダイオード素子をより密集して配置することができる。
また、第１実施形態では、上記のように、半導体素子層３の側面に、絶縁層４を介して第３接合層２ｃを形成することによって、半導体素子層３に流す電流が半導体素子層３の側面に形成された第３接合層２ｃにリークするのを抑制しながら、半導体素子層３の側面に第３接合層２ｃを形成することができる。このように、半導体素子層３の側面側にも第３接合層２ｃを設けることにより、半導体素子層３の側面側に第３接合層２ｃが設けられていない場合と異なり、半導体素子層３の側面の熱を逃がすことができる。これにより、支持基板１および半導体素子層３と、第１接合層２ａ、第２接合層２ｂおよび第３接合層２ｃとの間に生じる熱応力を有効に緩和することができる。
また、第１実施形態では、上記のように、第１接合層２ａ、第２接合層２ｂおよび第３接合層２ｃを、それぞれ、Ａｕ−Ｓｎ２０合金、Ａｕ−Ｓｎ９０合金およびＡｕ−Ｓｎ２０合金とすることによって、融点の低いＡｕ−Ｓｎ９０合金により、比較的低温の加熱によって支持基板１と半導体素子層３とを接合することができる。
（第２実施形態）
図９は、本発明の第２実施形態による発光ダイオード素子（半導体発光素子）の構造を説明するための断面図である。この第２実施形態では、上記第１実施形態と異なり、第１接合層２２ａ、第２接合層２２ｂおよび第３接合層２ｃを半導体素子層３上に形成するとともに、半導体素子層３上に形成した第１接合層２２ａ、第２接合層２２ｂおよび第３接合層２ｃによって、半導体素子層３と支持基板１とを接合した例を説明する。なお、図１と同様の構成に対しては、同じ符号を付して、説明を省略する。
本発明の第２実施形態による発光ダイオード素子では、図９に示すように、支持基板１上に接合層２２を介してＧａＮ系の半導体素子層３が形成されている。
オーミック層１ａとバリア層６との間に形成されている接合層２２は、オーミック層１ａ上に形成された約１μｍの厚みを有するＡｕ−Ｓｎ２０からなる第１接合層２２ａと、第１接合層２２ａ上に形成された約３μｍの厚みを有するＡｕ−Ｓｎ９０からなる第２接合層２２ｂと、第２接合層２２ｂ上に形成された約１μｍの厚みを有するＡｕ−Ｓｎ２０からなる第３接合層２ｃとから構成されている。また、これらの第３接合層２ｃ、第２接合層２２ｂおよび第１接合層２２ａは、絶縁層４、ｐ側電極５およびバリア層６を介して半導体素子層３の側面上にもこの順に積層されている。この他の構成については、上記第１実施形態と同様である。なお、第１接合層２２ａおよび第２接合層２２ｂは、それぞれ、本発明の「第１共晶合金層」および「第２共晶合金層」の一例である。
また、図１０〜図１２は、図９に示した第２実施形態による発光ダイオード素子の製造プロセスを説明するための断面図である。次に、図９〜図１２を参照して、本発明の第２実施形態による発光ダイオード素子の製造プロセスについて説明する。なお、上記第１実施形態の図２〜図８と同様の構成および同様のプロセスに対しては、同じ符号を付して、説明を省略する。
まず、図１０に示すように、図２〜図５と同様のプロセスにより半導体素子層３の上面上および側面上と成長基板８上とに形成されたバリア層６の上面上および側面上に、Ａｕ−Ｓｎ２０からなる第３接合層２ｃ、約３μｍの厚みを有するＡｕ−Ｓｎ９０からなる第２接合層２２ｂおよび第１接合層２２ａをこの順に形成する。ここで、開口部４ａの段差により、第１接合層２２ａの上面には、凹部２３が形成される。
次に、図１１に示すように、支持基板１上に、真空蒸着法を用いて、それぞれ上記した膜厚を有するＮｉ層およびＡｕ層をこの順に形成することにより、オーミック層１ａを形成する。
次に、図１２に示すように、第１接合層２２ａとオーミック層１ａとを対向させるように支持基板１上に成長基板８を配置する。このとき、第１接合層２２ａの上面の凹部２３により、第１接合層２２ａとオーミック層１ａとの間には、隙間が生じる。続いて、支持基板１と成長基板８とを約２５５℃、約１００Ｎ／ｃｍ２の条件で約１５分間加熱圧着する。これにより、第１接合層２２ａとオーミック層１ａとを接合する。このとき、上記した加熱圧着により、第２接合層２２ｂが溶融するとともに、第１接合層２２ａおよび第３接合層２ｃが軟化して、変形することにより、第１接合層２２ａ、第２接合層２２ｂおよび第３接合層２ｃからなる接合層２２は、凹部２３により生じた間隙内に充填される。その後、図中矢印で示したように、成長基板８側より剥離層１０に向けて、ＹＡＧ第２高調波レーザ（波長：５３２ｎｍ）を照射することにより、剥離層１０の熱分解を促進させるとともに、成長基板８、バッファ層９および剥離層１０を除去する。
次に、図９に示すように、ｎ型コンタクト層３ｆの上面を研磨し、表面に残留している剥離層１０などを除去した後、ｎ型コンタクト層３ｆ上に、ｎ側電極７を形成する。最後に、支持基板１の下面（半導体素子層３を接合していない面）側にダイシングによりスクライブラインを形成し、このスクライブラインに沿って支持基板１に接合された半導体素子層３ごとに支持基板１を分割する。このようにして、本発明の第２実施形態による発光ダイオード素子が形成される。
第２実施形態では、上記のように、第３接合層２ｃ、第２接合層２２ｂおよび第１接合層２２ａをこの順に半導体素子層３上に形成し、支持基板１上に第１接合層２２ａを配置した状態で支持基板１と半導体素子層３とを加熱することにより、容易に支持基板１と半導体素子３とを接合することができる。
第２実施形態のその他の効果は、上記第１実施形態と同様である。
（第３実施形態）
図１３〜図１５は、本発明の第３実施形態による照明装置の構造を説明するための図である。この第３実施形態では、照明装置の発光部分に上記第１実施形態による半導体発光素子を用いる例を説明する。
図１３に示すように、第３実施形態による照明装置３０は、複数のパネル状の光源部３１と、光源部３１に電力を供給する電力供給部３２と、複数の光源部３１を連結する連結部材３３とを備えている。複数の光源部３１は、電力供給部３２を中心として連結部材３３により連結されているとともに、天井２００に取り付けられている。
また、光源部３１は、複数の発光ユニット３１ａとパネル部材３１ｂとを含んでいる。パネル部材３１ｂは、硬化性の樹脂により形成されている。具体的には、パネル部材３１ｂは、アクリル、メタクリルスチレンまたはＡＢＳ（アクリロニトリルブタジエンスチレン）などにより形成されている。また、パネル部材３１ｂは、たとえば、縦の幅および横の幅がそれぞれ約１ｍの大きさを有する。また、発光ユニット３１ａは、パネル部材３１ｂの全面に渡ってマトリクス状に配置されている。図１３では、１つの光源部３１に２５個の発光ユニット３１ａが等間隔でマトリクス状に配置されている。また、これらの発光ユニット３１ａは、電力供給部３２からの電力により発光する。
また、図１４に示すように、発光ユニット３１ａは、４つのパッケージ４０と、それぞれのパッケージ４０の下側に延びるように形成されたアノード配線４１と、それぞれのパッケージ４０の両側に沿って延びるように形成されたカソード配線４２とを含んでいる。
また、それぞれのパッケージ４０には、４つのセル４０ａが含まれている。また、それぞれのセル４０ａには、上記第１実施形態による発光ダイオード素子が４つ組み込まれている。すなわち、図１５に示すように、セル４０ａは、１つの支持基板１と、支持基板１上に上記第１実施形態の第１接合層２ａ、第２接合層２ｂおよび第３接合層３ｃからなる接合層２と、接合層２により支持基板１に接合された４つの半導体素子層３とを含んでいる。また、それぞれの半導体素子層３の表面上に形成されたｎ側電極７とセル４０ａの両側に延びるように形成されたカソード配線４２とはボンディングワイヤー４３により電気的に接続されている。また、図１５に示すように、それぞれのセル４０ａの支持基板１は、半田４４などによりアノード配線４１と電気的に接続されている。また、セル４０ａには、発光ダイオード素子からの光により白色に発光する樹脂４５が発光ダイオード素子を覆うように設けられている。
また、発光ユニット３１ａ内の複数のカソード配線４２は、配線４２ａにより電気的に接続されている。また、発光ユニット３１ａ内の複数のアノード配線４１も配線４１ａにより電気的に接続されている。また、発光ユニット３１ａのカソード配線４２は、他の発光ユニット３１ａのカソード配線４２と図示しない配線により電気的に接続されている。また、同様に、発光ユニット３１ａのアノード配線４１は、他の発光ユニット３１ａのアノード配線４１と図示しない配線により電気的に接続されている。これにより、照明装置３０の複数の発光ユニット３１ａが電気的に接続されている。
第３実施形態では、上記のように、上記第１実施形態による発光ダイオード素子を用いることによって、上記第１実施形態による動作電圧の低い発光ダイオード素子を発光させることによって照明を行うことができる。これにより、消費電力が小さく、エネルギー効率の高い照明装置３０を得ることができる。
次に、上記した実施形態の効果を確認するために行った比較実験について説明する。
この比較実験では、上記第１実施形態による発光ダイオード素子を実施例１として作製した。また、上記第２実施形態による発光ダイオード素子を実施例２として作製した。また、支持基板１と成長基板８との接合温度が約２９５℃であること以外は、実施例２（第２実施形態）と同様に作製した発光ダイオード素子を実施例３とした。この実施例３の場合、上記した加熱圧着により、第２接合層２２ｂだけでなく、第１接合層２２ａおよび第３接合層２ｃも溶融した。
また、比較例１として、Ａｕ−Ｓｎ２０の単一層からなる接合層を用いる以外は、実施例２（第２実施形態）と同様に発光ダイオード素子を作製した。また、比較例２として、支持基板１と成長基板８との接合を約２９５℃で行う以外は、比較例１と同様に発光ダイオード素子を作製した。
（特性評価１）
次に、上記実施例１〜３、比較例１および２による発光ダイオード素子について、以下に示すように評価を行った。
接合層の「付着力」については、成長基板を半導体素子層から除去する際に接合層が剥離せずに、剥離層で分離できたものの割合（分離成功率）で評価した。具体的には、分離成功率が９０％以上を◎、９０％未満６０％以上を○、６０％未満３０％以上を△、３０％未満を×とした。また、ｐ側電極の「クラック」の有無については、上記したように剥離層で分離を行うことにより作製した発光ダイオード素子のｐ側電極を光学顕微鏡で観察した。そして、クラックが観察された場合を×、観察されなかった場合を○とした。また、「動作電圧」については、発光ダイオード素子に２０ｍＡの直流電流を流した際の動作電圧で評価した。具体的には、動作電圧が４．０Ｖ以下を○、４．５Ｖ以下を△、４．５Ｖを超える場合を×とした。結果を以下の表２に示す。
Figure 0005113478
 表２に示すように、比較例１および２の発光ダイオード素子と比較して、実施例１〜３の発光ダイオード素子における支持基板と半導体素子層との接合強度（付着力）が大きいことがわかる。また、実施例１〜３の発光ダイオード素子では、ｐ側電極内にはクラックが生じていないことから、熱応力が十分緩和されているとともに、レーザ照射時の放熱も均一に行われていると考えられる。また、実施例１および２の発光ダイオード素子の動作電圧は、実施例３と比較例１および２との動作電圧よりも小さい。また、実施例３では、接合温度が比較的高いために、動作電圧が増加したと考えられる。
なお、比較例１では、接合強度（付着力）が小さいために動作電圧が増加していると考えられる。また、比較例２では、接合温度の増加により付着力は向上したが、ｐ側電極内にクラックが発生するとともに、動作電圧も増加していることが判明した。
次に、接合層の材料を変更した場合の比較実験について説明する。
この比較実験では、実施例４として、Ａｕ−Ｇｅ合金（Ｇｅ含有量：約１２質量％、融点：約３５６℃、熱膨張係数：約１２．０×１０−６／Ｋ）（以下、Ａｕ−Ｇｅ１２と示す）からなる第１接合層２ａおよび第３接合層２ｃを用いるとともに、支持基板１と成長基板８との接合を約２９５℃で行う以外は、実施例１と同様に発光ダイオード素子を作製した。また、実施例５では、Ａｕ−Ｇｅ１２からなる第１接合層２２ａおよび第３接合層２ｃを用いるとともに、支持基板１と成長基板８との接合を約２９５℃で行う以外は、実施例２と同様に発光ダイオード素子を作製した。また、実施例６では、図１６に示すように、実施例５（第２実施形態）の第２接合層２２ｂ（図１０参照）上に接合後の第１接合層５２ａの一部（Ａｕ−Ｇｅ１２からなる第６接合層５２ａ１）を１．０μｍの厚みで形成するとともに、支持基板１上に接合後の第１接合層５２ａの一部（Ａｕ−Ｇｅ１２からなる第７接合層５２ａ２）を０．５μｍの厚みで形成し、第６接合層５２ａ１と第７接合層５２ａ２とを貼り合わせる以外は、実施例５と同様に発光ダイオード素子を作製した。これにより、図１７に示すように、実施例６による発光ダイオード素子は、支持基板１と半導体素子層３とが、第３接合層２ｃ、第２接合層２２ｂ、および、第６接合層５２ａ１と第７接合層５２ａ２とが溶融して一体化された第１接合層５２ａからなる接合層５２により接合された。この実施例４〜６では、第２接合層の熱膨張係数は、第１接合層および第３接合層の熱膨張係数よりも大きい。
また、比較例３として、Ａｕ−Ｇｅ１２の単一層からなる接合層を用いる以外は、実施例５と同様に発光ダイオード素子を作製した。また、比較例４として、支持基板１と成長基板８との接合を約３７５℃で行う以外は、比較例３と同様に発光ダイオード素子を作製した。
（特性評価２）
次に、実施例４〜６、比較例３および比較例４で作製した発光ダイオード素子について、特性評価１と同様の評価を行った。結果を以下の表３に示す。
Figure 0005113478
 表３に示すように、比較例３および４の発光ダイオード素子と比較して、実施例４〜６の発光ダイオード素子における支持基板と半導体素子層との接合強度は大きいことがわかる。また、実施例６の発光ダイオード素子における支持基板と半導体素子層との接合強度は、実施例１〜５の接合強度と比較して最も良好であった。また、実施例４〜６の発光ダイオード素子では、ｐ側電極内にはクラックが生じていないことから、熱応力が十分緩和されているとともに、レーザ照射時の放熱も均一に行われていると考えられる。また、実施例４〜６の発光ダイオード素子では、実施例１および２と比べて接合温度が高いため、動作電圧が増加しているが、比較例４の動作電圧よりも小さいことがわかる。
また、実施例１〜３の評価と比較して、実施例４〜６では、付着力がより向上しており、第１接合層および第３接合層の材料として、Ａｕ−Ｓｎ２０よりもＡｕ−Ｇｅ１２の方が好ましいといえる。
なお、今回開示された実施形態および実施例は、すべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態および実施例の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
例えば、上記実施形態および実施例では、Ａｕ−Ｓｎ９０からなる第２接合層を用いた例を示したが、本発明はこれに限らず、Ａｕ−Ｓｎ２０からなる第２接合層を用いてもよい。この場合には、例えば、第１接合層および第３接合層には、Ａｕ−Ｇｅ１２を用いることができる。このように、第１接合層、第２接合層および第３接合層には、第２接合層を構成する合金の融点が第１接合層および第３接合層を構成する合金の融点より低くなるようにすれば、他の材料を用いてもよいが、Ａｕ−Ｓｎ合金、Ａｕ−Ｇｅ合金およびＡｕ−Ｓｉ合金の少なくともいずれかを含むのが好ましい。
また、上記実施形態および実施例では、第１接合層および第３接合層には同じ材料を用いた例を示したが、本発明はこれに限らず、支持基板および半導体素子層またはｐ側電極などの組成や熱膨張係数などの熱特性に応じて、それぞれ、異なるように選択してもよい。
また、上記実施形態および実施例では、接合層は、第１接合層、第２接合層および第３接合層の３層から構成した例を示したが、本発明はこれに限らず、より多数の合金層を含んでいてもよい。
また、上記実施形態および実施例では、第２接合層となる第４接合層と第５接合層とを対向させるように配置して加熱圧着を行ったり、第１接合層となる第６接合層と第７接合層とを対向させるように配置して加熱圧着を行ったり、第１接合層と支持基板とを対向させるように配置した例を示したが、本発明はこれに限らず、接合層を構成する任意の断面で分離して、それぞれを半導体素子層側および支持基板側に形成することができる。この場合、この分離面同士が対向するように配置した後、加熱圧着することにより、支持基板と半導体素子層とを接合することができる。
また、上記実施形態および実施例では、支持基板と半導体素子層との接合後に成長基板を除去した例を示したが、本発明はこれに限らず、成長基板は半導体素子層上に残しておいてもよい。
また、上記実施形態および実施例では、ＧａＮ系の半導体素子層を形成した例を示したが、本発明はこれに限らず、例えば、ＡｌＧａＩｎＰなど他の半導体材料からなる半導体素子層を用いてもよい。また、ｐ側電極、バリア層およびｎ側電極などについても、他の材料および他の構成を適宜選択してもよい。
本発明の第１実施形態による発光ダイオード素子の構造を説明するための断面図である。 第１実施形態による発光ダイオード素子の製造プロセスを説明するための断面図である。 第１実施形態による発光ダイオード素子の製造プロセスを説明するための断面図である。 第１実施形態による発光ダイオード素子の製造プロセスを説明するための断面図である。 第１実施形態による発光ダイオード素子の製造プロセスを説明するための断面図である。 第１実施形態による発光ダイオード素子の製造プロセスを説明するための断面図である。 第１実施形態による発光ダイオード素子の製造プロセスを説明するための断面図である。 第１実施形態による発光ダイオード素子の製造プロセスを説明するための断面図である。 本発明の第２実施形態による発光ダイオード素子の構造を説明するための断面図である。 第２実施形態による発光ダイオード素子の製造プロセスを説明するための断面図である。 第２実施形態による発光ダイオード素子の製造プロセスを説明するための断面図である。 第２実施形態による発光ダイオード素子の製造プロセスを説明するための断面図である。 本発明の第３実施形態による照明装置を示す平面図である。 第３実施形態による照明装置の発光ユニットを示す平面図である。 第３実施形態による照明装置のセルを示す断面図である。 実施例６による発光ダイオード素子の製造プロセスを説明するための断面図である。 実施例６による発光ダイオード素子を示す断面図である。 従来の発光ダイオード素子の構造を説明するための断面図である。 従来の発光ダイオード素子の製造プロセスを説明するための断面図である。 従来の発光ダイオード素子の製造プロセスを説明するための断面図である。 従来の発光ダイオード素子の製造プロセスを説明するための断面図である。
符号の説明
１ 支持基板
１ａ オーミック層
２ 接合層
２ａ 第１接合層（第１共晶合金層）
２ｂ 第２接合層（第２共晶合金層）
２ｂ１ 第４接合層
２ｂ２ 第５接合層
２ｃ 第３接合層（第３共晶合金層）
３ 半導体素子層
３ａ ｐ型コンタクト層
３ｂ ｐ型クラッド層
３ｃ ｐ型キャップ層
３ｄ 活性層（発光層）
３ｅ ｎ型クラッド層
３ｆ ｎ型コンタクト層
４ 絶縁層
４ａ 開口部
５ ｐ側電極
６ バリア層
７ ｎ側電極
８ 成長基板
９ バッファ層
１０ 剥離層
１１ マスク層
１２ 凹部

Claims (10)

  1. 支持基板と、
    前記支持基板上に形成された第１共晶合金層と、
    前記第１共晶合金層上に形成された第２共晶合金層と、
    前記第２共晶合金層上に形成された第３共晶合金層と、
    前記第３共晶合金層上に形成された発光層を含む半導体素子層とを備え、
    前記第２共晶合金層の融点は、前記第１共晶合金層および前記第３共晶合金層の融点よりも低い、半導体発光素子。
  2. 前記半導体素子層の側面には、絶縁層を介して前記第３共晶合金層が形成されている、請求項１に記載の半導体発光素子。
  3. 前記第２共晶合金層の熱膨張係数は、前記第１共晶合金層および前記第３共晶合金層の熱膨張係数よりも大きい、請求項１または２に記載の半導体発光素子。
  4. 前記第１共晶合金層、前記第２共晶合金層および前記第３共晶合金層は、それぞれ、Ａｕ−Ｓｎ合金、Ａｕ−Ｇｅ合金およびＡｕ−Ｓｉ合金の少なくともいずれかを含む、請求項１〜３のいずれか１項に記載の半導体発光素子。
  5. 支持基板と、
    前記支持基板上に形成された第１共晶合金層と、
    前記第１共晶合金層上に形成された第２共晶合金層と、
    前記第２共晶合金層上に形成された第３共晶合金層と、
    前記第３共晶合金層上に形成された発光層を含む半導体素子層とを含み、
    前記第２共晶合金層の融点は、前記第１共晶合金層および前記第３共晶合金層の融点よりも低い、半導体発光素子を備えた、照明装置。
  6. 発光層を含む半導体素子層を形成する工程と、
    支持基板と前記半導体素子層との間に、前記支持基板側から第１共晶合金層、第２共晶合金層および第３共晶合金層をこの順に配置する工程と、
    加熱することにより、前記半導体素子層と前記支持基板とを、前記第１共晶合金層、前記第２共晶合金層および前記第３共晶合金層を介して接合する工程とを備え、
    前記第２共晶合金層の融点は、前記第１共晶合金層および前記第３共晶合金層の融点よりも低く、
    前記半導体素子層と前記支持基板とを接合する工程における加熱温度は、前記第２共晶合金層の融点以上で、かつ、前記第１共晶合金層および前記第３共晶合金層の融点未満である、半導体発光素子の製造方法。
  7. 前記第１共晶合金層、前記第２共晶合金層および前記第３共晶合金層を配置する工程は、
    前記半導体素子層上に、前記第３共晶合金層、前記第２共晶合金層および前記第１共晶合金層をこの順に形成する工程と、
    前記第１共晶合金層上に前記支持基板を配置する工程とを含む、請求項６に記載の半導体発光素子の製造方法。
  8. 前記第１共晶合金層、前記第２共晶合金層および前記第３共晶合金層を配置する工程は、
    前記半導体素子層上に、前記第３共晶合金層、前記第２共晶合金層および前記第１共晶合金層の一部をこの順に形成する工程と、
    前記支持基板上に前記第１共晶合金層の一部を形成する工程と、
    前記半導体素子層上に形成された前記第１共晶合金層の一部上に、前記支持基板上に形成された前記第１共晶合金層の一部を配置する工程とを含む、請求項６に記載の半導体発光素子の製造方法。
  9. 前記第１共晶合金層、前記第２共晶合金層および前記第３共晶合金層を配置する工程は、前記半導体素子層の側面に絶縁層を介して前記第３共晶合金層を形成する工程を含む、請求項６〜８のいずれか１項に記載の半導体発光素子の製造方法。
  10. 前記半導体素子層を形成する工程は、成長基板上に前記半導体素子層を形成する工程を含み、
    前記成長基板を前記半導体素子層から除去する工程をさらに備える、請求項６〜９のいずれか１項に記載の半導体発光素子の製造方法。
JP2007266058A 2006-10-13 2007-10-12 半導体発光素子、照明装置および半導体発光素子の製造方法 Active JP5113478B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2007266058A JP5113478B2 (ja) 2006-10-13 2007-10-12 半導体発光素子、照明装置および半導体発光素子の製造方法
KR1020087009524A KR101329908B1 (ko) 2006-10-13 2007-10-12 반도체 발광 소자, 조명 장치 및 반도체 발광 소자의 제조방법
US12/090,181 US7880177B2 (en) 2006-10-13 2007-10-12 Semiconductor light-emitting device, illuminator and method of manufacturing semiconductor light-emitting device
EP07829704.1A EP2063468B1 (en) 2006-10-13 2007-10-12 Semiconductor light emitting device and process for producing semiconductor light emitting device
PCT/JP2007/069968 WO2008044769A1 (fr) 2006-10-13 2007-10-12 Dispositif électroluminescent à semi-conducteur, système d'éclairage et procédé de fabrication de dispositif électroluminescent à semi-conducteur
CN2007800017496A CN101361203B (zh) 2006-10-13 2007-10-12 半导体发光元件、照明装置和半导体发光元件的制造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006280409 2006-10-13
JP2006280409 2006-10-13
JP2007266058A JP5113478B2 (ja) 2006-10-13 2007-10-12 半導体発光素子、照明装置および半導体発光素子の製造方法

Publications (2)

Publication Number Publication Date
JP2008118125A JP2008118125A (ja) 2008-05-22
JP5113478B2 true JP5113478B2 (ja) 2013-01-09

Family

ID=39282956

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007266058A Active JP5113478B2 (ja) 2006-10-13 2007-10-12 半導体発光素子、照明装置および半導体発光素子の製造方法

Country Status (6)

Country Link
US (1) US7880177B2 (ja)
EP (1) EP2063468B1 (ja)
JP (1) JP5113478B2 (ja)
KR (1) KR101329908B1 (ja)
CN (1) CN101361203B (ja)
WO (1) WO2008044769A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818466B1 (ko) * 2007-02-13 2008-04-02 삼성전기주식회사 반도체 발광소자
KR101327106B1 (ko) * 2007-08-09 2013-11-07 엘지이노텍 주식회사 반도체 발광소자
KR100891761B1 (ko) * 2007-10-19 2009-04-07 삼성전기주식회사 반도체 발광소자, 그의 제조방법 및 이를 이용한 반도체발광소자 패키지
JP5334158B2 (ja) * 2008-07-15 2013-11-06 シャープ株式会社 窒化物半導体発光素子および窒化物半導体発光素子の製造方法
JP2010067858A (ja) * 2008-09-11 2010-03-25 Sanyo Electric Co Ltd 窒化物系半導体素子およびその製造方法
DE102008050573A1 (de) * 2008-10-06 2010-04-08 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterbauelements und optoelektronisches Halbleiterbauelement
DE102009033686A1 (de) 2009-07-17 2011-01-20 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauteil und Verfahren zur Herstellung eines anorganischen optoelektronischen Halbleiterbauteils
KR101081193B1 (ko) 2009-10-15 2011-11-07 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
KR101072034B1 (ko) 2009-10-15 2011-10-10 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
KR101014013B1 (ko) 2009-10-15 2011-02-10 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
KR101707118B1 (ko) * 2010-10-19 2017-02-15 엘지이노텍 주식회사 발광소자 및 그 발광 소자의 제조 방법
TW201351699A (zh) * 2012-06-05 2013-12-16 Lextar Electronics Corp 發光二極體及其製造方法
DE102013103079A1 (de) * 2013-03-26 2014-10-02 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102013107531A1 (de) * 2013-07-16 2015-01-22 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
JP2014220533A (ja) * 2014-08-26 2014-11-20 株式会社東芝 半導体発光素子及び半導体発光装置
KR20170133347A (ko) * 2015-03-30 2017-12-05 소니 세미컨덕터 솔루션즈 가부시키가이샤 발광 소자, 발광 유닛, 발광 패널 장치, 및 발광 패널 장치의 구동 방법
KR102412409B1 (ko) * 2015-10-26 2022-06-23 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치 및 이의 제조방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2221570B (en) * 1988-08-04 1992-02-12 Stc Plc Bonding a semiconductor to a substrate
JP3269251B2 (ja) * 1994-03-31 2002-03-25 株式会社デンソー 積層型半導体装置の製造方法
JP4050444B2 (ja) 2000-05-30 2008-02-20 信越半導体株式会社 発光素子及びその製造方法
EP1437776B1 (en) * 2001-10-12 2011-09-21 Nichia Corporation Light emitting device and method for manufacture thereof
KR101030068B1 (ko) * 2002-07-08 2011-04-19 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자의 제조방법 및 질화물 반도체 소자
US20040104395A1 (en) * 2002-11-28 2004-06-03 Shin-Etsu Handotai Co., Ltd. Light-emitting device, method of fabricating the same, and OHMIC electrode structure for semiconductor device
JP4120796B2 (ja) 2003-01-31 2008-07-16 信越半導体株式会社 発光素子及び発光素子の製造方法
KR100958054B1 (ko) * 2003-03-08 2010-05-13 삼성전자주식회사 반도체 레이저 다이오드의 서브 마운트, 그 제조방법 및이를 채용한 반도체 레이저 다이오드 조립체
JP4159437B2 (ja) 2003-09-29 2008-10-01 三洋電機株式会社 照明装置
US7420218B2 (en) 2004-03-18 2008-09-02 Matsushita Electric Industrial Co., Ltd. Nitride based LED with a p-type injection region
JP4145287B2 (ja) * 2004-06-17 2008-09-03 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
US7439551B2 (en) * 2004-07-08 2008-10-21 Sharp Kabushiki Kaisha Nitride-based compound semiconductor light emitting device
JP4597796B2 (ja) 2004-07-08 2010-12-15 シャープ株式会社 窒化物系化合物半導体発光素子およびその製造方法
KR100548949B1 (ko) * 2004-07-09 2006-02-02 율촌화학 주식회사 생분해성 전분 용기 및 그 제조 방법
JP4592388B2 (ja) * 2004-11-04 2010-12-01 シャープ株式会社 Ｉｉｉ−ｖ族化合物半導体発光素子およびその製造方法
JP4906256B2 (ja) * 2004-11-10 2012-03-28 株式会社沖データ 半導体複合装置の製造方法
JP4617902B2 (ja) * 2005-01-31 2011-01-26 信越半導体株式会社 発光素子及び発光素子の製造方法
JP2006278463A (ja) 2005-03-28 2006-10-12 Dowa Mining Co Ltd サブマウント
JP4891556B2 (ja) * 2005-03-24 2012-03-07 株式会社東芝 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20090064346A (ko) 2009-06-18
CN101361203B (zh) 2012-05-02
KR101329908B1 (ko) 2013-11-14
WO2008044769A1 (fr) 2008-04-17
EP2063468A1 (en) 2009-05-27
US20090173952A1 (en) 2009-07-09
EP2063468A4 (en) 2014-09-03
JP2008118125A (ja) 2008-05-22
CN101361203A (zh) 2009-02-04
US7880177B2 (en) 2011-02-01
EP2063468B1 (en) 2018-09-19

Similar Documents

Publication Publication Date Title
JP5113478B2 (ja) 半導体発光素子、照明装置および半導体発光素子の製造方法
KR101438818B1 (ko) 발광다이오드 소자
JP5810323B2 (ja) 発光装置
TWI244228B (en) Light emitting device and manufacture method thereof
CN1773737B (zh) 半导体发光装置及其制造方法
JP2007287757A (ja) 窒化物半導体発光素子及び窒化物半導体発光素子の製造方法
JP2022023798A (ja) 表示装置、発光ダイオード基板及び表示装置の製造方法
JP2014157948A (ja) 半導体発光素子及び発光装置
US9006013B2 (en) Method for manufacturing semiconductor light emitting device and semiconductor light emitting device wafer
JP5280119B2 (ja) 半導体レーザ装置
JP2013118293A (ja) 半導体発光素子
JP5041653B2 (ja) 窒化物半導体発光素子およびその製造方法
JP2009246237A (ja) 電流狭窄型発光素子およびその製造方法
JP5712368B2 (ja) 発光装置
JP2006303034A (ja) 窒化物系半導体素子の作製方法
US20130241061A1 (en) Semiconductor element and method of manufacturing same
JP2007027572A (ja) 半導体発光装置およびその製造方法
JP4978579B2 (ja) 半導体レーザ装置の製造方法及び半導体レーザ装置
JP2008294421A (ja) 半導体レーザ素子およびその製造方法
WO2013118800A1 (ja) 半導体装置
JP4655209B2 (ja) 貼り合せ体の製造方法、及び半導体装置の製造方法、並びに半導体装置
JP2023051712A (ja) 発光装置の製造方法
JP2020141071A (ja) 発光装置の製造方法
JP2013197151A (ja) 半導体発光素子およびその製造方法
JP2009206390A (ja) 半導体レーザ装置、ヒートシンク、および半導体レーザ装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100929

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121002

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121012

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151019

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5113478

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151019

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250