JP4891556B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体素子と基板をダイマウント接合した半導体装置の製造方法に関する。
近年、窒化ガリウム（ＧａＮ）系化合物半導体に関するプロセス技術の進展と、蛍光体に関する技術の進展とにより、半導体発光素子（以下、「ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ」とする。）の応用分野は飛躍的に拡大している。
特に、紫外光から可視光までの波長帯の光を放射できるＬＥＤと適正な蛍光体とを組み合わせた半導体発光装置は、演色性に優れた白色光が得られるため、液晶ディスプレイのバックライト、ボタン照明、自動車の各種照明等への応用が益々増加している。また、懐中電灯やカメラのフラッシュ等の光源として用いる高出力型の半導体発光装置の開発も進められている。
ところで近年、図１０に示すような、複数のＬＥＤチップを１つのパッケージ内に実装した新規パッケージが製品化された。このパッケージは、セラミック基板１００上に、複数のチップ２００をダイマウントしたものである。
セラミック基板１００にジャンクションダウン構造のＬＥＤチップ２００をダイマウントする場合、図１１に示すように、セラミック基板１００の電極表面１０１がＲｚで３〜７μｍ前後と粗いため、従来から使用されている２〜３μｍの厚さのはんだ膜１０２（例えば、特許文献１参照。）では、セラミック基板１００の電極表面１０１の粗さを吸収することができず、接合不良が発生することがある。
この問題を解決するためには、はんだ膜１０２の厚さをセラミック基板１００の電極表面１０１の粗さと同程度にする方法が考えられる。しかしながら、セラミック基板１００の表面粗さにもばらつきがあるため、ばらつきの小さい電極表面１０１にＬＥＤチップ２００をダイマウントした場合に、溶融したはんだがＬＥＤチップの側面にはみ出し、ＬＥＤチップ２００の側壁と接触するという問題がある。
特開２００３−２３４４８２号公報
これらの問題を解決するため、図１２に示すように、副資材としてＡｕ−Ｓｎはんだペースト１１０を使用して、接合部を厚膜化する実装方法が検討されている。前記した実装方式では、セラミック基板１００に予めＡｕ−Ｓｎはんだペースト１１０を供給しておき、このＡｕ−Ｓｎはんだペースト上に、接合電極にＡｕ−Ｓｎはんだ膜１０２が形成されたＬＥＤチップ２００をマウントした後、リフロー炉に通してはんだを溶融させる。リフロー加熱方式であるため、はんだの表面張力によってＬＥＤチップが２００持ち上がり、はんだのＬＥＤチップ２００の側面への這い上がりを防止できるというメリットがある。
しかしながら、ＬＥＤチップ２００のダイマウント接合面にＡｕ−Ｓｎはんだ膜１０２を生成し、Ａｕ−Ｓｎはんだペースト１１０を副資材として供給するはんだ接合する方式では、接合部に気泡１１１が多発するという問題があった。
本発明は、前記事情に鑑みてなされたもので、その目的とするところは、半導体素子と基板とを良好に接合することができる半導体装置の製造方法に関する。
前記課題を解決し目的を達成するために、本発明の半導体装置の製造方法は次のように構成されている。
基板に形成された配線上に、接合電極と前記接合電極の周囲に形成されたパシベーション膜とを有する半導体素子を実装する実装工程を備えた半導体装置の製造方法において、前記実装工程は、前記配線上に、Ａｕ−Ｓｎ及びフラックスを有するはんだ材を供給する工程と、前記はんだ材上に、前記接合電極上にＳｎ膜が形成された前記半導体素子をマウントする工程と、前記はんだ材及び前記Ｓｎ膜を溶融させて、前記基板と前記半導体素子を接合する工程と、を具備している。
基板に形成された配線上に、接合電極を有する半導体素子を実装する実装工程を備えた半導体装置の製造方法において、前記実装工程は、前記配線上に、Ａｕ−Ｓｎ及びフラックスを有するはんだ材を供給する工程と、前記はんだ材上に、前記接合電極上にＳｎ膜が形成された前記半導体素子をマウントする工程と、前記はんだ材及び前記Ｓｎ膜を溶融させて、前記はんだ材及び前記Ｓｎ膜によりＡｕ−Ｓｎ合金層を形成し、且つ、前記配線及び前記接合電極の少なくとも一方と前記Ｓｎ膜の少なくとも一部によりＳｎ量が２２ｗｔ％以上の合金層を形成することで、前記基板と前記半導体素子を接合する工程と、を具備している。
基板に形成された配線上に、接合電極を有する半導体素子を実装する実装工程を備えた半導体装置の製造方法において、前記実装工程は、前記配線上に、Ｓｎ及びフラックスを有するはんだ材を供給する工程と、前記はんだ材上に、前記接合電極上にＡｕ−Ｓｎ膜が形成された前記半導体素子をマウントする工程と、前記はんだ材及び前記Ａｕ−Ｓｎ膜を溶融させて、前記はんだ材及び前記Ａｕ−Ｓｎ膜によりＡｕ−Ｓｎ合金層を形成し、且つ、前記配線及び前記接合電極の少なくとも一方と前記はんだ材及び前記Ａｕ−Ｓｎ膜の少なくとも一方のＳｎとによりＳｎ量が２２ｗｔ％以上の合金層を形成することで、前記基板と前記半導体素子を接合する工程と、を具備している。
本発明によれば、半導体装置において、半導体素子と基板とを良好に接合することができる。
以下、図面を参照しながら本発明の第１実施形態と第２実施形態について説明する。
（第１実施形態）
まず、図１〜図８を用いて第１実施形態を説明する。
［半導体装置の構成］
図１は本発明の第１実施形態に係るジャンクションダウン構造のＬＥＤチップ１０を搭載した半導体装置の構成図である。図１に示すように、この半導体装置は、ＬＥＤチップ１０（半導体素子）、セラミック基板２０（基板）、及びＬＥＤチップ１０とセラミック基板２０を接合する接合部３０を備えている。
［ＬＥＤチップ１０の構成］
図２は同実施形態に係るＬＥＤチップ１０の上面図、図３は同実施形態に係るＬＥＤチップ１０の正面図、図４は同実施形態に係るＬＥＤチップ１０の下面図である。図２〜図４に示すように、このＬＥＤチップ１０は、セラミック基板２０にダイマウントされる前のものであり、略錐台形状のチップ本体１１を備えている。
チップ本体１１のサイズは、ダイマウントされたときにセラミック基板２０側に位置する面１１ａ（以下、「ダイマウント接合面」とする。）が約０．３ｍｍ×０．３ｍｍであり、ダイマウントされたときにセラミック基板２０の反対側に位置する面１１ｂ（以下、「非ダイマウント接合面」とする。）が約０．２ｍｍ×０．２ｍｍであり、ダイマウント接合面１１ａと非ダイマウント接合面との間が約０．１ｍｍである。
ダイマウント接合面１１ａには、発光層となるエピタキシャル層１２が形成されている。このエピタキシャル層１２は、エピタキシャル成長により半導体層（図示しない）に堆積されたものであり、その上にはセラミック基板２０に接合されるダイマウント接合電極１３が形成されている。
このダイマウント接合電極１３は、種々の金属層を素材としており、その表面にははんだ（後述する）の濡れ性を良くするためのＮｉ膜（図示しない）が形成されている。
ダイマウント接合電極１３のサイズは、ダイマウント接合面１１ａよりも小さく、ダイマウント接合面１１ａの内側に収まっている。なお、本実施形態では、ダイマウント接合面１１ａが約０．３ｍｍ×０．３ｍｍであるのに対し、ダイマウント接合電極１３を約２．０ｍｍ×２．０ｍｍとしている。
Ｎｉ膜の表面には、ダイマウント接合電極１３とセラミック基板２０の配線２２（後述する）を接合するためのＳｎ膜１４（ＳｎまたはＳｎ合金からなる膜）が形成されている。Ｓｎ膜１４の厚さは、約２．０μｍである。
Ｓｎ膜１４の材質としては、不純物が少ないＳｎ単体が望ましいが、これに限定されるものではなく、Ｓｎを含有し、且つはんだ接合温度で溶融する材料であれば、例えばＳｎ−Ｃｕ合金やＳｎ−Ｚｎ合金等であってもよい。
また、ダイマウント接合電極１３の周囲には、はんだの這い上がりを防止するためのパシベーション膜（図示しない）が形成されている。パシベーション膜の材質としては、ポリイミド等の樹脂が使用される。
一方、非ダイマウント接合面１１ｂには、セラミック基板２０にワイヤボンディングされる非ダイマウント接合電極１６が形成されている。この非ダイマウント接合電極１６は円形状をしており、そのサイズは直径約０．１ｍｍである。
［セラミック基板２０の構成］
図５は同実施形態に係るセラミック基板２０の平面図である。図５に示すように、このセラミック基板２０は、基材２１と配線２２とから構成されている。基材２１は、アルミナを素材としており、そのサイズは約５．０ｍｍ×５．０ｍｍ×０．３ｍｍである。
配線２２は、タングステンを素材としており、その表面にははんだとの接合を確保するＮｉ膜（図示しない）が形成されている。Ｎｉ膜の厚さは、約５．０μｍである。
配線２２の幅は、基材２１の部位によって異なるが、ＬＥＤチップ１０がダイマウントされる部分ａでは、ＬＥＤチップ１０のダイマウント接合面１１ａよりも広くなっている。なお、本実施形態では、ダイマウント接合面１１ａが約０．３ｍｍ×０．３ｍｍであるのに対し、配線２２の幅を約０．４ｍｍとしている。
Ｎｉ膜の表面には、Ｎｉ膜の酸化を防止するためのＡｕ膜（図示しない）が形成されている。Ａｕ膜の厚さは約０．５μｍである。Ｎｉ膜及びＡｕ膜の製造方法としては、電解メッキ等が使用される。
なお、このセラミック基板２０は、焼成により形成されているため、配線２２の表面が
粗く、Ｒｚで３．０μｍ〜７．０μｍ程度となっている。
［接合部３０の構成］
図６は同実施形態に係る接合部３０の断面図である。図６に示すように、この接合部３０は、ＬＥＤチップ１０側から順に、Ｎｉ−Ｓｎ合金層もしくはＮｉ−Ａｕ−Ｓｎ合金層３２、Ａｕ−Ｓｎ合金層３３、及びＮｉ−Ｓｎ合金層３４を備えている。
Ｎｉ−Ｓｎ合金層もしくはＮｉ−Ａｕ−Ｓｎ合金層３２は、ダイマウント接合電極１３に形成されたＮｉ膜（図示しない）に含まれるＮｉと、ダイマウント接合電極１３に形成されたＳｎ膜１４、及びはんだペースト４０（後述する）のＡｕ−Ｓｎ共晶はんだ粒子４１に含まれるＳｎとの合金層である。
Ａｕ−Ｓｎ合金層３３は、はんだペースト４０のＡｕ−Ｓｎ共晶はんだ粒子４１のＳｎと、ダイマウント接合電極１３に形成されたＳｎ膜１４のＳｎとが溶融・凝固した層である。なお、Ａｕ−Ｓｎ共晶はんだ粒子４１のＳｎ量は２０％（後述する）であるが、Ｓｎ膜１４の存在によって、Ａｕ−Ｓｎ合金層３３のＳｎ量は２２ｗｔ％以上となる。
Ｎｉ−Ｓｎ合金層３４は、セラミック基板２０に形成されたＮｉ膜（図示しない）に含まれるＮｉと、はんだペースト４０のＡｕ−Ｓｎ共晶はんだ粒子４１に含まれるＳｎとの合金層である。
ここで重要なのは、Ｎｉ−Ｓｎ合金層もしくはＮｉ−Ａｕ−Ｓｎ合金層３２の少なくとも一部が、ダイマウント接合電極１３に形成されたＮｉ膜のＮｉと、ダイマウント接合電極１３に形成されたＳｎ膜１４に含まれるＳｎとで形成されていることである。
［ＬＥＤチップ１０のダイマウント工程］
図７は同実施形態に係るＬＥＤチップ１０のダイマウント工程を示す工程図である。最初に、図７（ａ）に示すように、セラミック基板２０の配線２２上に副資材としてのはんだペースト４０をディスペンスにより供給する。
はんだペースト４０としては、Ａｕ−Ｓｎ共晶はんだ粒子４１（Ａｕ−Ｓｎ系はんだ粒子）とフラックス４２を混合したものが使用される。Ａｕ−Ｓｎ共晶はんだ粒子４１は、組成比率がＡｕ８０ｗｔ％−Ｓｎ２０％で、融点は２８０℃である。Ａｕ−Ｓｎ共晶はんだ粒子４１のサイズは、２０μｍ以下である。
なお、本実施形態のはんだペースト４０では、Ａｕ−Ｓｎ共晶はんだ粒子４１を使用しているが、Ａｕ−Ｓｎ合金であれば特に限定されるものではない。また、Ａｕ−Ｓｎ合金に他の元素を添加したものであってもよい。
はんだペースト４０の供給形状は、円錐状であって、且つＬＥＤチップ１０のダイマウント接合電極１３より小さくする。なお、本実施形態では、ダイマウント接合電極１３が２．０ｍｍ×２．０ｍｍであるのに対し、はんだペースト４０をφ０．２５ｍｍ、高さ０．０５ｍｍとしている。
この供給形状は、（株）武蔵エンジニアリングで製造されている内径０．１５μｍの精密ニードルを使用し、市販のディスペンサを用いて１．０ｋｇｆの圧力を０．０５秒間かけることにより実現できる。
次に、図７（ｂ）に示すように、はんだペースト４０上にＬＥＤチップ１０をマウントする。ＬＥＤチップ１０のマウントには、市販のダイマウンタが使用される。
次に、図７（ｃ）に示すように、セラミック基板２０のはんだペースト４０にＬＥＤチップ１０がマウントされたもの（以下、「サンプル」とする。）をリフロー炉に通し、はんだペースト４０のＡｕ−Ｓｎ共晶はんだ粒子４１、及びＬＥＤチップ１０のＳｎ膜１４を溶融・凝固させる。
図８は同実施形態に係るリフロープロファイルを示すグラフである。図８に示すように、このリフロープロファイルでは、室温から３００℃まで６０秒間かけて一定速度で上昇させ、２〜３秒間その温度を維持させた後、室温まで冷却させている。
リフロー期間中、ダイマウント接合電極１３のＮｉ膜付近では、Ｓｎ膜１４、及びはんだペースト４０に含まれるＳｎがＮｉ膜側に拡散し、これらが混合することにより、前記Ｎｉ−Ｓｎ合金層もしくはＮｉ−Ａｕ−Ｓｎ合金層３２が形成される。また、セラミック基板２０のＮｉ膜付近では、はんだペースト４０に含まれるＳｎがＮｉ膜側に拡散し、これらが混合することにより、前記Ｎｉ−Ｓｎ合金層３４が形成される。また、ダイマウント接合電極１３と配線２２との中間部分では、はんだペースト４０のＡｕ−Ｓｎ共晶はんだ粒子４１、及びダイマウント接合電極１３に形成されたＳｎ膜１４が溶融・凝固することにより、前記Ａｕ−Ｓｎ合金層３３が形成される。
このようにして、ＬＥＤチップ１０とセラミック基板２０との間には、前記Ｎｉ−Ｓｎ合金層もしくはＮｉ−Ａｕ−Ｓｎ合金層３２、前記Ｓｎ量が２２ｗｔ％以上のＡｕ−Ｓｎ合金層３３、及び前記Ｎｉ−Ｓｎ合金層３４からなる前記接合部３０が形成される。
なお、はんだペースト４０の再酸化防止のため、リフロー炉内の酸素濃度は５００ｐｐｍ以下に設定されている。
次に、図７（ｄ）に示すように、フラックス４２の残留物であるフラックス残渣４２ａを洗浄する。フラックス残渣４２ａの洗浄は、例えばイソピルアルコールにサンプルを浸漬し、３８ｋＨｚの超音波を１５分程度印加して行う。以上でＬＥＤチップ１０のダイマウント工程が終了する。
このダイマウント工程で重要なのは、Ｎｉ−Ｓｎ合金層もしくはＮｉ−Ａｕ−Ｓｎ合金層３２の少なくとも一部分が、ダイマウント接合電極１３のＮｉ膜に含まれるＮｉとＳｎ膜１４に含まれるＳｎとで構成されていることである。言い換えれば、Ｎｉ−Ｓｎ合金層もしくはＮｉ−Ａｕ−Ｓｎ合金層３２の形成に、Ｓｎ膜１４のＳｎが使用されることである。
従来の半導体装置でも、接合部３０のＬＥＤチップ１０側の領域にＮｉ−Ｓｎ合金層が形成されていたが、このＮｉ−Ｓｎ合金層は、ダイマウント接合電極１３のＮｉ膜に含まれるＮｉと、はんだペースト４０に含まれるＳｎとで構成されていた。
そのため、Ｎｉ−Ｓｎ合金が形成されると、はんだペースト４０中のＳｎ含有率が下がり、はんだペーストの凝固点を上昇させていた。凝固点が上昇すると、Ａｕ８０ｗｔ％−Ｓｎ２０ｗｔ％の状態では液体として存在できるはんだペーストが液体として存在できなくなって凝固する。
その結果、はんだペースト内に発生した気泡が抜ける前にはんだが凝固してしまい、完成した半導体装置の接合部に気泡が残留することがある。接合部に気泡が存在すると、ＬＥＤチップ１０の排熱効率の低下や、接合部に発生したクラックの進展等の原因となる。
しかしながら、本実施形態では、はんだ接合時にＳｎ膜１４のＳｎが溶融して、はんだ材料内に拡散する。このとき、ダイマウント接合電極１３の表面における相変化に乗じてはんだペースト４０の溶剤成分起因のガスがはんだペースト４０の外方に搬送され易くなり、Ｓｎ膜１４の溶融物、すなわちＳｎとはんだペースト４０とが混ざり合った合金が凝固して接合部材を形成するまでの間にガスが抜け、接合部３０内に気泡が生じ難くなる。
［本実施形態による作用］
本実施形態によれば、ＬＥＤチップ１０のダイマウント接合電極１３にＳｎ膜１４を形成し、ダイマウント接合電極１３とセラミック基板２０の配線２２とを、このＳｎ膜１４とはんだペースト４０とで接合している。
そのため、Ｎｉ−Ｓｎ合金層もしくはＮｉ−Ａｕ−Ｓｎ合金層３２の形成に、Ｓｎ膜１４のＳｎが使用されるから、Ａｕ−Ｓｎ合金層３３中のＳｎがダイマウント接合電極１３のＮｉ膜に拡散するのを防止し、且つＳｎ膜１４が先に溶融することにより、はんだのダイマウント接合電極１３への濡れが促進されるとともに、Ｓｎが拡散している間は凝固が鈍るため気泡が抜け易くなり、接合部３０に殆んど気泡が存在しない信頼性の高い半導体装置を得ることができる。
（第２実施形態）
次に、図９を用いて本発明の第２実施形態を説明する。
［ＬＥＤチップ１０のダイマウント工程］
図９は本発明の第２実施形態に係るＬＥＤチップ１０のダイマウント工程を一部省略して示す工程図である。図９に示すように、本実施形態では、はんだペースト４０の代わりに、副資材としてのＡｕ−Ｓｎはんだシート６１（Ａｕ−Ｓｎはんだシート）とフラックス６２を使用している。Ａｕ−Ｓｎはんだシート６１のサイズは、ダイマウント接合電極１３と略同じで、厚さは１０μｍである。
ＬＥＤチップ１０のダイマウント工程では、セラミック基板２０の配線２２にＡｕ−Ｓｎはんだシート６１を載せ、フラックス６２を滴下した後、その上にＬＥＤチップ１０をマウントする。なお、リフローや洗浄等は第１実施形態と同じであるので省略する。
［本実施形態による作用］
このように、はんだペースト４０の代わりに、Ａｕ−Ｓｎはんだシート６１とフラックス６２を使用しても、前記実施形態と同等の効果を得ることができる。その他の効果については、第１実施形態と同じであるので省略する。
なお、第１、第２実施形態では、ＬＥＤチップ１０側にＳｎ膜１４を形成し、副資材側にＡｕ−Ｓｎ共晶はんだ粒子４１やＡｕ−Ｓｎはんだシート６１を使用したが、これに限定されるものではなく、例えばＬＥＤチップ１０側にＡｕ−Ｓｎ系共晶はんだ膜を形成し、副資材側にＳｎはんだ粒子やＳｎはんだシートを使用してもよい。
更に、第１、第２実施形態では、ＬＥＤチップ１０側にＳｎ膜１４を形成し、Ｎｉ−Ｓｎ合金層もしくはＮｉ−Ａｕ−Ｓｎ合金層３２を形成するときに、このＳｎ膜１４のＳｎを使用しているが、これに限定されるものではない。例えば、セラミック基板２０の配線２２にＳｎあるいはＳｎ合金の膜を形成して、Ｎｉ−Ｓｎ合金層３４の形成に、このＳｎ膜またはＳｎ合金膜からＳｎを供給するようにしてもよい。
また、第１、第２実施形態では、ＬＥＤチップ１０やセラミック基板２０等のサイズを数値で規定しているが、これに限定されるものではない。すなわち、第１、第２実施形態で規定した各数値は一例に過ぎない。
更に、第１、第２実施形態では、基板としてセラミック基板２０を使用しているが、これに限定されるものではなく、例えば銅フレーム等の金属フレームを使用してもよい。同様に、第１、第２実施形態では、半導体素子としてＬＥＤチップ１０を使用しているが、これに限定されるものではなく、ダイマウント接合面に電極を有していれば、どんなものにも適用することができる。
本発明は、前記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、前記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
本発明の第１実施形態に係るジャンクションダウン構造のＬＥＤチップを搭載した半導体装置の構成図。 同実施形態に係るＬＥＤチップの上面図。 同実施形態に係るＬＥＤチップの正面図。 同実施形態に係るＬＥＤチップの下面図。 同実施形態に係るセラミック基板の平面図。 同実施形態に係る接合部の断面図。 同実施形態に係るＬＥＤチップのダイマウント工程を示す工程図。 同実施形態に係るリフロープロファイルを示すグラフ。 本発明の第２実施形態に係るＬＥＤチップのダイマウント工程を一部省略して示す工程図。 従来例に係る複数のＬＥＤチップを１つのパッケージ内に実装した新規パッケージの半導体装置の斜視図。 従来例に係る電極表面が粗いセラミック基板を使用した半導体装置の構成図。 従来例に係る接合部に気泡が入った半導体装置の構成図。
符号の説明
１０…ＬＥＤチップ（半導体素子）、１３…ダイマウント接合電極（接合電極）、１４…Ｓｎ膜（ＳｎまたはＳｎ合金からなる膜）、２０…セラミック基板（基板）、３０…接合部、３２…Ｎｉ−Ｓｎ合金層もしくはＮｉ−Ａｕ−Ｓｎ合金層、３３…Ａｕ−Ｓｎはんだ層（Ａｕ−Ｓｎ合金層）、３４…Ｎｉ−Ｓｎ合金層、４０…はんだペースト、４１…Ａｕ−Ｓｎ共晶はんだ粒子（Ａｕ−Ｓｎ系はんだ粒子）、６１…Ａｕ−Ｓｎはんだシート（はんだシート）、６２…フラックス。

Claims (7)

  1. 基板に形成された配線上に、接合電極を有する半導体素子を実装する実装工程を備えた半導体装置の製造方法において、
    前記実装工程は、
    前記配線上に、Ａｕ−Ｓｎ及びフラックスを有するはんだ材を供給する工程と、
    前記はんだ材上に、前記接合電極上にＳｎ膜が形成された前記半導体素子をマウントする工程と、
    前記はんだ材及び前記Ｓｎ膜を溶融させて、前記はんだ材及び前記Ｓｎ膜によりＡｕ−Ｓｎ合金層を形成し、且つ、前記配線及び前記接合電極の少なくとも一方と前記Ｓｎ膜の少なくとも一部によりＳｎ量が２２ｗｔ％以上の合金層を形成することで、前記基板と前記半導体素子を接合する工程と、
    を具備していることを特徴とする半導体装置の製造方法。
  2. 前記接合電極の周囲にはパシベーション膜が形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記基板は、セラミック材製であって、その表面の粗さがＲｚで３．０μｍ〜７．０μｍであることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記はんだ材は、Ａｕ−Ｓｎ粒子とフラックスからなるはんだペーストであることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
  5. 基板に形成された配線上に、接合電極を有する半導体素子を実装する実装工程を備えた半導体装置の製造方法において、
    前記実装工程は、
    前記配線上に、Ｓｎ及びフラックスを有するはんだ材を供給する工程と、
    前記はんだ材上に、前記接合電極上にＡｕ−Ｓｎ膜が形成された前記半導体素子をマウントする工程と、
    前記はんだ材及び前記Ａｕ−Ｓｎ膜を溶融させて、前記はんだ材及び前記Ａｕ−Ｓｎ膜によりＡｕ−Ｓｎ合金層を形成し、且つ、前記配線及び前記接合電極の少なくとも一方と前記はんだ材及び前記Ａｕ−Ｓｎ膜の少なくとも一方のＳｎとによりＳｎ量が２２ｗｔ％以上の合金層を形成することで、前記基板と前記半導体素子を接合する工程と、
    を具備していることを特徴とする半導体装置の製造方法。
  6. 前記接合電極の周囲にはパシベーション膜が形成されていることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記はんだ材は、Ｓｎ粒子とフラックスからなるはんだペーストであることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
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