JP2013172012A - 半導体装置、及び、半導体装置の作製方法 - Google Patents

Abstract

【課題】半導体素子をサブマウントに実装した後においても、実装前と比較し、電圧の上昇を抑制する。
【解決手段】半導体装置２０では、半導体素子１がサブマウント１３に接合されており、半導体素子１はｎ側電極６及びｎ型半導体領域２を有し、ｎ側電極６はサブマウント１３に接合され、ｎ側電極６はｎ型半導体領域２に接しており、ｎ型半導体領域２の裏面２ｂから５ｎｍ以上離れているｎ側電極６の領域においてｎ側電極６が含有するＧａの量（原子数％）は、ｎ型半導体領域２が含有するＧａの量（原子数％）の３×１０^−４倍以下である。
【選択図】図１

Description

本発明は、半導体素子がサブマウントに搭載された半導体装置と、この半導体装置の作製方法とに関する。

特許文献１には、ガリウム（Ｇａ）を含有するｎ型半導体層にｎ側電極が設けられた半導体素子が、開示されている。特許文献１に記載の半導体素子では、Ｇａを含有するｎ型半導体層とのコンタクト抵抗を低減するために、１原子数％以上１０原子数％以下のＧａ含有率を有しｎ型半導体層に接している金属層がｎ側電極に設けられている。

特許第４７７２１３５号明細書

しかしながら、ｎ型半導体層に接しているｎ側電極の金属層のＧａの量が１原子数％以上１０原子数％以下であっても、半導体素子の実装時の熱により、ｎ側電極へのＧａ原子の拡散が生じ、順方向電圧が実装後に上昇してしまう場合がある。順方向電圧を引き起こす要因は、Ｇａの電極への拡散で示される半導体中のＧａ空孔による半導体キャリア濃度の低下であるが、特許文献１の規定では、電圧の上昇を抑制することはできない。そこで、本発明の目的は、上記の事項を鑑みてなされたものであり、半導体素子をサブマウントに実装した後においても、実装前と比較し、電圧の上昇を抑制することである。

本発明の半導体装置の作製方法は、半導体素子とサブマウントとを備えた半導体装置の作製方法であって、前記半導体素子を用意する工程と、前記半導体素子を前記サブマウントの主面に接合する工程と、を備え、前記半導体素子は、ｎ型半導体領域と、前記ｎ型半導体領域の表面上に設けられたｐ型半導体領域と、前記ｐ型半導体領域の表面に設けられたｐ側電極と、前記ｎ型半導体領域の裏面に設けられたｎ側電極とを有し、ｎ型半導体領域と、ｐ型半導体領域とは、六方晶系ＩＩＩ族窒化物半導体からなり、前記ｎ型半導体領域は、端部を有し、前記ｎ型半導体領域の前記端部は、前記ｎ型半導体領域の前記裏面を含み、前記ｎ型半導体領域の前記端部は、前記ｎ型半導体領域のＩＩＩ族構成元素としてＧａを含有し、前記ｎ型半導体領域の前記裏面は、前記六方晶系ＩＩＩ族窒化物半導体の半極性面であり、前記半導体素子を前記サブマウントの前記主面に接合する工程では、前記ｎ側電極をはんだを介して前記サブマウントの前記主面に押し当てつつ前記サブマウントの前記主面の温度が摂氏３００度以上摂氏３２０度以下の範囲内に至るまで前記サブマウントの前記主面の温度を上げ、１．５秒以上５．５秒以下の間だけ前記サブマウントの前記主面の温度を前記範囲内に維持する、ことを特徴とする。

半導体素子のｎ側電極をサブマウントに接合する場合、サブマウントの主面の温度を上昇させて半導体素子のｎ側電極をサブマウントにはんだを介して接合するが、半導体素子の温度の上昇に伴い、ｎ側電極に接するｎ型半導体領域のＧａ原子がｎ側電極に拡散し、ｎ型半導体領域の内部にＧａ空孔が生じ、キャリア濃度が低減し、よって、ｎ側電極におけるオーミック性が低減する。本発明では、半導体素子のｎ側電極をサブマウントに接合する場合、サブマウントの主面の温度を比較的に短い時間である１．５秒以上５．５秒以下の間だけ比較的に低温の摂氏３００度以上摂氏３２０度以下の範囲内に維持するので、半導体素子の温度上昇が抑制され、ｎ型半導体領域からｎ側電極にＧａ原子が拡散するのが抑制され、よって、半導体素子がサブマウントに実装された後においても、ｎ側電極におけるオーミック性が十分に維持できる。これは、Ｇａの拡散が抑制されることで、半導体中のＧａ空孔の濃度が増加しないため、オーミックを得るのに良好なキャリア濃度を確保できるためである。すなわち、Ｇａ空孔が、ｎ型ドナーを補償してしまうことを抑制するためである。

本発明の半導体装置の作製方法では、前記ｎ型半導体領域は、前記ｎ型半導体領域の前記端部を含む支持基体と、前記支持基体の表面上に設けられたｎ型のエピタキシャル層とを含み、前記支持基体の前記表面は、前記ｎ型半導体領域の前記裏面の反対側にあり、前記支持基体の前記表面と前記ｎ型半導体領域の前記裏面とは同じ面方位を有する、ことが好ましい。従って、本発明の作製方法は、半極性面上にエピタキシャル成長した積層を有する半導体素子に対して適用可能である。この顕著なＧａ原子の拡散は、半極性面の不対電子対の多さによる表面エネルギーの不安定性に起因すると考えられるためである。

本発明の半導体装置の作製方法では、前記ｎ側電極は、Ａｌ，Ｐｔ，Ａｕ，Ｐｄ，Ｖ，Ｔｉの何れかの金属層を含み、前記金属層は、前記ｎ型半導体領域に接しており、前記金属層は、１０ｎｍ以上５００ｎｍ以下の厚みを有する、ことが好ましい。ｎ側電極の材料には、複数の金属を用いることができる。これらの金属は、仕事関数が低く、また半極性のｎ型半導体領域（例えば半極性のｎ−ＧａＮ）と良好な密着性を得ることができるためである。

本発明の半導体装置の作製方法では、前記ｎ側電極は、Ａｌ金属層を含み、前記Ａｌ金属層は、前記ｎ型半導体領域に接しており、前記Ａｌ金属層は、１０ｎｍ以上５００ｎｍ以下の厚みを有する、ことが好ましい。ｎ側電極の材料としては、特に、Ａｌを用いることができる。それは、特に仕事関数が低いため、良好なオーミック特性を得ることが可能となるためである。

本発明の半導体装置の作製方法では、前記はんだは、前記半導体素子を前記サブマウントの前記主面に接合する工程を行う前に、前記サブマウントの前記主面に予め設けられている、ことが好ましい。サブマウントの上に予めはんだが設けられているので、半導体素子をサブマウントに容易に接合できる。これにより、短時間での接合が可能で、半導体素子に与える熱的ダメージを少なくすることができる。

本発明の半導体装置の作製方法では、前記はんだの材料は、ＡｕＳｎである、ことが好ましい。他のはんだ材料として、ＳｎＡｇ、ＢｉＳｎもあるが、これらはＳｎの割合９０％程度と非常に高く、レーザ動作中にＳｎの多さに起因したＳｎのウィスカーの発生が懸念され、信頼性の確保に向かない。

本発明の半導体装置の作製方法では、前記サブマウントの材料は、ＡｌＮである、ことが好ましい。サブマウントの材料として、銅ダイヤ、ダイヤ、銅タングステンがあるが、放熱性、熱膨張係数の観点から、ＡｌＮが最も好ましい。サブマウントは比較的に高い熱伝導性を有するので、半導体素子をサブマウントに接合し動作させる場合に半導体素子の温度上昇を抑制できる。これは、高い熱伝導率のためである。

本発明の半導体装置の作製方法では、前記半導体素子は、活性層を有する半導体レーザであり、前記活性層は、六方晶系ＩＩＩ族窒化物半導体からなり、前記ｎ型半導体領域と前記ｐ型半導体領域との間に設けられている、ことが好ましい。

本発明の半導体装置の作製方法では、前記ｎ型半導体領域の前記裏面の法線軸と前記六方晶系ＩＩＩ族窒化物半導体のｃ軸との成す角度は、１０度以上８０度以下の範囲、及び、１００度以上１７０度以下の範囲、の何れかの範囲内にある、ことが好ましい。本発明は、３８０ｎｍ以上６００ｎｍ以下の波長のレーザ光を出力する半導体レーザに適用できる。この角度における半極性の支持基体（例えばＧａＮからなる半極性の支持基体）上の量子井戸（例えばＩｎＧａＮからなる量子井戸）の品質は、３８０ｎｍ以上６００ｎｍ以下を外れると著しく悪化し、その量子井戸よりも後に成長するエピタキシャル層の結晶性が悪くなり、良好なキャリア濃度を確保することが不可となる。

本発明の半導体装置の作製方法では、前記ｎ型半導体領域の前記裏面の法線軸と前記六方晶系ＩＩＩ族窒化物半導体のｃ軸との成す角度は、６３度以上８０度以下の範囲、及び、１００度以上１１７度以下の範囲、の何れかの範囲内にある、ことが好ましい。本発明は、３８０ｎｍ以上６００ｎｍ以下の波長のレーザ光を出力する半導体レーザに適用できる。この角度における半極性の支持基体（例えばＧａＮからなる半極性の支持基体）であれば、この支持基体上の量子井戸（例えばＩｎＧａＮからなる量子井戸）の品質は、３８０ｎｍ以上６００ｎｍ以下であっても、比較的良好な結晶性を保ち、その量子井戸よりも後に成長するエピタキシャル層の結晶性は比較的良くなるため、良好なキャリア濃度を確保することが可能となる。

本発明の半導体装置の作製方法では、前記ｎ側電極と前記ｎ型半導体領域との接触面の接触抵抗の値は、１×１０^−５Ωｃｍ^２以上１×１０^−２Ωｃｍ^２以下である、ことが好ましい。これにより、接触抵抗による電圧降下の効果を無視可能となる。

本発明の半導体装置は、半導体素子とサブマウントとを備えた半導体装置であって、前記半導体素子は、ｎ型半導体領域と、前記ｎ型半導体領域の表面上に設けられたｐ型半導体領域と、前記ｐ型半導体領域の表面に設けられたｐ側電極と、前記ｎ型半導体領域の裏面に設けられたｎ側電極とを有し、ｎ型半導体領域と、ｐ型半導体領域とは、六方晶系ＩＩＩ族窒化物半導体からなり、前記半導体素子は、前記サブマウントの主面に接合され、前記ｎ型半導体領域は、端部を有し、前記ｎ型半導体領域の前記端部は、前記ｎ型半導体領域の前記裏面を含み、前記ｎ型半導体領域の前記端部は、前記ｎ型半導体領域のＩＩＩ族構成元素としてＧａを含有し、前記ｎ型半導体領域の前記裏面は、前記六方晶系ＩＩＩ族窒化物半導体の半極性面であり、前記ｎ型半導体領域の前記裏面から５ｎｍ以上離れている前記ｎ側電極の領域において前記ｎ側電極が含有するＧａの量（原子数％）は、前記ｎ型半導体領域が含有するＧａの量（原子数％）の３×１０^−４倍以下である、ことを特徴とする。この場所は、ｎ側電極とｎ型半導体領域との界面（ｎ型半導体領域の裏面）から、ｎ側電極の側に、５ｎｍ以上離れた場所である。

半導体素子のｎ側電極をサブマウントに接合する場合、半導体素子の温度を上昇させて半導体素子のｎ側電極をサブマウントにはんだを介して接合するが、半導体素子の温度の上昇に伴い、ｎ側電極に接するｎ型半導体領域のＧａ原子がｎ側電極に拡散し、ｎ型半導体領域の内部にＧａ空孔が生じ、キャリア濃度が低減し、よって、ｎ側電極におけるオーミック性が低減する。本発明に係る半導体素子では、ｎ型半導体領域からｎ側電極に拡散するＧａ原子の量は、ｎ型半導体領域が含有するＧａ原子の量の３×１０^−４倍以下であり、比較的に低いので、半導体素子がサブマウントに実装された後においても、ｎ側電極におけるオーミック性が十分に維持される。これは、Ｇａの拡散が抑制されることで、半導体中のＧａ空孔の濃度が増加しないため、オーミックを得るのに良好なキャリア濃度を確保できるためである。すなわち、Ｇａ空孔が、ｎ型ドナーを補償してしまうことを抑制するためである。

本発明の半導体装置では、前記ｎ型半導体領域の前記裏面から８ｎｍ以上離れている前記ｎ側電極の領域において前記ｎ側電極が含有するＧａの量（原子数％）は、前記ｎ型半導体領域が含有するＧａの量（原子数％）の２×１０^−４倍以下である、ことが好ましい。

本発明に係る半導体素子では、ｎ型半導体領域からｎ側電極に拡散するＧａ原子の量は、ｎ型半導体領域が含有するＧａ原子の量の２×１０^−４倍以下であり、比較的に低いので、半導体素子がサブマウントに実装された後においても、ｎ側電極におけるオーミック性が十分に維持される。これは、Ｇａの拡散が抑制されることで、半導体中のＧａ空孔の濃度が増加しないため、オーミックを得るのに良好なキャリア濃度を確保できるためである。

本発明の半導体装置は、前記ｎ型半導体領域は、前記ｎ型半導体領域の前記端部を含む支持基体と、前記支持基体の表面上に設けられたｎ型のエピタキシャル層とを含み、前記支持基体の前記表面は、前記ｎ型半導体領域の前記裏面の反対側にあり、前記支持基体の前記表面と前記ｎ型半導体領域の前記裏面とは同じ面方位を有する、ことが好ましい。従って、本発明の半導体装置の半導体素子は、半極性面上にエピタキシャル成長した積層を有する半導体素子に対して適用可能である。この顕著なＧａ原子の拡散は、半極性面の不対電子対の多さによる表面エネルギーの不安定性に起因すると考えられるためである。

本発明の半導体装置は、前記ｎ側電極は、Ａｌ，Ｐｔ，Ａｕ，Ｐｄ，Ｖ，Ｔｉの何れかの金属層を含み、前記金属層は、前記ｎ型半導体領域に接しており、前記金属層は、１０ｎｍ以上５００ｎｍ以下の厚みを有する、ことが好ましい。ｎ側電極の材料には、複数の金属を用いることができる。これらの金属は、仕事関数が低く、また半極性のｎ型半導体領域（例えば半極性のｎ−ＧａＮ）と良好な密着性を得ることができるためである。

本発明の半導体装置は、前記ｎ側電極は、Ａｌ金属層を含み、前記Ａｌ金属層は、前記ｎ型半導体領域に接しており、前記Ａｌ金属層は、１０ｎｍ以上５００ｎｍ以下の厚みを有する、ことが好ましい。ｎ側電極の材料としては、特に、Ａｌを用いることができる。それは、特に仕事関数が低いため、良好なオーミック特性を得ることが可能となるためである。

本発明の半導体装置は、前記ｎ側電極は、はんだを介して前記サブマウントの前記主面に接合されており、前記はんだの材料は、ＡｕＳｎである、ことが好ましい。他のはんだ材料として、ＳｎＡｇ、ＢｉＳｎもあるが、これらはＳｎの割合９０％程度と非常に高く、レーザ動作中にＳｎの多さに起因したＳｎのウィスカーの発生が懸念され、信頼性の確保に向かない。

本発明の半導体装置は、前記サブマウントの材料は、ＡｌＮである、ことが好ましい。サブマウントの材料として、銅ダイヤ、ダイヤ、銅タングステンがあるが、放熱性、熱膨張係数の観点から、ＡｌＮが最も好ましい。サブマウントは比較的に高い熱伝導性を有するので、半導体素子がサブマウントに接合される場合に半導体素子の温度上昇が抑制される。これは、高い熱伝導率のためである。

本発明の半導体装置は、前記半導体素子は、活性層を有する半導体レーザであり、前記活性層は、六方晶系ＩＩＩ族窒化物半導体からなり、前記ｎ型半導体領域と前記ｐ型半導体領域との間に設けられている、ことが好ましい。

本発明の半導体装置は、前記ｎ型半導体領域の前記裏面の法線軸と前記六方晶系ＩＩＩ族窒化物半導体のｃ軸との成す角度は、１０度以上８０度以下の範囲、及び、１００度以上１７０度以下の範囲、の何れかの範囲内にある、ことが好ましい。本発明は、３８０ｎｍ以上６００ｎｍ以下の波長のレーザ光を出力する半導体レーザに適用できる。この角度における半極性の支持基体（例えばＧａＮからなる半極性の支持基体）上の量子井戸（例えばＩｎＧａＮからなる半極性の量子井戸）の品質は、３８０ｎｍ以上６００ｎｍ以下を外れると著しく悪化し、その量子井戸よりも後に成長するエピタキシャル層の結晶性が悪くなり、良好なキャリア濃度を確保することが不可となる。

本発明の半導体装置は、前記ｎ型半導体領域の前記裏面の法線軸と前記六方晶系ＩＩＩ族窒化物半導体のｃ軸との成す角度は、６３度以上８０度以下の範囲、及び、１００度以上１１７度以下の範囲、の何れかの範囲内にある、ことが好ましい。本発明は、３８０ｎｍ以上６００ｎｍ以下の波長のレーザ光を出力する半導体レーザに適用できる。この角度における半極性の支持基体（例えばＧａＮからなる半極性の支持基体）であれば、この支持基体上の量子井戸（例えばＩｎＧａＮからなる量子井戸）の品質は、３８０ｎｍ以上６００ｎｍ以下であっても、比較的良好な結晶性を保ち、その量子井戸よりも後に成長するエピタキシャル層の結晶性は比較的良くなるため、良好なキャリア濃度を確保することが可能となる。

本発明の半導体装置は、前記ｎ側電極と前記ｎ型半導体領域との接触面の抵抗値は、１×１０^−５Ωｃｍ^２以上１×１０^−２Ωｃｍ^２以下である、ことが好ましい。これにより、接触抵抗による電圧降下の効果を無視可能となる。

本発明によれば、半導体素子をサブマウントに実装した後においても、実装前と比較し、電圧の上昇を少なくすることができる。

図１は、実施形態に係る半導体装置の構成を示す図である。 図２は、ｎ型半導体領域とｎ側電極との接合の様子を説明するための図である。 図３は、実施形態に係る半導体装置の主要な作製工程を説明する図である。 図４は、エピタキシャルウェハ及び半導体素子の半導体積層の構造の一実施例を示す図である。 図５は、サブマウントに接合した後の半導体素子の動作電圧の上昇量と、半導体素子をサブマウントに接合した時のサブマウントの主面の温度との相関を示す図である。 図６は、サブマウントに接合されたｎ側電極に含まれるＧａの量をＳＩＭＳによって測定した結果を示す図である。

以下、図面を参照して、本発明に係る好適な実施形態について詳細に説明する。なお、図面の説明において、可能な場合には、同一要素には同一符号を付し、重複する説明を省略する。

図１及び図２を参照して、半導体装置２０の構成を説明する。図１は、実施形態に係る半導体装置２０の構成を示す図である。図２は、ｎ型半導体領域２とｎ側電極６との接合の様子を説明するための図である。半導体装置２０は、半導体素子１とサブマウント１３とを備える。半導体素子１は、半導体レーザである。

半導体素子１は、サブマウント１３の主面１３ａに接合されている。半導体素子１は、ｎ型半導体領域２、ｐ型半導体領域３，活性層４、ｐ側電極５、パッド電極１２、及び、ｎ側電極６を有する。

ｎ型半導体領域２、ｐ型半導体領域３及び活性層４は、六方晶系ＩＩＩ族窒化物半導体からなり、ＧａＮ系化合物半導体からなることができる。

ｎ型半導体領域２は、支持基体７及び半導体層８を有する。ｎ型半導体領域２は、端部２ｃを有する。端部２ｃは、ｎ型半導体領域２の裏面２ｂを含む。端部２ｃは、ｎ型半導体領域２のＩＩＩ族構成元素としてＧａ（ガリウム）を含有する。

支持基体７は、ｎ型半導体領域２の裏面２ｂを含む。支持基体７は、端部２ｃを含む。支持基体７の表面７ａとｎ型半導体領域２の裏面２ｂとｎ型半導体領域２の表面２ａとｐ型半導体領域３の表面３ｂとは同じ面方位を有する。表面２ａ、裏面２ｂ、表面３ｂ及び表面７ａは、支持基体７を構成する六方晶系ＩＩＩ族窒化物半導体の半極性面である。支持基体７は、ｎ側電極６に接している。支持基体７は、ｎ型半導体領域２の裏面２ｂを介してｎ側電極６に接している。

ｎ型半導体領域２の裏面２ｂの法線軸ＮＡと、支持基体７を構成する六方晶系ＩＩＩ族窒化物半導体のｃ軸ＣＡとの成す角度θは、１０度以上８０度以下の範囲、及び、１００度以上１７０度以下の範囲、の何れかの範囲内にあることができる。

ｎ型半導体領域２の裏面２ｂの法線軸ＮＡと、支持基体７を構成する六方晶系ＩＩＩ族窒化物半導体のｃ軸ＣＡとの成す角度θは、６３度以上８０度以下の範囲、及び、１００度以上１１７度以下の範囲、の何れかの範囲内にあることができる。

半導体層８は、支持基体７の表面７ａ上に設けられている。表面７ａは、ｎ型半導体領域２の裏面２ｂの反対側にある。半導体層８は、ｎ型のエピタキシャル層である。半導体層８は、アンドープの層を含むことができる。半導体層８は、支持基体７に接している。

ｐ型半導体領域３は、ｎ型半導体領域２の表面２ａ上に設けられている。ｐ型半導体領域３は、活性層４上に設けられている。ｐ型半導体領域３は、ｐ型のエピタキシャル層である。ｐ型半導体領域３は、半導体層９及びコンタクト層１０を有する。ｐ型半導体領域３は、リッジ部３ａを有する。リッジ部３ａは、ｐ側電極５に至るまで延びている。

半導体層９は、活性層４上に設けられたｐ型のエピタキシャル層である。半導体層９は、アンドープの層を含むことができる。

コンタクト層１０は、ｐ型半導体領域３のリッジ部３ａに含まれる。コンタクト層１０は、半導体層９上に設けられている。コンタクト層１０は、ｐ型のエピタキシャル層である。コンタクト層１０は、ｐ型半導体領域３の表面３ｂを含む。コンタクト層１０は、半導体層９に接している。コンタクト層１０は、表面３ｂを介してｐ側電極５に接している。

活性層４は、ｎ型半導体領域２の表面２ａに設けられている。活性層４は、ｎ型半導体領域２とｐ型半導体領域３との間に配置されている。活性層４は、ｎ型半導体領域２とｐ型半導体領域３とに接している。活性層４は、半導体層９に接しており、半導体層８に接している。活性層４は、表面２ａを介してｎ型半導体領域２（具体的には半導体層８）に接している。活性層４は、アンドープのエピタキシャル層である。

ｐ側電極５は、ｐ型半導体領域３の表面３ｂに設けられている。ｐ側電極５は、表面３ｂを介してｐ型半導体領域３（具体的にはコンタクト層１０）に接している。ｎ側電極６は、ｎ型半導体領域２の裏面２ｂに設けられている。ｎ側電極６は、裏面２ｂを介してｎ型半導体領域２に接している。また、ｐ側電極５上にはｐ側電極５を覆うようにパッド電極１２が設けられている。パッド電極１２は、絶縁層１１の表面上に延びている。ｐ側電極５は、Ｐｄ，Ｎｉ，Ａｕの何れかの金属層を含む。パッド電極１２は、ｐ側電極５及び絶縁層１１に接する。パッド電極１２は、例えばＴｉ，Ａｕを含む。

ｎ側電極６は、Ａｌ，Ｐｔ，Ａｕ，Ｐｄ，Ｖ，Ｔｉの何れかの金属層６ａを含む。金属層６ａは、ｎ型半導体領域２（具体的には端部２ｃ及び支持基体７）に接している。金属層６ａは、例えば、１０ｎｍ以上５００ｎｍ以下の厚みを有する。金属層６ａは、例えば、Ａｌの金属層であることができる。

ｎ側電極６は、領域６ｂ及び領域６ｃから成る。領域６ｂは、ｎ型半導体領域２の裏面２ｂを介してｎ型半導体領域２（具体的には端部２ｃであり、支持基体７である）に接する部分である。領域６ｃは、ｎ側電極６から領域６ｂを除いた領域であり、サブマウント１３に接合される部分である。

領域６ｂは、ｎ型半導体領域２の裏面２ｂから５ｎｍ以上の厚みＬを有することができる。領域６ｂと領域６ｃとの界面６ｄは、ｎ型半導体領域２の裏面２ｂから５ｎｍ以上離れている。領域６ｂにおいてｎ側電極６が含有するＧａの量（原子数％）は、半導体素子１がサブマウント１３に実装された後においてｎ型半導体領域２（具体的には端部２ｃであるか、又は支持基体７）が含有するＧａの量（原子数％）の３×１０^−４倍以下である。界面６ｄは、金属層６ａに含まれている。

領域６ｂは、ｎ型半導体領域２の裏面２ｂから８ｎｍ以上の厚みＬを有することができる。この場合、領域６ｂと領域６ｃとの界面６ｄは、ｎ型半導体領域２の裏面２ｂから８ｎｍ以上離れている。さらに、この場合、領域６ｂにおいてｎ側電極６が含有するＧａの量（原子数％）は、半導体素子１がサブマウント１３に実装された後においてｎ型半導体領域２（具体的には端部２ｃであるか、又は支持基体７）が含有するＧａの量（原子数％）の２×１０^−４倍以下である。

ｎ側電極６とｎ型半導体領域２との接触面（裏面２ｂ）の接触抵抗の値の増加量は、実装後の電圧の上昇量（例えば０．２Ｖの上昇）から見積もると８×１０^−３Ωｃｍ^２以内（特に、１×１０^−５Ωｃｍ^２以上１×１０^−２Ωｃｍ^２以下）である。

ｎ側電極６（具体的には金属層６ａ）は、はんだ１４を介してサブマウント１３の主面１３ａに接合されている。はんだ１４の材料は、例えば、ＡｕＳｎである。他のはんだ材料として、ＳｎＡｇ、ＢｉＳｎもあるが、これらはＳｎの割合９０％程度と非常に高く、レーザ動作中にＳｎの多さに起因したＳｎのウィスカーの発生が懸念され、信頼性の確保に向かない。サブマウント１３の材料は、例えば、ＡｌＮである。サブマウント１３の材料として、銅ダイヤ、ダイヤ、銅タングステンがあるが、放熱性、熱膨張係数の観点から、ＡｌＮが最も好ましい。

半導体素子１は、絶縁層１１を有する。絶縁層１１は、リッジ部３ａの側壁を含むｐ型半導体領域３の表面を覆う。絶縁層１１は、例えば、ＳｉＯ_２からなることができる。

本実施形態に係る半導体装置２０では、ｎ型半導体領域２の裏面２ｂから５ｎｍ以上離れているｎ側電極６の領域６ｃにおいてｎ側電極６が含有するＧａの量（原子数％）は、ｎ型半導体領域２が含有するＧａの量（原子数％）の３×１０^−４倍以下である。半導体素子１のｎ側電極６をサブマウント１３に接合する場合、半導体素子１の温度を上昇させて半導体素子１のｎ側電極６をサブマウント１３にはんだ１４を介して接合するが、半導体素子１の温度の上昇に伴い、ｎ側電極６に接するｎ型半導体領域２のＧａ原子がｎ側電極６に拡散し、ｎ型半導体領域２の内部にＧａ空孔が生じ、キャリア濃度が低減し、よって、ｎ側電極６におけるオーミック性が低減する。本実施形態に係る半導体素子１では、ｎ型半導体領域２からｎ側電極６に拡散するＧａ原子の量は、ｎ型半導体領域２が含有するＧａ原子の量の３×１０^−４倍以下であり、欠陥濃度で１×１０^１８ｃｍ^−３以下とｎ型ドーピング濃度１×１０^１９ｃｍ^−３以上よりも比較的低いので、半導体素子１がサブマウント１３に実装された後においても、ｎ側電極６におけるオーミック性が十分に維持される。これは、れは、Ｇａの拡散が抑制されることで、半導体中のＧａ空孔の濃度が増加しないため、オーミックを得るのに良好なキャリア濃度を確保できるためである。すなわち、Ｇａ空孔が、ｎ型ドナーを補償してしまうことを抑制するためである。

本実施形態に係る半導体装置２０では、ｎ側電極６の領域６ｃがｎ型半導体領域２の裏面２ｂから８ｎｍ以上離れている場合、ｎ側電極６が含有するＧａの量（原子数％）は、ｎ型半導体領域２が含有するＧａの量（原子数％）の２×１０^−４倍以下である。この場合、ｎ型半導体領域２からｎ側電極６に拡散するＧａ原子の量は、ｎ型半導体領域２が含有するＧａ原子の量の２×１０^−４倍以下であり、比較的に低いので、半導体素子１がサブマウント１３に実装された後においても、ｎ側電極６におけるオーミック性が十分に維持される。これは、半導体中のＧａ空孔の濃度で１×１０^１８ｃｍ^−３以下に相当するので、ｎ型ドーピング濃度１×１０^１９ｃｍ^−３以上よりも低くＧａ空孔によるキャリア濃度の低下を無視することが可能となるため、これによる電圧の上昇を抑制することが可能となる。

本実施形態に係る半導体装置２０では、半導体素子１のｎ型半導体領域２は、ｎ型半導体領域２の端部２ｃを含む支持基体７と、支持基体７の表面７ａ上に設けられたｎ型のエピタキシャル層である半導体層８とを含み、支持基体７の表面７ａは、ｎ型半導体領域２の裏面２ｂの反対側にあり、支持基体７の表面７ａとｎ型半導体領域２の裏面２ｂとは同じ面方位を有する。従って、半導体素子１は、半極性面である支持基体７の表面７ａ上にエピタキシャル成長した積層を有する半導体素子に対して適用可能である。この顕著なＧａ原子の拡散は、半極性面の不対電子対の多さによる表面エネルギーの不安定性に起因すると考えられるためである。

本実施形態に係る半導体装置２０では、ｎ側電極６は、Ａｌ，Ｐｔ，Ａｕ，Ｐｄ，Ｖ，Ｔｉの何れかの金属層６ａを含み、金属層６ａは、ｎ型半導体領域２に接しており、金属層６ａは、１０ｎｍ以上５００ｎｍ以下の厚みを有する。ｎ側電極６の材料には、Ａｌ，Ｐｔ，Ａｕ，Ｐｄ，Ｖ，Ｔｉ等の複数の金属を用いることができる。これらの金属は、仕事関数が低く、また半極性ｎ−ＧａＮと良好な密着性を得ることができるためである。ｎ側電極６の材料としては、特に、Ａｌを用いることができる。それは、特に仕事関数が低いため、良好なオーミック特性を得ることが可能となるためである。

本実施形態に係る半導体装置２０では、前記ｎ側電極は、はんだを介して前記サブマウントの前記主面に接合されており、前記はんだの材料は、ＡｕＳｎである。よって、比較的に低い温度で半導体素子１をサブマウント１３に接合できる。他のはんだ材料として、ＳｎＡｇ、ＢｉＳｎもあるが、これらはＳｎの割合９０％程度と非常に高く、レーザ動作中にＳｎの多さに起因したＳｎのウィスカーの発生が懸念され、信頼性の確保に向かない。

本実施形態に係る半導体装置２０では、サブマウント１３の材料は、ＡｌＮである。サブマウントの材料として、銅ダイヤ、ダイヤ、銅タングステンがあるが、放熱性、熱膨張係数の観点から、ＡｌＮが最も好ましい。サブマウント１３は比較的に高い熱伝導性を有するので、半導体素子１がサブマウント１３に接合される場合に半導体素子１の温度上昇が抑制される。これは、ＡｌＮの熱伝導率が２３０Ｗ／ｍＫと高い熱伝導率を有するためである。

本実施形態に係る半導体装置２０では、ｎ型半導体領域２の裏面２ｂの法線軸ＮＡと六方晶系ＩＩＩ族窒化物半導体のｃ軸ＣＡとの成す角度θは、１０度以上８０度以下の範囲、及び、１００度以上１７０度以下の範囲、の何れかの範囲内にある。従って、半導体装置２０は、３８０ｎｍ以上６００ｎｍ以下の波長のレーザ光を出力する半導体レーザに適用できる。この角度における半極性の支持基体７（例えばＧａＮからなる支持基体）上の量子井戸（活性層４に含まれる量子井戸であり、例えばＩｎＧａＮからなる量子井戸）の品質は、３８０ｎｍ以上６００ｎｍ以下を外れると著しく悪化し、その量子井戸よりも後に成長するエピタキシャル層の結晶性が悪くなり、良好なキャリア濃度を確保することが不可となる。

本実施形態に係る半導体装置２０では、ｎ型半導体領域２の裏面２ｂの法線軸ＮＡと六方晶系ＩＩＩ族窒化物半導体のｃ軸ＣＡとの成す角度θは、６３度以上８０度以下の範囲、及び、１００度以上１１７度以下の範囲、の何れかの範囲内にある。半導体装置２０は、３８０ｎｍ以上６００ｎｍ以下の波長のレーザ光を出力する半導体レーザに適用できる。この角度における半極性の支持基体７（例えばＧａＮからなる支持基体）であれば、この支持基体７上の量子井戸（活性層４に含まれる量子井戸であり、例えばＩｎＧａＮからなる量子井戸）の品質は、３８０ｎｍ以上６００ｎｍ以下であっても、比較的良好な結晶性を保ち、その量子井戸よりも後に成長するエピタキシャル層の結晶性は比較的良くなるため、良好なキャリア濃度を確保することが可能となる。

本実施形態に係る半導体装置２０では、ｎ側電極６とｎ型半導体領域２との接触面（裏面２ｂ）の接触抵抗の値は、１×１０^−５Ωｃｍ^２以上１×１０^−２Ωｃｍ^２以下である。従って、半導体装置２０では、１×１０^−５Ωｃｍ^２以上１×１０^−２Ωｃｍ^２以下という比較的に低い接触抵抗値が、ｎ側電極６とｎ型半導体領域２との接触面において実現できる。これにより、接触抵抗による電圧降下の効果を無視可能となる。

次に、図３を参照して、半導体装置２０の作製方法を説明する。図３は、半導体装置２０の主要な作製工程を説明する図である。図３に示すように、半導体装置２０の作製方法は、ステップＳ１及びステップＳ２を有する。ステップＳ１は、半導体素子１を用意する工程である。ステップＳ１において用意した半導体素子１は、ステップＳ２において、サブマウント１３に接合される。半導体素子１を用意するステップＳ１は、ステップＳ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ１ｄ，Ｓ１ｅ，Ｓ１ｆ，Ｓ１ｇを含む。

（ステップＳ１ａ）六方晶系ＩＩＩ族窒化物半導体のエピタキシャルウェハを形成する。このエピタキシャルウェハの半導体積層の構造は、図１に示す半導体素子１の半導体積層の構造（例えば、図４に示すエピタキシャルウェハ１＿１の半導体積層の構造）と同一である。

ステップＳ１ａの後に、ステップＳ１ｂ〜Ｓ１ｄにおいて、エピタキシャルウェハのｐ側の表面にリッジ部とｐ側電極とを形成する。ｐ側の表面とは、ｐ型の半導体層が設けられている側の表面であり、エピタキシャルウェハのｎ側の表面の反対側にある。エピタキシャルウェハのｎ側の表面とは、ｎ型の半導体層が設けられている側の表面である。ｐ側電極は、図１に示す半導体素子１のｐ側電極５に対応する。

（ステップＳ１ｂ）エピタキシャルウェハを支持するサセプタの温度を例えば１分程度の間に例えば摂氏１００度程度に維持した状態において、リッジ部を形成するためのレジストを、エピタキシャルウェハのｐ側の表面に、フォトリソグラフィにより形成する。

（ステップＳ１ｃ）レジストを形成した後に、エピタキシャルウェハを支持するサセプタの温度を例えば１０分程度の間に例えば摂氏９０度程度に維持した状態において、エピタキシャルウェハのｐ側の表面に対しドライエッチングを施す。

（ステップＳ１ｄ）ドライエッチングによりリッジ部（図１に示す半導体素子１のリッジ部３ａに対応）が形成された後に、ドライエッチングによって露出したｐ側の表面とリッジ部の側面とに絶縁層（図１に示す半導体素子１の絶縁層１１に対応）を形成する。エピタキシャルウェハのｐ側の表面は、絶縁層の表面と、リッジ部の端面とを含む。エピタキシャルウェハを支持するサセプタの温度を例えば１０分程度の間に例えば摂氏８０度程度に維持した状態において、リッジ部の端面にｐ側電極を形成する。ｐ側電極は、図１に示す半導体素子１のｐ側電極５に対応する。

（ステップＳ１ｅ）ｐ側電極を形成した後に、エピタキシャルウェハを支持するサセプタの温度を例えば５分程度の間に例えば摂氏８０度程度に維持した状態において、エピタキシャルウェハのｎ側の表面を、研磨し、ワックス処理する。

（ステップＳ１ｆ）エピタキシャルウェハを支持するサセプタの温度を例えば１０分程度の間に例えば摂氏８０度程度に維持した状態において、エピタキシャルウェハのｎ側の表面にｎ側電極を形成する。ｎ側電極は、図１に示す半導体素子１のｎ側電極６に対応する。

（ステップＳ１ｇ）エピタキシャルウェハにリッジ部、ｐ側電極及びｎ側電極が形成された後の基板生産物から、複数の半導体素子を分離する。分離後の半導体素子は、図１に示す半導体素子１である。ステップＳ１ａ〜１ｇが終了し、半導体素子１が用意される。

（ステップＳ２）サブマウント１３の主面１３ａには、ステップＳ２の実行前に、予め、はんだ１４が設けられている。はんだ１４が予め設けられたサブマウント１３の主面１３ａに、半導体素子１のｎ側電極６を、はんだ１４を介して押し当てつつ、例えば摂氏３００度以上摂氏３２０度以下の範囲内に至るまでサブマウント１３の主面１３ａの温度を上げ、予め設定された時間の間（例えば１．５秒以上５．５秒以下の間であるが、特に例えば５秒程度の間とすることができる）だけサブマウント１３の主面１３ａの温度を摂氏３００度以上摂氏３２０度以下の範囲内に維持する。

ステップＳ１，Ｓ２の後、半導体素子１及びサブマウント１３の温度を室温に下げる。以上のようにして、半導体装置２０の製造が行われる。

半導体素子１のｎ側電極６をサブマウント１３に接合する場合、サブマウント１３の主面１３ａの温度を上昇させて半導体素子１のｎ側電極６をサブマウント１３にはんだ１４を介して接合するが、半導体素子１の温度の上昇に伴い、ｎ側電極６に接するｎ型半導体領域２のＧａ原子がｎ側電極６に拡散し、ｎ型半導体領域２の内部にＧａ空孔が生じ、キャリア濃度が低減し、よって、ｎ側電極６におけるオーミック性が低減する。本実施の形態においては、半導体素子１のｎ側電極６をサブマウント１３に接合する場合、サブマウント１３の主面１３ａの温度を比較的に短い時間である１．５秒以上５．５秒以下の間だけ比較的に低温の摂氏３００度以上摂氏３２０度以下の範囲内に維持するので、半導体素子１の温度上昇が抑制され、ｎ型半導体領域２からｎ側電極６にＧａ原子が拡散するのが抑制され、よって、半導体素子１がサブマウント１３に実装された後においても、ｎ側電極６におけるオーミック性が十分に維持できる。また、サブマウント１３の主面１３ａには、予めはんだ１４が設けられているので、半導体素子１をサブマウント１３に容易に接合できる。これにより、短時間での接合が可能で、半導体素子１に与える熱的ダメージを少なくすることができる。

（実施例）図４に、エピタキシャルウェハ１＿１の半導体積層を示す。エピタキシャルウェハ１＿１は、図３に記載のエピタキシャルウェハ（半導体素子１が得られるエピタキシャルウェハ）の一実施例である。半導体素子１は、エピタキシャルウェハ１＿１にリッジ部、ｐ側電極及びｎ側電極が設けられた基板生産物から、分離されることができる。すなわち、図４に示すエピタキシャルウェハ１＿１の半導体積層は、半導体素子１の半導体積層の一実施例でもある。

エピタキシャルウェハ１＿１の半導体積層を、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）法によってエピタキシャル成長させて形成した。母体材料の供給ガスとして、トリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、トリメチルインジウム（ＴＭＩ）、及び、アンモニア（ＮＨ_３）を使用した。ｎ型及びｐ型のドーパントとして、シラン（ＳｉＨ_２）、及び、トリメチルマグネシウム、等を使用した。

エピタキシャルウェハ１＿１の半導体積層は、ｎ型半導体領域２＿１（図１に示す半導体素子１のｎ型半導体領域２に対応）、ｐ型半導体領域３＿１（図１に示す半導体素子１のｐ型半導体領域３に対応）及びｉ−ＩｎＧａＮ層４＿１（図１に示す半導体素子１の活性層４に対応）を有する。ｉ−ＩｎＧａＮ層４＿１は、ｎ型半導体領域２＿１とｐ型半導体領域３＿１との間に設けられている。

ｎ型半導体領域２＿１は、ｎ−ＧａＮ基板７＿１、ｎ−ＧａＮ層８１＿１、ｎ−ＡｌＧａＮ層８２＿１、ｎ−ＧａＮ層８３＿１、及び、ｉ−ＩｎＧａＮ層８４＿１を有する。ｎ−ＧａＮ基板７＿１は、図１に示す半導体素子１の支持基体７に対応する。ｎ−ＧａＮ層８１＿１、ｎ−ＡｌＧａＮ層８２＿１、ｎ−ＧａＮ層８３＿１、及び、ｉ−ＩｎＧａＮ層８４＿１から成る層は、図１に示す半導体素子１の半導体層８に対応する。ｎ−ＧａＮ層８１＿１は、ｎ型のバッファ層である。ｎ−ＡｌＧａＮ層８２＿１は、ｎ型のクラッド層である。ｎ−ＧａＮ層８３＿１は、ｎ型の光ガイド層である。ｉ−ＩｎＧａＮ層８４＿１は、アンドープの光ガイド層である。

ｐ型半導体領域３＿１は、ｉ−ＩｎＧａＮ層９１＿１、ｐ−ＧａＮ層９２＿１、ｐ−ＡｌＧａＮ層９３＿１、及び、ｐ−ＧａＮ層１０＿１を有する。ｉ−ＩｎＧａＮ層９１＿１、ｐ−ＧａＮ層９２＿１、及び、ｐ−ＡｌＧａＮ層９３＿１から成る層は、図１に示す半導体素子１の半導体層９に対応する。ｐ−ＧａＮ層１０＿１は、図１に示す半導体素子１のコンタクト層１０に対応する。ｉ−ＩｎＧａＮ層４＿１は、図１に示す半導体素子１の活性層４に対応する。ｉ−ＩｎＧａＮ層９１＿１は、アンドープの光ガイド層である。ｐ−ＧａＮ層９２＿１は、ｐ型の光ガイド層である。ｐ−ＡｌＧａＮ層９３＿１は、ｐ型のクラッド層である。ｐ−ＧａＮ層１０＿１は、マグネシウムが比較的に高濃度にドープされたｐ^＋型のコンタクト層である。

ｎ−ＧａＮ基板７＿１の主面７＿１ａの面方位は、半極性の｛２０−２１｝であった。ｎ−ＧａＮ基板７＿１の主面７＿１ａ上に、ｎ−ＧａＮ層８１＿１、ｎ−ＡｌＧａＮ層８２＿１、ｎ−ＧａＮ層８３＿１、ｉ−ＩｎＧａＮ層８４＿１、ｉ−ＩｎＧａＮ層４＿１、ｉ−ＩｎＧａＮ層９１＿１、ｐ−ＧａＮ層９２＿１、ｐ−ＡｌＧａＮ層９３＿１、及び、ｐ−ＧａＮ層１０＿１を、エピタキシャル成長によって、順に形成した。

ｎ−ＧａＮ層８１＿１は、ｎ−ＧａＮ基板７＿１の主面７＿１ａに接している。ｎ−ＡｌＧａＮ層８２＿１は、ｎ−ＧａＮ層８１＿１に接している。ｎ−ＧａＮ層８３＿１は、ｎ−ＡｌＧａＮ層８２＿１に接している。ｉ−ＩｎＧａＮ層８４＿１は、ｎ−ＧａＮ層８３＿１に接している。ｉ−ＩｎＧａＮ層４＿１は、ｉ−ＩｎＧａＮ層８４＿１に接している。ｉ−ＩｎＧａＮ層９１＿１は、ｉ−ＩｎＧａＮ層４＿１に接している。ｐ−ＧａＮ層９２＿１は、ｉ−ＩｎＧａＮ層９１＿１に接している。ｐ−ＡｌＧａＮ層９３＿１は、ｐ−ＧａＮ層９２＿１に接している。ｐ−ＧａＮ層１０＿１は、ｐ−ＡｌＧａＮ層９３＿１に接している。

エピタキシャルウェハ１＿１の半導体積層の形成後、フォトリソグラフィおよびドライエッチングによって、この半導体積層のｐ側の表面（ｐ型半導体領域３＿１の側）に、リッジ部（図１に示す半導体素子１のリッジ部３ａに対応）を形成した。

リッジ部の形成後、ｐ側の表面にＳｉＯ_２の絶縁層（図１に示す半導体素子１の絶縁層１１に対応）を形成し、そして、露出したリッジ部の端面（図１に示す半導体素子１のｐ型半導体領域３の表面３ｂに対応）にｐ側電極（図１に示す半導体素子１のｐ側電極５に対応）を形成した。ｐ側電極の形成は、電子ビーム法および抵抗加熱法によって、Ｐｄ，Ｐｔ，Ａｕを、順に、それぞれ２００オングストローム、２００オングストローム、５０００オングストロームの厚みに形成した。Ｐｄの金属層が、エピタキシャルウェハ１＿１のｐ側の表面（図１に示す半導体素子１の表面３ｂに対応）に接していた。ｐ側電極の形成後、ｐ側電極を覆うようにパッド電極（図１に示すパッド電極１２に対応）を形成した。

ｐ側電極及びパッド電極の形成後、エピタキシャルウェハ１＿１の半導体積層のｎ側の表面（ｎ−ＧａＮ基板７＿１の表面）を、研磨し、ワックス処理した後に、このｎ側の表面（図１に示す半導体素子１のｎ型半導体領域２の裏面２ｂに対応）にｎ側電極（図１に示す半導体素子１のｎ側電極６に対応）を形成した。ｎ側電極の形成は、電子ビーム法および抵抗加熱法によって、Ａｌ，Ｔｉ，Ａｕを、順に、それぞれ２００オングストローム、２００オングストローム、５０００オングストロームの厚みに形成した。Ａｌの金属層が、エピタキシャルウェハ１＿１のｎ側の表面（図１に示す半導体素子１の裏面２ｂに対応）に接していた。

エピタキシャルウェハ１＿１にｐ側電極、パッド電極及びｎ側電極を形成した後、エピタキシャルウェハ１＿１とｐ側電極とパッド電極とｎ側電極とからなる基板生産物から、複数の半導体素子（図１に示す半導体素子１に対応）を分離した。

分離した半導体素子を、ＡｌＮのサブマウントの主面（図１に示すサブマウント１３の主面１３ａに対応）に接合した。このサブマウントの主面には、ＡｕＳｎはんだ（図１に示すはんだ１４に対応）が予め蒸着されていた。５秒程度の間にサブマウントの主面の温度を摂氏３００度以上３５０度以下の範囲（具体的には、摂氏３００度、摂氏３１０度、摂氏３２０度、摂氏３３０度、摂氏３４０度、摂氏３５０度）に維持した状態で、ＡｕＳｎはんだを介して、半導体素子のｎ側電極をサブマウントの主面に接合した。

半導体素子をサブマウントに接合した後、半導体素子の順方向の動作電圧（５０ｍＡの動作電圧）を測定した。半導体素子をサブマウントに実装する前にも、半導体素子の順方向の動作電圧（５０ｍＡの動作電圧）を予め測定しておき、半導体素子をサブマウントに接合する前と後とにおける順方向の動作電圧の変化（動作電圧の上昇量）を評価した。半導体素子への電圧の印加は、電圧上昇による半導体素子の発熱の影響を低減するために、０．５μｓ/１００μｓ（オンとなる期間／パルス周期）；デューティ比０．５％、というパルス条件を満たすものであった。

図５に、半導体素子の動作電圧の上昇量についての評価結果を示す。図５の横軸は、半導体素子をサブマウントの主面に接合する時のサブマウントの主面の温度（実装温度）を示し、図５の縦軸は、半導体素子の動作電圧（５０ｍＡの動作電圧）の上昇量を示す。図５に示すように、実装温度が高くなるほど、半導体素子の動作電圧（５０ｍＡの動作電圧）の上昇量も増加する。実装温度が摂氏３００度、摂氏３１０度、摂氏３２０度の場合、半導体素子の動作電圧の上昇量は０．２Ｖを下回っており、実装温度が摂氏３３０度、摂氏３４０度の場合、半導体素子の動作電圧の上昇量は０．２Ｖ以上０．６Ｖ以下の範囲にあり、実装温度が摂氏３５０度の場合、半導体素子の動作電圧の上昇量は０．６Ｖを越えた。このように、実装温度が摂氏３００度、摂氏３１０度、摂氏３２０度と比較的に低い場合には、半導体素子の動作電圧の上昇量も比較的に低い、という結果を得た。

上記の結果の原因を知得するため、本実施例に係る半導体素子に対しＳＩＭＳ分析を実施した。摂氏３２０度の実装温度でサブマウントの主面に接合した半導体素子（実施例１）と、摂氏３５０度の実装温度でサブマウントの主面に接合した半導体素子（実施例２）とを、サブマウントへの接合の後に、サブマウントから機械的に分離し、実施例１の半導体素子と実施例２の半導体素子のそれぞれに対し、ｎ側電極からＳＩＭＳ測定を行った。実施例１，２は、何れも、本実施例に係る半極性ＧａＮ基板（具体的には上記したように｛２０−２１｝面のＧａＮ基板）のエピタキシャルウェハ１＿１から得られる半導体素子である。図５に示すように、実施例１の場合には半導体素子の動作電圧の上昇量は比較的に小さく、実施例２の場合には半導体素子の動作電圧の上昇量が比較的に大きい。

実施例１，２に対するＳＩＭＳ測定の結果を図６に示す。図６の横軸は、ｎ側電極とｎ型半導体領域との界面からの距離を示しており、距離がマイナスの値となっている領域は、ｎ側電極の内部に対応している。図６の縦軸は、実施例１，２におけるＧａ原子及びＡｌ原子の含有量を示す。Ｇａ原子の含有量については、ｎ型半導体領域の（特に、ｎ側電極との界面の近傍における）Ｇａ原子の含有量（原子数％）を１とした場合の値を示している。Ａｌ原子の含有量については、ｎ側電極の（特に、ｎ型半導体領域との界面の近傍における）Ａｌ原子の含有量（原子数％）を１とした場合の値を示している。図６に示すＧａ原子及びＰｄ原子の含有量の測定は、サブマウントに半導体素子を接合した後に行った。図６のグラフＧ１は、実施例１におけるＡｌ原子の含有量を示し、グラフＧ２は、実施例２におけるＡｌ原子の含有量を示している。図６のグラフＧ３は、実施例１におけるＧａ原子の含有量を示し、グラフＧ４は、実施例２におけるＧａ原子の含有量を示している。

図６に示すように、ｎ側電極とｎ型半導体領域との界面から８ｎｍまでのｎ側電極の領域におけるＧａ原子の含有量は、実施例２の場合、０．１％（図６の縦軸に示す値）以上であるが、実施例１の場合、０．１％（図６の縦軸に示す値）を下回っておりＳＩＭＳの検出限界に近いものであった。ｎ側電極とｎ型半導体領域との界面から５ｎｍまでのｎ側電極の領域におけるＧａ原子の含有量も、実施例２の場合、０．１％（図６の縦軸に示す値）以上であるが、実施例１の場合、０．１％（図６の縦軸に示す値）を下回っておりＳＩＭＳの検出限界に近いものであった。

図６に示す結果を鑑みると、実施例２の場合、ｎ型半導体領域からｎ側電極にＧａ原子が拡散したことによってｎ型半導体領域にＧａ空孔が発生し、このＧａ空孔によってｎ型半導体領域に深い準位（濃度：１×１０^１９ｃｍ^−３のオーダ）が形成され、その結果、ｎ型半導体領域のキャリア濃度が低下し、よって、動作電圧の上昇量が比較的に大きいものとなったと考えられる。

ｎ側電極内に０．１％のＧａ原子の拡散がある場合、半導体コンタクト層のＧａ原子が０．１％（図６の縦軸に示す値）は抜けていることを意味しており、つまりコンタクト層に０．１％以上のＧａ空孔が発生していることを意味する。このＧａ空孔の濃度は、１０^１９ｃｍ^−３以上のオーダであり、１０^２０ｃｍ^−３のオーダのｐ型ドーパント濃度に匹敵し、１０^１９ｃｍ^−３のオーダの有効アクセプタ濃度と同等であり、この場合には自由ホール濃度が著しく低下している。このような自由ホール濃度の低下を改善するには、Ｇａ空孔の濃度を、有効アクセプタ濃度の低下を無視できる程度、すなわち、有効アクセプタ濃度よりも一桁以上低い濃度であれば良い。そのため、ｎ側電極内のＧａ濃度で示すと０．１％（図６の縦軸に示す値）以下であれば、有効アクセプタ濃度の減少を無視でき、良好な電気特性を確保することが可能となる。

半極性面ＧａＮ基板のエピタキシャルウェハから得られる実施例２のように、実装温度が比較的に高い場合にｎ型半導体領域からｎ側電極にＧａ原子が比較的に大きく拡散する現象は、ｃ面ＧａＮ基板のエピタキシャルウェハから得られる半導体素子においては、確認されなかった。半極性面ではＧａ、Ｎのダングリングボンドが非常に多いことが一因であると考えられる。すなわち、図６に示す結果は、半極性面に特有の性質である結晶表面の不安定性に起因した現象と考えられる。このように、本実施例において、ｎ型半導体領域に接するｎ側電極の金属層（オーミック金属）にＡｌを用い、このＡｌ金属層においてＧａ原子が比較的に大きく拡散することによって、図６に示すような半導体素子の動作電圧の上昇量が比較的に大きくなる。

このような現象は、ｎ型半導体領域からＧａ原子が抜けｎ型半導体領域にＧａ空孔が発生することによって生じるものと考えられるので、ｎ型半導体領域に接する金属層の金属の種類にはよらずに生じるものと考えられる。よって、本実施例のオーミック金属であるＡｌを、Ｐｔ，Ａｕ，Ｐｄ，Ｖ，Ｔｉに替えても、ｎ型半導体領域からＧａ原子が抜けてｎ型半導体領域にＧａ空孔が発生する場合には、本実施例と同様の現象、すなわち、本実施例のＡｌの場合と同様にｎ側電極内のＧａ原子の含有量が０．１％（図６の縦軸に示す値）を上回る、という現象が生じると考えられる。さらに、本実施例と同様の現象は、本実施例の場合のような窒化物半導体レーザにのみ生じるものではなく、窒化物半導体発光素子や窒化物半導体受光素子などにおいても生じるものと考えられる。

以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

１…半導体素子、１０…コンタクト層、１０＿１…ｐ−ＧａＮ層、１１…絶縁層、１２…パッド電極、１３…サブマウント、１３ａ…主面、１４…はんだ、１＿１…エピタキシャルウェハ、２…ｎ型半導体領域、２０…半導体装置、２ａ…表面、２ｂ…裏面、２ｃ…端部、２＿１…ｎ型半導体領域、３…ｐ型半導体領域、３ａ…リッジ部、３ｂ…表面、３＿１…ｐ型半導体領域、４…活性層、４＿１…ｉ−ＩｎＧａＮ層、５…ｐ側電極、６…ｎ側電極、６ａ…金属層、６ｂ…領域、６ｃ…領域、６ｄ…界面、７…支持基体、７ａ…表面、７＿１…ｎ−ＧａＮ基板、７＿１ａ…主面、８…半導体層、８１＿１…ｎ−ＧａＮ層、８２＿１…ｎ−ＡｌＧａＮ層、８３＿１…ｎ−ＧａＮ層、８４＿１…ｉ−ＩｎＧａＮ層、９…半導体層、９１＿１…ｉ−ＩｎＧａＮ層、９２＿１…ｐ−ＧａＮ層、９３＿１…ｐ−ＡｌＧａＮ層、ＣＡ…ｃ軸、Ｌ…厚み、ＮＡ…法線軸。

Claims (20)

1. 半導体素子とサブマウントとを備えた半導体装置の作製方法であって、
   前記半導体素子を用意する工程と、
   前記半導体素子を前記サブマウントの主面に接合する工程と、
   を備え、
   前記半導体素子は、ｎ型半導体領域と、前記ｎ型半導体領域の表面上に設けられたｐ型半導体領域と、前記ｐ型半導体領域の表面に設けられたｐ側電極と、前記ｎ型半導体領域の裏面に設けられたｎ側電極とを有し、
   ｎ型半導体領域と、ｐ型半導体領域とは、六方晶系ＩＩＩ族窒化物半導体からなり、
   前記ｎ型半導体領域は、端部を有し、
   前記ｎ型半導体領域の前記端部は、前記ｎ型半導体領域の前記裏面を含み、
   前記ｎ型半導体領域の前記端部は、前記ｎ型半導体領域のＩＩＩ族構成元素としてＧａを含有し、
   前記ｎ型半導体領域の前記裏面は、前記六方晶系ＩＩＩ族窒化物半導体の半極性面であり、
   前記半導体素子を前記サブマウントの前記主面に接合する工程では、前記ｎ側電極をはんだを介して前記サブマウントの前記主面に押し当てつつ前記サブマウントの前記主面の温度が摂氏３００度以上摂氏３２０度以下の範囲内に至るまで前記サブマウントの前記主面の温度を上げ、１．５秒以上５．５秒以下の間だけ前記サブマウントの前記主面の温度を前記範囲内に維持する、
   ことを特徴とする半導体装置の作製方法。
2. 前記ｎ型半導体領域は、前記ｎ型半導体領域の前記端部を含む支持基体と、前記支持基体の表面上に設けられたｎ型のエピタキシャル層とを含み、
   前記支持基体の前記表面は、前記ｎ型半導体領域の前記裏面の反対側にあり、
   前記支持基体の前記表面と前記ｎ型半導体領域の前記裏面とは同じ面方位を有する、
   ことを特徴とする請求項１に記載の半導体装置の作製方法。
3. 前記ｎ側電極は、Ａｌ，Ｐｔ，Ａｕ，Ｐｄ，Ｖ，Ｔｉの何れかの金属層を含み、
   前記金属層は、前記ｎ型半導体領域に接しており、
   前記金属層は、１０ｎｍ以上５００ｎｍ以下の厚みを有する、
   ことを特徴とする請求項１又は２に記載の半導体装置の作製方法。
4. 前記ｎ側電極は、Ａｌ金属層を含み、
   前記Ａｌ金属層は、前記ｎ型半導体領域に接しており、
   前記Ａｌ金属層は、１０ｎｍ以上５００ｎｍ以下の厚みを有する、
   ことを特徴とする請求項１〜３の何れか一項に記載の半導体装置の作製方法。
5. 前記はんだは、前記半導体素子を前記サブマウントの前記主面に接合する工程を行う前に、前記サブマウントの前記主面に予め設けられている、
   ことを特徴とする請求項１〜４の何れか一項に記載の半導体装置の作製方法。
6. 前記はんだの材料は、ＡｕＳｎである、ことを特徴とする請求項１〜５の何れか一項に記載の半導体装置の作製方法。
7. 前記サブマウントの材料は、ＡｌＮである、ことを特徴とする請求項１〜６の何れか一項に記載の半導体装置の作製方法。
8. 前記半導体素子は、活性層を有する半導体レーザであり、
   前記活性層は、六方晶系ＩＩＩ族窒化物半導体からなり、前記ｎ型半導体領域と前記ｐ型半導体領域との間に設けられている、ことを特徴とする請求項１〜７の何れか一項に記載の半導体装置の作製方法。
9. 前記ｎ型半導体領域の前記裏面の法線軸と前記六方晶系ＩＩＩ族窒化物半導体のｃ軸との成す角度は、１０度以上８０度以下の範囲、及び、１００度以上１７０度以下の範囲、の何れかの範囲内にある、ことを特徴とする請求項８に記載の半導体装置の作製方法。
10. 前記ｎ型半導体領域の前記裏面の法線軸と前記六方晶系ＩＩＩ族窒化物半導体のｃ軸との成す角度は、６３度以上８０度以下の範囲、及び、１００度以上１１７度以下の範囲、の何れかの範囲内にある、ことを特徴とする請求項８に記載の半導体装置の作製方法。
11. 半導体素子とサブマウントとを備えた半導体装置であって、
    前記半導体素子は、ｎ型半導体領域と、前記ｎ型半導体領域の表面上に設けられたｐ型半導体領域と、前記ｐ型半導体領域の表面に設けられたｐ側電極と、前記ｎ型半導体領域の裏面に設けられたｎ側電極とを有し、
    ｎ型半導体領域と、ｐ型半導体領域とは、六方晶系ＩＩＩ族窒化物半導体からなり、
    前記半導体素子は、前記サブマウントの主面に接合され、
    前記ｎ型半導体領域は、端部を有し、
    前記ｎ型半導体領域の前記端部は、前記ｎ型半導体領域の前記裏面を含み、
    前記ｎ型半導体領域の前記端部は、前記ｎ型半導体領域のＩＩＩ族構成元素としてＧａを含有し、
    前記ｎ型半導体領域の前記裏面は、前記六方晶系ＩＩＩ族窒化物半導体の半極性面であり、
    前記ｎ型半導体領域の前記裏面から５ｎｍ以上離れている前記ｎ側電極の領域において前記ｎ側電極が含有するＧａの量（原子数％）は、前記ｎ型半導体領域が含有するＧａの量（原子数％）の３×１０^−４倍以下である、
    ことを特徴とする半導体装置。
12. 前記ｎ型半導体領域の前記裏面から８ｎｍ以上離れている前記ｎ側電極の領域において前記ｎ側電極が含有するＧａの量（原子数％）は、前記ｎ型半導体領域が含有するＧａの量（原子数％）の２×１０^−４倍以下である、ことを特徴とする請求項１１に記載の半導体装置。
13. 前記ｎ型半導体領域は、前記ｎ型半導体領域の前記端部を含む支持基体と、前記支持基体の表面上に設けられたｎ型のエピタキシャル層とを含み、
    前記支持基体の前記表面は、前記ｎ型半導体領域の前記裏面の反対側にあり、
    前記支持基体の前記表面と前記ｎ型半導体領域の前記裏面とは同じ面方位を有する、
    ことを特徴とする請求項１１又は１２に記載の半導体装置。
14. 前記ｎ側電極は、Ａｌ，Ｐｔ，Ａｕ，Ｐｄ，Ｖ，Ｔｉの何れかの金属層を含み、
    前記金属層は、前記ｎ型半導体領域に接しており、
    前記金属層は、１０ｎｍ以上５００ｎｍ以下の厚みを有する、
    ことを特徴とする請求項１１〜１３の何れか一項に記載の半導体装置。
15. 前記ｎ側電極は、Ａｌ金属層を含み、
    前記Ａｌ金属層は、前記ｎ型半導体領域に接しており、
    前記Ａｌ金属層は、１０ｎｍ以上５００ｎｍ以下の厚みを有する、
    ことを特徴とする請求項１１〜１４の何れか一項に記載の半導体装置。
16. 前記ｎ側電極は、はんだを介して前記サブマウントの前記主面に接合されており、
    前記はんだの材料は、ＡｕＳｎである、ことを特徴とする請求項１１〜１５の何れか一項に記載の半導体装置。
17. 前記サブマウントの材料は、ＡｌＮである、ことを特徴とする請求項１１〜１６の何れか一項に記載の半導体装置。
18. 前記半導体素子は、活性層を有する半導体レーザであり、
    前記活性層は、六方晶系ＩＩＩ族窒化物半導体からなり、前記ｎ型半導体領域と前記ｐ型半導体領域との間に設けられている、ことを特徴とする請求項１１〜１７の何れか一項に記載の半導体装置。
19. 前記ｎ型半導体領域の前記裏面の法線軸と前記六方晶系ＩＩＩ族窒化物半導体のｃ軸との成す角度は、１０度以上８０度以下の範囲、及び、１００度以上１７０度以下の範囲、の何れかの範囲内にある、ことを特徴とする請求項１８に記載の半導体装置。
20. 前記ｎ型半導体領域の前記裏面の法線軸と前記六方晶系ＩＩＩ族窒化物半導体のｃ軸との成す角度は、６３度以上８０度以下の範囲、及び、１００度以上１１７度以下の範囲、の何れかの範囲内にある、ことを特徴とする請求項１８に記載の半導体装置。

Images