WO2014157067A1 - 窒化物発光素子及びその製造方法 - Google Patents

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杉山　徹
月原　政志
晃平 三好
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ウシオ電機株式会社
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Definitions

  • the present invention relates to a nitride light emitting device and a method for manufacturing the same.
  • a nitride semiconductor element made of a nitride of a group III element such as Al, Ga, In or the like has an emission layer interposed between an electron supply layer made of an n-type semiconductor and a hole supply layer made of a p-type semiconductor. Used as a light emitting element. More specifically, a voltage is applied between the n-type semiconductor layer and the p-type semiconductor layer, and current flows through the light-emitting layer, so that the region emits light.
  • n-side electrode an electrode (hereinafter referred to as an “layer” above the n-type semiconductor layer).
  • LED layer a stacked body of an n-type semiconductor layer, a light emitting layer, and a p-type semiconductor layer (hereinafter referred to as an “LED layer”) and an electrode (hereinafter referred to as an “layer” above the n-type semiconductor layer).
  • n-side electrode When the resistance value between the electrodes is called “n-side electrode” is high, the voltage necessary for flowing the current necessary for light emission becomes high, and the efficiency is lowered. For this reason, in order to extract a high amount of light with a low operating voltage, it is important to reduce the resistance value between the LED layer and the n-side electrode as much as possible.
  • Patent Document 1 discloses that an n-type semiconductor layer includes a high-concentration layer doped with an n-type impurity such as Si at a high concentration, and an n-type impurity at a concentration lower than that of the high-concentration layer.
  • An LED element formed by sequentially laminating low-concentration layers doped with is disclosed.
  • GaN is generally used as the n-type semiconductor layer.
  • concentration of the n-type dopant implanted into the GaN layer is set to 1 ⁇ 10 19 / cm 3 or more, the phenomenon that the film is roughened due to the deterioration of the state of atomic bonds is known. (See, for example, Non-Patent Document 1 above). When such a phenomenon occurs, a low-resistance n-layer is not formed, and as a result, the light emission efficiency decreases.
  • Patent Document 1 in order to overcome this problem, a high concentration n layer and a low concentration n layer are alternately stacked. According to this document, the surface roughness formed in the high-concentration layer with such a configuration is filled with the low-concentration layer, so that a high-quality n-layer is formed.
  • Patent Document 1 when the method described in Patent Document 1 is adopted, it is necessary to sequentially stack a plurality of high-concentration layers and low-concentration layers as n layers, which causes another problem that the process becomes complicated. .
  • the Si doping concentration should be increased as much as possible.
  • the carrier concentration increases to a certain extent when the Si concentration to be doped is increased, but the increase in carrier concentration is saturated when a certain threshold value is exceeded. Also discloses that the carrier concentration is lower.
  • the Si concentration cannot be increased to 1 ⁇ 10 19 / cm 3 or more.
  • the carrier concentration is increased. Therefore, it was thought that there was a limit to reducing the resistance of the n layer.
  • an object of the present invention is to provide an element that can realize high light extraction efficiency even at a low operating voltage and can be manufactured by a simple process by using the nitride light emitting element including the n layer.
  • the nitride light emitting device of the present invention is a nitride light emitting device having an n layer, a p layer, and a light emitting layer formed at a position sandwiched between the n layer and the p layer on a support substrate,
  • the n layer is composed of Al x Ga 1-x N (0 ⁇ x ⁇ 1) whose carrier concentration is higher than the doped Si concentration.
  • the carrier concentration is increased by growing the n layer under a predetermined condition. It has been found that the concentration is higher than the doped Si concentration.
  • the growth conditions of the n layer are set such that a raw material gas having a V / III ratio, which is a ratio of the flow rate of the compound containing the group V element to the flow rate of the compound containing the group III element, is greater than 2000 and equal to or less than 10,000.
  • a raw material gas having a V / III ratio which is a ratio of the flow rate of the compound containing the group V element to the flow rate of the compound containing the group III element
  • the nitride light-emitting device including the n layer since the carrier concentration higher than the Si concentration to be doped is realized, the resistance of the n layer can be reduced without setting the Si concentration to an extremely high value. . Accordingly, a current amount necessary for light emission can be passed through the light emitting layer even with a low operating voltage, and the light emission efficiency can be improved.
  • the n layer may be composed of Al x Ga 1-x N (0 ⁇ x ⁇ 1) having a doped Si concentration of 1 ⁇ 10 19 / cm 3 or more.
  • the doping Si concentration is 1 ⁇ 10 19 / cm 3 or more, and further 7 It was confirmed that the problem of film roughening did not occur even at ⁇ 10 19 / cm 3 or more.
  • the Si concentration doped in the n layer composed of Al x Ga 1-x N (0 ⁇ x ⁇ 1) is a value of 1 ⁇ 10 19 / cm 3 or more, which is an upper limit value that does not cause film roughness in GaN.
  • the Si concentration can be increased as compared with the conventional case.
  • the carrier concentration of the n layer is higher than the doped Si concentration. Therefore, the resistance of the n layer can be extremely reduced as compared with the conventional configuration.
  • nitride light emitting device of the present invention it becomes possible to reduce the resistance value of the n layer, so that the amount of current necessary for light emission can be passed through the light emitting layer even with a low operating voltage by a simple process. Luminous efficiency can be improved.
  • nitride light-emitting device of the present invention and the manufacturing method thereof will be described with reference to the drawings.
  • the dimensional ratio in the drawing does not necessarily match the actual dimensional ratio.
  • FIG. 1 is a schematic cross-sectional view of an embodiment of a nitride light emitting device.
  • the nitride light emitting device 1 includes a support substrate 11, a conductive layer 20, an insulating layer 21, an LED layer 30, and a power feeding terminal 42.
  • the LED layer 30 is formed by laminating a p layer 31, a light emitting layer 33, and an n layer 35 in this order from the bottom.
  • the support substrate 11 is composed of a conductive substrate such as CuW, W, or Mo, or a semiconductor substrate such as Si.
  • a conductive layer 20 having a multilayer structure is formed on the support substrate 11.
  • the conductive layer 20 includes a solder layer 15, a protective layer 17, and a reflective electrode 19.
  • the solder layer 15 is made of, for example, Au—Sn, Au—In, Au—Cu—Sn, Cu—Sn, Pd—Sn, Sn, or the like.
  • the solder layer 15 is used when the sapphire substrate and the support substrate 11 are bonded as described later in the section of the manufacturing method (see step S5).
  • the protective layer 17 is made of, for example, a Pt-based metal (an alloy of Ti and Pt), W, Mo, Ni, or the like. As will be described later, when bonding two substrates through a solder layer during the process, the material constituting the solder diffuses to the reflective electrode 19 side, which will be described later, and prevents a decrease in luminous efficiency due to a drop in reflectance. Plays a function.
  • the reflective electrode 19 is made of, for example, an Ag-based metal (an alloy of Ni and Ag), Al, Rh, or the like. It is assumed that the nitride light emitting device 1 takes out the light emitted from the light emitting layer 33 of the LED layer 30 in the upward direction on the paper surface (n layer 35 side) in FIG. It plays the function of increasing the luminous efficiency by reflecting the light radiated downward from upward.
  • the conductive layer 20 is partly in contact with the LED layer 30, more specifically the p layer 31, and when a voltage is applied between the support substrate 11 and the power supply terminal 42, the support substrate 11, the conductive layer 20, a current path that flows to the power supply terminal 42 via the LED layer 30 is formed.
  • Insulating layer 21 is composed for example SiO 2, SiN, Zr 2 O 3, AlN, etc. Al 2 O 3.
  • the insulating layer 21 has an upper surface in contact with the bottom surface of the p layer 31.
  • the insulating layer 21 has a function as an etching stopper layer at the time of element isolation, and also has a function of spreading current in a direction parallel to the substrate surface of the support substrate 11.
  • the LED layer 30 is formed by laminating the p layer 31, the light emitting layer 33, and the n layer 35 in this order from the bottom.
  • the p layer 31 has a multilayer structure including, for example, a layer (hole supply layer) made of Al y Ga 1-y N (0 ⁇ y ⁇ 1) and a layer (protective layer) made of GaN. . Both layers are doped with p-type impurities such as Mg, Be, Zn, and C.
  • the light emitting layer 33 is formed of a semiconductor layer having a multiple quantum well structure in which, for example, a well layer made of InGaN and a barrier layer made of AlGaN are repeated. These layers may be undoped or p-type or n-type doped.
  • the n layer 35 includes a layer (protective layer) made of GaN in a region in contact with the light emitting layer 33, and a layer (electron) made of Al x Ga 1-x N (0 ⁇ x ⁇ 1) on the upper layer. Supply layer). At least the protective layer is doped with an n-type impurity such as Si, Ge, S, Se, Sn, or Te, and is preferably doped with Si. Note that the n layer 35 may be formed of only an electron supply layer made of Al x Ga 1-x N (0 ⁇ x ⁇ 1).
  • n layer 35 made of Al x Ga 1-x N (0 ⁇ x ⁇ 1) is configured such that the carrier concentration is higher than the doped Si concentration. A method for realizing such a configuration will be described later.
  • the n layer 35 is configured such that the doped Si concentration is 1 ⁇ 10 19 / cm 3 or more. As will be described later on the basis of photographs obtained by experiments, in this configuration, even when the impurity concentration of the n layer 35 is set to a value larger than 1 ⁇ 10 19 / cm 3 , film roughness does not occur.
  • the power supply terminal 42 is formed in the upper layer of the n layer 35 and is made of, for example, Cr—Au.
  • the power supply terminal 42 is connected to a wire made of, for example, Au or Cu (not shown), and the other end of the wire is connected to a power supply pattern on the substrate on which the nitride light emitting element 1 is disposed. (Not shown).
  • an insulating layer as a protective film may be formed on the side surface and the upper surface of the LED layer 30.
  • the insulating layer as the protective film is preferably made of a light-transmitting material (eg, SiO 2 ).
  • one material constituting the p layer 31 is described as Al y Ga 1-y N (0 ⁇ y ⁇ 1), and one material constituting the n layer 35 is Al x Ga 1-x N ( Although described as 0 ⁇ x ⁇ 1), these may be the same material.
  • the n layer 35 is made of Al x Ga 1-x N (0 ⁇ x ⁇ 1), so that the doped Si concentration is 1 ⁇ 10 19 / cm 3 .
  • Al x Ga 1-x N (0 ⁇ x ⁇ 1) is abbreviated as Al x Ga 1-x N.
  • FIG. 2A is a photograph of the Al x Ga 1-x N layer surface when the Si concentration is 7 ⁇ 10 19 / cm 3 .
  • FIG. 2B is a photograph of the surface of the GaN layer when the Si concentration is 1.5 ⁇ 10 19 / cm 3 .
  • 2A is taken with an AFM (Atomic Force Microscopy), and
  • FIG. 2B is taken with an SEM (Scanning Electron Microscope).
  • FIG. 2A when the n layer is composed of Al x Ga 1-x N, a step-like surface (atomic step) is confirmed even when the Si concentration is 7 ⁇ 10 19 / cm 3 . It can be seen that the surface of the layer is not rough. Even when the Si concentration was 2 ⁇ 10 20 / cm 3 , a photograph similar to FIG. 2A was obtained. Further, it was confirmed that even when the component ratio of Al and Ga was changed as a constituent material (Al x Ga 1-x N), the surface of the layer was not similarly roughened.
  • FIG. 3 shows an example of an element used for verifying the relationship between the Si concentration and the carrier concentration.
  • Device 2A shown in Figure 3 in the case of constituting the n layer 35 with Al x Ga 1-x N, Si concentration of the n layer 35 when changing the growth condition of the Al x Ga 1-x N and the carrier It is an element for verifying the density relationship. For this reason, unlike the nitride light-emitting element 1, the element was configured in a range necessary for verification.
  • an n layer 35 made of Al x Ga 1-x N is formed on the sapphire substrate 61 with an undoped layer 36 interposed therebetween.
  • Crystal growth is generally achieved by supplying a predetermined source gas under conditions of a predetermined temperature and a predetermined pressure in an apparatus such as a MOCVD (Metal Organic Chemical Vapor Deposition) apparatus. Done.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • a mixed gas containing TMG (trimethylgallium), TMA (trimethylaluminum), and ammonia is used as a source gas.
  • TES tetraethylsilane
  • the verification was made that the n layer 35 was formed by varying the V / III ratio, which is the ratio of the flow rate of ammonia, which is a compound containing a group V element, to the flow rate of TMG, TMA, which is a compound containing a group III element.
  • V / III ratio which is the ratio of the flow rate of ammonia, which is a compound containing a group V element, to the flow rate of TMG, TMA, which is a compound containing a group III element.
  • a plurality of device elements 2A were produced. At that time, the verification element 2A having the n layer 35 having different Si doping concentrations was manufactured by changing the flow rate of TES.
  • FIG. 4 is a graph showing the relationship between the V / III ratio and the Si concentration and the carrier concentration of the n layer 35 of the verification element 2A when the verification element is manufactured by changing the V / III ratio.
  • the Si concentration of the n layer 35 was measured by SIMS (Secondary-Ion-Mass-Spectrometry), and the carrier concentration was measured by a Hall measuring device.
  • Example 1 As the growth conditions for the n layer 35, five types of verification elements 2A having Si doping concentration of 4 ⁇ 10 19 / cm 3 and V / III ratios of 2000, 4000, 8000, 10000, and 12000 were formed.
  • Example 2 As the growth conditions for the n layer 35, five types of verification elements 2A having a Si doping concentration of 1 ⁇ 10 19 / cm 3 and V / III ratios of 2000, 4000, 8000, 10000, and 12000 were formed.
  • Example 1 in which the Si doping concentration of the n layer 35 is 4 ⁇ 10 19 / cm 3 , when the n layer 35 is grown with a V / III ratio of 2000, the Si concentration and the carrier concentration of the n layer 35 are Almost equal.
  • the carrier concentration is 8 ⁇ 10 19 / cm 3, which is twice the Si concentration.
  • the carrier concentration is 7 ⁇ 10 19 / cm 3.
  • the carrier concentration value is lower than that when the V / III ratio is 4000, the carrier concentration value is nearly double the Si concentration. Is realized.
  • the V / III ratio is 10,000, the carrier concentration is 5 ⁇ 10 19 / cm 3.
  • the carrier concentration is lower than when the V / III ratio is 8000, the carrier concentration is still higher than the Si concentration. Show. On the other hand, when the V / III ratio is 12000, the carrier concentration is 3 ⁇ 10 19 / cm 3 , which is lower than the Si concentration value.
  • Example 2 in which the Si doping concentration of the n layer 35 is 1 ⁇ 10 19 / cm 3 , the tendency of the carrier concentration value is the same as in Example 1. That is, when the n layer 35 is grown with a V / III ratio of 2000, the Si concentration and the carrier concentration of the n layer 35 are substantially equal. When the V / III ratio is 4000, the carrier concentration is 4 ⁇ 10 19 / cm 3 , and an extremely high carrier concentration value is realized as compared with the Si concentration. When the V / III ratio is 8000 or 10,000, the carrier concentration is lower than that when the V / III ratio is 4000, but a carrier concentration higher than the Si concentration is still realized. On the other hand, when the V / III ratio is 12000, the carrier concentration is lower than the Si concentration.
  • the carrier concentration formed in the n layer 35 is lower than the doped Si concentration. This is because the growth process of the n layer 35 grows by the balance between etching and growth, but as a result of increasing the V / III ratio too much, the etching becomes strong and the carrier is inactivated due to the occurrence of crystal defects. It is guessed. The occurrence of this phenomenon will be described later with reference to a cross-sectional photograph of the n layer 35 shown in FIG.
  • FIG. 5 shows an example of a verification element for verifying the IV characteristics and the light emission characteristics.
  • Verification device 2B shown in Figure 5 the upper surface of the n layer 35 of the verification element 2A shown in FIG. 3, further form a light-emitting layer 33, p layer 31 and the p + layer 41, the upper surface of the p + layer 41 Two feeding terminals 42 are formed.
  • the p + layer 41 is formed in order to reduce the contact resistance between the p layer 31 and the power supply terminal 42, and is made of highly doped p-GaN here.
  • FIG. 6 is a graph showing the relationship between the current and the light emission output when a current is applied to each verification element 2B having a different V / III ratio when the n layer 35 is formed.
  • FIG. 7 is a graph showing IV characteristics when a voltage is applied to each verification element 2B having different V / III ratios when the n layer 35 is formed.
  • the relationship of the electric current I which flows when the voltage V is applied to the electric power feeding terminal 42 is graphed.
  • the verification element 2B in which the n layer 35 is formed with the V / III ratio of 4000, 8000, and 10000 is compared with the verification element 2B in which the n layer 35 is formed with the V / III ratio of 2000 and 12000.
  • the verification element 2B in which the n layer 35 is formed with the V / III ratio of 4000, 8000, and 10000 is the verification element 2B in which the n layer 35 is formed with the V / III ratio of 2000 and 12000. It can be seen that the voltage required to pass the same current is kept low compared to.
  • the resistance of the n layer 35 can be reduced by growing the n layer 35 with the V / III ratio being higher than 2000 and not higher than 10,000. That is, by forming the nitride light-emitting element 1 including the n layer 35 formed with a V / III ratio higher than 2000 and lower than 10,000, a necessary amount of current can flow with a low driving voltage, and the same amount of current can be obtained. The amount of emitted light when supplying can be improved. That is, the luminous efficiency can be improved without significantly increasing the Si doping concentration in the n layer 35.
  • V / III ratio As described above with reference to FIG. 4, when the V / III ratio is set to a very high value such as 12000, the carrier concentration formed in the n layer 35 is lower than the doped Si concentration. This is presumed that crystal defects occurred in the n layer 35. This point will be described with reference to a cross-sectional TEM (Transmission Electron Microscope) photograph of the n layer 35 shown in FIG.
  • FIG. 8 shows the verification element 2A shown in FIG. 3 in five types of verification elements 2A (see FIG. 3) in which the n layer 35 is grown with V / III ratios of 2000, 4000, 8000, 10000, and 12000.
  • 3 is a cross-sectional TEM photograph of an n layer 35.
  • the V / III ratio is 12000, it is confirmed that crystal defects 52 are generated around threading dislocations 51 formed from the undoped layer 36 to the n layer 35.
  • the V / III ratio is 2000, 4000, 8000, or 10000, such crystal defects 52 are not confirmed.
  • the crystal defect 52 is formed in the n layer 35, so that the doped Si is inactivated, thereby increasing the resistance of the n layer 35. At the same time, it is considered that the luminous efficiency decreased due to the increase of the non-radiative recombination centers due to the crystal defects 52.
  • the V / III ratio at the time of forming the n layer 35 is too high, the Si inactivation due to the generation of the crystal defect 52 causes the deactivation of the Si concentration. It can also be seen that the carrier concentration is lower. Therefore, it is preferable that the upper limit of the V / III ratio at the time of forming the n layer 35 is a value at which the generation of the crystal defect 52 does not occur. According to FIGS. 4 and 8, at least when the V / III ratio at the formation of the n layer 35 is 10,000, the generation of the crystal defect 52 is not confirmed, and the n layer 35 showing a carrier concentration higher than the Si concentration. Can be formed. Therefore, the V / III ratio when forming the n layer 35 is preferably 10,000 or less.
  • the n layer 35 having a carrier concentration higher than the Si concentration can be formed.
  • the n layer 35 having a carrier concentration higher than the Si concentration can be formed by setting the V / III ratio at least when forming the n layer 35 to be higher than 2000 and 10000 or lower.
  • Step S1 An LED epi layer is formed on the sapphire substrate. This step is performed, for example, according to the following procedure.
  • the c-plane sapphire substrate is cleaned. More specifically, for this cleaning, for example, a c-plane sapphire substrate is placed in a processing furnace of an MOCVD apparatus, and the furnace temperature is raised to, for example, 1150 ° C. while flowing hydrogen gas at a flow rate of 10 slm. Is done.
  • a low-temperature buffer layer made of GaN is formed on the surface of the c-plane sapphire substrate, and an underlayer made of GaN is further formed thereon. These low-temperature buffer layer and underlayer correspond to the undoped layer.
  • a more specific method of forming the undoped layer is as follows. First, the furnace pressure of the ⁇ CVD apparatus is 100 kPa, and the furnace temperature is 480 ° C. Then, nitrogen gas and hydrogen gas having a flow rate of 5 slm are supplied as carrier gases into the processing furnace, while TMG having a flow rate of 50 ⁇ mol / min and ammonia having a flow rate of 250,000 ⁇ mol / min are supplied to the processing furnace for 68 seconds. To do. Thereby, a low-temperature buffer layer made of GaN having a thickness of 20 nm is formed on the surface of the c-plane sapphire substrate.
  • the furnace temperature of the MOCVD apparatus is raised to 1150 ° C. Then, while flowing nitrogen gas having a flow rate of 20 slm and hydrogen gas having a flow rate of 15 slm as a carrier gas in the processing furnace, TMG having a flow rate of 100 ⁇ mol / min and ammonia having a flow rate of 250,000 ⁇ mol / min are introduced into the processing furnace as source gases. Feed for 30 minutes. As a result, a base layer made of GaN having a thickness of 1.7 ⁇ m is formed on the surface of the low-temperature buffer layer.
  • n layer 35 having a composition of Al x Ga 1-x N (0 ⁇ x ⁇ 1) is formed on the undoped layer. If necessary, a protective layer made of n-type GaN may be formed thereon.
  • a more specific method for forming the n layer 35 is, for example, as follows. First, the furnace pressure of the MOCVD apparatus is set to 30 kPa. Then, while flowing nitrogen gas having a flow rate of 20 slm as carrier gas and hydrogen gas having a flow rate of 15 slm into the processing furnace, TMG, TMA and ammonia as raw material gases, and the flow rates of TMG and TMA, which are compounds containing group III elements Is supplied into the processing furnace under the condition that the V / III ratio, which is the ratio of the flow rate of ammonia, which is a compound containing a Group V element, is higher than 2000 and equal to or lower than 10,000, and the Si concentration doped into the n layer 35 is increased. A TES having a corresponding flow rate is supplied into the processing furnace.
  • a high-concentration electron supply layer having a composition of 06 Ga 0.94 N, a V / III ratio of 4000, a doped Si concentration of 4 ⁇ 10 19 / cm 3 , and a thickness of 500 nm is formed on the undoped layer. .
  • the V / III ratio which is the flow rate ratio of ammonia, which is a compound containing a group V element, to the flow rates of TMG, TMA, which are compounds containing a group III element, is set to be higher than 2000 and 10000 or less, so Grow. As a result, an n layer 35 having a carrier concentration higher than the Si concentration to be doped is formed.
  • the supply of TMA is stopped thereafter, and other source gases are supplied for 6 seconds, so that the upper layer of the electron supply layer is made of n-type GaN having a thickness of 5 nm.
  • a protective layer is formed.
  • a light emitting layer 33 having a multiple quantum well structure in which a well layer made of InGaN and a barrier layer made of AlGaN are periodically repeated is formed on the n layer 35.
  • a more specific method for forming the light emitting layer 33 is as follows. First, the furnace pressure of the MOCVD apparatus is 100 kPa, and the furnace temperature is 830 ° C. Then, while flowing nitrogen gas with a flow rate of 15 slm as a carrier gas and hydrogen gas with a flow rate of 1 slm into the processing furnace, TMG with a flow rate of 10 ⁇ mol / min, TMI (trimethylindium) with a flow rate of 12 ⁇ mol / min, and A step of supplying ammonia at a flow rate of 300,000 ⁇ mol / min into the processing furnace for 48 seconds is performed.
  • TMG having a flow rate of 10 ⁇ mol / min
  • TMA having a flow rate of 1.6 ⁇ mol / min
  • TES having a flow rate of 0.002 ⁇ mol / min
  • ammonia having a flow rate of 300,000 ⁇ mol / min
  • the light emitting layer 33 having a multi-quantum well structure of 15 periods with a well layer made of InGaN having a thickness of 2 nm and a barrier layer made of AlGaN having a thickness of 7 nm is obtained. Formed on the surface.
  • a layer (hole supply layer) composed of Al y Ga 1-y N (0 ⁇ y ⁇ 1) is formed on the light emitting layer 33, and a layer composed of GaN is further formed on the upper layer (hole supply layer).
  • Protective layer These hole supply layer and protective layer correspond to the p layer 31.
  • a more specific method for forming the p layer 31 is, for example, as follows. First, the furnace pressure of the MOCVD apparatus is maintained at 100 kPa, and the furnace temperature is raised to 1050 ° C. while nitrogen gas with a flow rate of 15 slm and hydrogen gas with a flow rate of 25 slm are allowed to flow into the processing furnace. Thereafter, TMG with a flow rate of 35 ⁇ mol / min, TMA with a flow rate of 20 ⁇ mol / min, ammonia with a flow rate of 250,000 ⁇ mol / min, and biscyclopentadienyl with a flow rate of 0.1 ⁇ mol / min are fed into the processing furnace for 60 seconds as source gases. Supply.
  • a hole supply layer having a composition of Al 0.3 Ga 0.7 N having a thickness of 20 nm is formed on the surface of the light emitting layer 33. Thereafter, by changing the flow rate of TMA to 9 ⁇ mol / min and supplying the source gas for 360 seconds, a hole supply layer having a composition of Al 0.13 Ga 0.87 N having a thickness of 120 nm is formed.
  • magnesium (Mg), beryllium (Be), zinc (Zn), carbon (C), or the like can be used as the p-type impurity.
  • an LED epilayer composed of the undoped layer, the n layer 35, the light emitting layer 33, and the p layer 31 is formed on the sapphire substrate.
  • Step S2 an activation process is performed on the wafer obtained in step S1. More specifically, activation is performed at 650 ° C. for 15 minutes in a nitrogen atmosphere using an RTA (Rapid Thermal Annealing) apparatus.
  • RTA Rapid Thermal Annealing
  • the insulating layer 21 is formed at a predetermined location on the upper layer of the p layer 31. More specifically, it is preferable to form the insulating layer 21 at a position located below a region where the power supply terminal 42 is formed in a later step.
  • the insulating layer 21 for example, SiO 2 is formed to a thickness of about 200 nm.
  • the material for forming the film may be an insulating material, such as SiN or Al 2 O 3 .
  • Step S4 Conductive layer 20 is formed so as to cover the upper surfaces of p layer 31 and insulating layer 21.
  • the conductive layer 20 having a multilayer structure including the reflective electrode 19, the protective layer 17, and the solder layer 15 is formed.
  • a more specific method for forming the conductive layer 20 is as follows. First, a reflective electrode 19 is formed by depositing a 0.7 nm-thickness Ni and a 120 nm-thickness Ag on the entire surface so as to cover the upper surfaces of the p-layer 31 and the insulating layer 21 by a sputtering apparatus. Next, contact annealing is performed at 400 ° C. for 2 minutes in a dry air atmosphere using an RTA apparatus.
  • the protective layer 17 is formed by depositing 100 nm of Ti and 200 nm of Pt on the upper surface (Ag surface) of the reflective electrode 19 for three periods with an electron beam evaporation apparatus (EB apparatus). . Further, after depositing Ti with a thickness of 10 nm on the upper surface (Pt surface) of the protective layer 17, Au—Sn solder composed of Au 80% Sn 20% is deposited with a thickness of 3 ⁇ m. Form.
  • solder layer 15 may be formed on the upper surface of the support substrate 11 prepared separately from the sapphire substrate.
  • This solder layer may be made of the same material as the solder layer 15.
  • CuW is used as the support substrate 11 as described in the section of the structure.
  • Step S5 the sapphire substrate and the support substrate 11 are bonded together. More specifically, the solder layer 15 and the support substrate 11 are bonded together at a temperature of 280 ° C. and a pressure of 0.2 MPa.
  • Step S6 the sapphire substrate is peeled off. More specifically, with the sapphire substrate facing up and the support substrate 11 facing down, the sapphire substrate is irradiated with KrF excimer laser from the sapphire substrate side to decompose the interface between the sapphire substrate and the LED epilayer. Peeling off. While sapphire passes through the laser, GaN (undoped layer) under the sapphire absorbs the laser, and this interface is heated to decompose GaN. As a result, the sapphire substrate is peeled off.
  • GaN (undoped layer) remaining on the wafer is removed by wet etching using hydrochloric acid or the like, or dry etching using an ICP apparatus, and the n layer 35 is exposed.
  • Step S7 adjacent elements are separated. Specifically, the LED layer 30 is etched using the ICP device until the upper surface of the insulating layer 21 is exposed in the boundary region with the adjacent element. Thereby, the LED layers 30 in the adjacent regions are separated from each other. At this time, the insulating layer 21 functions as an etching stopper layer.
  • the side surface of the element is not vertical but is an inclined surface having a taper angle of 10 ° or more.
  • an uneven surface may be formed on the upper surface of the LED layer 30 with an alkaline solution such as KOH. Thereby, the light extraction area can be increased and the light extraction efficiency can be improved.
  • Step S8 the power supply terminal 42 is formed on the upper surface of the n-type 35. More specifically, after forming a power supply terminal 42 made of Ni with a thickness of 10 nm and Au with a thickness of 10 nm, sintering is performed at 250 ° C. for 1 minute in a nitrogen atmosphere.
  • the exposed element side surface and the element upper surface other than the power supply terminal 42 are covered with an insulating layer. More specifically, an SiO 2 film is formed by an EB apparatus. An SiN film may be formed. Then, the elements are separated from each other by, for example, a laser dicing apparatus, the back surface of the support substrate 11 is joined to the package by, for example, Ag paste, and wire bonding is performed to the power supply terminal 42.
  • FIG. 1 has been described assuming a so-called vertical structure LED element as the nitride light-emitting element 1, as shown in FIG. 9, the nitride light-emitting element 1 is realized as a horizontal structure LED element. It doesn't matter.
  • the nitride light emitting device 1 shown in FIG. 9 has an undoped layer 36 on a sapphire substrate 61, and an n layer 35, a light emitting layer 33, and a p layer 31 are stacked on the sapphire substrate 61 in this order from the bottom. ing. A part of the upper surface of the n layer 35 is exposed, and a power supply terminal 42 is formed on the upper layer of the exposed surface of the n layer 35 and on the upper surface of the p layer 31.
  • the n layer 35 is formed by growing Al x Ga 1-x N by setting the V / III ratio to be higher than 2000 and equal to or lower than 10,000, so that n having a carrier concentration higher than the doped Si concentration is obtained. Since the layer 35 is realized, the device resistance is reduced, and the same effect as the vertical nitride light emitting device 1 described above is realized.
  • etching is performed after steps S1 to S2 described above until a partial upper surface of the n layer 35 is exposed from the p layer 31 side. Thereafter, the power supply terminal 42 is formed on the upper surface of the p layer 31 and a partial upper surface of the n layer 35 by performing the same process as in step S8.
  • the reflective electrode 19 may be formed on the back side of the sapphire substrate 61. Further, an insulating layer that covers the upper surface of the LED layer 30 excluding the upper surface of the power supply terminal 42 and the side surface of the LED layer 30 may be formed.
  • the solder layer 15 is formed so as to efficiently bond two substrates, and if the bonding of the two substrates can be realized, the function of the nitride light emitting device 1 is not necessarily realized. It is not necessary.
  • the reflective electrode 19 is preferably provided in the sense of further improving the extraction efficiency of light emitted from the light emitting layer 33, but is not necessarily provided. The same applies to the protective layer 17 and the like.
  • the insulating layer 21 is formed to function as an etching stopper layer at the time of element isolation in step S7, it is not necessarily provided. However, the effect of spreading the current in a direction parallel to the substrate surface of the support substrate 11 can be expected by forming the insulating layer 21 at a position facing the power supply terminal 42 in a direction orthogonal to the substrate surface of the support substrate 11. .
  • Nitride light emitting element 2A Verification element 2B: Verification element 11: Support substrate 15: Solder layer 17: Protective layer 19: Reflective electrode 20: Conductive layer 21: Insulating layer 30: LED layer 31: P layer 33: Light emitting layer 35: n layer (Al x Ga 1-x N) 36: undoped layer 41: p + layer 42: power supply terminal 51: threading dislocation 52: crystal defect 61: sapphire substrate

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Abstract

　低い動作電圧でも、高い光の取り出し効率が実現され、且つ簡易なプロセスにて製造することが可能な窒化物発光素子を実現する。　窒化物発光素子１は、支持基板上１１に、ｎ層３５と、ｐ層３１と、ｎ層３５とｐ層３１に挟まれた位置に形成された発光層３３を有し、ｎ層３５は、キャリア濃度が、ドープされているＳｉ濃度よりも高いＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）で構成されている。

Description

窒化物発光素子及びその製造方法
　本発明は窒化物発光素子及びその製造方法に関する。
　Ａｌ、Ｇａ、ＩｎなどのＩＩＩ族元素の窒化物による窒化物半導体素子は、ｎ型半導体よりなる電子供給層と、ｐ型半導体よりなる正孔供給層の間に、発光層を介在することで発光素子として利用される。より具体的には、ｎ型半導体層とｐ型半導体層の間に電圧を印加して、発光層に電流を流すことで当該領域を発光させる。
　ここで、ｎ型半導体層、発光層、及びｐ型半導体層の積層体（以下、ここでは「ＬＥＤ層」と呼ぶ。）と、例えばｎ型半導体層の上層に積層される電極（以下、「ｎ側電極」と呼ぶ。）の間の抵抗値が高いと、発光に必要な電流を流すために必要な電圧が高くなってしまい、効率が低下する。このため、低い動作電圧で高い光量の光を取り出すためには、ＬＥＤ層とｎ側電極の間の抵抗値をなるべく低下させることが重要となる。
　このような課題を受け、下記特許文献１には、ｎ型半導体層を、Ｓｉなどのｎ型不純物が高い濃度でドープされた高濃度層と、この高濃度層よりも低い濃度でｎ型不純物がドープされた低濃度層を順次積層させて形成したＬＥＤ素子が開示されている。
特開２００７－２５８５２９号公報
S.Fritze, et al., "High Si and Ge n-type doping of GaN doping - Limits and impact on stress", Applied Physics Letters 100, 122104, (2012) 谷保他、「ＳｉドープＡｌＮおよび高Ａｌ組成ＡｌＧａＮのｎ型伝導性制御」、電子情報通信学会技術研究報告、１０２（１１４）、６１－６４、２００２－０６－０６
　なるべく低い動作電圧で、発光層に対して必要な電流を流すためには、素子抵抗をできるだけ小さくすることが好ましい。このためには、ｎ型半導体層へのＳｉドープ量をできるだけ多くして、ｎ層とｎ側電極の間のオーミック接続を実現させる方法が考えられる。
　ここで、窒化物発光素子として青色ＬＥＤを実現する場合には、一般的にｎ型半導体層としてＧａＮが用いられる。しかし、このＧａＮ層に対して注入するｎ型ドーパントの濃度を１×１０１９／ｃｍ３以上にすると、原子結合の状態が悪化するなどの原因により、膜荒れが発生してしまうという現象が知られている（例えば、上記非特許文献１参照）。このような現象が生じてしまうと、低抵抗のｎ層が形成されず、結果的に発光効率が低下してしまう。
　上記特許文献１では、この課題を克服すべく、高濃度のｎ層と低濃度のｎ層を交互に順次積層させる構成としている。同文献によれば、このような構成により高濃度層に形成された表面の荒れが低濃度層によって埋められるため、良質なｎ層が形成されるとされている。
　しかし、特許文献１に記載の方法を採用した場合、ｎ層として高濃度層と低濃度層を順次交互に複数組積層させる必要があるため、プロセスが複雑化してしまうという別の問題が発生する。
　ｎ層のキャリア濃度を高くすることで、ｎ層を低抵抗化することが可能である。このためには、Ｓｉドープ濃度を可能な限り高めることが必要であると一般的に考えられていた。例えば、上記非特許文献２によれば、ドープするＳｉ濃度を高めるとキャリア濃度はこれに連れてある程度までは高くなるものの、ある閾値を超えるとキャリア濃度の上昇は飽和する旨、並びにＳｉ濃度よりもキャリア濃度の方が低い旨が開示されている。
　ところが、上述したようにｎ層をＧａＮで実現した場合には、膜荒れの問題が生じるため、Ｓｉ濃度を１×１０１９／ｃｍ３以上にすることができず、この結果、キャリア濃度を高めることによるｎ層の低抵抗化には限界があると思われていた。
　本発明者は、鋭意研究によって、ｎ層を一定条件下で成長させたＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）で構成することで、簡易なプロセスによって従来よりも低抵抗化を実現できることを見出し、本発明に至った。すなわち、本発明は、このようなｎ層を含む窒化物発光素子によって、低い動作電圧でも高い光の取り出し効率が実現され、且つ簡易なプロセスで製造可能な素子を提供することを目的とする。
　本発明の窒化物発光素子は、支持基板上に、ｎ層と、ｐ層と、前記ｎ層と前記ｐ層に挟まれた位置に形成された発光層を有する窒化物発光素子であって、
　前記ｎ層は、キャリア濃度が、ドープされているＳｉ濃度よりも高いＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）で構成されていることを特徴とする。
　本発明者の鋭意研究により、ｎ層をＧａＮではなくＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）で構成した場合、所定の条件下でｎ層を成長させることで、キャリア濃度が、ドープされているＳｉ濃度よりも高くなることを見出した。
　より詳細には、ｎ層の成長条件を、ＩＩＩ族元素を含む化合物の流量に対するＶ族元素を含む化合物の流量の比であるＶ／ＩＩＩ比を２０００より大きく１００００以下の原料ガスを処理炉内に供給して結晶成長させる。この方法でｎ層を成長させると、ドープされているＳｉ濃度よりもキャリア濃度の高いｎ層が生成される。
　このｎ層を含む窒化物発光素子によれば、ドープするＳｉ濃度よりも高濃度のキャリア濃度が実現されるため、Ｓｉ濃度を極めて高い値としなくてもｎ層の低抵抗化が実現される。これによって、低い動作電圧によっても発光に必要な電流量を発光層に流すことができ、発光効率を向上させることが可能である。
　更に、上記構成を実現するに際しては、ｎ層を結晶成長させる際の原料ガスのＶ／ＩＩＩ比を２０００より大きく１００００以下の範囲内に設定するのみでよく、プロセス自体が従来と比較して複雑化するものではない。よって、複雑な製造プロセスを必要とせず、簡易なプロセスにて窒化物発光素子を製造することが可能である。
　なお、上記構成において、前記ｎ層を、ドープされているＳｉ濃度が１×１０１９／ｃｍ３以上のＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）で構成するものとしても構わない。
　本発明者の鋭意研究により、ｎ層をＧａＮではなくＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）で構成したときには、ドープするＳｉ濃度を１×１０１９／ｃｍ３以上、更には７×１０１９／ｃｍ３以上にしても膜荒れの問題が生じないことが確認できた。
　つまり、ＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）で構成されるｎ層にドープするＳｉ濃度を、ＧａＮにおける膜荒れが生じない上限値である１×１０１９／ｃｍ３以上の値とすることで、従来よりもＳｉ濃度を高めることができる。更に、このｎ層のキャリア濃度は、ドープされるＳｉ濃度よりも高濃度が実現されている。このため、従来構成と比較して、ｎ層を極めて低抵抗化することが可能となる。
　本発明の窒化物発光素子によれば、ｎ層の抵抗値を低下させることが可能となるため、簡易なプロセスによって低い動作電圧によっても発光に必要な電流量を発光層に流すことができ、発光効率を向上させることが可能となる。
窒化物発光素子の一実施形態の概略断面図である。 Ｓｉ濃度を７×１０１９／ｃｍ３としたときのＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）の層表面の写真である。 Ｓｉ濃度を１．５×１０１９／ｃｍ３としたときのＧａＮの層表面の写真である。 Ｓｉ濃度とキャリア濃度の関係の検証のための検証用素子の構成図である。 Ｖ／ＩＩＩ比を変化させて検証用素子を作製したときの、Ｖ／ＩＩＩ比と検証用素子のｎ層のＳｉ濃度及びキャリア濃度の関係をグラフに示したものである。 Ｉ－Ｖ特性及び発光特性を検証するための検証用素子の構成図である。 ｎ層形成時のＶ／ＩＩＩ比を異ならせた各検証用素子に対して電流を印加したときの、電流－発光出力の関係を示すグラフである。 ｎ層形成時のＶ／ＩＩＩ比を異ならせた各検証用素子に対して電圧を印加したときのＩ－Ｖ特性を示すグラフである。 Ｖ／ＩＩＩ比を２０００，４０００，８０００，１００００，１２０００としてｎ層を成長させた５種類の検証用素子における、ｎ層の断面ＴＥＭ写真である。 窒化物発光素子の別の一実施形態の概略断面図である。
　本発明の窒化物発光素子及びその製造方法につき、図面を参照して説明する。なお、各図において図面の寸法比と実際の寸法比は必ずしも一致しない。
　［構造］
　本発明の窒化物発光素子の構造の一例につき、図１を参照して説明する。図１は窒化物発光素子の一実施形態の概略断面図である。
　窒化物発光素子１は、支持基板１１、導電層２０、絶縁層２１、ＬＥＤ層３０及び給電端子４２を含んで構成される。ＬＥＤ層３０は、ｐ層３１、発光層３３、及びｎ層３５が下からこの順に積層されて形成されている。
　　（支持基板１１）
　支持基板１１は、例えばＣｕＷ、Ｗ、Ｍｏなどの導電性基板、又はＳｉなどの半導体基板で構成される。
　　（導電層２０）
　支持基板１１の上層には、多層構造からなる導電層２０が形成されている。この導電層２０は、本実施形態では、ハンダ層１５、保護層１７及び反射電極１９を含む。
　ハンダ層１５は、例えばＡｕ－Ｓｎ、Ａｕ－Ｉｎ、Ａｕ－Ｃｕ－Ｓｎ、Ｃｕ－Ｓｎ、Ｐｄ－Ｓｎ、Ｓｎなどで構成される。ハンダ層１５は、製造方法の項で後述されるように、サファイア基板と支持基板１１を接合する際に利用される（ステップＳ５参照）。
　保護層１７は、例えばＰｔ系の金属（ＴｉとＰｔの合金）、Ｗ、Ｍｏ、Ｎｉなどで構成される。後述するように、プロセス時においてハンダ層を介した２基板の貼り合わせを行う際、ハンダを構成する材料が後述する反射電極１９側に拡散し、反射率が落ちることによる発光効率の低下を防止する機能を果たしている。
　反射電極１９は、例えばＡｇ系の金属（ＮｉとＡｇの合金）、Ａｌ、Ｒｈなどで構成される。窒化物発光素子１は、ＬＥＤ層３０の発光層３３から放射された光を、図１の紙面上方向（ｎ層３５側）に取り出すことを想定しており、反射電極１９は、発光層３３から下向きに放射された光を上向きに反射させることで発光効率を高める機能を果たしている。
　なお、導電層２０は、一部においてＬＥＤ層３０、より詳細にはｐ層３１と接触しており、支持基板１１と給電端子４２の間に電圧が印加されると、支持基板１１、導電層２０、ＬＥＤ層３０を介して給電端子４２へと流れる電流経路が形成される。
　　（絶縁層２１）
　絶縁層２１は、例えばＳｉＯ２、ＳｉＮ、Ｚｒ２Ｏ３、ＡｌＮ、Ａｌ２Ｏ３などで構成される。この絶縁層２１は、上面がｐ層３１の底面と接触している。なお、この絶縁層２１は、後述するように素子分離時におけるエッチングストッパー層としての機能を有すると共に、支持基板１１の基板面に平行な方向に電流を拡げる機能も有する。
　　（ＬＥＤ層３０）
　上述したように、ＬＥＤ層３０は、ｐ層３１、発光層３３、及びｎ層３５が下からこの順に積層されて形成される。
　ｐ層３１は、例えばＡｌｙＧａ１－ｙＮ（０＜ｙ≦１）で構成される層（正孔供給層）とＧａＮで構成される層（保護層）を含む多層構造で構成される。いずれの層も、Ｍｇ、Ｂｅ、Ｚｎ、Ｃなどのｐ型不純物がドープされている。
　発光層３３は、例えばＩｎＧａＮからなる井戸層とＡｌＧａＮからなる障壁層が繰り返されてなる多重量子井戸構造を有する半導体層で形成される。これらの層はアンドープでもｐ型又はｎ型にドープされていても構わない。
　ｎ層３５は、発光層３３に接触する領域にＧａＮで構成される層（保護層）を含み、その上層にＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）で構成される層（電子供給層）を含む多層構造である。少なくとも保護層には、Ｓｉ、Ｇｅ、Ｓ、Ｓｅ、Ｓｎ、Ｔｅなどのｎ型不純物がドープされており、特にＳｉがドープされているのが好ましい。なお、ｎ層３５をＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）で構成される電子供給層のみで形成しても構わない。
　また、ＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）で構成されるｎ層３５は、ドープされているＳｉ濃度よりもキャリア濃度の方が高くなるように構成されている。このような構成を実現する方法については後述される。
　更に、本実施形態では、このｎ層３５を、ドープされているＳｉ濃度が１×１０１９／ｃｍ３以上となるように構成している。実験によって得られた写真に基づいて後述されるように、本構成においては、ｎ層３５の不純物濃度を１×１０１９／ｃｍ３より大きい値としても、膜荒れは生じない。
　　（給電端子４２）
　給電端子４２はｎ層３５の上層に形成され、例えばＣｒ－Ａｕで構成される。この給電端子４２は、例えばＡｕ、Ｃｕなどで構成されるワイヤが連絡されており（不図示）、このワイヤの他方は、窒化物発光素子１が配置されている基板の給電パターンなどに接続される（不図示）。
　なお、図示していないが、ＬＥＤ層３０の側面及び上面に保護膜としての絶縁層を形成しても構わない。なお、この保護膜としての絶縁層は、透光性を有する材料（例えばＳｉＯ２など）で構成するのが好ましい。
　上述の実施形態では、ｐ層３１を構成する一材料をＡｌｙＧａ１－ｙＮ（０＜ｙ≦１）と記載し、ｎ層３５を構成する一材料をＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）と記載したが、これらは同一の材料であっても構わない。
　［膜荒れの有無の検証］
　次に、窒化物発光素子１のように、ｎ層３５をＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）で構成することで、ドープされるＳｉ濃度を１×１０１９／ｃｍ３より大きくしても膜荒れが発生しないことにつき、図２Ａ及び図２Ｂの実験データを参照して説明する。なお、以下では、ＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）をＡｌｘＧａ１－ｘＮと略記する。
　図２Ａは、Ｓｉ濃度を７×１０１９／ｃｍ３としたときのＡｌｘＧａ１－ｘＮの層表面の写真である。また、図２Ｂは、Ｓｉ濃度を１．５×１０１９／ｃｍ３としたときのＧａＮの層表面の写真である。なお、図２Ａは、ＡＦＭ（Atomic Force Microscopy：原子間力顕微鏡）で撮影されたものであり、図２Ｂは、ＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）で撮影されたものである。
　図２Ｂに示すように、ｎ層をＧａＮで構成した場合、Ｓｉ濃度を１．５×１０１９／ｃｍ３とすると、表面に荒れが生じていることが分かる。なお、不純物濃度を１．３×１０１９／ｃｍ３、２．０×１０１９／ｃｍ３としても同様に表面の荒れが確認できた。これより、ＧａＮにおいては、非特許文献１に記載のように、１×１０１９／ｃｍ３より大きくすると層表面に荒れが生じてしまうことが分かる。
　これに対し、図２Ａによれば、ｎ層をＡｌｘＧａ１－ｘＮで構成すると、Ｓｉ濃度を７×１０１９／ｃｍ３としてもステップ状の表面（原子ステップ）が確認されており、層表面に荒れが生じていないことが分かる。なお、Ｓｉ濃度を２×１０２０／ｃｍ３としても、図２Ａと同様の写真が得られた。また、構成材料として、ＡｌとＧａの成分比率を変化させても（ＡｌｘＧａ１－ｘＮ）、同様に層表面に荒れが生じないことが確認された。
　一方、ｎ層をＧａＮで構成し、Ｓｉ濃度を０．５×１０１９／ｃｍ３、つまりＳｉ濃度を１×１０１９／ｃｍ３以下とした場合でも、図２Ａと同様の写真が得られた。
　以上によれば、ｎ層をＡｌｘＧａ１－ｘＮで構成することで、Ｓｉ濃度を１×１０１９／ｃｍ３より大きくしても、膜荒れの問題が生じないことが分かる。
　［Ｓｉ濃度とキャリア濃度の関係の検証］
　次に、後述する方法によってｎ層３５を実現することで、ｎ層３５内にドープされているＳｉ濃度よりもキャリア濃度の方を高くすることができる点につき、データを参照して説明する。
　図３は、Ｓｉ濃度とキャリア濃度の関係の検証を行うために用いた素子の例である。図３に示す素子２Ａは、ｎ層３５をＡｌｘＧａ１－ｘＮで構成する場合において、当該ＡｌｘＧａ１－ｘＮの成長条件を変化させたときのｎ層３５のＳｉ濃度とキャリア濃度の関係を検証するための素子である。このため、窒化物発光素子１とは異なり、検証に必要な範囲で素子を構成した。
　図３に示す検証用素子２Ａは、サファイア基板６１の上層にアンドープ層３６を介して、ＡｌｘＧａ１－ｘＮで構成されるｎ層３５を形成したものである。
　ＡｌｘＧａ１－ｘＮで構成されるｎ層３５を形成する際には、アンドープ層３６の上面にＡｌｘＧａ１－ｘＮを結晶成長させる必要がある。結晶成長は、一般的にＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相蒸着）装置などの装置内に、所定の温度、所定の圧力の条件下で、所定の原料ガスを供給することで行われる。
　ＡｌｘＧａ１－ｘＮを結晶成長させる場合には、ＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、アンモニアを含む混合ガスが原料ガスとして利用される。更に、Ｓｉドープをする場合には、ＴＥＳ（テトラエチルシラン）も併せて供給される。ここで、ＩＩＩ族元素を含む化合物であるＴＭＧ、ＴＭＡの流量に対する、Ｖ族元素を含む化合物であるアンモニアの流量の比であるＶ／ＩＩＩ比をそれぞれ異ならせてｎ層３５を形成させた検証用素子２Ａを複数作製した。その際、ＴＥＳの流量を異ならせることで、異なるＳｉドープ濃度を示すｎ層３５を有する検証用素子２Ａを作製した。
　図４は、Ｖ／ＩＩＩ比を変化させて検証用素子を作製したときの、Ｖ／ＩＩＩ比と検証用素子２Ａのｎ層３５のＳｉ濃度及びキャリア濃度の関係をグラフに示したものである。なお、ｎ層３５のＳｉ濃度はＳＩＭＳ（Secondary Ion Mass Spectrometry：二次イオン質量分析法）によって計測し、キャリア濃度はホール測定装置によって計測した。
　（実施例１）
　ｎ層３５の成長条件として、Ｓｉドープ濃度を４×１０１９／ｃｍ３とし、Ｖ／ＩＩＩ比を２０００，４０００，８０００，１００００，１２０００とした５種類の検証用素子２Ａを形成した。
　（実施例２）
　ｎ層３５の成長条件として、Ｓｉドープ濃度を１×１０１９／ｃｍ３とし、Ｖ／ＩＩＩ比を２０００，４０００，８０００，１００００，１２０００とした５種類の検証用素子２Ａを形成した。
　ｎ層３５のＳｉドープ濃度を４×１０１９／ｃｍ３とした実施例１によれば、Ｖ／ＩＩＩ比を２０００としてｎ層３５を成長させた場合、ｎ層３５のＳｉ濃度とキャリア濃度はほぼ等しい。そして、Ｖ／ＩＩＩ比が４０００のときは、キャリア濃度が８×１０１９／ｃｍ３と、Ｓｉ濃度の倍ものキャリア濃度の値が実現されている。Ｖ／ＩＩＩ比が８０００のときは、キャリア濃度が７×１０１９／ｃｍ３を示し、Ｖ／ＩＩＩ比が４０００のときよりはキャリア濃度の値は低いものの、Ｓｉ濃度の倍近いキャリア濃度の値が実現されている。Ｖ／ＩＩＩ比が１００００のときは、キャリア濃度が５×１０１９／ｃｍ３を示し、Ｖ／ＩＩＩ比が８０００のときよりもキャリア濃度は低下しているものの、依然としてＳｉ濃度よりは高い値を示している。一方、Ｖ／ＩＩＩ比が１２０００のときは、キャリア濃度が３×１０１９／ｃｍ３を示し、Ｓｉ濃度の値を下回っている。
　ｎ層３５のＳｉドープ濃度を１×１０１９／ｃｍ３とした実施例２においても、キャリア濃度の値の傾向は、実施例１と同様である。すなわち、Ｖ／ＩＩＩ比を２０００としてｎ層３５を成長させた場合、ｎ層３５のＳｉ濃度とキャリア濃度はほぼ等しい。Ｖ／ＩＩＩ比が４０００のときは、キャリア濃度が４×１０１９／ｃｍ３を示しており、Ｓｉ濃度に比べて極めて高いキャリア濃度の値が実現されている。Ｖ／ＩＩＩ比が８０００、１００００の場合は、Ｖ／ＩＩＩ比が４０００のときに比べるとキャリア濃度の値は低いものの、依然としてＳｉ濃度よりも高いキャリア濃度が実現されている。一方、Ｖ／ＩＩＩ比が１２０００のときは、キャリア濃度がＳｉ濃度の値を下回っている。
　図４に示す結果によれば、Ｓｉ濃度の値に関係なく、ｎ層３５を成長させるときの成長条件として、Ｖ／ＩＩＩ比を２０００より高く１００００以下とした場合には、ｎ層３５には、Ｓｉ濃度よりも高いキャリア濃度が形成されることが分かる。特に、Ｖ／ＩＩＩ比を４０００とした場合には、ｎ層３５には、Ｓｉ濃度よりも極めて高いキャリア濃度が形成される。これにより、Ｓｉを極めて高濃度でドープしなくても、Ｖ／ＩＩＩ比を２０００より高く１００００以下としてｎ層３５を成長させることで、高いキャリア濃度が実現され、ｎ層３５を低抵抗化させられることが分かる。
　なお、Ｖ／ＩＩＩ比を１２０００のように、極めて高い値とした場合には、ｎ層３５に形成されるキャリア濃度は、ドープしたＳｉ濃度を下回っている。これは、ｎ層３５の成長過程は、エッチングと成長のバランスにより成長するが、Ｖ／ＩＩＩ比をあまりに高くした結果、エッチングが強くなり、結晶欠陥が生じたことでキャリアが不活性化したものと推察される。なお、この現象の発生は、図８に示すｎ層３５の断面写真を参照して後述される。
　［Ｉ－Ｖ特性、発光特性の検証］
　次に、Ｖ／ＩＩＩ比を２０００より高く１００００以下としてｎ層３５を成長させて素子を形成することで、低い動作電圧で発光に必要な電流を素子に流すことができる点につき、実施例を参照して説明する。
　図５は、Ｉ－Ｖ特性及び発光特性を検証するための検証用素子の例である。図５に示す検証用素子２Ｂは、図３に示す検証用素子２Ａのｎ層３５の上面に、更に発光層３３、ｐ層３１及びｐ＋層４１を形成し、ｐ＋層４１の上面に給電端子４２を２箇所形成している。ｐ＋層４１は、ｐ層３１と給電端子４２とのコンタクト抵抗を低減させるために形成されたものであり、ここでは高濃度ドープのｐ－ＧａＮで構成した。
　そして、ｎ層３５の成長条件として、Ｓｉドープ濃度を４×１０１９／ｃｍ３とし、Ｖ／ＩＩＩ比を２０００，４０００，８０００，１００００，１２０００とした５種類の検証用素子２Ｂを形成した。
　図６は、ｎ層３５の形成時のＶ／ＩＩＩ比を異ならせた各検証用素子２Ｂに対して電流を印加したときの、電流－発光出力の関係を示すグラフである。
　また、図７は、ｎ層３５形成時のＶ／ＩＩＩ比を異ならせた各検証用素子２Ｂに対して電圧を印加したときのＩ－Ｖ特性を示すグラフであり、各検証用素子２Ｂに対し、給電端子４２に電圧Ｖを印加したときに流れる電流Ｉの関係をグラフ化したものである。
　図６によれば、Ｖ／ＩＩＩ比を４０００，８０００，１００００としてｎ層３５を形成した検証用素子２Ｂは、Ｖ／ＩＩＩ比を２０００，１２０００としてｎ層３５を形成した検証用素子２Ｂと比べて、同一の電流が流れているときの発光出力が高いことが分かる。また、図７によれば、Ｖ／ＩＩＩ比を４０００，８０００，１００００としてｎ層３５を形成した検証用素子２Ｂは、Ｖ／ＩＩＩ比を２０００，１２０００としてｎ層３５を形成した検証用素子２Ｂと比べて、同一の電流を流すのに必要な電圧が低く抑えられていることが分かる。
　図６及び図７の結果からも、Ｖ／ＩＩＩ比を２０００より高く１００００以下としてｎ層３５を成長させることで、ｎ層３５が低抵抗化できていることが分かる。すなわち、Ｖ／ＩＩＩ比を２０００より高く１００００以下として形成したｎ層３５を含む窒化物発光素子１を形成することにより、低い駆動電圧で必要な電流量を流すことができ、また同一の電流量を供給したときの発光量を向上させることができる。つまり、ｎ層３５へのＳｉドープ濃度を著しく高くすることなく、発光効率を向上させることができる。
　［Ｖ／ＩＩＩ比の上限値の検証］
　図４を参照して前述したように、Ｖ／ＩＩＩ比を１２０００のように極めて高い値とした場合には、ｎ層３５に形成されるキャリア濃度は、ドープしたＳｉ濃度を下回っている。これは、ｎ層３５に結晶欠陥が生じたものと推察される。この点につき、図８に示すｎ層３５の断面ＴＥＭ（Transmission Electron Microscope：透過型電子顕微鏡）写真を参照して説明する。
　図８は、図３に示す検証用素子２Ａを、Ｖ／ＩＩＩ比を２０００，４０００，８０００，１００００，１２０００としてｎ層３５を成長させた５種類の検証用素子２Ａ（図３参照）における、ｎ層３５の断面ＴＥＭ写真である。図８によれば、Ｖ／ＩＩＩ比を１２０００とした場合には、アンドープ層３６からｎ層３５にかけて形成された貫通転位５１の周囲に結晶欠陥５２が生じているのが確認される。一方、Ｖ／ＩＩＩ比を２０００，４０００，８０００，１００００とした場合には、このような結晶欠陥５２は確認されていない。
　Ｖ／ＩＩＩ比を１２０００とした場合には、ｎ層３５内にこの結晶欠陥５２が形成されたことで、ドープされたＳｉの不活性化が起こり、これによってｎ層３５が高抵抗化されると共に、この結晶欠陥５２による非発光再結合中心が増加したことで発光効率が低下したものと考えられる。
　この図８のＴＥＭ写真と、図４のグラフにより、ｎ層３５の形成時のＶ／ＩＩＩ比はあまりに高くすると結晶欠陥５２の発生に起因したＳｉの不活性化によって、ドープされたＳｉ濃度よりもキャリア濃度が下回ることが分かる。よって、ｎ層３５の形成時のＶ／ＩＩＩ比は、結晶欠陥５２の発生が生じない値をその上限とするのが好ましい。図４及び図８によれば、少なくともｎ層３５の形成時のＶ／ＩＩＩ比が１００００の場合には、結晶欠陥５２の発生が確認されず、Ｓｉ濃度よりも高いキャリア濃度を示すｎ層３５を形成できている。よって、ｎ層３５の形成時のＶ／ＩＩＩ比は１００００以下とするのが好ましい。
　また、図４によれば、ｎ層３５の形成時のＶ／ＩＩＩ比を２０００とした場合には、Ｓｉ濃度とキャリア濃度がほぼ同等であり、Ｖ／ＩＩＩ比を４０００，８０００，１００００とした場合には、Ｓｉ濃度よりも高いキャリア濃度を示すｎ層３５を形成できている。これにより、少なくともｎ層３５の形成時のＶ／ＩＩＩ比を２０００より高く、１００００以下とすることで、Ｓｉ濃度よりも高いキャリア濃度を示すｎ層３５を形成できることが分かる。
　［製造方法］
　次に、窒化物発光素子１の製造方法の一例につき説明する。なお、下記製造方法で説明する製造条件や膜厚などの寸法は、あくまで一例であって、これらの数値に限定されるものではない。
　　（ステップＳ１）
　サファイア基板上にＬＥＤエピ層を形成する。この工程は、例えば以下の手順により行われる。
　　〈サファイア基板の準備〉
　まず、ｃ面サファイア基板のクリーニングを行う。このクリーニングは、より具体的には、例えばＭＯＣＶＤ装置の処理炉内にｃ面サファイア基板を配置し、処理炉内に流量が１０ｓｌｍの水素ガスを流しながら、炉内温度を例えば１１５０℃に昇温することにより行われる。
　　〈アンドープ層の形成〉
　次に、ｃ面サファイア基板の表面に、ＧａＮよりなる低温バッファ層を形成し、更にその上層にＧａＮよりなる下地層を形成する。これら低温バッファ層及び下地層がアンドープ層に対応する。
　アンドープ層のより具体的な形成方法は例えば以下の通りである。まず、МОＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を４８０℃とする。そして、処理炉内にキャリアガスとして流量がそれぞれ５ｓｌｍの窒素ガス及び水素ガスを流しながら、原料ガスとして、流量が５０μｍｏｌ／ｍｉｎのＴＭＧ及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に６８秒間供給する。これにより、ｃ面サファイア基板の表面に、厚みが２０ｎｍのＧａＮよりなる低温バッファ層を形成する。
　次に、ＭＯＣＶＤ装置の炉内温度を１１５０℃に昇温する。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１００μｍｏｌ／ｍｉｎのＴＭＧ及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に３０分間供給する。これにより、低温バッファ層の表面に、厚みが１．７μｍのＧａＮよりなる下地層を形成する。
　　〈ｎ層３５の形成〉
　次に、アンドープ層の上層にＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）の組成からなるｎ層３５を形成する。なお、必要に応じてその上層にｎ型ＧａＮよりなる保護層を形成しても構わない。
　ｎ層３５のより具体的な形成方法は例えば以下の通りである。まず、ＭＯＣＶＤ装置の炉内圧力を３０ｋＰａとする。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、ＴＭＧ、ＴＭＡ及びアンモニアを、ＩＩＩ族元素を含む化合物であるＴＭＧ、ＴＭＡの流量に対する、Ｖ族元素を含む化合物であるアンモニアの流量の比であるＶ／ＩＩＩ比が２０００より高く１００００以下となるような条件下で処理炉内に供給し、ｎ層３５にドープするＳｉ濃度に応じた流量のＴＥＳを処理炉内に供給する。
　例えば、ＴＭＧの流量を５０μｍｏｌ／ｍｉｎ、ＴＭＡの流量を３μｍｏｌ／ｍｉｎ、アンモニアの流量を２２００００μｍｏｌ／ｍｉｎ、ＴＥＳの流量を０．０４５μｍｏｌ／ｍｉｎとして処理炉内に３０分間供給することにより、Ａｌ０．０６Ｇａ０．９４Ｎの組成を有し、Ｖ／ＩＩＩ比が４０００、ドープされるＳｉ濃度が４×１０１９／ｃｍ３、厚みが５００ｎｍの高濃度電子供給層をアンドープ層の上層に形成する。
　上述したように、ＩＩＩ族元素を含む化合物であるＴＭＧ、ＴＭＡの流量に対する、Ｖ族元素を含む化合物であるアンモニアの流量比であるＶ／ＩＩＩ比を、２０００より高く１００００以下としてｎ層３５を成長させる。これにより、ドープされるＳｉ濃度よりも高濃度のキャリアを有したｎ層３５が形成される。
　ＧａＮよりなる保護層を形成する場合には、その後、ＴＭＡの供給を停止すると共に、それ以外の原料ガスを６秒間供給することにより、電子供給層の上層に厚みが５ｎｍのｎ型ＧａＮよりなる保護層を形成する。
　　〈発光層３３の形成〉
　次に、ｎ層３５の上層にＩｎＧａＮで構成される井戸層及びＡｌＧａＮで構成される障壁層が周期的に繰り返される多重量子井戸構造を有する発光層３３を形成する。
　発光層３３のより具体的な形成方法は例えば以下の通りである。まず、ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を８３０℃とする。そして、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が１ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１２μｍｏｌ／ｍｉｎのＴＭＩ（トリメチルインジウム）及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に４８秒間供給するステップを行う。その後、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１．６μｍｏｌ／ｍｉｎのＴＭＡ、０．００２μｍｏｌ／ｍｉｎのＴＥＳ及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に１２０秒間供給するステップを行う。以下、これらの２つのステップを繰り返すことにより、厚みが２ｎｍのＩｎＧａＮよりなる井戸層及び厚みが７ｎｍのＡｌＧａＮよりなる障壁層による１５周期の多重量子井戸構造を有する発光層３３が、ｎ層３５の表面に形成される。
　　〈ｐ層３１の形成〉
　次に、発光層３３の上層に、ＡｌｙＧａ１－ｙＮ（０＜ｙ≦１）で構成される層（正孔供給層）を形成し、更にその上層にＧａＮで構成される層（保護層）を形成する。これら正孔供給層及び保護層がｐ層３１に対応する。
　ｐ層３１のより具体的な形成方法は例えば以下の通りである。まず、ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａに維持し、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が２５ｓｌｍの水素ガスを流しながら、炉内温度を１０５０℃に昇温する。その後、原料ガスとして、流量が３５μｍｏｌ／ｍｉｎのＴＭＧ、流量が２０μｍｏｌ／ｍｉｎのＴＭＡ、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．１μｍｏｌ／ｍｉｎのビスシクロペンタジエニルを処理炉内に６０秒間供給する。これにより、発光層３３の表面に、厚みが２０ｎｍのＡｌ０．３Ｇａ０．７Ｎの組成を有する正孔供給層を形成する。その後、ＴＭＡの流量を９μｍｏｌ／ｍｉｎに変更して原料ガスを３６０秒間供給することにより、厚みが１２０ｎｍのＡｌ０．１３Ｇａ０．８７Ｎの組成を有する正孔供給層を形成する。
　更にその後、ＴＭＡの供給を停止すると共に、ビスシクロペンタジエニルの流量を０．２μｍｏｌ／ｍｉｎに変更して原料ガスを２０秒間供給することにより、厚みが５ｎｍのｐ型ＧａＮよりなるコンタクト層を形成する。
　なお、ｐ型不純物としては、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）、亜鉛（Ｚｎ）、カーボン（Ｃ）などを用いることができる。
　このようにしてサファイア基板上に、アンドープ層、ｎ層３５、発光層３３及びｐ層３１からなるＬＥＤエピ層が形成される。
　（ステップＳ２）
　次に、ステップＳ１で得られたウェハに対して活性化処理を行う。より具体的には、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ：急速加熱）装置を用いて、窒素雰囲気下中６５０℃で１５分間の活性化処理を行う。
　（ステップＳ３）
　次に、ｐ層３１の上層の所定箇所に絶縁層２１を形成する。より具体的には、後の工程で給電端子４２を形成する領域の下方に位置する箇所に絶縁層２１を形成するのが好ましい。絶縁層２１としては、例えばＳｉＯ２を膜厚２００ｎｍ程度成膜する。なお成膜する材料は絶縁性材料であればよく、例えばＳｉＮ、Ａｌ２Ｏ３でも良い。
　（ステップＳ４）
　ｐ層３１及び絶縁層２１の上面を覆うように、導電層２０を形成する。ここでは、反射電極１９、保護層１７、及びハンダ層１５を含む多層構造の導電層２０を形成する。
　導電層２０のより具体的な形成方法は例えば以下の通りである。まず、スパッタ装置にてｐ層３１及び絶縁層２１の上面を覆うように、膜厚０．７ｎｍのＮｉ及び膜厚１２０ｎｍのＡｇを全面に成膜して、反射電極１９を形成する。次に、ＲＴＡ装置を用いてドライエアー雰囲気中で４００℃、２分間のコンタクトアニールを行う。
　次に、電子線蒸着装置（ＥＢ装置）にて反射電極１９の上面（Ａｇ表面）に、膜厚１００ｎｍのＴｉと膜厚２００ｎｍのＰｔを３周期成膜することで、保護層１７を形成する。更にその後、保護層１７の上面（Ｐｔ表面）に、膜厚１０ｎｍのＴｉを蒸着させた後、Ａｕ８０％Ｓｎ２０％で構成されるＡｕ－Ｓｎハンダを膜厚３μｍ蒸着させることで、ハンダ層１５を形成する。
　なお、このハンダ層１５の形成ステップにおいて、サファイア基板とは別に準備された支持基板１１の上面にもハンダ層を形成するものとして構わない。このハンダ層は、ハンダ層１５と同一の材料で構成されるものとしてよい。なお、この支持基板１１としては、構造の項で前述したように、例えばＣｕＷが用いられる。
　（ステップＳ５）
　次に、サファイア基板と支持基板１１とを貼り合せる。より具体的には、２８０℃の温度、０．２ＭＰａの圧力下で、ハンダ層１５と支持基板１１を貼り合わせる。
　（ステップＳ６）
　次に、サファイア基板を剥離する。より具体的には、サファイア基板を上に、支持基板１１を下に向けた状態で、サファイア基板側からＫｒＦエキシマレーザを照射して、サファイア基板とＬＥＤエピ層の界面を分解させることでサファイア基板の剥離を行う。サファイアはレーザが通過する一方、その下層のＧａＮ（アンドープ層）はレーザを吸収するため、この界面が高温化してＧａＮが分解される。これによってサファイア基板が剥離される。
　その後、ウェハ上に残存しているＧａＮ（アンドープ層）を、塩酸などを用いたウェットエッチング、ＩＣＰ装置を用いたドライエッチングによって除去し、ｎ層３５を露出させる。
　（ステップＳ７）
　次に、隣接する素子同士を分離する。具体的には、隣接素子との境界領域に対し、ＩＣＰ装置を用いて絶縁層２１の上面が露出するまでＬＥＤ層３０をエッチングする。これにより、隣接領域のＬＥＤ層３０同士が分離される。なお、このとき絶縁層２１はエッチングストッパー層として機能する。
　なお、このエッチング工程では、素子側面を垂直でなく、１０°以上のテーパ角を有する傾斜面とするのが好ましい。このようにすることで、後の工程で絶縁層を形成する際、ＬＥＤ層３０の側面に絶縁層が付着しやすくなり、電流リークを防ぐことができる。
　また、ステップＳ７の後、ＬＥＤ層３０の上面にＫＯＨ等のアルカリ溶液で凹凸面を形成するものとしても構わない。これにより、光取り出し面積が増大し、光取り出し効率を向上させることができる。
　（ステップＳ８）
　次に、ｎ型３５の上面に給電端子４２を形成する。より具体的には、膜厚１０ｎｍのＮｉと膜厚１０ｎｍのＡｕからなる給電端子４２を形成後、窒素雰囲気中で２５０℃１分間のシンタリングを行う。
　その後の工程としては、露出されている素子側面、及び給電端子４２以外の素子上面を絶縁層で覆う。より具体的には、ＥＢ装置にてＳｉＯ２膜を形成する。なおＳｉＮ膜を形成しても構わない。そして、各素子同士を例えばレーザダイシング装置によって分離し、支持基板１１の裏面を例えばＡｇペーストにてパッケージと接合して給電端子４２に対してワイヤボンディングを行う。
　　［別実施形態］
　以下、別実施形態について説明する。
　〈１〉　図１では、窒化物発光素子１としていわゆる縦型構造のＬＥＤ素子を想定して説明したが、図９に示すように、窒化物発光素子１を横型構造のＬＥＤ素子として実現しても構わない。
　図９に示す窒化物発光素子１は、サファイア基板６１上に、アンドープ層３６を有し、その上層に、ｎ層３５、発光層３３、及びｐ層３１を下からこの順に積層して構成されている。ｎ層３５の上面が一部露出されており、ｎ層３５のこの露出面の上層と、ｐ層３１の上面に給電端子４２が形成されている。
　この構成においても、Ｖ／ＩＩＩ比を２０００より高く１００００以下としてＡｌｘＧａ１－ｘＮを成長させることによってｎ層３５を形成することで、ドープされているＳｉ濃度よりもキャリア濃度の高いｎ層３５が実現されるため、素子抵抗の低減化が図られ、上述した縦型の窒化物発光素子１と同様の効果が実現される。
　図９に示す窒化物発光素子１を形成するに際しては、上述したステップＳ１～Ｓ２の後、ｐ層３１側からｎ層３５の一部上面が露出するまでエッチングを行なう。その後、ｐ層３１の上面及びｎ層３５の一部上面に、ステップＳ８と同様の処理を行なって給電端子４２を形成する。
　なお、図９の窒化物発光素子１において、サファイア基板６１の裏面側に、反射電極１９を形成しても構わない。また、給電端子４２の上面を除くＬＥＤ層３０の上面及びＬＥＤ層３０の側面を覆う絶縁層を形成しても構わない。
　〈２〉　図１に示した構造、並びに上述した製造方法は、好ましい実施形態の一例であって、これらの構成やプロセスの全てを備えなければならないというものではない。
　例えばハンダ層１５は、２つの基板の貼り合せを効率的に行うべく形成されたものであって、２基板の貼り合せが実現できるのであれば窒化物発光素子１の機能を実現する上で必ずしも必要なものではない。
　反射電極１９は、発光層３３から放射される光の取り出し効率を更に向上させる意味においては備えるのが好適であるが、必ずしも備えなければならないというものではない。保護層１７なども同様である。
　また、絶縁層２１は、ステップＳ７における素子分離時のエッチングストッパー層として機能させるために形成したが、必ずしも備えなければならないものではない。ただし、絶縁層２１を、支持基板１１の基板面に直交する方向において、給電端子４２に対向する位置に形成することで、電流を支持基板１１の基板面に平行な方向に拡げる効果が期待できる。
　　　　１　　　：　　窒化物発光素子
　　　　２Ａ　　：　　検証用素子
　　　　２Ｂ　　：　　検証用素子
　　　１１　　　：　　支持基板
　　　１５　　　：　　ハンダ層
　　　１７　　　：　　保護層
　　　１９　　　：　　反射電極
　　　２０　　　：　　導電層
　　　２１　　　：　　絶縁層
　　　３０　　　：　　ＬＥＤ層
　　　３１　　　：　　ｐ層
　　　３３　　　：　　発光層
　　　３５　　　：　　ｎ層（ＡｌｘＧａ１－ｘＮ）
　　　３６　　　：　　アンドープ層
　　　４１　　　：　　ｐ＋層
　　　４２　　　：　　給電端子
　　　５１　　　：　　貫通転位
　　　５２　　　：　　結晶欠陥
　　　６１　　　：　　サファイア基板
 

Claims (3)

  1. 　支持基板上に、ｎ層と、ｐ層と、前記ｎ層と前記ｐ層に挟まれた位置に形成された発光層を有する窒化物発光素子であって、
    　前記ｎ層は、キャリア濃度が、ドープされているＳｉ濃度よりも高いＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）で構成されていることを特徴とする窒化物発光素子。
  2. 　前記ｎ層は、ドープされているＳｉ濃度が１×１０１９／ｃｍ３以上のＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）で構成されていることを特徴とする請求項１に記載の窒化物発光素子。
  3. 　請求項１又は２に記載の窒化物発光素子の製造方法であって、
    　ＩＩＩ族元素を含む化合物の流量に対するＶ族元素を含む化合物の流量の比であるＶ／ＩＩＩ比が２０００より大きく１００００以下の原料ガスを処理炉内に供給して結晶成長させることで前記ｎ層を形成する工程を含むことを特徴とする窒化物発光素子の製造方法。
     
     
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