JP5043333B2 - 親水性Si表面と界面接合酸化物の溶解とを用いるSi間擬似疎水性ウェハ接合 - Google Patents

親水性Si表面と界面接合酸化物の溶解とを用いるSi間擬似疎水性ウェハ接合 Download PDF

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Description

本発明は、一般に、半導体のウェハ接合に関し、より具体的には、異なるSi表面配向を有する2つのウェハが、きれいで、実質的に如何なる界面酸化物もない接合境界面を生成するような方法で接合され、処理される、シリコン間すなわちSi間のウェハ接合方法に関する。
半導体デバイス技術は、nFET(すなわち、nチャネルMOSFET)又はpFET(すなわち、pチャネルMOSFET)のような相補型金属酸化膜半導体(CMOS)デバイスの性能を改善するために、ますます特殊Siベースの基板に依存している。例えば、キャリア移動度がシリコン配向に強く依存することにより、例えば、非特許文献1及び特許文献1によって説明されるような、nFETが(100)配向されたSi(電子移動度がより高い方向)内に形成され、pFETは、(110)配向されたSi(正孔移動度がより高い方向)内に形成される、ハイブリッド配向のSi基板への高い関心がもたらされた。
ハイブリッド配向基板を製造する種々の手法があるが、全てが、第1の配向(第1の半導体ウェハから生じる)を有する半導体の領域及び第2の配向(第2の半導体ウェハから生じる)を有する半導体の領域を生成するために、何らかのタイプの接合及び層伝送に関する基本的要件を共有する。
大部分のSiウェハ接合技術は、酸化物(又は天然の酸化物)が接合されることになるウェハ表面の両方に配置される、親水性接合を用いる。接合される境界面に酸化物が望まれるとき(例えば、シリコン・オン・インシュレータ(SOI)基板を製造するとき)、親水性接合は適切な手法である。しかしながら、幾つかの用途では、接合境界面に酸化物層がない、Si間の直接接合が必要とされる。例えば、特許文献2によって説明されるような、アモルファス化/テンプレート化再結晶(ATR)法によるハイブリッド配向基板の製造は、異なる表面配向(例えば、(110)Si及び(100)Si)を有するSi表面間のきれいなSi/Si間界面を必要とする。
こうしたSi間の直接接合は、通常、より一般的に用いられる親水性接合より困難であり、あまり発達していない技術である疎水性接合を用いて達成される。幾つかの理由のために、疎水性接合は、比較的難しい技術である。疎水性(Hで終端する)表面は、親水性のものより汚れやすく、真空環境において疎水性接合を行う選択をすることが多い。さらに、広く用いられる表面プラズマ処理は、一般的に、室温の接合が、表面酸素の導入を可能にするように開発され、該表面処理が酸化物のない接合境界面と両立しないようにした。大部分の切断プロセス(接合された層を最初に取り付けられたウェハから分離するのに用いられる)は熱で作動され、接合と同じ温度範囲で発現しはじめるので、高温における接合は、問題を引き起こすこともある。
接合中に極薄(1nm−2nm)の酸化物がウェハ表面の一方の側又は両側に存在するが(接合が親水性であることを可能にする)、接合後にこれを除去することによって消滅させ、接合境界面にSi間の所望の直接接触を残す、「擬似疎水性」接合法があれば、Si間の直接接合を非常に簡略化することができる
Siウェハ・ドーピング、Siウェハ成長(フロートゾーン(FZ)法又はチョクラルスキ(Cz)法)、及びSiウェハ表面配向の関数として、接合されたSiウェハ間の埋込み酸化物層の溶解及び/又は島状化が既に考察された。非特許文献2及び非特許文献3の両方が、1100℃から1200℃までの範囲の温度でのNアニール処理を用いるものであった。1nmより厚い厚さを有する天然酸化物の溶解は不可能であり、特にCzウェハを用いる場合に、望ましくない酸化物の島状化が一般的であることが結論づけられた。
この島状化の例が、図1(A)及び図1(B)に概略的に示される。図1(A)は、島状化をもたらすアニール前の接合構造体10の断面を示す。図1(A)の接合構造体10は、基板シリコン・ウェハ20、接合シリコン層30、及び境界面50における連続的な酸化物層40を含む。図1(B)に示されるように、アニール処理後、酸化物層40は分裂して島60になる。
これらの結果と対照的に、1150℃でのアニール処理後、FZウェハにおいて境界酸化物の幾つかの単分子層を消滅させ得ることが示された。残念なことに、FZウェハは、依然として非常に高価であり、処理中に比較的容易に変形し、一般的には、高抵抗基板が必要とされる場合にのみ用いられる。さらに、接合が、高真空以外のいずれかの環境において行われる場合には、界面酸化物層は、決して幾つかの単分子層のように薄くならない。
2003年6月17日に出願された、「High−performance CMOS SOI device on hybrid crystal−oriented substrates」という名称の米国特許出願第10/250,241号明細書 2003年12月2日に出願された、「Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers」という名称の米国特許出願第10/725,850号明細書 米国特許出願番号第10/725,850号明細書 米国特許出願番号第10/696,634号明細書 M.Yang他著、「High Performance CMOS Fabricated on Hybrid Substrate with Different Crystal Orientations」、IEDM 2003 Paper 18.7 P.McCann他著、「An investigation into interfacial oxide in direct silicon bonding」、Semiconductor Wafer Bondingに関する第6回国際シンポジウム、San Francisco、2001年9月2日−7日 K.Y.Ahn他著、「Stability of interfacial oxide layers during silicon wafer bonding」、J.Appl.Phys.65 561(1989年) Q.Y.Tong及びU.Gosele著、「Semiconductor Wafer Bonding Scinece and Technology」、John Wiley(New York、1999年)
上記に鑑みて、接合後にSi間界面に残っている極薄界面酸化物を除去する方法を有することが望ましい。より具体的には、Si間の親水性ウェハ接合後に残っている極薄界面酸化物を除去し、疎水性接合で達成されるものに匹敵する特性を有するSi間の接合境界面を形成する方法を有することが望ましい。
本発明の目的は、Si間の親水性ウェハ接合後に残っている極薄界面酸化物(約0.5nmから約4nmまでのオーダーの)を除去する方法を提供することであり、これにより親水性接合の利便性に見合った、疎水性接合を用いて達成されるものに匹敵するSi間界面の形成が可能になる。
本発明の別の目的は、2つのシリコン含有半導体材料間の接合境界面に配置された望ましくない材料を薄くするか又はこれを除去する方法を提供することである。
本発明の更に別の目的は、Si間界面が、酸化物を含んでいず、親水性接合によって形成されるSi層・Siウェハ間の接合ウェハ対を形成する方法を提供することである。
本発明の第1に述べられた目的は、極薄酸化物層を含むSi間の接合境界面が、酸化物を溶かすのに十分長い時間(例えば、1分間から24時間まで)、高温雰囲気(例えば、1200℃から1400℃まで)でアニールされる、酸化物溶解プロセスによって達成される。具体的には、極薄酸化物層によって分離される第1のSi材料及び第2の材料を含む接合構造体が提供され、次にこの接合構造体が、酸化物を溶かすのに十分であるが、Si材料を溶かすには十分でない温度でアニールされる。
Si間の接合境界面における極薄酸化物層は、一般に、約2nmから約3nmまでの初期厚さを有する。酸化物層は、天然の酸化シリコン、化学酸化物(例えば、湿式化学洗浄(wet chemical clean)によって生成されたような)、熱成長された酸化物、化学気相成長法によって堆積された酸化物、又はプラズマ処理の結果として形成された酸化物を含む(又はこれらから得る)ことができる。
本発明のより多くの一般的な目的に関して、類似したアニール処理を用いて、2つのシリコン含有半導体材料間の接合境界面に配置された望ましくない材料を薄くするか、又はこれを除去することができる。例えば、類似したアニール処理を用いて、2つのSiGe層間の境界面からO含有材料を除去することができる。
本発明の最後の目的に関して、Si間の境界面に酸化物がなく、さらに該Si間の境界面が親水性Si表面を接合することによって形成される、Si層・Siウェハ間の接合対を形成する方法が提供される。本発明のこの実施形態のステップは、
接合されることになるSi表面を有するハンドル・ウェハを選択するステップと、
接合されることになるSi表面を有し、好ましくは、ドナー・ウェハ表面から所定の深さの切断面又はエッチング停止領域を含むドナー・ウェハを選択するステップと、
2つのウェハの接合面に当該技術分野に周知の洗浄及び表面処理を施し、いずれの接合面上にも約3nmから5nmまでより多い酸化物をもたらすことなく、該接合面を親水性のままにするステップと、
当該技術分野に周知の方法によってウェハを接合するステップと、
ドナー・ウェハの望ましくない部分を除去し、移送されたドナー・ウェハを残すステップと、
必要に応じて移送されたドナー・ウェハ層上に表面処理を行い、所定の表面仕上げ及び厚さを有する接合されたドナー・ウェハを残すステップと、
本発明の新規な酸化物溶解プロセスを実行し、接合面に残っている界面材料を除去するステップと、
を含む。
例えば、(100)配向を有するSi表面接合が(110)配向を有するSi表面に接合されるときなど、接合境界面におけるSi表面が、異なる表面配向を有するとき、Si間の接合に関する本発明の態様は、最も有利である。
ここで、本出願に添付する図面を参照することによって、本発明をより詳細に説明する。添付図面において、同様の要素及び対応する要素は、同様の参照番号で言及される。本発明の様々な処理ステップ中の構造体を表す本発明の図面は、例証目的のために提供されるものであり、よって縮尺に合わせて描かれていないことにも注意される。
最初に、2つのシリコン表面が異なる表面配向を有する場合の、2つの接合されたシリコン表面間の界面酸化物を除去するか又はその厚さを減少させるための本発明の酸化物溶解プロセスの最初のステップ及び最後のステップの概略的な断面図を示す図2(A)及び図2(B)について説明する。異なる表面配向は、例えば、Siウェハのいずれの長軸又は短軸も含むことができる。図2(A)は、第1の配向を有するSi層又はハンドル・ウェハ110と、第1の配向と異なる第2の配向を有するシリコン・オン・インシュレータ(SOI)層120と、素子110及び120を分離する極薄埋込み酸化物(ボックス)層130とを含む開始構造体100を示す。極薄酸化物層130は、典型的には、5nmの厚さより薄い。次に、開始構造体100は、本発明の酸化物溶解プロセスに曝され、酸化物のない境界面140と、場合によっては最初のSi層120より薄いものになる最終的なSi層120´とを有する図2(B)の構造体を生成する。
図3(A)及び図3(B)は、接合されたシリコン表面の一方が、適度に厚い埋込み酸化物層又はハンドル・ウェハ111上の他の絶縁層180上に配置される場合の、本発明の酸化物溶解プロセスの最初のステップ及び最後のステップを示す。図3(A)及び図3(B)の構造体160及び170は、図2(A)及び図2(B)の構造体100及び150に類似したものである。特許文献3に示されるように、図3(B)の170のような構造体は、特定のATR法によってSOIハイブリッド配向基板を製造するための開始基板として有用なものである。埋込み酸化物層180は、典型的には、約100nmから約200nmまでの厚さを有する。本発明の酸化物溶解プロセスは、層180を幾分薄くするが、このことは、あまり重要ではない(およそ3nmの厚さの変化は、埋込み酸化物層180´の最初の厚さのわずかな割合でしかない)。
シリコン層又はハンドル・ウェハ110及びSOI層120の異なる表面配向は、(100)、(110)、(111)などから選択することができる。
図4(A)乃至図4(E)は、疎水性接合で達成されるものに匹敵する特性を有するSi間の接合境界面を有するウェハ構造体を生成するために、どのように本発明の酸化物溶解アニール処理をSi間の浸水性接合法に組み込むかを示す。図4(A)は、Si接合面113を有するハンドル・ウェハ112と、Si接合面115及び任意の切断面又はエッチング停止領域116を有するドナー・ウェハ114とを示す。図4(B)は、接合面を親水性のままにし、約3nmから約5nmまでの厚さより薄い表面酸化物層117を有する、洗浄及び表面処理後の図4(A)のウェハを示す。図4(C)は、接合後の図4(B)のウェハを示す。次に、結合された界面酸化物層182を有する接合されたウェハ対118が、当該技術分野に周知の接合方法を用いて生成される(例えば、各々の内容の全体が引用により本明細書に組み入れられる非特許文献4又は特許文献4を参照されたい)。図4(D)は、ドナー・ウェハの望ましくない部分を除去し、移送されたドナー・ウェハ層186を有する構造体184を残した図4(C)の構造体を示す。次に、本発明の酸化物溶解プロセスを用いて、接合境界面に残っている界面材料を除去し、酸化物のない境界面188を有する図4(E)の構造体を生成する。
ハンドル・ウェハ112及びドナー・ウェハ114は、表面下の絶縁層又は半導体層、或いは図4(A)に図示されていない他の構造体を含むことができることに注意すべきである。必要に応じて移送されたドナー・ウェハ層186に表面処理を施して、所望の表面仕上げ及び厚さを有する層を残すことができ、接合後に種々のアニール処理を行って、接合強度を改善できることにも注意すべきである。
図5乃至図6は、図2乃至図4に用いられる酸化物溶解アニール処理の中間段階を示す。図5は、保護キャップ層なしで、弱酸化性アニール雰囲気において、酸化物溶解アニールが行なわれる場合であり、図6は、保護キャップ層の堆積後に、不活性アニール雰囲気において酸化物分溶解アニールが行われる場合である。
いずれにしても、本発明の酸化物溶解アニールは、約1分から約24時間までの範囲の期間、雰囲気において、約1200℃から約1400℃までの範囲の温度で行われることが好ましい。アニールは、約1時間から約5時間までの範囲の期間、大気圧雰囲気において、約1300℃から約1330℃までの範囲の温度で行われることがより好ましい。ランプ速度は、約0.1℃/分から約10℃/分までの範囲であることが好ましく、この範囲の下端のランプ速度は、1200℃より高い温度であることが好ましい。
図5(A)乃至図5(C)は、保護キャップ層がない場合の本発明の酸化物溶解アニール処理を示す。図5(A)は、アニール処理前の図2(A)の開始構造体100を示す。図5(B)は、酸化物のない境界面140、薄くされたSi層120´、及びアニール雰囲気においてSi層120が酸素又は他の反応種と反応した結果生じた反応層200を有する構造体190を生成するために、上述の好ましい時間/温度範囲で弱酸化性雰囲気においてアニールした後の、図5(A)の構造体100を示す。次に、当該技術分野において周知のいずれかのプロセス(例えば、HF含有溶液における湿式エッチングなど)によって、一般的にSiOからなる反応層200を除去し、図2(B)及び図5(C)の構造体150を形成する。
露出したSi表面に穴があくのを防止するために、一般に、微量のOをアニール雰囲気内に意図的に組み込むことができる。酸素濃度を低くしすぎると、揮発性のSi亜酸化物(例えば、SiO)の形成及び脱離を介して、Siが粗くなり、穴があくことになる。雰囲気内の酸素濃度が高すぎると、厚い表面のSiOが形成され、かなりの量のSiが消費される。約0.02%から約2%までの範囲の酸素Oを添加することが、均一に非常にゆっくりと成長するSiO層の形成を可能にし、これによりSi表面が比較的滑らかに保持される。
図6(A)乃至図6(D)に示されるように、保護キャップ層を用いて、本発明のアニール処理中のシリコン消費を最小にするか又は排除することができる。図6(A)は、アニール前の図2(A)の開始構造体100を示す。次に、図6(B)は、保護キャップ層210の堆積後の図6(A)の構造体100を示す。次に、図6(B)の構造体は、上述の好ましい時間/温度範囲で不活性雰囲気又は弱酸化性雰囲気においてアニールされ、極薄酸化層130を溶解して除去し、酸化物のない境界面140、ごくわずかに薄くされたSi層120´´、及び、場合によっては少なくとも部分的に酸化した保護キャップ層210´を有する、図6(C)の構造体を生成する。次に、アニール後、キャップ層210´が除去され、図6(D)の構造体を生成する。
保護キャップ層210は、一般に、熱的に安定し、下にある半導体領域に対して反応せず、アニール後に選択的に除去しやすい、1つ又はそれ以上の層の堆積された材料からなる。堆積された保護キャップ層のために好ましい材料は、SiO、SiN、又はSiO、Si(アモルファス、多結晶、又は単結晶の)を含む材料の群から選択された1つ又はそれ以上の層を含む。保護キャップ層の厚さは、約30nmから約500nmまでの範囲であることが好ましい。
高温のアニール段階のための酸化性雰囲気への必要性は、保護キャップ層を用いることによって減少される。上述のように、幾らかのOが、意図的にアニール雰囲気に添加され、SiO(s)−−SiO(s)−−SiO(g)均衡状態をSiO(s)の形成に向けて、SiO(g)脱離(desorption)から遠ざかるように傾ける(このことが、エッチングをもたらし、Si表面に穴をあける)。SiO及びSiNキャップ層の両方が、酸素の吸着及び基板のSi酸化の結果生じたSiOの脱離を妨げることによってSi表面を保護する。しかしながら、SiOは、雰囲気中の酸素含有種と反応し、SiO(g)及び(雰囲気中にH含有ガスが存在する場合には)SiOのような他の揮発性種を形成することができるので、SiNキャップ層は、SiOより揮発性が低い可能性が高い。しかしながら、SiN層は、少なくとも幾らかの表面酸化を受けやすく、意図的に添加されたOなしの雰囲気においてさえ、何らかのSiOの形成が予想される。
幾つかの好ましい保護キャップ層が、これらの利点及び不利な点と共に以下に説明される。
(A)基板/SiO。好ましい保護キャップ層は、(約50nmから約500nmまでのオーダーの)厚い層のSiOを含むことができる。こうしたキャップ層は、単純であり、効果的であるという利点を有する。しかしながら、SiN層は、酸素に対するより優れた拡散障壁となることができ、上述のように、酸化物キャップは、依然として薄くなりやすい。
(B)基板/SiO/SiN。好ましい二層保護キャップは、(約50nmから約200nmまでのオーダーの)SiN上部層と併せて(約5nmから約200nmまでのオーダーの)薄いSiO下部層を含むことができる。アニール後、希薄HF内でエッチングすることによって、SiN上部層の酸化によって形成された表面SiOを除去することができ、高温リン酸内で、下にあるSiOに対して残りのSiN上部層を容易に選択的にエッチングすることができる。しかしながら、高いアニール温度は、窒化物の上部層を有する酸化物の下部層の望ましくない混合をもたらし、HF内でも高温リン酸内でも不溶性の酸窒化SiO(又は同様の組成物の1つ)を形成することがある。この問題は、窒化物、酸化物、及び酸窒化物についてほぼ等しい速度を有するHFエチレン・グリコール溶液内でエッチングすることによって克服することができる。酸窒化SiOと対照的に、SiNとOの反応によって形成される表面SiOは、ほぼSiO熱酸化物の速度で、希釈HFにおいて容易に除去される。
(C)基板/SiO/Si。好ましい二層保護キャップは、多結晶又はアモルファス・シリコンのより厚い上部層と併せて薄いSiO下部層を含むことができる。アニール中に、堆積されたSiの最上部分が酸化物層に変換される。この酸化物は、HFによって除去され、Siは、例えば、水酸化テトラ・メチルアンモニウム(TMAH)、種々の反応性イオン、及び/又はプラズマ処理等のような酸化物に対して選択的な、如何なる数のエッチングによっても除去することができる。次に、基板上の残りの薄いSiO層をHFによって除去することができる。上にある多結晶のSi内に酸化物が溶けた結果、期待される厚さの減少を可能にするように、下部層の厚さは、約5nmから約10nmより著しく大きくなるようにする必要がある。好ましい層厚は、薄いSiOについて約20nmから約50nmまで、ポリSi上部層について約100nmから約200nmまでとすることができる。
(D)基板/SiO/Si/SiO。好ましい保護キャップは、SiOの上部層に続いて、多結晶又はアモルファス・シリコンの(約50nmから約100nmまでのオーダーの)より厚い上部層と併せて(約20nmから約50nmまでのオーダーの)より薄いSiOの下部層を含むことができる。SiOの上部層は、必要とされるSiの厚さ及び酸化シリコンの量を減少させる。(c)において上述されたSiO/Si保護キャップと同様に、SiO下部層を薄くしすぎないことが最も良い。
一般に、アニール雰囲気は、真空、又はAr、He,Kr、Ne、Xe、N、O、H、H含有ガス、C含有ガス、F含有ガス、Cl含有ガス、Si含有ガス、ハロゲン含有ガス、酸素含有ガス、及びこれらの混合物を含む群から選択される少なくとも1つのガスを含むことができる。
Si間の接合境界面の極薄酸化物層は、一般的に、約0.5nmから約4nmの厚さを有しており、約2nmから約3nmまでの範囲の厚さがより一般的である。酸化物層は、天然酸化シリコン、化学酸化物(例えば、湿式化学洗浄によって生成されるような)、熱成長された酸化物、化学気相成長によって堆積された酸化物、又はプラズマ処理の結果として形成された酸化物を含むことができる(又は、これらから得ることができる)。酸化物層はまた、シリコン及び酸素に加えて、例えば、C、Cl、F、Ge、H、N、S、As、B、P、Sb、又はSnを含む1つ又はそれ以上の原子のような他の原子をさらに含むことができる。
本発明のより一般的な態様は、上述の高温アニールを用いて、2つのシリコン含有半導体材料の接合境界面に配置された望ましくない材料を除去するか、又はその厚さを減少させることに関する。望ましくない材料は、例えば、酸化シリコン、酸窒化物のような、C、Ge、N、O、又はSiからなる少なくとも1つの元素を含有する層を含むことができる。2つのシリコン含有半導体材料の表面結晶配向、微細構造(単結晶、多結晶、又はアモルファス)、及び組成は、同じであっても、異なっていてもよい。SiGe合金は、本発明の範囲内に含まれるSi含有半導体材料の一例であり、他のものには、SiC及びSiGeC、並びに少なくとも1つのドーパントを含む前述のSi含有材料のいずれかが含まれる。
本発明の方法は、例えば、(100)配向を有するSi表面が、(110)配向を有するSi表面に接合されるときなど、接合境界面においてSi表面が異なる表面配向を有するときに最も有利になるように用いられる。本発明のより一般的な態様において、同様のアニールを用いて、2つのシリコン含有半導体材料の接合境界面に配置された望ましくない材料を除去することができる。2つのシリコン含有半導体材料の表面結晶配向、微細構造(単結晶、多結晶、又はアモルファス)、及び組成は、同じであっても、異なっていてもよい。
本発明を例証し、本発明の有効性を実証するために、次の例が提供される。
この実施例は、(100)配向されたSi層と(110)配向されたSiハンドル・ウェハとの間の接合境界面に存在する界面酸化物を除去するために、どのように本発明の方法が用いられたかを示す。界面酸化物の除去は、アニール前及びアニール後の透過型電子顕微鏡(TEM)の画像(図7)と光反射率のデータ(図8)を比較することによって確立された。
図7(A)は、(110)配向されたSiハンドル・ウェハ320と、160nmの厚さを有する(100)配向されたSi層310と、1000℃における2時間の接合アニール後に残っている2nm−3nmの厚さを有する界面酸化物層330とを有する、図2(A)又は図5(A)の100に類似した基板構造体300のTEM画像を示す。Si層310とSiハンドル・ウェハ320との間のハーフトーンの色対比は、これらの結晶配向の差から生じるものである。
図8(A)の実線は、基板300についての反射率対波長データを示す。400nm−800nmの範囲の波長の振動(バルク(100)配向されたSiウェハについての図8(B)の点線にない)は、埋込み酸化層の存在を示した。
次に、基板構造体300に、以下のステップ、すなわち、
250℃−950℃、5℃/分、Ar+1.2%O
950℃−1200℃、3℃/分、Ar+0.13%O
1200℃−1325℃、1℃/分、Ar+0.063%O
1325℃/5時間、Ar+0.063%O
1325℃−1200℃、−3℃/分、Ar+0%O
1200℃−400℃、−5℃/分、N
を含むアニールが施された。
アニールにより、約36nmのシリコン消費に対応する、約80nmの表面酸化物が生成された。
図7(B)は、アニール後の基板構造体300のTEM画像を示し、水性HFによる表面酸化物の除去により、基板構造体340が生成される。界面酸化物330がなくなり、異なるように配向されたシリコン領域310´と320との間の境界面に平坦な積層欠陥のアレイを残した。表面Si層310´は、元の層310よりわずかに薄く、ハンドル・ウェハ320は同じままであった。
図8(B)の実線は、基板構造体340についての反射率対波長データを示す。波長範囲400nm−800nmにおける振動はほとんどなく、線は、バルク(100)配向されたSiウェハの点線とほぼ同じである。図7(B)のTEMデータほど明確ではないが、これは、少なくとも界面酸化物の厚さの減少を極めて実質的に示唆するものであった。(界面酸化物330に影響を与えることなく)単に層310を層310´の厚さに薄くすることによって基板300から形成されたサンプルについての図8(A)の点線においては、強い振動が依然として存在するので、層310と層310´との間の厚さの差は、減少した振動の振幅を考慮するのに十分なものではなかったことに注意すべきである。
本発明は、その好ましい実施形態に関して示され、説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、前述の変更及び形態及び詳細における他の変更をなし得ることを理解するであろう。したがって、本発明は、記載され、示されたとおりの形態及び詳細に制限されるものでなく、添付の特許請求の範囲内に含まれるものに制限されることが意図される。
(A) 境界酸化物層を除去する従来技術の試みの前の接合されたシリコン間の界面を示す断面図である。 (B) 境界酸化物層を除去する従来技術の試みの後の接合されたシリコン間の界面を示す断面図である。 (A) 2つの接合されたシリコン表面間の界面酸化物を除去するため、又はその厚さを減少させるための、本発明の酸化物溶解の種々の処理段階を示す断面図である。 (B) 2つの接合されたシリコン表面間の界面酸化物を除去するため、又はその厚さを減少させるための、本発明の酸化物溶解の種々の処理段階を示す断面図である。 (A) 接合されたシリコン表面が埋込み酸化物層上に配置された場合の、本発明の酸化物溶解の種々の処理ステップを示す断面図である。 (B) 接合されたシリコン表面が埋込み酸化物層上に配置された場合の、本発明の酸化物溶解の種々の処理ステップを示す断面図である。 (A) 疎水性接合で達成されるものに匹敵する特性を有するSi間の接合境界面を有するウェハ構造体を生成するために、どのように本発明の酸化物溶解プロセスをSi間の親水性接合方法に組み込むことができるかを示す、断面図である。 (B) 疎水性接合で達成されるものに匹敵する特性を有するSi間の接合境界面を有するウェハ構造体を生成するために、どのように本発明の酸化物溶解プロセスをSi間の親水性接合方法に組み込むことができるかを示す、断面図である。 (C) 疎水性接合で達成されるものに匹敵する特性を有するSi間の接合境界面を有するウェハ構造体を生成するために、どのように本発明の酸化物溶解プロセスをSi間の親水性接合方法に組み込むことができるかを示す、断面図である。 (D) 疎水性接合で達成されるものに匹敵する特性を有するSi間の接合境界面を有するウェハ構造体を生成するために、どのように本発明の酸化物溶解プロセスをSi間の親水性接合方法に組み込むことができるかを示す、断面図である。 (E) 疎水性接合で達成されるものに匹敵する特性を有するSi間の接合境界面を有するウェハ構造体を生成するために、どのように本発明の酸化物溶解プロセスをSi間の親水性接合方法に組み込むことができるかを示す、断面図である。 (A) 保護キャップ層がない弱酸化性アニール雰囲気において界面酸化物が除去される場合の、本発明の酸化物溶解プロセスの中間段階を示す、断面図である。 (B) 保護キャップ層がない弱酸化性アニール雰囲気において界面酸化物が除去される場合の、本発明の酸化物溶解プロセスの中間段階を示す、断面図である。 (C) 保護キャップ層がない弱酸化性アニール雰囲気において界面酸化物が除去される場合の、本発明の酸化物溶解プロセスの中間段階を示す、断面図である。 (A) 保護キャップ層の堆積後に不活性雰囲気又は弱酸化性アニール雰囲気において界面酸化物が除去される、本発明の酸化物溶解プロセスの中間段階を示す、断面図である。 (B) 保護キャップ層の堆積後に不活性雰囲気又は弱酸化性アニール雰囲気において界面酸化物が除去される、本発明の酸化物溶解プロセスの中間段階を示す、断面図である。 (C) 保護キャップ層の堆積後に不活性雰囲気又は弱酸化性アニール雰囲気において界面酸化物が除去される、本発明の酸化物溶解プロセスの中間段階を示す、断面図である。 (D) 保護キャップ層の堆積後に不活性雰囲気又は弱酸化性アニール雰囲気において界面酸化物が除去される、本発明の酸化物溶解プロセスの中間段階を示す、断面図である。 (A) 本発明のアニール処理前の接合境界面の透過型電子顕微鏡(TEM)画像の断面図を示す。 (B) 本発明のアニール処理後の接合境界面の透過型電子顕微鏡(TEM)画像の断面図を示す。 (A) 図7(A)のサンプルについての反射率対波長データを示す。 (B) 図7(B)のサンプルについての反射率対波長データを示す。
符号の説明
10、100、150、170、184、190:構造体
112、320:ハンドル・ウェハ
114、186:ドナー・ウェハ
300、340:基板構造体
182、330:界面酸化物層

Claims (15)

  1. 半導体構造体を製造する方法であって、
    2つシリコン表面の各々に存在する3nmから5nmまでの厚さより薄い酸化物層を介して当該2つのシリコン表面を接合することにより接合構造体を形成するステップと、
    250℃から1325℃までの温度範囲においてO が0.02%から2%の濃度範囲で存在する雰囲気内で、前記2つシリコン表面の各々に存在する前記酸化物を含む前記接合構造体アニールするステップを含み、
    前記アニールするステップにより前記接合構造体から前記酸化物層が完全に除去され、前記2つのシリコン表面が互いに直接接合されることを特徴とする方法。
  2. 前記2つシリコン表面が、第1の単結晶表面配向を有する第1のシリコン表面と、第2の単結晶表面配向を有する第2のシリコン表面とを含み、前記第2の単結晶表面配向が、前記第1の単結晶表面配向と異なる、請求項1に記載の方法。
  3. 前記アニールするステップが、0.1時間から24時間までの時間、前記温度範囲で行われる、請求項1に記載の方法。
  4. 酸化物のないSi間界面が存在する、接合されたSiオンSiウェハ対を形成する方法であって、
    接合されることになる第1のSi表面を有するハンドル・ウェハを選択するステップと、
    接合されることになる第2のSi表面を有するドナー・ウェハを選択するステップと、
    前記2つのウェハの接合面に洗浄及び表面処理を施して、いずれの接合面上にもnmからnmまでより多い酸化物をもたらすことなく、親水性接合のための表面を形成するステップと、
    前記ウェハを接合するステップと、
    前記ドナー・ウェハの望ましくない部分を除去し、転写されたドナー・ウェハを残すステップと、
    250℃から1325℃までの温度範囲においてO が0.02%から2%の濃度範囲で存在する雰囲気内で、前記第1のSi表面と前記第2のSi表面とに形成された酸化物層を含む接合されたウェハ対をアニールするステップと、を含み、
    前記アニールするステップにより前記ウェハ対から前記酸化物層が完全に除去され、前記第1のSi表面と前記第2のSi表面とが互いに直接接合されることを特徴とする方法。
  5. 前記ドナー・ウェハは、前記Si表面から所定の深さの切断面又はエッチング停止領域を含む、請求項に記載の方法。
  6. 前記残すステップと前記アニールするステップとの間に、所定の表面仕上げと厚さを有する前記接合されたドナー・ウェハを残すように表面処理を施すステップをさらに含む、請求項に記載の方法。
  7. 前記第1のSi表面が第1の単結晶表面配向を有し、前記第2のSi表面が第2の単結晶表面配向を有し、前記第2の単結晶表面配向が、前記第1の単結晶表面配向と異なる、請求項に記載の方法。
  8. 前記第1及び第2の単結晶表面配向が、(100)、(110)、又は(111)表面配向を含む、請求項または7に記載の方法。
  9. 前記酸化物がシリコン及び酸素を含む、請求項1またはに記載の方法。
  10. 前記アニールするステップが、0.5時間から24時間までの時間、前記温度範囲で行われる、請求項に記載の方法。
  11. 前記アニールするステップが、Ar、He、Kr、Ne、Xe、N 、H含有ガス、C含有ガス、F含有ガス、Cl含有ガス、Si含有ガス、ハロゲン含有ガス及びこれらの混合物からなる群から選択される少なくとも1つのガスを含む前記雰囲気において行われる、請求項1またはに記載の方法。
  12. 前記雰囲気が酸化性である、請求項11に記載の方法。
  13. 前記アニールするステップの前に処分可能な保護キャップ層を堆積させるステップと、該アニールするステップ後に前記処分可能な保護キャップ層を除去するステップとをさらに含む、請求項1またはに記載の方法。
  14. 前記アニールするステップ中に生成される何らかの表面酸化物層を除去するステップをさらに含む、請求項1またはに記載の方法。
  15. 前記除去するステップが、フッ化水素酸(HF)を含有する湿式エッチングを含む、請求項14に記載の方法。
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1719179B1 (en) * 2004-02-25 2018-10-03 Sony Semiconductor Solutions Corporation Photodetecting device
US8138061B2 (en) 2005-01-07 2012-03-20 International Business Machines Corporation Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide
US7285473B2 (en) * 2005-01-07 2007-10-23 International Business Machines Corporation Method for fabricating low-defect-density changed orientation Si
US7670928B2 (en) * 2006-06-14 2010-03-02 Intel Corporation Ultra-thin oxide bonding for S1 to S1 dual orientation bonding
JP2008060355A (ja) * 2006-08-31 2008-03-13 Sumco Corp 貼り合わせウェーハの製造方法および貼り合わせウェーハ
FR2910177B1 (fr) * 2006-12-18 2009-04-03 Soitec Silicon On Insulator Couche tres fine enterree
SG144092A1 (en) * 2006-12-26 2008-07-29 Sumco Corp Method of manufacturing bonded wafer
JP5368996B2 (ja) * 2006-12-26 2013-12-18 ソイテック 半導体オンインシュレータ構造体を製造する方法
WO2008078133A1 (en) * 2006-12-26 2008-07-03 S.O.I.Tec Silicon On Insulator Technologies Method for producing a semiconductor-on-insulator structure
JP5009124B2 (ja) * 2007-01-04 2012-08-22 コバレントマテリアル株式会社 半導体基板の製造方法
JP5038723B2 (ja) * 2007-01-04 2012-10-03 コバレントマテリアル株式会社 半導体基板およびその製造方法
FR2911430B1 (fr) * 2007-01-15 2009-04-17 Soitec Silicon On Insulator "procede de fabrication d'un substrat hybride"
EP2109883A1 (en) 2007-02-08 2009-10-21 S.O.I.T.E.C. Silicon on Insulator Technologies Method of fabrication of highly heat dissipative substrates
JP5256625B2 (ja) * 2007-03-05 2013-08-07 株式会社Sumco 貼り合わせウェーハの評価方法
JP5433927B2 (ja) * 2007-03-14 2014-03-05 株式会社Sumco 貼り合わせウェーハの製造方法
WO2008114099A1 (en) 2007-03-19 2008-09-25 S.O.I.Tec Silicon On Insulator Technologies Patterned thin soi
FR2918792B1 (fr) * 2007-07-10 2010-04-23 Soitec Silicon On Insulator Procede de traitement de defauts d'interface dans un substrat.
JP2011504655A (ja) * 2007-11-23 2011-02-10 エス. オー. アイ. テック シリコン オン インシュレーター テクノロジーズ 精密な酸化物の溶解
EP2065921A1 (en) * 2007-11-29 2009-06-03 S.O.I.T.E.C. Silicon on Insulator Technologies Method for fabricating a semiconductor substrate with areas with different crystal orienation
US7858495B2 (en) * 2008-02-04 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
WO2009104060A1 (en) * 2008-02-20 2009-08-27 S.O.I.Tec Silicon On Insulator Technologies Oxidation after oxide dissolution
WO2009128776A1 (en) * 2008-04-15 2009-10-22 Vallin Oerjan Hybrid wafers with hybrid-oriented layer
FR2933234B1 (fr) * 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
FR2933235B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat bon marche et procede de fabrication associe
FR2933233B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
US20100178750A1 (en) * 2008-07-17 2010-07-15 Sumco Corporation Method for producing bonded wafer
JP2010072209A (ja) * 2008-09-17 2010-04-02 Fuji Xerox Co Ltd 静電荷像現像用トナー、静電荷像現像用トナーの製造方法、静電荷像現像用現像剤および画像形成装置
FR2936356B1 (fr) * 2008-09-23 2010-10-22 Soitec Silicon On Insulator Procede de dissolution locale de la couche d'oxyde dans une structure de type semi-conducteur sur isolant
FR2938120B1 (fr) * 2008-10-31 2011-04-08 Commissariat Energie Atomique Procede de formation d'une couche monocristalline dans le domaine micro-electronique
JP5493345B2 (ja) * 2008-12-11 2014-05-14 信越半導体株式会社 Soiウェーハの製造方法
FR2941324B1 (fr) * 2009-01-22 2011-04-29 Soitec Silicon On Insulator Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant.
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
FR2964495A1 (fr) * 2010-09-02 2012-03-09 Soitec Silicon On Insulator Procede de fabrication d'une structure seoi multiple comportant une couche isolante ultrafine
FR2968450A1 (fr) * 2010-12-07 2012-06-08 Soitec Silicon On Insulator Procede de traitement d'une structure de type semi-conducteur sur isolant
KR101810310B1 (ko) * 2011-01-25 2017-12-18 에베 그룹 에. 탈너 게엠베하 웨이퍼들의 영구적 결합을 위한 방법
FR2972564B1 (fr) 2011-03-08 2016-11-04 S O I Tec Silicon On Insulator Tech Procédé de traitement d'une structure de type semi-conducteur sur isolant
US9312133B2 (en) 2011-08-25 2016-04-12 Aeroflex Colorado Springs Inc. Wafer structure for electronic integrated circuit manufacturing
US9378955B2 (en) 2011-08-25 2016-06-28 Aeroflex Colorado Springs Inc. Wafer structure for electronic integrated circuit manufacturing
US20130049175A1 (en) * 2011-08-25 2013-02-28 Aeroflex Colorado Springs Inc. Wafer structure for electronic integrated circuit manufacturing
US9378956B2 (en) 2011-08-25 2016-06-28 Aeroflex Colorado Springs Inc. Wafer structure for electronic integrated circuit manufacturing
US9396947B2 (en) 2011-08-25 2016-07-19 Aeroflex Colorado Springs Inc. Wafer structure for electronic integrated circuit manufacturing
US20130049178A1 (en) * 2011-08-25 2013-02-28 Aeroflex Colorado Springs Inc. Wafer structure for electronic integrated circuit manufacturing
US9589801B2 (en) 2011-10-31 2017-03-07 Arizona Board Of Regents, A Body Corporated Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Methods for wafer bonding and for nucleating bonding nanophases using wet and steam pressurization
CN102586886A (zh) * 2012-03-10 2012-07-18 天津市环欧半导体材料技术有限公司 一种用于去除硅晶片表面氧沉积物的硅晶片退火方法
US9418963B2 (en) 2012-09-25 2016-08-16 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona Acting For And On Behalf Of Arizona State University Methods for wafer bonding, and for nucleating bonding nanophases
FR3007891B1 (fr) * 2013-06-28 2016-11-25 Soitec Silicon On Insulator Procede de fabrication d'une structure composite
JP6061251B2 (ja) * 2013-07-05 2017-01-18 株式会社豊田自動織機 半導体基板の製造方法
US9601368B2 (en) * 2015-07-16 2017-03-21 Infineon Technologies Ag Semiconductor device comprising an oxygen diffusion barrier and manufacturing method
US9741685B2 (en) * 2015-08-07 2017-08-22 Lam Research Corporation Methods for directly bonding silicon to silicon or silicon carbide to silicon carbide
FR3057705B1 (fr) * 2016-10-13 2019-04-12 Soitec Procede de dissolution d'un oxyde enterre dans une plaquette de silicium sur isolant
EP3586356B1 (de) * 2017-02-21 2023-11-08 EV Group E. Thallner GmbH Verfahren zum bonden von substraten

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3175323B2 (ja) * 1991-08-26 2001-06-11 株式会社デンソー 半導体基板の製造方法
JP2820120B2 (ja) * 1996-06-03 1998-11-05 日本電気株式会社 半導体基板の製造方法
JP4273540B2 (ja) * 1998-07-21 2009-06-03 株式会社Sumco 貼り合わせ半導体基板及びその製造方法
JP2004031715A (ja) * 2002-06-27 2004-01-29 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法及びsoiウエーハ
US7153757B2 (en) 2002-08-29 2006-12-26 Analog Devices, Inc. Method for direct bonding two silicon wafers for minimising interfacial oxide and stresses at the bond interface, and an SOI structure
US7329923B2 (en) 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7023055B2 (en) 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US20050116290A1 (en) 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
US7285473B2 (en) 2005-01-07 2007-10-23 International Business Machines Corporation Method for fabricating low-defect-density changed orientation Si
US8138061B2 (en) 2005-01-07 2012-03-20 International Business Machines Corporation Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide

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