JP4803523B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は、半導体装置、特にリーク電流の少ない高速整流素子(以下、FRDと略記する。)及びその製造方法に関するものである。
【0002】
【従来の技術】
従来のFRDの製造方法を、図3乃至図11を参照して説明する。
先ず、図3はリン・シリケートガラス(PSG)をデボジションした後の半導体基板を示す。
図において、1は半導体基板全体を示す。この半導体基板1は、n↑+導電型の第1の半導体層2上にn↑−導電型のエピタキシャル層3が形成され、このエピタキシャル層3内に主電流通路なるようにP導電型の第3の半導体層4が形成される。
【0003】
また、上記第3の半導体層4の外側にはP導電型のガードリング層5が形成され、その外周にはn↑+導電型のチャネルスットパ層6が形成される。
なお、7は、図示を省略した二酸化珪素(SiO2)皮膜上に堆積されPSGデポジションの際に形成されるPSG膜である。
次に、上記の半導体基板1に対して図4に示すように、所定部分を開孔するために、フォトレジスト8を施す。
【0004】
次いで、図5に示すように、公知のフォトリソグラフィ技術によりP導電型の第3の半導体層4とn↑+導電型のチャネル6に対応するPSG膜7の位置に開孔9を形成する。
次いで、図6に示すように、第3の半導体層4の表面部分に白金(Pt)を蒸着するために、再度フォトレジスト8aを塗布する。
【0005】
次に、図7に示すように、開孔9を施した部分から第3の半導体層4の表面にPt10を蒸着する。
次いで、図8に示すように、フォトレジスト8aを除去した後、所定時間、所定温度によりPt拡散を行う。
次に、図9に示すように、アルミニウム(Al)、金(Au)等からなる電極部材11を蒸着する。
【0006】
次に、図10に示すように、電極部材11上に図示を省略したフォトレジストを施し、公知のフォトリソグラフィ技術により該電極部材11の所定の部分をエッチングし、アノード電極12及びEQR(Equi Potential Ring)電極13を形成する。
【0007】
次いで、上記アノード電極12及びEQR電極13を覆うように半導体基板1のアノード側主面全体に窒化シリコン(SiN)膜、PSG膜等の2ndパッシベーション膜14を形成した後、第3の半導体層4上の該パッシベーション膜14を上記した技術により除去して、図11に示すように、アノード電極12を露出させる。
【0008】
【発明が解決しようとする課題】
従来のFRDの製造方法は上記のように工程を経て製作されるため、工程数が多く製造コストを低減することが困難であった。また、上記の工程を経て製作されたFRDはリーク電流が比較的大きく更らなるリーク電流の低下が求められていた。
【0009】
【発明の目的】
本発明は上記のような課題を解決すためになされたもので、FRDの製造工程数を減らし、製造コストの低減を図ると共に、リーク電流の少ないFRDを提供することを目的とするものである。
【0013】
【課題を解決するための手段】
本発明のFRDは、他方導電型の第3の半導体層及び一方導電型のチャネルストッパ層に白金等のライフタイムキラーがドープされていることを特徴とするものである。
また、本発明のFRDの製造方法は、PSG膜のエッチング時のフォトレジスト膜を、その後のライフタイムキラーをドープするためのマスクとして使用し、従来行っていた再度のフォトレジスト塗布工程を省略したことを特徴とするものである。
【0013】
【実施例】
以下に、本発明の実施例を、図1、図2及び従来例として示した図3乃至図11を参照して説明する。
図1は本発明のFRDの構造を示す断面図である。
本発明のFRDは、半導体基板1に形成した他方導電型の第3の半導体層4と、一方導電型のチャネルストッパ層6にライフタイムキラーとして白金(Pt)10をドープしたことを特徴とするものである。
なお、本発明の実施例では上記ライフタイムキラーとしてPtを使用したが、例えば金(Au)の重金属であっても良い。
また、図1において、従来のFRDと同一部分には同一符号を付して重複した説明を回避する。
【0015】
次に、上記本発明のFRDの製造方法について説明する。
先ず、従来と同様にPSGデポジション工程(図3参照)、フォトレジスト塗布工程(図4参照)及びPSG膜エッチング工程(図5参照)を経た後、従来では第3の半導体層4のみにPtをドープするために再びフォトレジスト8aを塗布する工程(図6参照)を有してしていた。
【0016】
しかしながら本発明では、上記フォトレジスト8aを塗布する工程を省略し、上記図5のPSG膜エッチング工程の終了後、図2に示すようにPSG膜7上に残存するフォトレジスト膜8を利用して他方導電型の第3の半導体層4及び一方導電型のチャネルストッパ層6の表面にPt10の蒸着を行う。
その後、図8と同様にフォトレジスト8aを除去した後、所定時間、所定温度によりPt拡散を行う。
【0017】
さらに後の工程は従来と同様に、アルミニウム(Al)、金(Au)等からなる電極部材11を蒸着し(図9参照)、次いで、アノード電極12及びEQR電極13を形成し(図10参照)、次いで、窒化シリコン(SiN)膜、PSG膜等の2ndパッシベーション膜14を形成した後、アノード電極12を露出させて所期の目的のFRDを得る(図1参照)。
【0018】
次に、上記の製造工程を経て製造されたFRDの実験結果を従来工程で製作されたFRDと比較して図12に表として示す。
なお、図12のサンプルNO.1は、2ndパッシベーション膜をSiN膜とした時のリーク電流(IR)、逆回復時間(Trr)、順電圧降下(VF)を測定したものである。また、図12のサンプルNO.2は、サンプルNO.1とは別の製品に2ndパッシベーション膜をPSG膜とした時のIR、Trr、VFを測定したものである。
上記の結果よりTrr、VFについては、顕著な差が認められなかった。
しかしながら、2ndパッシベーション膜をSiN膜やPSG膜とした場合、いずれもIRの顕著な低下が見られた。
すなわち、通常の特性は従来と同様に維持しながら、リーク電流の低減を実現することができた。
【0019】
【発明の効果】
以上のように本発明よれば、Ptを蒸着するために再度フォトレジストを塗布する工程を省略することにより製造工程を簡略化し、製造コストの低減を図ることができると共に、リーク電流の低いFRDが得られるなどの優れた効果が期待できる。
【図面の簡単な説明】
【図1】本発明のFRDの構造を示す断面図である。
【図2】本発明のFRDの製造方法を説明するためのPt蒸着工程を示す断面図である。
【図3】本発明及び従来のFRDの製造方法を説明するためのPSGデポジション工程を示す断面図である。
【図4】本発明及び従来のFRDの製造方法を説明するためのフォトレジスト塗布工程を示す断面図である。
【図5】本発明及び従来のFRDの製造方法を説明するためのPSG膜エッチング工程を示す断面図である。
【図6】従来のFRDの製造方法を説明するための再度のフォトレジスト塗布工程を示す断面図である。
【図7】従来のFRDの製造方法を説明するためのPt蒸着工程を示す断面図である。
【図8】本発明及び従来のFRDの製造方法を説明するためのPt拡散工程を示す断面図である。
【図9】本発明及び従来のFRDの製造方法を説明するための電極部材蒸着工程を示す断面図である。
【図10】本発明及び従来のFRDの製造方法を説明するための電極部材エッチング工程を示す断面図である。
【図11】従来のFRDの製造方法を説明するためのSiN膜又はPSG膜形成工程を示す断面図である。
【図12】従来工程及び本発明工程で製作されたSBDの電気的特性を比較して示した図である。
【符号の説明】
1 半導体基板
2 第1の半導体層
3 第2の半導体層
4 第3の半導体層
5 ガードリング層
6 チャネルストッパ層
7 PSG膜
8,8a フォトレジスト膜
9 開孔
10 Pt
11 電極部材
12 アノード電極
13 EQR電極
14 2ndパッシベーション膜
Claims (4)
- 一方導電型の第1の半導体層に接して不純物濃度の低い一方導電型の第2の半導体層が積層してなる半導体基板と、
前記一方導電型の第2の半導体層内に形成された他方導電型の第3の半導体層と、
該他方導電型の第3の半導体層の外周を囲む前記一方導電型の第2の半導体層内に形成された一方導電型のチャネルストッパ層と、
前記半導体基板の端部表面に形成されたEQR電極と、
を有する半導体装置において、
前記他方導電型の第3の半導体層と前記一方導電型のチャネルストッパ層にライフタイムキラーをドープしたことを特徴とする半導体装置。 - 前記一方導電型の第2の半導体層内に、前記他方導電型の第3の半導体層を囲む他方導電型のガードリング層を形成したことを特徴とする請求項1に記載の半導体装置。
- 前記ライフタイムキラーとして白金をドープすることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 一方導電型の第1の半導体層に接して不純物濃度の低い一方導電型の第2の半導体層が積層してなる半導体基板と、
前記一方導電型の第2の半導体層内に形成された他方導電型の第3の半導体層と、
該他方導電型の第3の半導体層の外周を囲む前記一方導電型の第2の半導体層内に形成された一方導電型のチャネルストッパ層と、
前記半導体基板の端部表面に形成されたEQR電極と、
を有する半導体装置の製造方法であって、
前記他方導電型の第3の半導体層と一方導電型のチャネルストッパ層が形成された一方導電型の第2の半導体表面にPSGをデポジションする工程と、
次いで、該PSGデポジション工程の後に、フォトレジストを塗布する工程と、
次いで、前記他方導電型の第3の半導体層と前記一方導電型のチャネルストッパ層に対応する部分の前記フォトレジストを除去し、PSG膜に開孔を形成する工程と、
次いで、前記他方導電型の第3の半導体層と前記一方導電型のチャネルストッパ層にライフタイムキラーを蒸着し、ドープする工程と、
次いで、前記半導体基板の端部表面にEQR電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
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