JP4803523B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
本発明は、半導体装置、特にリーク電流の少ない高速整流素子（以下、ＦＲＤと略記する。）及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来のＦＲＤの製造方法を、図３乃至図１１を参照して説明する。
先ず、図３はリン・シリケートガラス（ＰＳＧ）をデボジションした後の半導体基板を示す。
図において、１は半導体基板全体を示す。この半導体基板１は、ｎ↑+導電型の第１の半導体層２上にｎ↑−導電型のエピタキシャル層３が形成され、このエピタキシャル層３内に主電流通路なるようにＰ導電型の第３の半導体層４が形成される。
【０００３】
また、上記第３の半導体層４の外側にはＰ導電型のガードリング層５が形成され、その外周にはｎ↑+導電型のチャネルスットパ層６が形成される。
なお、７は、図示を省略した二酸化珪素（ＳｉＯ２）皮膜上に堆積されＰＳＧデポジションの際に形成されるＰＳＧ膜である。
次に、上記の半導体基板１に対して図４に示すように、所定部分を開孔するために、フォトレジスト８を施す。
【０００４】
次いで、図５に示すように、公知のフォトリソグラフィ技術によりＰ導電型の第３の半導体層４とｎ↑+導電型のチャネル６に対応するＰＳＧ膜７の位置に開孔９を形成する。
次いで、図６に示すように、第３の半導体層４の表面部分に白金（Ｐｔ）を蒸着するために、再度フォトレジスト８ａを塗布する。
【０００５】
次に、図７に示すように、開孔９を施した部分から第３の半導体層４の表面にＰｔ１０を蒸着する。
次いで、図８に示すように、フォトレジスト８ａを除去した後、所定時間、所定温度によりＰｔ拡散を行う。
次に、図９に示すように、アルミニウム（Ａｌ）、金（Ａｕ）等からなる電極部材１１を蒸着する。
【０００６】
次に、図１０に示すように、電極部材１１上に図示を省略したフォトレジストを施し、公知のフォトリソグラフィ技術により該電極部材１１の所定の部分をエッチングし、アノード電極１２及びＥＱＲ（Ｅｑｕｉ Ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）電極１３を形成する。
【０００７】
次いで、上記アノード電極１２及びＥＱＲ電極１３を覆うように半導体基板１のアノード側主面全体に窒化シリコン（ＳｉＮ）膜、ＰＳＧ膜等の２ｎｄパッシベーション膜１４を形成した後、第３の半導体層４上の該パッシベーション膜１４を上記した技術により除去して、図１１に示すように、アノード電極１２を露出させる。
【０００８】
【発明が解決しようとする課題】
従来のＦＲＤの製造方法は上記のように工程を経て製作されるため、工程数が多く製造コストを低減することが困難であった。また、上記の工程を経て製作されたＦＲＤはリーク電流が比較的大きく更らなるリーク電流の低下が求められていた。
【０００９】
【発明の目的】
本発明は上記のような課題を解決すためになされたもので、ＦＲＤの製造工程数を減らし、製造コストの低減を図ると共に、リーク電流の少ないＦＲＤを提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明のＦＲＤは、他方導電型の第３の半導体層及び一方導電型のチャネルストッパ層に白金等のライフタイムキラーがドープされていることを特徴とするものである。
また、本発明のＦＲＤの製造方法は、ＰＳＧ膜のエッチング時のフォトレジスト膜を、その後のライフタイムキラーをドープするためのマスクとして使用し、従来行っていた再度のフォトレジスト塗布工程を省略したことを特徴とするものである。
【００１３】
【実施例】
以下に、本発明の実施例を、図１、図２及び従来例として示した図３乃至図１１を参照して説明する。
図１は本発明のＦＲＤの構造を示す断面図である。
本発明のＦＲＤは、半導体基板１に形成した他方導電型の第３の半導体層４と、一方導電型のチャネルストッパ層６にライフタイムキラーとして白金（Ｐｔ）１０をドープしたことを特徴とするものである。
なお、本発明の実施例では上記ライフタイムキラーとしてＰｔを使用したが、例えば金（Ａｕ）の重金属であっても良い。
また、図１において、従来のＦＲＤと同一部分には同一符号を付して重複した説明を回避する。
【００１５】
次に、上記本発明のＦＲＤの製造方法について説明する。
先ず、従来と同様にＰＳＧデポジション工程（図３参照）、フォトレジスト塗布工程（図４参照）及びＰＳＧ膜エッチング工程（図５参照）を経た後、従来では第３の半導体層４のみにＰｔをドープするために再びフォトレジスト８ａを塗布する工程（図６参照）を有してしていた。
【００１６】
しかしながら本発明では、上記フォトレジスト８ａを塗布する工程を省略し、上記図５のＰＳＧ膜エッチング工程の終了後、図２に示すようにＰＳＧ膜７上に残存するフォトレジスト膜８を利用して他方導電型の第３の半導体層４及び一方導電型のチャネルストッパ層６の表面にＰｔ１０の蒸着を行う。
その後、図８と同様にフォトレジスト８ａを除去した後、所定時間、所定温度によりＰｔ拡散を行う。
【００１７】
さらに後の工程は従来と同様に、アルミニウム（Ａｌ）、金（Ａｕ）等からなる電極部材１１を蒸着し（図９参照）、次いで、アノード電極１２及びＥＱＲ電極１３を形成し（図１０参照）、次いで、窒化シリコン（ＳｉＮ）膜、ＰＳＧ膜等の２ｎｄパッシベーション膜１４を形成した後、アノード電極１２を露出させて所期の目的のＦＲＤを得る（図１参照）。
【００１８】
次に、上記の製造工程を経て製造されたＦＲＤの実験結果を従来工程で製作されたＦＲＤと比較して図１２に表として示す。
なお、図１２のサンプルＮＯ.１は、２ｎｄパッシベーション膜をＳｉＮ膜とした時のリーク電流（ＩＲ）、逆回復時間（Ｔｒｒ）、順電圧降下（ＶＦ）を測定したものである。また、図１２のサンプルＮＯ.２は、サンプルＮＯ.１とは別の製品に２ｎｄパッシベーション膜をＰＳＧ膜とした時のＩＲ、Ｔｒｒ、ＶＦを測定したものである。
上記の結果よりＴｒｒ、ＶＦについては、顕著な差が認められなかった。
しかしながら、２ｎｄパッシベーション膜をＳｉＮ膜やＰＳＧ膜とした場合、いずれもＩＲの顕著な低下が見られた。
すなわち、通常の特性は従来と同様に維持しながら、リーク電流の低減を実現することができた。
【００１９】
【発明の効果】
以上のように本発明よれば、Ｐｔを蒸着するために再度フォトレジストを塗布する工程を省略することにより製造工程を簡略化し、製造コストの低減を図ることができると共に、リーク電流の低いＦＲＤが得られるなどの優れた効果が期待できる。
【図面の簡単な説明】
【図１】本発明のＦＲＤの構造を示す断面図である。
【図２】本発明のＦＲＤの製造方法を説明するためのＰｔ蒸着工程を示す断面図である。
【図３】本発明及び従来のＦＲＤの製造方法を説明するためのＰＳＧデポジション工程を示す断面図である。
【図４】本発明及び従来のＦＲＤの製造方法を説明するためのフォトレジスト塗布工程を示す断面図である。
【図５】本発明及び従来のＦＲＤの製造方法を説明するためのＰＳＧ膜エッチング工程を示す断面図である。
【図６】従来のＦＲＤの製造方法を説明するための再度のフォトレジスト塗布工程を示す断面図である。
【図７】従来のＦＲＤの製造方法を説明するためのＰｔ蒸着工程を示す断面図である。
【図８】本発明及び従来のＦＲＤの製造方法を説明するためのＰｔ拡散工程を示す断面図である。
【図９】本発明及び従来のＦＲＤの製造方法を説明するための電極部材蒸着工程を示す断面図である。
【図１０】本発明及び従来のＦＲＤの製造方法を説明するための電極部材エッチング工程を示す断面図である。
【図１１】従来のＦＲＤの製造方法を説明するためのＳｉＮ膜又はＰＳＧ膜形成工程を示す断面図である。
【図１２】従来工程及び本発明工程で製作されたＳＢＤの電気的特性を比較して示した図である。
【符号の説明】
１ 半導体基板
２ 第１の半導体層
３ 第２の半導体層
４ 第３の半導体層
５ ガードリング層
６ チャネルストッパ層
７ ＰＳＧ膜
８，８ａ フォトレジスト膜
９ 開孔
１０ Ｐｔ
１１ 電極部材
１２ アノード電極
１３ ＥＱＲ電極
１４ ２ｎｄパッシベーション膜
本発明は、半導体装置、特にリーク電流の少ない高速整流素子（以下、ＦＲＤと略記する。）及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来のＦＲＤの製造方法を、図３乃至図１１を参照して説明する。
先ず、図３はリン・シリケートガラス（ＰＳＧ）をデボジションした後の半導体基板を示す。
図において、１は半導体基板全体を示す。この半導体基板１は、ｎ↑+導電型の第１の半導体層２上にｎ↑−導電型のエピタキシャル層３が形成され、このエピタキシャル層３内に主電流通路なるようにＰ導電型の第３の半導体層４が形成される。
【０００３】
また、上記第３の半導体層４の外側にはＰ導電型のガードリング層５が形成され、その外周にはｎ↑+導電型のチャネルスットパ層６が形成される。
なお、７は、図示を省略した二酸化珪素（ＳｉＯ２）皮膜上に堆積されＰＳＧデポジションの際に形成されるＰＳＧ膜である。
次に、上記の半導体基板１に対して図４に示すように、所定部分を開孔するために、フォトレジスト８を施す。
【０００４】
次いで、図５に示すように、公知のフォトリソグラフィ技術によりＰ導電型の第３の半導体層４とｎ↑+導電型のチャネル６に対応するＰＳＧ膜７の位置に開孔９を形成する。
次いで、図６に示すように、第３の半導体層４の表面部分に白金（Ｐｔ）を蒸着するために、再度フォトレジスト８ａを塗布する。
【０００５】
次に、図７に示すように、開孔９を施した部分から第３の半導体層４の表面にＰｔ１０を蒸着する。
次いで、図８に示すように、フォトレジスト８ａを除去した後、所定時間、所定温度によりＰｔ拡散を行う。
次に、図９に示すように、アルミニウム（Ａｌ）、金（Ａｕ）等からなる電極部材１１を蒸着する。
【０００６】
次に、図１０に示すように、電極部材１１上に図示を省略したフォトレジストを施し、公知のフォトリソグラフィ技術により該電極部材１１の所定の部分をエッチングし、アノード電極１２及びＥＱＲ（Ｅｑｕｉ Ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）電極１３を形成する。
【０００７】
次いで、上記アノード電極１２及びＥＱＲ電極１３を覆うように半導体基板１のアノード側主面全体に窒化シリコン（ＳｉＮ）膜、ＰＳＧ膜等の２ｎｄパッシベーション膜１４を形成した後、第３の半導体層４上の該パッシベーション膜１４を上記した技術により除去して、図１１に示すように、アノード電極１２を露出させる。
【０００８】
【発明が解決しようとする課題】
従来のＦＲＤの製造方法は上記のように工程を経て製作されるため、工程数が多く製造コストを低減することが困難であった。また、上記の工程を経て製作されたＦＲＤはリーク電流が比較的大きく更らなるリーク電流の低下が求められていた。
【０００９】
【発明の目的】
本発明は上記のような課題を解決すためになされたもので、ＦＲＤの製造工程数を減らし、製造コストの低減を図ると共に、リーク電流の少ないＦＲＤを提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明のＦＲＤは、他方導電型の第３の半導体層及び一方導電型のチャネルストッパ層に白金等のライフタイムキラーがドープされていることを特徴とするものである。
また、本発明のＦＲＤの製造方法は、ＰＳＧ膜のエッチング時のフォトレジスト膜を、その後のライフタイムキラーをドープするためのマスクとして使用し、従来行っていた再度のフォトレジスト塗布工程を省略したことを特徴とするものである。
【００１３】
【実施例】
以下に、本発明の実施例を、図１、図２及び従来例として示した図３乃至図１１を参照して説明する。
図１は本発明のＦＲＤの構造を示す断面図である。
本発明のＦＲＤは、半導体基板１に形成した他方導電型の第３の半導体層４と、一方導電型のチャネルストッパ層６にライフタイムキラーとして白金（Ｐｔ）１０をドープしたことを特徴とするものである。
なお、本発明の実施例では上記ライフタイムキラーとしてＰｔを使用したが、例えば金（Ａｕ）の重金属であっても良い。
また、図１において、従来のＦＲＤと同一部分には同一符号を付して重複した説明を回避する。
【００１５】
次に、上記本発明のＦＲＤの製造方法について説明する。
先ず、従来と同様にＰＳＧデポジション工程（図３参照）、フォトレジスト塗布工程（図４参照）及びＰＳＧ膜エッチング工程（図５参照）を経た後、従来では第３の半導体層４のみにＰｔをドープするために再びフォトレジスト８ａを塗布する工程（図６参照）を有してしていた。
【００１６】
しかしながら本発明では、上記フォトレジスト８ａを塗布する工程を省略し、上記図５のＰＳＧ膜エッチング工程の終了後、図２に示すようにＰＳＧ膜７上に残存するフォトレジスト膜８を利用して他方導電型の第３の半導体層４及び一方導電型のチャネルストッパ層６の表面にＰｔ１０の蒸着を行う。
その後、図８と同様にフォトレジスト８ａを除去した後、所定時間、所定温度によりＰｔ拡散を行う。
【００１７】
さらに後の工程は従来と同様に、アルミニウム（Ａｌ）、金（Ａｕ）等からなる電極部材１１を蒸着し（図９参照）、次いで、アノード電極１２及びＥＱＲ電極１３を形成し（図１０参照）、次いで、窒化シリコン（ＳｉＮ）膜、ＰＳＧ膜等の２ｎｄパッシベーション膜１４を形成した後、アノード電極１２を露出させて所期の目的のＦＲＤを得る（図１参照）。
【００１８】
次に、上記の製造工程を経て製造されたＦＲＤの実験結果を従来工程で製作されたＦＲＤと比較して図１２に表として示す。
なお、図１２のサンプルＮＯ.１は、２ｎｄパッシベーション膜をＳｉＮ膜とした時のリーク電流（ＩＲ）、逆回復時間（Ｔｒｒ）、順電圧降下（ＶＦ）を測定したものである。また、図１２のサンプルＮＯ.２は、サンプルＮＯ.１とは別の製品に２ｎｄパッシベーション膜をＰＳＧ膜とした時のＩＲ、Ｔｒｒ、ＶＦを測定したものである。
上記の結果よりＴｒｒ、ＶＦについては、顕著な差が認められなかった。
しかしながら、２ｎｄパッシベーション膜をＳｉＮ膜やＰＳＧ膜とした場合、いずれもＩＲの顕著な低下が見られた。
すなわち、通常の特性は従来と同様に維持しながら、リーク電流の低減を実現することができた。
【００１９】
【発明の効果】
以上のように本発明よれば、Ｐｔを蒸着するために再度フォトレジストを塗布する工程を省略することにより製造工程を簡略化し、製造コストの低減を図ることができると共に、リーク電流の低いＦＲＤが得られるなどの優れた効果が期待できる。
【図面の簡単な説明】
【図１】本発明のＦＲＤの構造を示す断面図である。
【図２】本発明のＦＲＤの製造方法を説明するためのＰｔ蒸着工程を示す断面図である。
【図３】本発明及び従来のＦＲＤの製造方法を説明するためのＰＳＧデポジション工程を示す断面図である。
【図４】本発明及び従来のＦＲＤの製造方法を説明するためのフォトレジスト塗布工程を示す断面図である。
【図５】本発明及び従来のＦＲＤの製造方法を説明するためのＰＳＧ膜エッチング工程を示す断面図である。
【図６】従来のＦＲＤの製造方法を説明するための再度のフォトレジスト塗布工程を示す断面図である。
【図７】従来のＦＲＤの製造方法を説明するためのＰｔ蒸着工程を示す断面図である。
【図８】本発明及び従来のＦＲＤの製造方法を説明するためのＰｔ拡散工程を示す断面図である。
【図９】本発明及び従来のＦＲＤの製造方法を説明するための電極部材蒸着工程を示す断面図である。
【図１０】本発明及び従来のＦＲＤの製造方法を説明するための電極部材エッチング工程を示す断面図である。
【図１１】従来のＦＲＤの製造方法を説明するためのＳｉＮ膜又はＰＳＧ膜形成工程を示す断面図である。
【図１２】従来工程及び本発明工程で製作されたＳＢＤの電気的特性を比較して示した図である。
【符号の説明】
１ 半導体基板
２ 第１の半導体層
３ 第２の半導体層
４ 第３の半導体層
５ ガードリング層
６ チャネルストッパ層
７ ＰＳＧ膜
８，８ａ フォトレジスト膜
９ 開孔
１０ Ｐｔ
１１ 電極部材
１２ アノード電極
１３ ＥＱＲ電極
１４ ２ｎｄパッシベーション膜
Claims (4)
- 一方導電型の第１の半導体層に接して不純物濃度の低い一方導電型の第２の半導体層が積層してなる半導体基板と、
前記一方導電型の第２の半導体層内に形成された他方導電型の第３の半導体層と、
該他方導電型の第３の半導体層の外周を囲む前記一方導電型の第２の半導体層内に形成された一方導電型のチャネルストッパ層と、
前記半導体基板の端部表面に形成されたＥＱＲ電極と、
を有する半導体装置において、
前記他方導電型の第３の半導体層と前記一方導電型のチャネルストッパ層にライフタイムキラーをドープしたことを特徴とする半導体装置。 - 前記一方導電型の第２の半導体層内に、前記他方導電型の第３の半導体層を囲む他方導電型のガードリング層を形成したことを特徴とする請求項１に記載の半導体装置。
- 前記ライフタイムキラーとして白金をドープすることを特徴とする請求項１又は請求項２に記載の半導体装置。
- 一方導電型の第１の半導体層に接して不純物濃度の低い一方導電型の第２の半導体層が積層してなる半導体基板と、
前記一方導電型の第２の半導体層内に形成された他方導電型の第３の半導体層と、
該他方導電型の第３の半導体層の外周を囲む前記一方導電型の第２の半導体層内に形成された一方導電型のチャネルストッパ層と、
前記半導体基板の端部表面に形成されたＥＱＲ電極と、
を有する半導体装置の製造方法であって、
前記他方導電型の第３の半導体層と一方導電型のチャネルストッパ層が形成された一方導電型の第２の半導体表面にＰＳＧをデポジションする工程と、
次いで、該ＰＳＧデポジション工程の後に、フォトレジストを塗布する工程と、
次いで、前記他方導電型の第３の半導体層と前記一方導電型のチャネルストッパ層に対応する部分の前記フォトレジストを除去し、ＰＳＧ膜に開孔を形成する工程と、
次いで、前記他方導電型の第３の半導体層と前記一方導電型のチャネルストッパ層にライフタイムキラーを蒸着し、ドープする工程と、
次いで、前記半導体基板の端部表面にＥＱＲ電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000213220A JP4803523B2 (ja) | 2000-07-13 | 2000-07-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000213220A JP4803523B2 (ja) | 2000-07-13 | 2000-07-13 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002033326A JP2002033326A (ja) | 2002-01-31 |
| JP4803523B2 true JP4803523B2 (ja) | 2011-10-26 |
Family
ID=18709009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000213220A Expired - Lifetime JP4803523B2 (ja) | 2000-07-13 | 2000-07-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4803523B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020195613A1 (en) | 2001-04-02 | 2002-12-26 | International Rectifier Corp. | Low cost fast recovery diode and process of its manufacture |
| JP4994147B2 (ja) * | 2007-08-07 | 2012-08-08 | 日本インター株式会社 | 半導体チップの製造方法および使用方法 |
| CN101866854A (zh) * | 2010-05-11 | 2010-10-20 | 襄樊三瑞达电力半导体有限公司 | 超快软恢复二极管芯片的生产方法 |
| JP5450490B2 (ja) * | 2011-03-24 | 2014-03-26 | 株式会社東芝 | 電力用半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2950025B2 (ja) * | 1992-07-02 | 1999-09-20 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| JPH09246570A (ja) * | 1996-03-13 | 1997-09-19 | Hitachi Ltd | 半導体装置 |
| JPH1074959A (ja) * | 1996-07-03 | 1998-03-17 | Toshiba Corp | 電力用半導体素子 |
| JP2000232229A (ja) * | 1999-02-10 | 2000-08-22 | Toshiba Corp | 半導体装置 |
-
2000
- 2000-07-13 JP JP2000213220A patent/JP4803523B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002033326A (ja) | 2002-01-31 |
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| Date | Code | Title | Description |
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|
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