JP4011690B2 - 半導体装置の製造方法 - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は、主としてＰ+ Ｎ- Ｎ+ プレーナー型ダイオードやＰ+ Ｎ- Ｎ+ プレーナー型トランジスタ等に適用されると共に、高耐圧用のアルミフローティングリングパシベイション構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、この種の半導体装置として、例えばＰ+ Ｎ- Ｎ+ プレーナー型ダイオードの要部を製造する場合には、図２（ａ）〜（ｆ）の側面断面図に示されるような工程手順に従っている。但し、同図（ａ）はエピタキシャル成長工程に関するもの，同図（ｂ）はマスク形成工程に関するもの，同図（ｃ）はポリシリコン形成工程に関するもの，同図（ｄ）はアノード形成及び配線パターン形成工程に関するもの，同図（ｅ）は電極形成工程に関するもの，同図（ｆ）はＳｉＯ2 −ＣＶＤ膜形成工程に関するものである。
【０００３】
図２（ａ）に示すエピタキシャル成長工程では、不純物濃度が１×１０18ｃｍ-3のＮ+ 型シリコン基板１上に不純物濃度が１×１０13ｃｍ-3のＮ- 型エピタキシャル層２を約５０μｍエピタキシャル成長させた後、Ｎ+ 型シリコン基板１裏面及びＮ- 型エピタキシャル層２表面に熱酸化によりＳｉＯ2 膜の熱酸化膜３を約３０００オングストロームの厚みで形成する。
【０００４】
図２（ｂ）に示すマスク形成工程では、Ｎ- 型エピタキシャル層２表面上に付着している熱酸化膜３に一般的なフォトリソグラフィ法によってアノードパターンを形成した後、フッ酸系エッチング液により熱酸化膜３に開孔部を設けてＳｉＯ2 膜３１を形成する。
【０００５】
図２（ｃ）に示すポリシリコン形成工程では、Ｐ型ガスとしてＢ2 Ｈ6 （ジボラン）をドープしたＰ+ ポリシリコン膜４をＮ- 型エピタキシャル層２及びＳｉＯ2 膜３１の表面に成長させる。
【０００６】
図２（ｄ）に示すアノード形成及び配線パターン形成工程では、Ｐ+ ポリシリコン膜４が表面に付着している状態で例えば１１００℃の高温熱処理によりＰ型の熱拡散をＮ- 型エピタキシャル層２に行ってアノード層５を形成した後、Ｐ+ポリシリコン膜４にフォトリソグラフィ法によって配線をパターンニングし、Ｐ+ ポリシリコン膜４をエッチングしてパターンニングされたＰ+ ポリシリコン膜４１を形成する。
【０００７】
図２（ｅ）に示す電極形成工程では、蒸着やスパッタリング法等によりアルミニウム膜を表裏全面に形成して裏面にアルミニウム膜によるカソード電極７を形成すると共に、表面をフォトリソグラフィ工程及びエッチング工程によりパターンニングしてアルミニウム膜によるアノード電極６を形成する。
【０００８】
図２（ｆ）に示すパシベイションＳｉＯ2 −ＣＶＤ膜形成工程では、ＣＶＤ法によりＳｉＯ2 −ＣＶＤ膜を表面全体に形成した後、フォトリソグラフィ工程及びＳｉＯ2 −ＣＶＤ膜のエッチングを行ってパターンニングされたＳｉＯ2 −ＣＶＤ膜８を形成する。
【０００９】
尚、ここでは高耐圧用のＰ+ Ｎ- Ｎ+ プレーナー型パシベイション構造のダイオードの製造について説明したが、他の半導体デバイスとして高耐圧用Ｐ+ Ｎ-Ｎ+ プレーナー型パシベイション構造のトランジスタを製造する場合にも同様な手順を適用できる。但し、こうしたトランジスタデバイスを製造する場合には、一導電型であるＮ+ 型シリコン基板１表面に同じＮ+ 型のソース領域並びにＮ+型とは逆な逆導電型（Ｎ- 型）のゲート領域が形成され、且つＮ+ 型シリコン基板１裏面にドレイン領域が形成される構成となる。
【００１０】
【発明が解決しようとする課題】
上述した高耐圧用の半導体装置（Ｐ+ Ｎ- Ｎ+ プレーナー型のダイオードデバイスやトランジスタデバイス）の場合、その製造工程においてＳｉＯ2 膜自体の膜質が汚染されていたり、或いはこれに引き続く工程でＳｉＯ2 膜が汚染されると、高耐圧を得るために必要な空乏層を大きく広げる際に支障を来してしまう。こうした汚染があれば、高耐圧を得るために必要なデバイス構造を考慮してＰＮ接合理論値を計算しても高耐圧が得られなくなってしまう。
【００１１】
本発明は、このような問題点を解決すべくなされたもので、その技術的課題は、酸化膜（ＳｉＯ2 膜）が汚染されずに必要な空乏層を適確に形成できると共に、安定して高耐圧が得られる半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明によれば、 一導電型のシリコン基板表面に該一導電型とは逆な逆導電型のアノード領域を形成すると共に、該シリコン基板裏面にカソード領域を形成するダイオードデバイスの製造に際し、該アノード領域への電極形成前に酸化膜を介在させた空乏層が広がる領域を含む該ダイオードデバイスのＮ - 型エピタキシャル層２及びＳｉＯ 2 膜の表面にＰ + 型ポリシリコン膜を形成し、該Ｐ + 型ポリシリコン膜の表面に外部からの汚染を防止するためのアルミニウム膜を形成するアルミニウム膜形成工程を有し、該アルミニウム膜成形工程では、前記アルミニウム膜の下地部分の前記シリコン基板表面を空乏層としてアルミフローティングリングパシベイション構造とする半導体装置の製造方法が得られる。
【００１３】
又、本発明によれば、一導電型のシリコン基板表面に該一導電型のソース領域並びに該一導電型とは逆な逆導電型のゲート領域を形成すると共に、該シリコン基板裏面にドレイン領域を形成するトランジスタデバイスの製造に際し、該ソース領域及び該ゲート領域への電極形成前に酸化膜を介在させた空乏層が広がる領域を含む該トランジスタデバイスのＮ - 型エピタキシャル層２及びＳｉＯ 2 膜の表面にＰ + 型ポリシリコン膜を形成し、該Ｐ + 型ポリシリコン膜の表面に外部からの汚染を防止するためのアルミニウム膜を形成するアルミニウム膜形成工程を有し、該アルミニウム膜成形工程では、前記アルミニウム膜の下地部分の前記シリコン基板表面を空乏層としてアルミフローティングリングパシベイション構造とする半導体装置の製造方法が得られる。
【００１４】
【００１５】
【００１６】
【発明の実施の形態】
以下に、実施例を挙げ、本発明の半導体装置の製造方法について、図面を参照して詳細に説明する。
【００１７】
図１は、本発明の一実施例に係るＰ+ Ｎ- Ｎ+ ダイオードの要部に関する製造工程を工程順に示した側面断面図であり、同図（ａ）はエピタキシャル成長工程に関するもの，同図（ｂ）はマスク形成工程に関するもの，同図（ｃ）はポリシリコン形成工程に関するもの，同図（ｄ）はアノード形成及び配線パターン形成工程に関するもの，同図（ｅ）はアルミニウム膜形成工程に関するもの，同図（ｆ）はアルミニウム膜成形工程に関するもの，同図（ｇ）はＳｉＯ2 −ＣＶＤ膜形成工程に関するもの，同図（ｈ）は電極形成工程に関するもの，同図（ｉ）はパシベイションＳｉＯ2 −ＣＶＤ膜形成工程に関するものである。
【００１８】
図１（ａ）に示すエピタキシャル成長工程では、不純物濃度が１×１０18ｃｍ-3のＮ+ 型シリコン基板１上に不純物濃度が１×１０13ｃｍ-3のＮ- エピタキシャル層２を約５０μｍエピタキシャル成長させた後、Ｎ+ 型シリコン基板１裏面及びＮ- 型エピタキシャル層２表面に熱酸化によりＳｉＯ2 膜の熱酸化膜３を全面に約３０００オングストロームの厚みで形成する。
【００１９】
図１（ｂ）に示すマスク形成工程では、Ｎ- 型エピタキシャル層２表面上に付着している熱酸化膜３に一般的なフォトリソグラフィ法によってアノードパターンを形成した後、フッ酸系エッチング液により熱酸化膜３に開孔部を設けてＳｉＯ2 膜３１を形成する。
【００２０】
図１（ｃ）に示すポリシリコン形成工程では、Ｐ型ガスとしてＢ2 Ｈ6 （ジボラン）をドープしたＰ+ 型ポリシリコン膜４をＮ- 型エピタキシャル層２及びＳｉＯ2 膜３１の表面に成長させる。
【００２１】
図１（ｄ）に示すアノード形成及び配線パターン形成工程では、Ｐ+ ポリシリコン膜４が表面に付着している状態で例えば１１００℃の高温熱処理によりＰ型の熱拡散をＮ- 型エピタキシャル層２に行ってアノード層５を形成した後、Ｐ+ポリシリコン膜４にフォトリソグラフィ法によって配線をパターンニングし、Ｐ+ ポリシリコン膜４をエッチングしてパターンニングされたＰ+ ポリシリコン膜４１を形成する。
【００２２】
尚、ここまでの工程は、図２（ａ）〜（ｄ）に示した従来の場合と同じ手順となっている。
【００２３】
図１（ｅ）に示すアルミニウム膜形成工程では、スパッタリングによりＰ+ ポリシリコン膜４１及びＳｉＯ2 膜３１の表面全面に例えば５００オングストローム程度の厚みで極薄いアルミニウム膜９を形成する。
【００２４】
図１（ｆ）に示すアルミニウム膜成形工程では、フォトリソグラフィ工程によりアルミニウム膜９をアノード層５に接触しないようなパターンにエッチング成形してアルミニウム膜９１を形成する。ここではアルミニウム膜９の下地部分のＮ- 型エピタキシャル層２表面が空乏層となり、アルミニウム膜９１は空乏層を含むダイオードデバイスの周囲のみにリング状に形成される。
【００２５】
尚、ここまでのアルミニウム膜形成工程及びアルミニウム膜成形工程は、合わせてアルミフローティングリング形成工程と呼ばれても良い。
【００２６】
図１（ｇ）に示すＳｉＯ2 −ＣＶＤ膜形成工程では、ＳｉＯ2 −ＣＶＤ膜をアルミニウム膜９１及びＰ+ ポリシリコン膜４１の表面全面に形成した後、フォトリソグラフィ工程により電極取り出し口のパターンを形成すべく、ＳｉＯ2 −ＣＶＤ膜１０のエッチングを行ってＳｉＯ2 −ＣＶＤ膜１０を形成する。
【００２７】
図１（ｈ）に示す電極形成工程では、蒸着やスパッタリング法等によりアルミニウム膜を表裏全面に形成して裏面にアルミニウム膜によるカソード電極７を形成すると共に、表面をフォトリソグラフィ工程及びエッチング工程によりパターンニングしてアルミニウム膜によるアノード電極６を形成する。
【００２８】
図１（ｉ）に示すパシベイションＳｉＯ2 −ＣＶＤ膜形成工程では、ＣＶＤ法によりＳｉＯ2 −ＣＶＤ膜を表面全体に形成した後、フォトリソグラフィ工程及びＳｉＯ2 −ＣＶＤ膜のエッチングを行ってパターンニングされたＳｉＯ2 −ＣＶＤ膜８を形成する。
【００２９】
尚、図１（ｈ）の電極形成工程及び図１（ｉ）のパシベイションＳｉＯ2 −ＣＶＤ膜形成工程も、図２（ｅ），（ｆ）に示した従来の場合と同じ手順となっている。
【００３０】
このような高耐圧用Ｐ+ Ｎ- Ｎ+ プレーナー型ダイオードの製造工程では、アルミニウム膜形成工程においてアノード領域への電極形成前に酸化膜（ＳｉＯ2膜３１）を介在させた空乏層が広がる領域を含むダイオードデバイスの表面にアルミニウム膜９を形成した後、アルミニウム膜成形工程においてアルミニウム膜９を電極に接触しないようなパターンに成形してアルミニウム膜９の下地部分のＮ- 型エピタキシャル層２表面を空乏層とするようにリング状のアルミニウム膜９１を形成してアルミフローティングパシベイション構造としている。
【００３１】
このため、Ｎ- 型エピタキシャル層２表面にアルミニウム膜９との仕事関数差により形成される空乏層を設ける際、高耐圧を得るために必要とする空乏層の広がりが助長され、製造過程において酸化膜（ＳｉＯ2 膜３１）の界面準位密度ＮSSの増大を防いで変動させないことができ、外部からの酸化膜（ＳｉＯ2 膜３１）への汚染を防止できる上、製造過程で環境変化（温度や湿度の変動や還元性雰囲気に曝されることを含む）による影響を受けない。従って、ここで製造されるダイオードデバイスはゼロバイアス時でもデバイス周囲の表面に空乏層が広がり、しかも製造過程で多少の不純物汚染があったり、環境変化があっても、安定して高耐圧が得られるものとなる。
【００３２】
尚、ここでは高耐圧用のＰ+ Ｎ- Ｎ+ プレーナー型アルミフローティングパシベイション構造のダイオードの製造について説明したが、他の半導体デバイスとして高耐圧用Ｐ+ Ｎ- Ｎ+ プレーナー型アルミフローティングパシベイション構造のトランジスタを製造する場合にも同様な手順を適用できる。但し、こうしたトランジスタデバイスを製造する場合には、一導電型であるＮ+ 型シリコン基板１表面に同じＮ+ 型のソース領域並びにＮ+ 型とは逆な逆導電型（Ｎ- 型）のゲート領域が形成され、且つＮ+ 型シリコン基板１裏面にドレイン領域が形成される構成となる。
【００３３】
こうしたトランジスタデバイスの製造工程では、アルミニウム膜形成工程においてソース領域及びゲート領域への電極形成前に酸化膜（ＳｉＯ2 膜３１）を介在させた空乏層が広がる領域を含むトランジスタデバイスの表面にアルミニウム膜９を形成し、アルミニウム膜成形工程においてアルミニウム膜９を電極に接触しないようなパターンに成形してアルミニウム膜９の下地部分のＮ- 型エピタキシャル層２表面を空乏層とするようにリング状のアルミニウム膜９１を形成してアルミフローティングパシベイション構造が構成される。従って、ここで製造されるトランジスタデバイスも、上述したダイオードデバイスの場合と同等な特性が得られるものとなる。
【００３４】
【発明の効果】
以上に述べた通り、本発明の半導体装置の製造方法によれば、その製造工程においてダイオードデバイスやトランジスタデバイスへアルミフローティングリングパシベイション構造を導入することにより、高耐圧を得るために必要とする空乏層の広がりが助長され、製造過程において酸化膜の界面準位密度ＮSSの増大を防いで変動させないことができ、外部からの酸化膜への汚染を防止できる上、製造過程で環境変化（温度や湿度の変動や還元性雰囲気に曝されることを含む）による影響を受けないため、結果として製造されるデバイスはゼロバイアス時でもデバイス周囲の表面に空乏層が広がり、しかも製造過程で多少の不純物汚染があったり、環境変化があっても、安定して高耐圧が得られるものとなる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＰ+ Ｎ- Ｎ+ ダイオードの要部に関する製造工程を工程順に示した側面断面図であり、（ａ）はエピタキシャル成長工程に関するもの，（ｂ）はマスク形成工程に関するもの，（ｃ）はポリシリコン形成工程に関するもの，（ｄ）はアノード形成及び配線パターン形成工程に関するもの，（ｅ）はアルミニウム膜形成工程に関するもの，（ｆ）はアルミニウム膜成形工程に関するもの，（ｇ）はＳｉＯ2 −ＣＶＤ膜形成工程に関するもの，（ｈ）は電極形成工程に関するもの，（ｉ）はパシベイションＳｉＯ2 −ＣＶＤ膜形成工程に関するものである。
【図２】従来のＰ+ Ｎ- Ｎ+ ダイオードの要部に関する製造工程を工程順に示した側面断面図であり、（ａ）はエピタキシャル成長工程に関するもの，（ｂ）はマスク形成工程に関するもの，（ｃ）はポリシリコン形成工程に関するもの，（ｄ）はアノード形成及び配線パターン形成工程に関するもの，（ｅ）は電極形成工程に関するもの，（ｆ）はパシベイションＳｉＯ2 −ＣＶＤ膜形成工程に関するものである。
【符号の説明】
１ Ｎ+ 型シリコン基板
２ Ｎ- 型エピタキシャル成長層
３ 熱酸化膜
４，４１ Ｐ+ 型ポリシリコン膜
５ アノード層
６ アノード電極
７ カソード電極
８，１０ ＳｉＯ2 −ＣＶＤ膜
９，９１ アルミニウム膜
３１ ＳｉＯ2 膜
【発明の属する技術分野】
本発明は、主としてＰ+ Ｎ- Ｎ+ プレーナー型ダイオードやＰ+ Ｎ- Ｎ+ プレーナー型トランジスタ等に適用されると共に、高耐圧用のアルミフローティングリングパシベイション構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、この種の半導体装置として、例えばＰ+ Ｎ- Ｎ+ プレーナー型ダイオードの要部を製造する場合には、図２（ａ）〜（ｆ）の側面断面図に示されるような工程手順に従っている。但し、同図（ａ）はエピタキシャル成長工程に関するもの，同図（ｂ）はマスク形成工程に関するもの，同図（ｃ）はポリシリコン形成工程に関するもの，同図（ｄ）はアノード形成及び配線パターン形成工程に関するもの，同図（ｅ）は電極形成工程に関するもの，同図（ｆ）はＳｉＯ2 −ＣＶＤ膜形成工程に関するものである。
【０００３】
図２（ａ）に示すエピタキシャル成長工程では、不純物濃度が１×１０18ｃｍ-3のＮ+ 型シリコン基板１上に不純物濃度が１×１０13ｃｍ-3のＮ- 型エピタキシャル層２を約５０μｍエピタキシャル成長させた後、Ｎ+ 型シリコン基板１裏面及びＮ- 型エピタキシャル層２表面に熱酸化によりＳｉＯ2 膜の熱酸化膜３を約３０００オングストロームの厚みで形成する。
【０００４】
図２（ｂ）に示すマスク形成工程では、Ｎ- 型エピタキシャル層２表面上に付着している熱酸化膜３に一般的なフォトリソグラフィ法によってアノードパターンを形成した後、フッ酸系エッチング液により熱酸化膜３に開孔部を設けてＳｉＯ2 膜３１を形成する。
【０００５】
図２（ｃ）に示すポリシリコン形成工程では、Ｐ型ガスとしてＢ2 Ｈ6 （ジボラン）をドープしたＰ+ ポリシリコン膜４をＮ- 型エピタキシャル層２及びＳｉＯ2 膜３１の表面に成長させる。
【０００６】
図２（ｄ）に示すアノード形成及び配線パターン形成工程では、Ｐ+ ポリシリコン膜４が表面に付着している状態で例えば１１００℃の高温熱処理によりＰ型の熱拡散をＮ- 型エピタキシャル層２に行ってアノード層５を形成した後、Ｐ+ポリシリコン膜４にフォトリソグラフィ法によって配線をパターンニングし、Ｐ+ ポリシリコン膜４をエッチングしてパターンニングされたＰ+ ポリシリコン膜４１を形成する。
【０００７】
図２（ｅ）に示す電極形成工程では、蒸着やスパッタリング法等によりアルミニウム膜を表裏全面に形成して裏面にアルミニウム膜によるカソード電極７を形成すると共に、表面をフォトリソグラフィ工程及びエッチング工程によりパターンニングしてアルミニウム膜によるアノード電極６を形成する。
【０００８】
図２（ｆ）に示すパシベイションＳｉＯ2 −ＣＶＤ膜形成工程では、ＣＶＤ法によりＳｉＯ2 −ＣＶＤ膜を表面全体に形成した後、フォトリソグラフィ工程及びＳｉＯ2 −ＣＶＤ膜のエッチングを行ってパターンニングされたＳｉＯ2 −ＣＶＤ膜８を形成する。
【０００９】
尚、ここでは高耐圧用のＰ+ Ｎ- Ｎ+ プレーナー型パシベイション構造のダイオードの製造について説明したが、他の半導体デバイスとして高耐圧用Ｐ+ Ｎ-Ｎ+ プレーナー型パシベイション構造のトランジスタを製造する場合にも同様な手順を適用できる。但し、こうしたトランジスタデバイスを製造する場合には、一導電型であるＮ+ 型シリコン基板１表面に同じＮ+ 型のソース領域並びにＮ+型とは逆な逆導電型（Ｎ- 型）のゲート領域が形成され、且つＮ+ 型シリコン基板１裏面にドレイン領域が形成される構成となる。
【００１０】
【発明が解決しようとする課題】
上述した高耐圧用の半導体装置（Ｐ+ Ｎ- Ｎ+ プレーナー型のダイオードデバイスやトランジスタデバイス）の場合、その製造工程においてＳｉＯ2 膜自体の膜質が汚染されていたり、或いはこれに引き続く工程でＳｉＯ2 膜が汚染されると、高耐圧を得るために必要な空乏層を大きく広げる際に支障を来してしまう。こうした汚染があれば、高耐圧を得るために必要なデバイス構造を考慮してＰＮ接合理論値を計算しても高耐圧が得られなくなってしまう。
【００１１】
本発明は、このような問題点を解決すべくなされたもので、その技術的課題は、酸化膜（ＳｉＯ2 膜）が汚染されずに必要な空乏層を適確に形成できると共に、安定して高耐圧が得られる半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明によれば、 一導電型のシリコン基板表面に該一導電型とは逆な逆導電型のアノード領域を形成すると共に、該シリコン基板裏面にカソード領域を形成するダイオードデバイスの製造に際し、該アノード領域への電極形成前に酸化膜を介在させた空乏層が広がる領域を含む該ダイオードデバイスのＮ - 型エピタキシャル層２及びＳｉＯ 2 膜の表面にＰ + 型ポリシリコン膜を形成し、該Ｐ + 型ポリシリコン膜の表面に外部からの汚染を防止するためのアルミニウム膜を形成するアルミニウム膜形成工程を有し、該アルミニウム膜成形工程では、前記アルミニウム膜の下地部分の前記シリコン基板表面を空乏層としてアルミフローティングリングパシベイション構造とする半導体装置の製造方法が得られる。
【００１３】
又、本発明によれば、一導電型のシリコン基板表面に該一導電型のソース領域並びに該一導電型とは逆な逆導電型のゲート領域を形成すると共に、該シリコン基板裏面にドレイン領域を形成するトランジスタデバイスの製造に際し、該ソース領域及び該ゲート領域への電極形成前に酸化膜を介在させた空乏層が広がる領域を含む該トランジスタデバイスのＮ - 型エピタキシャル層２及びＳｉＯ 2 膜の表面にＰ + 型ポリシリコン膜を形成し、該Ｐ + 型ポリシリコン膜の表面に外部からの汚染を防止するためのアルミニウム膜を形成するアルミニウム膜形成工程を有し、該アルミニウム膜成形工程では、前記アルミニウム膜の下地部分の前記シリコン基板表面を空乏層としてアルミフローティングリングパシベイション構造とする半導体装置の製造方法が得られる。
【００１４】
【００１５】
【００１６】
【発明の実施の形態】
以下に、実施例を挙げ、本発明の半導体装置の製造方法について、図面を参照して詳細に説明する。
【００１７】
図１は、本発明の一実施例に係るＰ+ Ｎ- Ｎ+ ダイオードの要部に関する製造工程を工程順に示した側面断面図であり、同図（ａ）はエピタキシャル成長工程に関するもの，同図（ｂ）はマスク形成工程に関するもの，同図（ｃ）はポリシリコン形成工程に関するもの，同図（ｄ）はアノード形成及び配線パターン形成工程に関するもの，同図（ｅ）はアルミニウム膜形成工程に関するもの，同図（ｆ）はアルミニウム膜成形工程に関するもの，同図（ｇ）はＳｉＯ2 −ＣＶＤ膜形成工程に関するもの，同図（ｈ）は電極形成工程に関するもの，同図（ｉ）はパシベイションＳｉＯ2 −ＣＶＤ膜形成工程に関するものである。
【００１８】
図１（ａ）に示すエピタキシャル成長工程では、不純物濃度が１×１０18ｃｍ-3のＮ+ 型シリコン基板１上に不純物濃度が１×１０13ｃｍ-3のＮ- エピタキシャル層２を約５０μｍエピタキシャル成長させた後、Ｎ+ 型シリコン基板１裏面及びＮ- 型エピタキシャル層２表面に熱酸化によりＳｉＯ2 膜の熱酸化膜３を全面に約３０００オングストロームの厚みで形成する。
【００１９】
図１（ｂ）に示すマスク形成工程では、Ｎ- 型エピタキシャル層２表面上に付着している熱酸化膜３に一般的なフォトリソグラフィ法によってアノードパターンを形成した後、フッ酸系エッチング液により熱酸化膜３に開孔部を設けてＳｉＯ2 膜３１を形成する。
【００２０】
図１（ｃ）に示すポリシリコン形成工程では、Ｐ型ガスとしてＢ2 Ｈ6 （ジボラン）をドープしたＰ+ 型ポリシリコン膜４をＮ- 型エピタキシャル層２及びＳｉＯ2 膜３１の表面に成長させる。
【００２１】
図１（ｄ）に示すアノード形成及び配線パターン形成工程では、Ｐ+ ポリシリコン膜４が表面に付着している状態で例えば１１００℃の高温熱処理によりＰ型の熱拡散をＮ- 型エピタキシャル層２に行ってアノード層５を形成した後、Ｐ+ポリシリコン膜４にフォトリソグラフィ法によって配線をパターンニングし、Ｐ+ ポリシリコン膜４をエッチングしてパターンニングされたＰ+ ポリシリコン膜４１を形成する。
【００２２】
尚、ここまでの工程は、図２（ａ）〜（ｄ）に示した従来の場合と同じ手順となっている。
【００２３】
図１（ｅ）に示すアルミニウム膜形成工程では、スパッタリングによりＰ+ ポリシリコン膜４１及びＳｉＯ2 膜３１の表面全面に例えば５００オングストローム程度の厚みで極薄いアルミニウム膜９を形成する。
【００２４】
図１（ｆ）に示すアルミニウム膜成形工程では、フォトリソグラフィ工程によりアルミニウム膜９をアノード層５に接触しないようなパターンにエッチング成形してアルミニウム膜９１を形成する。ここではアルミニウム膜９の下地部分のＮ- 型エピタキシャル層２表面が空乏層となり、アルミニウム膜９１は空乏層を含むダイオードデバイスの周囲のみにリング状に形成される。
【００２５】
尚、ここまでのアルミニウム膜形成工程及びアルミニウム膜成形工程は、合わせてアルミフローティングリング形成工程と呼ばれても良い。
【００２６】
図１（ｇ）に示すＳｉＯ2 −ＣＶＤ膜形成工程では、ＳｉＯ2 −ＣＶＤ膜をアルミニウム膜９１及びＰ+ ポリシリコン膜４１の表面全面に形成した後、フォトリソグラフィ工程により電極取り出し口のパターンを形成すべく、ＳｉＯ2 −ＣＶＤ膜１０のエッチングを行ってＳｉＯ2 −ＣＶＤ膜１０を形成する。
【００２７】
図１（ｈ）に示す電極形成工程では、蒸着やスパッタリング法等によりアルミニウム膜を表裏全面に形成して裏面にアルミニウム膜によるカソード電極７を形成すると共に、表面をフォトリソグラフィ工程及びエッチング工程によりパターンニングしてアルミニウム膜によるアノード電極６を形成する。
【００２８】
図１（ｉ）に示すパシベイションＳｉＯ2 −ＣＶＤ膜形成工程では、ＣＶＤ法によりＳｉＯ2 −ＣＶＤ膜を表面全体に形成した後、フォトリソグラフィ工程及びＳｉＯ2 −ＣＶＤ膜のエッチングを行ってパターンニングされたＳｉＯ2 −ＣＶＤ膜８を形成する。
【００２９】
尚、図１（ｈ）の電極形成工程及び図１（ｉ）のパシベイションＳｉＯ2 −ＣＶＤ膜形成工程も、図２（ｅ），（ｆ）に示した従来の場合と同じ手順となっている。
【００３０】
このような高耐圧用Ｐ+ Ｎ- Ｎ+ プレーナー型ダイオードの製造工程では、アルミニウム膜形成工程においてアノード領域への電極形成前に酸化膜（ＳｉＯ2膜３１）を介在させた空乏層が広がる領域を含むダイオードデバイスの表面にアルミニウム膜９を形成した後、アルミニウム膜成形工程においてアルミニウム膜９を電極に接触しないようなパターンに成形してアルミニウム膜９の下地部分のＮ- 型エピタキシャル層２表面を空乏層とするようにリング状のアルミニウム膜９１を形成してアルミフローティングパシベイション構造としている。
【００３１】
このため、Ｎ- 型エピタキシャル層２表面にアルミニウム膜９との仕事関数差により形成される空乏層を設ける際、高耐圧を得るために必要とする空乏層の広がりが助長され、製造過程において酸化膜（ＳｉＯ2 膜３１）の界面準位密度ＮSSの増大を防いで変動させないことができ、外部からの酸化膜（ＳｉＯ2 膜３１）への汚染を防止できる上、製造過程で環境変化（温度や湿度の変動や還元性雰囲気に曝されることを含む）による影響を受けない。従って、ここで製造されるダイオードデバイスはゼロバイアス時でもデバイス周囲の表面に空乏層が広がり、しかも製造過程で多少の不純物汚染があったり、環境変化があっても、安定して高耐圧が得られるものとなる。
【００３２】
尚、ここでは高耐圧用のＰ+ Ｎ- Ｎ+ プレーナー型アルミフローティングパシベイション構造のダイオードの製造について説明したが、他の半導体デバイスとして高耐圧用Ｐ+ Ｎ- Ｎ+ プレーナー型アルミフローティングパシベイション構造のトランジスタを製造する場合にも同様な手順を適用できる。但し、こうしたトランジスタデバイスを製造する場合には、一導電型であるＮ+ 型シリコン基板１表面に同じＮ+ 型のソース領域並びにＮ+ 型とは逆な逆導電型（Ｎ- 型）のゲート領域が形成され、且つＮ+ 型シリコン基板１裏面にドレイン領域が形成される構成となる。
【００３３】
こうしたトランジスタデバイスの製造工程では、アルミニウム膜形成工程においてソース領域及びゲート領域への電極形成前に酸化膜（ＳｉＯ2 膜３１）を介在させた空乏層が広がる領域を含むトランジスタデバイスの表面にアルミニウム膜９を形成し、アルミニウム膜成形工程においてアルミニウム膜９を電極に接触しないようなパターンに成形してアルミニウム膜９の下地部分のＮ- 型エピタキシャル層２表面を空乏層とするようにリング状のアルミニウム膜９１を形成してアルミフローティングパシベイション構造が構成される。従って、ここで製造されるトランジスタデバイスも、上述したダイオードデバイスの場合と同等な特性が得られるものとなる。
【００３４】
【発明の効果】
以上に述べた通り、本発明の半導体装置の製造方法によれば、その製造工程においてダイオードデバイスやトランジスタデバイスへアルミフローティングリングパシベイション構造を導入することにより、高耐圧を得るために必要とする空乏層の広がりが助長され、製造過程において酸化膜の界面準位密度ＮSSの増大を防いで変動させないことができ、外部からの酸化膜への汚染を防止できる上、製造過程で環境変化（温度や湿度の変動や還元性雰囲気に曝されることを含む）による影響を受けないため、結果として製造されるデバイスはゼロバイアス時でもデバイス周囲の表面に空乏層が広がり、しかも製造過程で多少の不純物汚染があったり、環境変化があっても、安定して高耐圧が得られるものとなる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＰ+ Ｎ- Ｎ+ ダイオードの要部に関する製造工程を工程順に示した側面断面図であり、（ａ）はエピタキシャル成長工程に関するもの，（ｂ）はマスク形成工程に関するもの，（ｃ）はポリシリコン形成工程に関するもの，（ｄ）はアノード形成及び配線パターン形成工程に関するもの，（ｅ）はアルミニウム膜形成工程に関するもの，（ｆ）はアルミニウム膜成形工程に関するもの，（ｇ）はＳｉＯ2 −ＣＶＤ膜形成工程に関するもの，（ｈ）は電極形成工程に関するもの，（ｉ）はパシベイションＳｉＯ2 −ＣＶＤ膜形成工程に関するものである。
【図２】従来のＰ+ Ｎ- Ｎ+ ダイオードの要部に関する製造工程を工程順に示した側面断面図であり、（ａ）はエピタキシャル成長工程に関するもの，（ｂ）はマスク形成工程に関するもの，（ｃ）はポリシリコン形成工程に関するもの，（ｄ）はアノード形成及び配線パターン形成工程に関するもの，（ｅ）は電極形成工程に関するもの，（ｆ）はパシベイションＳｉＯ2 −ＣＶＤ膜形成工程に関するものである。
【符号の説明】
１ Ｎ+ 型シリコン基板
２ Ｎ- 型エピタキシャル成長層
３ 熱酸化膜
４，４１ Ｐ+ 型ポリシリコン膜
５ アノード層
６ アノード電極
７ カソード電極
８，１０ ＳｉＯ2 −ＣＶＤ膜
９，９１ アルミニウム膜
３１ ＳｉＯ2 膜
Claims (2)
- 一導電型のシリコン基板表面に該一導電型とは逆な逆導電型のアノード領域を形成すると共に、該シリコン基板裏面にカソード領域を形成するダイオードデバイスの製造に際し、該アノード領域への電極形成前に酸化膜を介在させた空乏層が広がる領域を含む該ダイオードデバイスのＮ - 型エピタキシャル層２及びＳｉＯ 2 膜の表面にＰ + 型ポリシリコン膜を形成し、該Ｐ + 型ポリシリコン膜の表面に外部からの汚染を防止するためのアルミニウム膜を形成するアルミニウム膜形成工程を有し、該アルミニウム膜成形工程では、前記アルミニウム膜の下地部分の前記シリコン基板表面を空乏層としてアルミフローティングリングパシベイション構造とすることを特徴とする半導体装置の製造方法。
- 一導電型のシリコン基板表面に該一導電型のソース領域並びに該一導電型とは逆な逆導電型のゲート領域を形成すると共に、該シリコン基板裏面にドレイン領域を形成するトランジスタデバイスの製造に際し、該ソース領域及び該ゲート領域への電極形成前に酸化膜を介在させた空乏層が広がる領域を含む該トランジスタデバイスのＮ - 型エピタキシャル層２及びＳｉＯ 2 膜の表面にＰ + 型ポリシリコン膜を形成し、該Ｐ + 型ポリシリコン膜の表面に外部からの汚染を防止するためのアルミニウム膜を形成するアルミニウム膜形成工程を有し、該アルミニウム膜成形工程では、前記アルミニウム膜の下地部分の前記シリコン基板表面を空乏層としてアルミフローティングリングパシベイション構造とすることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29263597A JP4011690B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29263597A JP4011690B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11126780A JPH11126780A (ja) | 1999-05-11 |
| JP4011690B2 true JP4011690B2 (ja) | 2007-11-21 |
Family
ID=17784351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29263597A Expired - Fee Related JP4011690B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4011690B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN107293480A (zh) * | 2016-04-01 | 2017-10-24 | 无锡华润华晶微电子有限公司 | 一种高压二极管及其制作方法 |
-
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH11126780A (ja) | 1999-05-11 |
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| A621 | Written request for application examination |
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| A711 | Notification of change in applicant |
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| A977 | Report on retrieval |
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|
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|
| A521 | Written amendment |
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|
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|
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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