JP4741681B2 - 時間インターリーブ型アナログ／デジタルコンバータ - Google Patents

時間インターリーブ型アナログ／デジタルコンバータ Download PDF

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Description

本発明は、時間インターリーブ型（Time-Interleaved：ＴＩ）アナログ／デジタルコンバータ（Analog-to-Digital Converter：ＡＤＣ）に関するものである。又、本発明は、時間インターリーブ型アナログ／デジタルコンバータを制御する方法にも関するものである。
時間インターリーブ型アナログ／デジタルコンバータは、共通のアナログ入力を有する複数のサブＡＤＣ（サブアナログ／デジタルコンバータ）を利用している。複数のサブＡＤＣは、共通の第１クロック周波数又はサンプリング周波数にて動作している。多相クロックユニットを使用することにより、各々のサブＡＤＣ毎に個別のクロック信号が生成される。多相クロックユニットによって生成される個別のクロック信号は、ＴＩ−ＡＤＣ（時間インターリーブ型アナログ／デジタルコンバータ）内のサブＡＤＣの数に等しい倍率だけ第１クロック周波数又はサンプリング周波数よりも高い第２クロック周波数又はサンプリング周波数においてＴＩ−ＡＤＣの効果的なサンプリングを実現させるために、時間的に互いに変位している。
ＴＩ−ＡＤＣ内のサブＡＤＣは、通常、チップ上におけるその物理的な配置に対応する順序において動作している。例えば、サブＡＤＣは、各々の列内に１つのサブＡＤＣを有するアレイとして物理的に配列されることが可能である。サブＡＤＣは、第１列内のサブＡＤＣに始まり、これに続いて（第１列に隣接して配置された）第２列、これに続いて（第２列に隣接して配置された）第３列と、以下同様に後続し、最後の列に到達した時点で、第１列が再度使用されるという方式において動作可能である。
サブＡＤＣ内におけるオフセット誤差が、ＴＩ−ＡＤＣの出力におけるスプリアストーン（Spurious Tone）等の歪みに寄与している。このようなオフセット誤差は、デジタル信号処理（Digital Signal Processing：ＤＳＰ）をサブＡＤＣの個別のデジタル出力又はＴＩ−ＡＤＣの合成出力のいずれかに適用することにより、ある程度、補償され得る。このような補償は、ＤＳＰ回路を必要としており、この結果として、ＴＩ−ＡＤＣの回路面積及び電力消費量の望ましくない増大が生じることになる。従って、このようなオフセット誤差の影響を低減させる構成は、複雑なものになるであろう。
本発明の１つの目的は、オフセット誤差の影響を受けにくいＴＩ−ＡＤＣを提供することである。本発明の更なる目的は、あまり複雑ではないＴＩ−ＡＤＣを提供することである。
本発明の第１の態様によれば、時間インターリーブ型アナログ／デジタルコンバータ（ＴＩ−ＡＤＣ）を使用してアナログ入力をデジタル出力に変換する時間インターリーブ型アナログ／デジタルコンバータを動作させる方法が提供されている。この場合に、時間インターリーブ型アナログ／デジタルコンバータは、Ｍ個のサブＡＤＣのアレイを有しており、ここで、Ｍは、偶数であり、且つ、アレイの各々の列は、Ｍ個のサブＡＤＣの中の１つのサブＡＤＣを有している。上記方法は、全てのサンプリングインスタンス（Sampling Instant）ｎについて、アレイの列ｋ（ｎ）内のサブＡＤＣにより、アナログ入力を変換する段階を有しており、ここで、ｎは、一連の整数の中の１つの整数であり、且つ、１≦ｋ（ｎ）≦Ｍであり、第１のサンプリングインスタンスについて、１とＭとの間の値がｋ（ｎ）に割り当てられており、更に、ａ）ｋ（ｎ）≦Ｍ／２の場合には、ｋ（ｎ＋１）＞Ｍ／２であり、それ以外の場合には、ｋ（ｎ＋１）≦Ｍ／２であり、且つ、ｂ）Ｍ／２−１≦｜ｋ（ｎ＋１）−ｋ（ｎ）｜≦Ｍ／２＋１であり、且つ、ｃ）ｎ−ｍがＭの整数倍である場合にのみ、ｋ（ｎ＋１）＝ｋ（ｍ＋１）となるように、ｋ（ｎ＋１）が選択される。
ｋ（ｎ＋１）の値は、次のようにして選択されることが可能である。すなわち、ｋ（ｎ）＜Ｍ／２であり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）の値は、ｋ（ｎ＋１）＝ｋ（ｎ）＋Ｍ／２＋１に従って選択される。又は、ｋ（ｎ）＝Ｍ／２であり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）の値は、ｋ（ｎ＋１）＝Ｍに従って選択される。又は、ｋ（ｎ）≦Ｍ／２であり、且つ、ｋ（ｎ）が偶数である場合には、ｋ（ｎ＋１）の値は、ｋ（ｎ＋１）＝ｋ（ｎ）＋Ｍ／２−１に従って選択される。又は、ｋ（ｎ）＝Ｍ／２＋１である場合には、ｋ（ｎ＋１）の値は、ｋ（ｎ＋１）＝１に従って選択される。又は、ｋ（ｎ）＞Ｍ／２＋１であり、且つ、ｋ（ｎ）−Ｍ／２が奇数である場合には、ｋ（ｎ＋１）の値は、ｋ（ｎ＋１）＝ｋ（ｎ）−Ｍ／２−１に従って選択される。又は、ｋ（ｎ）＝Ｍであり、且つ、ｋ（ｎ）−Ｍ／２が偶数である場合には、ｋ（ｎ＋１）の値は、ｋ（ｎ＋１）＝Ｍ／２に従って選択される。又は、Ｍ／２＋１＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）−Ｍ／２が偶数である場合には、ｋ（ｎ＋１）の値は、ｋ（ｎ＋１）＝ｋ（ｎ）−Ｍ／２＋１に従って選択される。
或いは、その代わりに、Ｍ／２が奇数である場合には、ｋ（ｎ＋１）は、次のようにして選択されることが可能である。すなわち、ｋ（ｎ）＝１である場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）がＭ／２＋１に設定されるように選択される。又は、ｋ（ｎ）≦Ｍ／２であり、ｋ（ｎ）≠１であり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）はｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２−１に設定されるように選択される。又は、ｋ（ｎ）≦Ｍ／２であり、且つ、ｋ（ｎ）が偶数である場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２＋１に設定されるように選択される。又は、ｋ（ｎ）＝Ｍである場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）がＭ／２に設定されるように選択される。又は、Ｍ／２＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２−１に設定されるように選択される。又は、Ｍ／２＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）が偶数である場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２＋１に設定されるように選択される。
本発明の第２の態様によれば、コンピュータプログラムは、コンピュータ機能を有する電子装置によってコンピュータプログラムコード手段が実行される際に、前述の方法を実行するコンピュータプログラムコード手段を備えている。
本発明の第３の態様によれば、コンピュータ読み取り可能な媒体は、コンピュータ機能を有する電子装置によってコンピュータプログラムコード手段が実行される際に、前述の方法を実行するコンピュータプログラムコード手段を備えるコンピュータプログラムをその内部に保存している。
本発明の第４の態様によれば、Ｍ個のサブＡＤＣのアレイを有する時間インターリーブ型アナログ／デジタルコンバータであって、ここで、Ｍは、偶数であり、アレイの各々の列は、Ｍ個のサブＡＤＣの中の１つのサブＡＤＣを有している時間インターリーブ型アナログ／デジタルコンバータが提供されている。この時間インターリーブ型アナログ／デジタルコンバータは、全てのサンプリングインスタンスｎについて、アナログ入力をデジタル出力に変換するために使用されるアレイの列ｋ（ｎ）内のサブＡＤＣを選択するべく構成された制御ユニットを有しており、ここで、ｎは、一連の整数の中の１つの整数であり、且つ、１≦ｋ（ｎ）≦Ｍである。制御ユニットは、第１のサンプリングインスタンスについて、１とＭとの間の値をｋ（ｎ）に割り当てると共に、ｋ（ｎ）の所定の値について、ａ）ｋ（ｎ）≦Ｍ／２の場合には、ｋ（ｎ＋１）＞Ｍ／２であり、それ以外の場合に、ｋ（ｎ＋１）≦Ｍ／２であり、且つ、ｂ）Ｍ／２−１≦｜ｋ（ｎ＋１）−ｋ（ｎ）｜≦Ｍ／２＋１であり、且つ、ｃ）ｎ−ｍがＭの整数倍である場合にのみ、ｋ（ｎ＋１）＝ｋ（ｍ＋１）となるように、ｋ（ｎ＋１）を選択するように構成されている。
制御ユニットは、次のようにしてｋ（ｎ＋１）を選択するように構成される。すなわち、ｋ（ｎ）＜Ｍ／２であり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２＋１に設定されるように、ｋ（ｎ＋１）を選択する。又は、ｋ（ｎ）＝Ｍ／２であり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）がＭに設定されるように、ｋ（ｎ＋１）を選択する。又は、ｋ（ｎ）≦Ｍ／２であり、且つ、ｋ（ｎ）が偶数である場合には、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２−１に設定されるように、ｋ（ｎ＋１）を選択する。又は、ｋ（ｎ）＝Ｍ／２＋１である場合には、ｋ（ｎ＋１）が１に設定されるように、ｋ（ｎ＋１）を選択する。又は、ｋ（ｎ）＞Ｍ／２＋１であり、且つ、ｋ（ｎ）−Ｍ／２が奇数である場合には、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２−１に設定されるように、ｋ（ｎ＋１）を選択する。又は、ｋ（ｎ）＝Ｍであり、且つ、ｋ（ｎ）−Ｍ／２が偶数である場合には、ｋ（ｎ＋１）がＭ／２に設定されるように、ｋ（ｎ＋１）を選択する。又は、Ｍ／２＋１＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）−Ｍ／２が偶数である場合には、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２＋１に設定されるように、ｋ（ｎ＋１）を選択する。
Ｍ／２が奇数である場合には、制御ユニットは、次のようにしてｋ（ｎ＋１）を選択するように構成される。すなわち、ｋ（ｎ）＝１である場合には、ｋ（ｎ＋１）がＭ／２＋１に設定されるように、ｋ（ｎ＋１）を選択する。又は、ｋ（ｎ）≦Ｍ／２であり、ｋ（ｎ）≠１であり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２−１に設定されるように、ｋ（ｎ＋１）を選択する。又は、ｋ（ｎ）≦Ｍ／２であり、且つ、ｋ（ｎ）が偶数である場合には、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２＋１に設定されるように、ｋ（ｎ＋１）を選択する。又は、ｋ（ｎ）＝Ｍである場合には、ｋ（ｎ＋１）がＭ／２に設定されるように、ｋ（ｎ＋１）を選択する。又は、Ｍ／２＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２−１に設定されるように、ｋ（ｎ＋１）を選択する。又は、Ｍ／２＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）が偶数である場合には、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２＋１に設定されるように、ｋ（ｎ＋１）を選択する。
制御ユニットは、多相クロックユニットの複数のクロック端子の各々において個別のクロック信号を生成するべく構成された多相クロックユニットを有することが可能である。前述の複数のクロック端子の各々は、サブＡＤＣの中の１つのサブＡＤＣに接続されることが可能である。
多相クロックユニットは、遅延ロックループ（Delay-Locked Loop）及び／又はリング状に接続された複数の遅延要素を有することが可能である。
本発明の第５の態様によれば、集積回路が、時間インターリーブ型ＡＤＣを有している。
本発明の第６の態様によれば、電子装置が、時間インターリーブ型ＡＤＣを有している。電子装置は、モニタ、プロジェクタ、テレビ受像機、又は無線トランシーバであってよいが、これらに限定されるものではない。
本発明の更なる実施例は、添付の特許請求の範囲の従属請求項にて規定されている。
オフセット誤差によって生じる時間インターリーブ型ＡＤＣの出力中の誤差の信号電力又はエネルギーの大きな部分が、時間インターリーブ型ＡＤＣのナイキスト周波数に現れるおそれがあるが、この部分をフィルタリングによって除去することが可能であるという点が、いくつかの実施例の利点である。この結果として、複雑なデジタル信号処理を使用してオフセット誤差を補償する必要性を低減させるか又は取り除くことが可能であり、これが、本実施例の更なる利点である。
尚、「有する又は備える（comprises/comprising）」という用語は、本願明細書にて使用される際には、記述されている特徴、整数、段階、又は構成要素の存在を規定するものと解釈されるが、この用語は、１つ又は複数のその他の特徴、整数、段階、構成要素、又はこれらの集合体の存在又は追加を除外するものではないことを強調しておきたい。
本発明の更なる目的、特徴、及び利点については、添付の図面に基づいてなされる本発明に関する以下の詳細な説明から明らかになるであろう。
図１は、一実施例による時間インターリーブ型（ＴＩ）アナログ／デジタルコンバータ（ＡＤＣ）１のブロック図を示している。ＴＩ−ＡＤＣ１は、Ｍ個のサブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMのアレイ２０を有することが可能であり、ここで、Ｍは、偶数であってよい。アレイ２０の各々の列は、図１に示されているように、サブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMの中のまさしく１つのサブＡＤＣを有することが可能である。図１のサブＡＤＣの配置は、チップ又は集積回路上におけるサブＡＤＣの物理的な配置を反映している。すなわち、ＡＤＣ1は、アレイの第１列内に配置されることが可能であり、ＡＤＣ2は、第１列に隣接した第２列内に配置されることが可能であり、以下同様であって、ＡＤＣMは、アレイの最後の列内に配置されることが可能である。サブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMの各々は、共通の第１クロック周波数又はサンプリング周波数にて動作している。サブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMのサンプリングインスタンスは、サブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMの数Ｍに等しい倍率だけ第１クロック周波数又はサンプリング周波数よりも高い第２クロック周波数又はサンプリング周波数においてＴＩ−ＡＤＣの効果的なサンプリングを実現するために、時間的に互いに変位している。
ＴＩ−ＡＤＣは、制御ユニット１０を有することが可能である。制御ユニット１０は、サブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMを使用する順序を制御するように構成される。制御ユニット１０は、更に、サブＡＤＣであるＡＤＣ1、．．．、ＡＤＣM用の共通クロック信号及び個別のクロック信号を生成するように構成される。制御ユニット１０は、更に、セレクタユニット３０用の制御信号を生成するように構成される。サブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMの出力は、セレクタユニット３０に対して電気的に動作可能に接続されることが可能である。セレクタユニット３０は、サブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMの出力の中の１つのサブＡＤＣを選択すると共に、選択された出力をＴＩ−ＡＤＣ１の出力３に転送するように構成される。この選択は、制御ユニット１０によってセレクタユニット３０に供給される制御信号に基づいてなされるものであってよい。
サブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMのオフセット誤差は、前述のサブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMの入力に加算された定数によってモデル化が可能である。オフセット誤差は、例えば、トランジスタ及び抵抗器等の回路要素におけるいわゆるパラメータの勾配（Gradient）に起因し、例えば、アレイ２０の全体にわたってほぼ直線的な変動を示している。このような状況において、サンプルがＡＤＣkによって変換された場合には、後続のサンプルは、ＡＤＣk+1によって変換され、ここで、ｋ＝１、２、．．．、Ｍ−１であり、且つ、サンプルがＡＤＣMによって変換された場合には、後続のサンプルは、ＡＤＣ1によって変換されるという単純な順序においてサブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMを動作させるか又は使用すれば、結果的に、ＴＩ−ＡＤＣの信号帯域又はナイキスト帯域内にて大量の歪みを発生させる可能性がある。
本発明の一実施例によれば、サブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMを動作させるための変更された順序を提供するＴＩ−ＡＤＣ１を制御する方法を使用することにより、オフセット誤差を補償するための複雑なデジタル信号処理の必要性を低減させるか又は取り除くことが可能である。以下においては、アレイ２０の列ｋ（ｎ）内に配置されているＡＤＣk(n)は、サンプルインスタンスｎにおいてアナログ入力を変換するために使用されるサブＡＤＣを表している。シーケンスｋ（ｎ）は、サブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMを使用する順序を決定している。例えば、ｋ（ｎ）＝１である場合には、ＡＤＣ1を使用することにより、サンプルインスタンスｎにおいてアナログ入力を変換し、ｋ（ｎ）＝２である場合には、ＡＤＣ2を使用することにより、サンプルインスタンスｎにおいてアナログ入力を変換し、以下同様である。第１のサンプルインスタンス、すなわち、最初のサンプルインスタンスについては、任意の値又は予め規定された値をｋ（ｎ）に割り当てることが可能である。更には、全てのｎについて、ｋ（ｎ）の値が付与された場合に、ａ）ｋ（ｎ）≦Ｍ／２の場合には、ｋ（ｎ＋１）＞Ｍ／２であり、それ以外の場合には、ｋ（ｎ＋１）≦Ｍ／２であり、且つ、ｂ）Ｍ／２−１≦｜ｋ（ｎ＋１）−ｋ（ｎ）｜≦Ｍ／２＋１であり、且つ、ｃ）ｎ−ｍがＭの整数倍である場合にのみ、ｋ（ｎ＋１）＝ｋ（ｍ＋１）となるように、ｋ（ｎ＋１）を選択することが可能である。
条件ｃ）は、各々のサブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMを使用することにより、アナログ入力の全てのＭ番目のサンプルを変換することを保証している。条件ａ）及びｂ）の結果として、シーケンスｋ（ｎ）は、約Ｍ／４の振幅を有する発振成分又はトグリング（toggling）成分を有している。例えば、オフセット誤差がアレイ２０の全体にわたってほぼ直線的な変動を有しているＴＩ−ＡＤＣの場合には、この結果として、オフセット誤差に起因する歪みは、合計歪みエネルギーの相対的に大きな部分が、ＴＩ−ＡＤＣ１のサンプリング周波数の半分、すなわち、ナイキスト周波数に対応する周波数に配置されるようなスペクトル分布を有することになる。合計歪みエネルギーの前述の部分は、例えば、低域通過フィルタ等の線形フィルタを使用して除去することが可能である。上記の線形フィルタの複雑性は、オーバーサンプリングを使用して低減させることが可能である。従って、オフセット誤差を補償するための複雑なデジタル信号処理の必要性を低減させることが可能である。この結果として、ＴＩ−ＡＤＣの複雑性を低減させることが可能である。
この方法の一実施例が図２ａのフローチャートに示されている。ｎの全ての値について、ｋ（ｎ）が付与された場合に、ｋ（ｎ）＜Ｍ／２であり、且つ、ｋ（ｎ）が奇数である場合には、段階１０８において、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２＋１に設定されるように、ｋ（ｎ＋１）を選択することが可能である。又は、ｋ（ｎ）＝Ｍ／２であり、且つ、ｋ（ｎ）が奇数である場合には、段階１０９において、ｋ（ｎ＋１）がＭに設定されるように、ｋ（ｎ＋１）を選択することが可能である。又は、ｋ（ｎ）≦Ｍ／２であり、且つ、ｋ（ｎ）が偶数である場合には、段階１１０において、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２−１に設定されるように、ｋ（ｎ＋１）を選択することが可能である。又は、ｋ（ｎ）＝Ｍ／２＋１である場合には、段階１１１において、ｋ（ｎ＋１）が１に設定されるように、ｋ（ｎ＋１）を選択することが可能である。又は、ｋ（ｎ）＞Ｍ／２＋１であり、且つ、ｋ（ｎ）−Ｍ／２が奇数である場合には、段階１１２において、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２−１に設定されるように、ｋ（ｎ＋１）を選択することが可能である。又は、ｋ（ｎ）＝Ｍであり、且つ、ｋ（ｎ）−Ｍ／２が偶数である場合には、段階１１３において、ｋ（ｎ＋１）がＭ／２に設定されるように、ｋ（ｎ＋１）を選択することが可能である。又は、Ｍ／２＋１＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）−Ｍ／２が偶数である場合には、段階１１４において、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２＋１に設定されるように、ｋ（ｎ＋１）を選択することが可能である。
サブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMを図２ａのフローチャートに従って動作させることができる順序の例を、Ｍのいくつかの異なる値について、以下に提示している。サブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMは、全てのＭ番目のサンプル毎に自身を反復するサイクルにより、循環的に動作している。この例には、１つのサイクルのみが示されている。
Ｍ＝２：
ＡＤＣ1、ＡＤＣ2
Ｍ＝４：
ＡＤＣ1、ＡＤＣ4、ＡＤＣ2、ＡＤＣ3
Ｍ＝６：
ＡＤＣ1、ＡＤＣ5、ＡＤＣ3、ＡＤＣ6、ＡＤＣ2、ＡＤＣ4
Ｍ＝１２：
ＡＤＣ1、ＡＤＣ8、ＡＤＣ3、ＡＤＣ10、ＡＤＣ5、ＡＤＣ12、ＡＤＣ6、ＡＤＣ11、ＡＤＣ4、ＡＤＣ9、ＡＤＣ2、ＡＤＣ7
Ｍ＝１４：
ＡＤＣ1、ＡＤＣ9、ＡＤＣ3、ＡＤＣ11、ＡＤＣ5、ＡＤＣ13、ＡＤＣ7、ＡＤＣ14、ＡＤＣ6、ＡＤＣ12、ＡＤＣ4、ＡＤＣ10、ＡＤＣ2、ＡＤＣ8
或いは、その代わりに、Ｍ／２が奇数である場合には、サブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMを動作させる順序は、図２ｂのフローチャートによって付与される順序において選択されることも可能である。この結果として、ｎの全ての値について、ｋ（ｎ）の値が付与された場合に、ｋ（ｎ）＝１である場合には、段階２０７において、ｋ（ｎ＋１）がＭ／２＋１に設定されるように、ｋ（ｎ＋１）を選択することが可能である。又は、ｋ（ｎ）≦Ｍ／２であり、ｋ（ｎ）≠１であり、且つ、ｋ（ｎ）が奇数である場合には、段階２０８において、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２−１に設定されるように、ｋ（ｎ＋１）を選択することが可能である。又は、ｋ（ｎ）≦Ｍ／２であり、且つ、ｋ（ｎ）が偶数である場合には、段階２０９において、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２＋１に設定されるように、ｋ（ｎ＋１）を選択することが可能である。又は、ｋ（ｎ）＝Ｍである場合には、段階２１０において、ｋ（ｎ＋１）がＭ／２に設定されるように、ｋ（ｎ＋１）を選択することが可能である。又は、Ｍ／２＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）が奇数である場合には、段階２１１において、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２−１に設定されるように、ｋ（ｎ＋１）を選択することが可能である。又は、Ｍ／２＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）が偶数である場合には、段階２１２において、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２＋１に設定されるように、ｋ（ｎ＋１）を選択することが可能である。
図２ｂのフローチャートによる実施例を使用すれば、図２ａのフローチャートによる実施例を使用した場合とは逆の動作順序が結果的に得られることになる。例えば、Ｍ＝１４の場合には、サブＡＤＣは、次の順序において動作することになる（１４サンプルにおける１つのサイクルを示している）。
ＡＤＣ1、ＡＤＣ8、ＡＤＣ2、ＡＤＣ10、ＡＤＣ4、ＡＤＣ12、ＡＤＣ6、ＡＤＣ14、ＡＤＣ7、ＡＤＣ13、ＡＤＣ5、ＡＤＣ11、ＡＤＣ3、ＡＤＣ9
図２ａのフローチャートによる実施例を使用した場合の結果を示す一例を、以下に提示することとする。この例においては、アレイ２０の全体にわたる直線的な変動によってオフセット誤差をモデル化している。サブＡＤＣであるＡＤＣkと関連したオフセット誤差ｏ（ｋ）は、次式によってモデル化される。
ｏ（ｋ）＝ｃ1（ｋ−（Ｍ＋１）／２）＋ｃ2＝ｏ1（ｋ）＋ｃ2
ここで、ｃ1及びｃ2は、定数である。定数ｃ2は、ＴＩ−ＡＤＣ１の全体的なＤＣオフセットをもたらしている。このようなＤＣオフセットは、いくつかの適用分野において無視することが可能である。或いは、その代わりに、上記のＤＣオフセットは、定数による単純な減算を使用して補償することも可能である。従って、以下においては、ｏ（ｋ）の第１の項であるｏ1（ｋ）のみを考慮することとする。サブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMを使用する順序を規定している所定のシーケンスｋ（ｎ）について、オフセット誤差のシーケンスｏ1（ｋ（ｎ））が結果的に得られることになる。このオフセット誤差は、オフセット誤差を有していないＡＤＣ内のアナログ入力信号のサンプルにオフセット誤差のシーケンスｏ1（ｋ（ｎ））が加算されることになるのと同一の効果を有している。
一例として、Ｍ＝１４の場合を検討することとする。まず、サブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMが、シーケンスｋ（ｎ）＝．．．、１、２、３、．．．、１３、１４、１、２、．．．、という単純な順序において動作した場合には、結果的に得られるオフセット誤差のシーケンスｏ1（ｋ（ｎ））は、図３ａに示されているようなものになる。尚、図３ａには、反復的なオフセット誤差のシーケンスｏ1（ｋ（ｎ））の１４サンプルの１つのサイクルのみが示されている。
その代わりに、図２ａのフローチャートに示されている実施例に従ってシーケンスｋ（ｎ）を選択した場合には、結果的に得られるオフセット誤差のシーケンスｏ1（ｋ（ｎ））は、図３ｂに示されているようなものになる。このシーケンスｋ（ｎ）の選択肢、すなわち、ｋ（ｎ）＝．．．、１、８、３、１０、５、１２、６、１１、４、９、２、７、１、８、３、．．．の場合には、オフセット誤差のシーケンスｏ1（ｋ（ｎ））は、それぞれ、図３ｃ及び図３ｄに示されている２つのシーケンスｏ2（ｎ）及びｏ3（ｎ）の合計に分解することが可能である。シーケンスｏ2（ｎ）は、ＴＩ−ＡＤＣのサンプリング周波数の半分に対応する周波数を有するトグリング又は発振である。従って、これは、線形フィルタを使用してフィルタリング可能である。シーケンスｏ3（ｎ）のみが、ＴＩ−ＡＤＣのナイキスト周波数未満の周波数における歪みに寄与している。図３ａと同様に、図３ｂ〜図３ｄも、１４サンプルの１サイクルを示している。図３ａのオフセット誤差のシーケンスｏ1（ｋ（ｎ））及び図３ｄのオフセット誤差のシーケンスｏ3（ｎ）の１４サンプルの１サイクルにわたる合計信号エネルギーの間の比率は、４．０６２５である。従って、この例においては、図２ａのフローチャートに示されている方法を使用することにより、オフセット誤差に起因するＴＩ−ＡＤＣのナイキスト周波数未満の周波数における歪みエネルギーは、ｋ（ｎ）＝．．．、１、２、３、．．．、１３、１４、１、２、．．．によって決定される単純な順序においてサブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMを使用する場合よりも、ほぼ４分の１に減少している。
一実施例によれば、制御ユニット１０は、サンプルインスタンスｎにおいてアナログ入力を変換するために使用されるアレイ２０の列ｋ（ｎ）内のサブＡＤＣであるＡＤＣk(n)を、全てのｎについて選択するように構成され、ここでは、１≦ｋ（ｎ）≦Ｍである。より詳しくいえば、制御ユニットは、第１のサンプルインスタンスについて、任意の値又は予め規定された値をｋ（ｎ）に割り当てると共に、ａ）ｋ（ｎ）≦Ｍ／２の場合には、ｋ（ｎ＋１）＞Ｍ／２であり、それ以外の場合には、ｋ（ｎ＋１）≦Ｍ／２であり、且つ、ｂ）Ｍ／２−１≦｜ｋ（ｎ＋１）−ｋ（ｎ）｜≦Ｍ／２＋１であり、且つ、ｃ）ｎ−ｍがＭの整数倍である場合にのみ、ｋ（ｎ＋１）＝ｋ（ｍ＋１）となるように、ｋ（ｎ＋１）を選択することによって、上記アレイ２０の列ｋ（ｎ）内のサブＡＤＣを選択する。
例えば、制御ユニット１０は、図２ａのフローチャートに従ってｋ（ｎ＋１）を選択するように構成される。すなわち、制御ユニット１０は、ｋ（ｎ）＜Ｍ／２であり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２＋１に設定されるように、ｋ（ｎ＋１）を選択する。又は、ｋ（ｎ）＝Ｍ/２であり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）がＭに設定されるように、ｋ（ｎ＋１）を選択する。又は、ｋ（ｎ）≦Ｍ／２であり、且つ、ｋ（ｎ）が偶数である場合には、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２−１に設定されるように、ｋ（ｎ＋１）を選択する。又は、ｋ（ｎ）＝Ｍ／２＋１である場合には、ｋ（ｎ＋１）が１に設定されるように、ｋ（ｎ＋１）を選択する。又は、ｋ（ｎ）＞Ｍ／２＋１であり、且つ、ｋ（ｎ）−Ｍ／２が奇数である場合には、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２−１に設定されるように、ｋ（ｎ＋１）を選択する。又は、ｋ（ｎ）＝Ｍであり、且つ、ｋ（ｎ）−Ｍ／２が偶数である場合には、ｋ（ｎ＋１）がＭ／２に設定されるように、ｋ（ｎ＋１）を選択する。又は、Ｍ／２＋１＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）−Ｍ／２が偶数である場合には、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２＋１に設定されるように、ｋ（ｎ＋１）を選択する。
或いは、その代わりに、Ｍ／２が奇数である場合には、制御ユニット１０は、図２ｂのフローチャートに従ってｋ（ｎ＋１）を選択するように構成される。すなわち、ｋ（ｎ）＝１である場合には、ｋ（ｎ＋１）がＭ／２＋１に設定されるように、ｋ（ｎ＋１）を選択する。又は、ｋ（ｎ）≦Ｍ／２であり、ｋ（ｎ）≠１であり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２−１に設定されるように、ｋ（ｎ＋１）を選択する。又は、ｋ（ｎ）≦Ｍ／２であり、且つ、ｋ（ｎ）が偶数である場合には、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２＋１に設定されるように、ｋ（ｎ＋１）を選択する。又は、ｋ（ｎ）＝Ｍである場合には、ｋ（ｎ＋１）がＭ／２に設定されるように、ｋ（ｎ＋１）を選択する。又は、Ｍ／２＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２−１に設定されるように、ｋ（ｎ＋１）を選択する又は、Ｍ／２＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）が偶数である場合には、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２＋１に設定されるように、ｋ（ｎ＋１）を選択する。
制御ユニット１０は、ｋ（ｎ）に基づいてｋ（ｎ＋１）を決定する組み合わせ論理ブロックを有する有限状態マシーン（Finite State Machine）を備えることが可能である。或いは、その代わりに、制御ユニットは、ｋ（ｎ）に基づいてｋ（ｎ＋１）を演算するべくプログラミングされた中央演算処理装置（Central Processing Unit：ＣＰＵ）又はフィールド・プログラマブル・ゲート・アレイ（Field-Programmable Gate Array：ＦＰＧＡ）等のプログラミング可能な論理ユニットを備えることが可能である。
代替実施例においては、制御ユニットは、図４のブロック図に示されているように、Ｍ個のクロック端子Ｃ1、．．．、ＣMを有する多相クロックユニット（１１）を備えることが可能であり、この場合には、Ｍ＝１４である。多相クロックユニット（１１）は、Ｍ個のクロック端子の各々において個別のクロック信号を生成するように構成される。個別のクロック信号の各々は、第１クロック周波数を有している。個別のクロック信号は、時間的に互いに変位することが可能である。個別のクロック信号の波形の例が図５に示されており、この場合には、Ｍ＝１４である。図５の各々の波形毎に、個別のクロック信号の１つのサイクルが示されている。ｋ（ｎ）はＭサンプルのサイクルによって反復しているため、サブＡＤＣが、例えば、図２ａのフローチャートにより付与されるシーケンスｋ（ｎ）又は図２ｂのフローチャートにより付与されるシーケンスｋ（ｎ）によって決定された順序において動作するように、クロック端子Ｃ1、．．．、ＣMの各々を個別のサブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMに接続することにより、制御ユニット１０の前述のマシーンを実現させることが可能である。図２ａのフローチャートによる上記のような接続の一例が、Ｍ＝１４である図４に例示されている。この場合には、Ｃ1がＡＤＣ1に接続されており、Ｃ2がＡＤＣ9に接続されており、Ｃ3がＡＤＣ3に接続されており、Ｃ4がＡＤＣ11に接続されており、Ｃ5がＡＤＣ5に接続されており、Ｃ6がＡＤＣ13に接続されており、Ｃ7がＡＤＣ7に接続されており、Ｃ8がＡＤＣ14に接続されており、Ｃ9がＡＤＣ6に接続されており、Ｃ10がＡＤＣ12に接続されており、Ｃ11がＡＤＣ4に接続されており、Ｃ12がＡＤＣ10に接続されており、Ｃ13がＡＤＣ2に接続されており、Ｃ14がＡＤＣ8に接続されている。例えば、各々のサブＡＤＣであるＡＤＣ1、．．．、ＡＤＣMは、自身に供給される個別のクロック信号の立ち上がりエッジ又は立ち下がりエッジ等のエッジにおいてアナログ入力信号をサンプリングするように構成される。
又、制御ユニット１０は、例えば、セレクタユニット３０（図１）等のＴＩ−ＡＤＣ１の構成要素用の様々な制御信号を生成するための（図４には示されていない）付加的な回路を備えることも可能である。
多相クロックユニット１１は、例えば、遅延ロックループ（Delay-Locked Loop：ＤＬＬ）によって実現可能である。或いは、その代わりに、多相クロックユニット１１は、図６に示されているように、リング状に接続されたＤフリップフロップＤ1、．．．、ＤM等の複数の遅延要素によって実現させることも可能である。ＤフリップフロップＤ1、．．．、ＤMは、第２クロック周波数を有するクロック信号ｃｌｋによってクロッキング可能である。始動期間において、ＤフリップフロップＤ1、．．．、ＤMの中の１つのＤフリップフロップの出力を「１」に設定することが可能であり、その他のＤフリップフロップＤ1、．．．、ＤMの出力を「０」にリセットすることが可能である。多相クロックユニット１１の動作の際には、ＤフリップフロップＤ1、．．．、ＤMの出力において個別のクロック信号を生成するために、前述の「１」の出力をＤフリップフロップのリングに沿って転送することになる。或いは、その代わりに、例えば、個別のクロック信号の異なるデューティサイクルを得るために、始動期間において複数の隣接するＤフリップフロップＤ1、．．．、ＤMの出力を「１」に設定することも可能である。
ＴＩ−ＡＤＣ１は、集積回路内に包含されることが可能である。ＴＩ−ＡＤＣは、更に、モニタ、プロジェクタ、テレビ受像機、又は無線トランシーバ等の電子装置内に包含されることが可能であるが、これらの電子装置に限定されるわけではない。
本発明は、前述の方法及び機能の実施を可能にするコンピュータプログラムプロダクトに組み込まれることが可能である。更に、本発明は、コンピュータ機能を有するシステム内にコンピュータプログラムプロダクトが読み込まれて実行される際に実施可能である。本願明細書の文脈におけるコンピュータプログラム、ソフトウェアプログラム、プログラムプロダクト、又はソフトウェアは、直接的に、又は別の言語、コード、もしくは表記法に変換された後に、所定の処理能力を有するシステムに特定の機能を実行させるように意図された命令のセットの任意の言語、コード、又は表記法による任意の表現を意味している。
以上、特定の実施例を参照しながら本発明について説明した。但し、本発明の範囲内において、前述の実施例以外のその他の実施例も可能である。ハードウェア又はソフトウェアによって本発明を実行するような前述の方法及び段階とは異なる方法及び段階も、本発明の範囲内において提供することが可能である。本発明の様々な特徴及び段階は、前述のような特徴及び段階等の組み合わせ以外の組み合わせにて組み合わせることも可能である。本発明の範囲は、添付の特許請求の範囲の請求項のみによって限定される。
一実施例によるＴＩ−ＡＤＣのブロック図である。 いくつかの実施例によるＴＩ−ＡＤＣ内のサブＡＤＣの動作順序を制御するためのフローチャートである。 いくつかの実施例によるＴＩ−ＡＤＣ内のサブＡＤＣの動作順序を制御するためのフローチャートである。 サブＡＤＣのオフセット誤差がサブＡＤＣのアレイの全体にわたって直線的に変化する場合において、ＴＩ−ＡＤＣ内のサブＡＤＣの動作順序の単純な選択の結果として得られるオフセット誤差のシーケンスのグラフである。 サブＡＤＣのオフセット誤差がサブＡＤＣのアレイの全体にわたって直線的に変化する場合において、図２ａのフローチャートによるＴＩ−ＡＤＣ内のサブＡＤＣの動作順序の選択の結果として得られるオフセット誤差のシーケンスのグラフである。 図３ｂに示されているオフセット誤差のシーケンスの第１項のグラフである。 図３ｂに示されているオフセット誤差のシーケンスの第２項のグラフである。 サブＡＤＣのアレイに接続された制御ユニットの一実施例のブロック図である。 多相クロックユニットにおける波形の例を示す図である。 多相クロックユニットの一実施例のブロック図である。

Claims (14)

  1. アナログ入力をデジタル入力に変換する時間インターリーブ型アナログ／デジタルコンバータを動作させる方法であって、
    前記時間インターリーブ型アナログ／デジタルコンバータは、Ｍ個のサブＡＤＣ（サブアナログ／デジタルコンバータ）（ＡＤＣ1、ＡＤＣ2、．．．、ＡＤＣM）のアレイを有しており、ここで、Ｍは、偶数であり、且つ、前記アレイの各々の列は、前記Ｍ個のサブＡＤＣの中の１つのサブＡＤＣを有しており、前記方法は、
    全てのサンプリングインスタンスｎについて、前記アレイの列ｋ（ｎ）内の前記サブＡＤＣにより、前記アナログ入力を変換する段階を有しており、ここで、ｎは、一連の整数の中の１つの整数であり、且つ、１≦ｋ（ｎ）≦Ｍであり、第１サンプリングインスタンスについて、１とＭとの間の値がｋ（ｎ）に割り当てられており、更に、ａ）ｋ（ｎ）≦Ｍ／２の場合には、ｋ（ｎ＋１）＞Ｍ／２であり、それ以外の場合には、ｋ（ｎ＋１）≦Ｍ／２であり、且つ、ｂ）Ｍ／２−１≦｜ｋ（ｎ＋１）−ｋ（ｎ）｜≦Ｍ／２＋１であり、且つ、ｃ）ｎ−ｍがＭの整数倍である場合にのみ、ｋ（ｎ＋１）＝ｋ（ｍ＋１）となるように、ｋ（ｎ＋１）が選択されることを特徴とする方法。
  2. ｋ（ｎ）＜Ｍ／２であり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）＝ｋ（ｎ）＋Ｍ／２＋１に従って選択され（１０８）、又は、ｋ（ｎ）＝Ｍ／２であり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）＝Ｍに従って選択され（１０９）、又は、ｋ（ｎ）≦Ｍ／２であり、且つ、ｋ（ｎ）が偶数である場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）＝ｋ（ｎ）＋Ｍ／２−１に従って選択され（１１０）、又は、ｋ（ｎ）＝Ｍ／２＋１である場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）＝１に従って選択され（１１１）、又は、ｋ（ｎ）＞Ｍ／２＋１であり、且つ、ｋ（ｎ）−Ｍ／２が奇数である場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）＝ｋ（ｎ）−Ｍ／２−１に従って選択され（１１２）、又は、ｋ（ｎ）＝Ｍであり、且つ、ｋ（ｎ）−Ｍ／２が偶数である場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）＝Ｍ／２に従って選択され（１１３）、又は、Ｍ／２＋１＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）−Ｍ／２が偶数である場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）＝ｋ（ｎ）−Ｍ／２＋１に従って選択される（１１４）請求項１記載の方法。
  3. Ｍ／２が奇数である場合、ｋ（ｎ）＝１である場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）がＭ／２＋１に設定されるように選択され（２０７）、又は、ｋ（ｎ）≦Ｍ／２であり、ｋ（ｎ）≠１であり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２−１に設定されるように選択され（２０８）、又は、ｋ（ｎ）≦Ｍ／２であり、且つ、ｋ（ｎ）が偶数である場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２＋１に設定されるように選択され（２０９）、又は、ｋ（ｎ）＝Ｍである場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）がＭ／２に設定されるように選択され（２１０）、又は、Ｍ／２＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２−１に設定されるように選択され（２１１）、又は、Ｍ／２＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）が偶数である場合には、ｋ（ｎ＋１）は、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２＋１に設定されるように選択される（２１２）請求項１記載の方法。
  4. コンピュータ機能を有する電子装置によってコンピュータプログラムコード手段が実行される際に、請求項１から３のいずれか一項に記載の方法を実行する前記コンピュータプログラムコード手段を有するコンピュータプログラム。
  5. コンピュータ機能を有する電子装置によってコンピュータプログラムコード手段が実行される際に、請求項１から３のいずれか一項に記載の方法を実行する前記コンピュータプログラムコード手段を有するコンピュータプログラムをその内部に保存しているコンピュータ読み取り可能な媒体。
  6. Ｍ個のサブＡＤＣ（ＡＤＣ1、．．．、ＡＤＣM）のアレイ（２０）を有する時間インターリーブ型アナログ／デジタルコンバータ（１）であって、ここで、Ｍは、偶数であり、この場合に、前記アレイの各々の列は、前記Ｍ個のＡＤＣ（ＡＤＣ1、．．．、ＡＤＣM）の中の１つのサブＡＤＣを有している時間インターリーブ型アナログ／デジタルコンバータにおいて、前記時間インターリーブ型アナログ／デジタルコンバータは、
    全てのサンプリングインスタンスｎについて、アナログ入力をデジタル出力に変換するために使用される前記アレイ（２０）の列ｋ（ｎ）内の前記サブＡＤＣを選択するべく構成された制御ユニット（１０）を有しており、ここで、ｎは、一連の整数の中の１つ整数であり、且つ、１≦ｋ（ｎ）≦Ｍであり、この場合に、前記制御ユニットは、第１サンプリングインスタンスについて、１とＭとの間の値をｋ（ｎ）に割り当てると共に、ｋ（ｎ）の所定の値について、ａ）ｋ（ｎ）≦Ｍ／２の場合には、ｋ（ｎ＋１）＞Ｍ／２であり、それ以外の場合には、ｋ（ｎ＋１）≦Ｍ／２であり、且つ、ｂ）Ｍ／２−１≦｜ｋ（ｎ＋１）−ｋ（ｎ）｜≦Ｍ／２＋１であり、且つ、ｃ）ｎ−ｍがＭの整数倍である場合にのみ、ｋ（ｎ＋１）＝ｋ（ｍ＋１）となるように、ｋ（ｎ＋１）を選択するように構成されていることを特徴とする時間インターリーブ型アナログ／デジタルコンバータ。
  7. 前記制御ユニット（１０）は、ｋ（ｎ）＜Ｍ／２であり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２＋１に設定されるように、ｋ（ｎ＋１）を選択し、又は、ｋ（ｎ）＝Ｍ／２であり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）がＭに設定されるように、ｋ（ｎ＋１）を選択し、又は、ｋ（ｎ）≦Ｍ／２であり、且つ、ｋ（ｎ）が偶数である場合には、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２−１に設定されるように、ｋ（ｎ＋１）を選択し、又は、ｋ（ｎ）＝Ｍ／２＋１である場合には、ｋ（ｎ＋１）が１に設定されるように、ｋ（ｎ＋１）を選択し、又は、ｋ（ｎ）＞Ｍ／２＋１であり、且つ、ｋ（ｎ）−Ｍ／２が奇数である場合には、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２−１に設定されるように、ｋ（ｎ＋１）を選択し、又は、ｋ（ｎ）＝Ｍであり、且つ、ｋ（ｎ）−Ｍ／２が偶数である場合には、ｋ（ｎ＋１）がＭ／２に設定されるように、ｋ（ｎ＋１）を選択し、又は、Ｍ／２＋１＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）−Ｍ／２が偶数である場合には、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２＋１に設定されるように、ｋ（ｎ＋１）を選択するように構成されている請求項６記載の時間インターリーブ型アナログ／デジタルコンバータ。
  8. Ｍ／２が奇数である場合、前記制御ユニット（１０）は、ｋ（ｎ）＝１である場合には、ｋ（ｎ＋１）がＭ／２＋１に設定されるように、ｋ（ｎ＋１）を選択し、又は、ｋ（ｎ）≦Ｍ／２であり、ｋ（ｎ）≠１であり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２−１に設定されるように、ｋ（ｎ＋１）を選択し、又は、ｋ（ｎ）≦Ｍ／２であり、且つ、ｋ（ｎ）が偶数である場合には、ｋ（ｎ＋１）がｋ（ｎ）＋Ｍ／２＋１に設定されるように、ｋ（ｎ＋１）を選択し、又は、ｋ（ｎ）＝Ｍである場合には、ｋ（ｎ＋１）がＭ／２に設定されるように、ｋ（ｎ＋１）を選択し、又は、Ｍ／２＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）が奇数である場合には、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２−１に設定されるように、ｋ（ｎ＋１）を選択し、又は、Ｍ／２＜ｋ（ｎ）＜Ｍであり、且つ、ｋ（ｎ）が偶数である場合には、ｋ（ｎ＋１）がｋ（ｎ）−Ｍ／２＋１に設定されるように、ｋ（ｎ＋１）を選択するように構成されている請求項６記載の時間インターリーブ型アナログ／デジタルコンバータ。
  9. 前記制御ユニット（１０）は、多相クロックユニット（１１）の複数のクロック端子（Ｃ1、．．．、ＣM）の各々において個別のクロック信号を生成するべく構成された前記多相クロックユニット（１１）を有しており、この場合に、前記複数のクロック端子（Ｃ1、．．．、ＣM）の各々は、前記サブＡＤＣ（ＡＤＣ1、．．．、ＡＤＣM）の中の１つのサブＡＤＣに接続されている請求項７又は８記載の時間インターリーブ型アナログ／デジタルコンバータ。
  10. 前記多相クロックユニット（１１）は、遅延ロックループを有する請求項９記載の時間インターリーブ型アナログ／デジタルコンバータ。
  11. 前記多相クロックユニット（１１）は、リング状に接続された複数の遅延要素（Ｄ1、．．．、ＤM）を有する請求項９記載の時間インターリーブ型アナログ／デジタルコンバータ。
  12. 請求項６から１１のいずれか一項に記載の時間インターリーブ型アナログ／デジタルコンバータを有する集積回路。
  13. 請求項６から１１のいずれか一項に記載の時間インターリーブ型アナログ／デジタルコンバータを有する電子装置。
  14. 前記電子装置は、モニタ、プロジェクタ、テレビ受像機、又は無線トランシーバである請求項１３記載の電子装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11258433B1 (en) 2020-09-16 2022-02-22 Kioxia Corporation Semiconductor integrated circuit and receiving device

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4566977B2 (ja) * 2006-12-11 2010-10-20 アンリツ株式会社 Ａ／ｄ変換装置
US8144040B2 (en) * 2009-07-01 2012-03-27 Intersil Americas, Inc. Randomization of sample window in calibration of time-interleaved analog to digital converter
US8310387B2 (en) * 2009-11-30 2012-11-13 Intersil Americas Inc. Sampling method for time-interleaved data converters in frequency-multiplexed communications systems
US7990303B2 (en) * 2009-12-16 2011-08-02 Himax Media Solutions, Inc. Analog-to-digital conversion unit and analog-to-digital converting method thereof
FR2982101A1 (fr) * 2011-11-02 2013-05-03 St Microelectronics Grenoble 2 Etalonnage d'un adc entrelace
FR2982100A1 (fr) 2011-11-02 2013-05-03 St Microelectronics Grenoble 2 Etalonnage d'un adc entrelace
TWI611662B (zh) 2013-03-08 2018-01-11 安娜卡敦設計公司 可組態的時間交錯類比至數位轉換器
TWI605688B (zh) 2013-03-08 2017-11-11 安娜卡敦設計公司 有效率的時間交錯類比至數位轉換器
TWI605687B (zh) 2013-03-08 2017-11-11 安娜卡敦設計公司 時間交錯類比至數位轉換器之缺陷的估計
CN105874717B (zh) 2014-01-15 2018-02-23 安娜卡敦设计公司 认知信号转换器
CA2990153A1 (en) * 2015-06-25 2016-12-29 Applied Micro Circuits Corporation Calibration of high-speed interleaved arrays
CN105811983A (zh) * 2016-03-03 2016-07-27 长沙威胜信息技术有限公司 用于计量仪表的多回路模拟量同步采样电路和采用方法
KR101894902B1 (ko) * 2016-12-07 2018-09-04 한국과학기술원 저역필터를 사용한 보조 아날로그-디지털 변환기의 입력요동 완화장치
GB2586491A (en) * 2019-08-21 2021-02-24 Univ London Queen Mary Signal processing device
CN114448441B (zh) * 2021-03-05 2022-11-08 中兴通讯股份有限公司 一种时钟校准方法、装置和设备
CN115425974B (zh) * 2022-09-01 2023-09-26 重庆邮电大学 时域交织型模数转换器时间偏差的数字校准系统及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4968988A (en) * 1987-11-25 1990-11-06 Mitsubishi Denki Kabushiki Kaisha Time interleaved analog-digital converter and a method for driving the same
US5294926A (en) * 1992-10-09 1994-03-15 Hewlett-Packard Company Timing and amplitude error estimation for time-interleaved analog-to-digital converters
WO2000072447A1 (en) * 1999-05-25 2000-11-30 Telefonaktiebolaget Lm Ericsson A/d conversion offset error correction
EP1401105A1 (en) * 2002-09-17 2004-03-24 Siemens Mobile Communications S.p.A. Voltage offset compensation method for time-interleaved multi-path analog-to-digital sigma-delta converters and respective circuit

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5239299A (en) * 1991-08-06 1993-08-24 Trw Inc. Digital equalization of time interleaved analog to digital converters
US6809668B2 (en) * 2001-01-24 2004-10-26 Advantest Corporation Interleaving A/D conversion type waveform digitizer module and a test apparatus
JP2003133954A (ja) * 2001-10-26 2003-05-09 Agilent Technologies Japan Ltd インターリーブａ／ｄ変換器の校正方法
US6522282B1 (en) * 2001-11-07 2003-02-18 Telefonaktiebolaget Lm Ericsson (Publ) Estimation of timing offsets in parallel A/D converters
GB0214742D0 (en) * 2002-06-26 2002-08-07 Bae Systems Plc Improvements relating to time-interleaved samplers
SE525470C2 (sv) * 2003-01-15 2005-03-01 Infineon Technologies Ag Metod och anordning för att uppskatta tidsfel i ett system med tidssammanflätade A/D omvandlare
US7283074B2 (en) * 2004-09-21 2007-10-16 Telegent Systems, Inc. Pilot-tone calibration for time-interleaved analog-to-digital converters
US7012559B1 (en) * 2004-09-24 2006-03-14 Broadcom Corporation Hierarchical parallel pipelined operation of analog and digital circuits
US6982664B1 (en) * 2004-11-04 2006-01-03 Analog Devices, Inc. Timing enhancement methods and networks for time-interleaved analog-to-digital systems
DE602005006765D1 (de) * 2005-01-11 2008-06-26 Anritsu Corp Zeitverschachtelungstyps und das bauelement verwe
TWI282216B (en) * 2005-04-13 2007-06-01 Realtek Semiconductor Corp Correlation circuit for time-interleaved ADC and method thereof
US7196650B1 (en) * 2006-01-27 2007-03-27 Analog Devices, Inc. Signal converter systems and methods with enhanced signal-to-noise ratios
US7538708B2 (en) * 2006-12-30 2009-05-26 Teradyne, Inc. Efficient, selective error reduction for parallel, time-interleaved analog-to-digital converter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4968988A (en) * 1987-11-25 1990-11-06 Mitsubishi Denki Kabushiki Kaisha Time interleaved analog-digital converter and a method for driving the same
US5294926A (en) * 1992-10-09 1994-03-15 Hewlett-Packard Company Timing and amplitude error estimation for time-interleaved analog-to-digital converters
WO2000072447A1 (en) * 1999-05-25 2000-11-30 Telefonaktiebolaget Lm Ericsson A/d conversion offset error correction
EP1401105A1 (en) * 2002-09-17 2004-03-24 Siemens Mobile Communications S.p.A. Voltage offset compensation method for time-interleaved multi-path analog-to-digital sigma-delta converters and respective circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11258433B1 (en) 2020-09-16 2022-02-22 Kioxia Corporation Semiconductor integrated circuit and receiving device

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