JP2009527167A5 - - Google Patents
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Claims (14)
- アナログ入力をデジタル入力に変換する時間インターリーブ型アナログ/デジタルコンバータを動作させる方法であって、
前記時間インターリーブ型アナログ/デジタルコンバータは、M個のサブADC(サブアナログ/デジタルコンバータ)(ADC1、ADC2、...、ADCM)のアレイを有しており、ここで、Mは、偶数であり、且つ、前記アレイの各々の列は、前記M個のサブADCの中の1つのサブADCを有しており、前記方法は、
全てのサンプリングインスタンスnについて、前記アレイの列k(n)内の前記サブADCにより、前記アナログ入力を変換する段階を有しており、ここで、nは、一連の整数の中の1つの整数であり、且つ、1≦k(n)≦Mであり、第1サンプリングインスタンスについて、1とMとの間の値がk(n)に割り当てられており、更に、a)k(n)≦M/2の場合には、k(n+1)>M/2であり、それ以外の場合には、k(n+1)≦M/2であり、且つ、b)M/2−1≦|k(n+1)−k(n)|≦M/2+1であり、且つ、c)n−mがMの整数倍である場合にのみ、k(n+1)=k(m+1)となるように、k(n+1)が選択されることを特徴とする方法。 - k(n)<M/2であり、且つ、k(n)が奇数である場合には、k(n+1)は、k(n+1)=k(n)+M/2+1に従って選択され(108)、又は、k(n)=M/2であり、且つ、k(n)が奇数である場合には、k(n+1)は、k(n+1)=Mに従って選択され(109)、又は、k(n)≦M/2であり、且つ、k(n)が偶数である場合には、k(n+1)は、k(n+1)=k(n)+M/2−1に従って選択され(110)、又は、k(n)=M/2+1である場合には、k(n+1)は、k(n+1)=1に従って選択され(111)、又は、k(n)>M/2+1であり、且つ、k(n)−M/2が奇数である場合には、k(n+1)は、k(n+1)=k(n)−M/2−1に従って選択され(112)、又は、k(n)=Mであり、且つ、k(n)−M/2が偶数である場合には、k(n+1)は、k(n+1)=M/2に従って選択され(113)、又は、M/2+1<k(n)<Mであり、且つ、k(n)−M/2が偶数である場合には、k(n+1)は、k(n+1)=k(n)−M/2+1に従って選択される(114)請求項1記載の方法。
- M/2が奇数である場合、k(n)=1である場合には、k(n+1)は、k(n+1)がM/2+1に設定されるように選択され(207)、又は、k(n)≦M/2であり、k(n)≠1であり、且つ、k(n)が奇数である場合には、k(n+1)は、k(n+1)がk(n)+M/2−1に設定されるように選択され(208)、又は、k(n)≦M/2であり、且つ、k(n)が偶数である場合には、k(n+1)は、k(n+1)がk(n)+M/2+1に設定されるように選択され(209)、又は、k(n)=Mである場合には、k(n+1)は、k(n+1)がM/2に設定されるように選択され(210)、又は、M/2<k(n)<Mであり、且つ、k(n)が奇数である場合には、k(n+1)は、k(n+1)がk(n)−M/2−1に設定されるように選択され(211)、又は、M/2<k(n)<Mであり、且つ、k(n)が偶数である場合には、k(n+1)は、k(n+1)がk(n)−M/2+1に設定されるように選択される(212)請求項1記載の方法。
- コンピュータ機能を有する電子装置によってコンピュータプログラムコード手段が実行される際に、請求項1から3のいずれか一項に記載の方法を実行する前記コンピュータプログラムコード手段を有するコンピュータプログラム。
- コンピュータ機能を有する電子装置によってコンピュータプログラムコード手段が実行される際に、請求項1から3のいずれか一項に記載の方法を実行する前記コンピュータプログラムコード手段を有するコンピュータプログラムをその内部に保存しているコンピュータ読み取り可能な媒体。
- M個のサブADC(ADC1、...、ADCM)のアレイ(20)を有する時間インターリーブ型アナログ/デジタルコンバータ(1)であって、ここで、Mは、偶数であり、この場合に、前記アレイの各々の列は、前記M個のADC(ADC1、...、ADCM)の中の1つのサブADCを有している時間インターリーブ型アナログ/デジタルコンバータにおいて、前記時間インターリーブ型アナログ/デジタルコンバータは、
全てのサンプリングインスタンスnについて、アナログ入力をデジタル出力に変換するために使用される前記アレイ(20)の列k(n)内の前記サブADCを選択するべく構成された制御ユニット(10)を有しており、ここで、nは、一連の整数の中の1つ整数であり、且つ、1≦k(n)≦Mであり、この場合に、前記制御ユニットは、第1サンプリングインスタンスについて、1とMとの間の値をk(n)に割り当てると共に、k(n)の所定の値について、a)k(n)≦M/2の場合には、k(n+1)>M/2であり、それ以外の場合には、k(n+1)≦M/2であり、且つ、b)M/2−1≦|k(n+1)−k(n)|≦M/2+1であり、且つ、c)n−mがMの整数倍である場合にのみ、k(n+1)=k(m+1)となるように、k(n+1)を選択するように構成されていることを特徴とする時間インターリーブ型アナログ/デジタルコンバータ。 - 前記制御ユニット(10)は、k(n)<M/2であり、且つ、k(n)が奇数である場合には、k(n+1)がk(n)+M/2+1に設定されるように、k(n+1)を選択し、又は、k(n)=M/2であり、且つ、k(n)が奇数である場合には、k(n+1)がMに設定されるように、k(n+1)を選択し、又は、k(n)≦M/2であり、且つ、k(n)が偶数である場合には、k(n+1)がk(n)+M/2−1に設定されるように、k(n+1)を選択し、又は、k(n)=M/2+1である場合には、k(n+1)が1に設定されるように、k(n+1)を選択し、又は、k(n)>M/2+1であり、且つ、k(n)−M/2が奇数である場合には、k(n+1)がk(n)−M/2−1に設定されるように、k(n+1)を選択し、又は、k(n)=Mであり、且つ、k(n)−M/2が偶数である場合には、k(n+1)がM/2に設定されるように、k(n+1)を選択し、又は、M/2+1<k(n)<Mであり、且つ、k(n)−M/2が偶数である場合には、k(n+1)がk(n)−M/2+1に設定されるように、k(n+1)を選択するように構成されている請求項6記載の時間インターリーブ型アナログ/デジタルコンバータ。
- M/2が奇数である場合、前記制御ユニット(10)は、k(n)=1である場合には、k(n+1)がM/2+1に設定されるように、k(n+1)を選択し、又は、k(n)≦M/2であり、k(n)≠1であり、且つ、k(n)が奇数である場合には、k(n+1)がk(n)+M/2−1に設定されるように、k(n+1)を選択し、又は、k(n)≦M/2であり、且つ、k(n)が偶数である場合には、k(n+1)がk(n)+M/2+1に設定されるように、k(n+1)を選択し、又は、k(n)=Mである場合には、k(n+1)がM/2に設定されるように、k(n+1)を選択し、又は、M/2<k(n)<Mであり、且つ、k(n)が奇数である場合には、k(n+1)がk(n)−M/2−1に設定されるように、k(n+1)を選択し、又は、M/2<k(n)<Mであり、且つ、k(n)が偶数である場合には、k(n+1)がk(n)−M/2+1に設定されるように、k(n+1)を選択するように構成されている請求項6記載の時間インターリーブ型アナログ/デジタルコンバータ。
- 前記制御ユニット(10)は、多相クロックユニット(11)の複数のクロック端子(C1、...、CM)の各々において個別のクロック信号を生成するべく構成された前記多相クロックユニット(11)を有しており、この場合に、前記複数のクロック端子(C1、...、CM)の各々は、前記サブADC(ADC1、...、ADCM)の中の1つのサブADCに接続されている請求項7又は8記載の時間インターリーブ型アナログ/デジタルコンバータ。
- 前記多相クロックユニット(11)は、遅延ロックループを有する請求項9記載の時間インターリーブ型アナログ/デジタルコンバータ。
- 前記多相クロックユニット(11)は、リング状に接続された複数の遅延要素(D1、...、DM)を有する請求項9記載の時間インターリーブ型アナログ/デジタルコンバータ。
- 請求項6から11のいずれか一項に記載の時間インターリーブ型アナログ/デジタルコンバータを有する集積回路。
- 請求項6から11のいずれか一項に記載の時間インターリーブ型アナログ/デジタルコンバータを有する電子装置。
- 前記電子装置は、モニタ、プロジェクタ、テレビ受像機、又は無線トランシーバである請求項13記載の電子装置。
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