KR20090007291A - 타임 인터리브 아날로그 디지털 변환기 - Google Patents

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KR20090007291A
KR20090007291A KR1020087022673A KR20087022673A KR20090007291A KR 20090007291 A KR20090007291 A KR 20090007291A KR 1020087022673 A KR1020087022673 A KR 1020087022673A KR 20087022673 A KR20087022673 A KR 20087022673A KR 20090007291 A KR20090007291 A KR 20090007291A
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스태판 거스타프슨
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시콘 세미컨덕터 아베
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Abstract

타임 인터리브 아날로그 디지털 변환기를 사용하여 아날로그 입력을 디지털 출력으로 변환하기 위해, 타임 인터리브 아날로그 디지털 변환기를 동작하는 방법으로서, 여기서 상기 타임 인터리브 아날로그 디지털 변환기는 M개의 서브 ADC들(ADC1,ADC2,..., ADCM)의 배열을 포함하며(M은 짝수), 상기 배열의 각 행은 상기 M개의 서브 ADC들 중 하나를 포함한다. 상기 방법은 모든 샘플링 순간 n(n은 순차적인 정수의 정수)에, 상기 배열 중에서 행 k(n)의 서브 ADC에 의해서 상기 아날로그 입력을 변환하는 단계를 포함하고, 여기서 1 ≤ k(n) ≤ M 이다. 1과 M사이의 값이 제1 샘플링 순간에 k(n)에 할당되고, k(n+1)은 a) k(n) ≤ M/2인 경우 k(n+l) > M/2로, 그렇지 않은 경우 k(n+l) ≤ M/2; b) M/2-1 ≤│k(n+l)-k(n)│≤ M/2+1; 및 c) n-m이 M의 정수배인 경우에만 k(n+l) = k(m+l)이 되도록 선택된다. 상기 방법에 따라서 동작하는 타임 인터리브 아날로그 디지털 변환기가 또한 개시된다.

Description

타임 인터리브 아날로그 디지털 변환기 {TIME-INTERLEAVED ANALOG-TO-DIGITAL-CONVERTER}
본 발명은 타임 인터리브 아날로그 디지털 변환기에 관한 것이다. 또한, 이것은 타임 인터리브 아날로그 디지털 변환기를 제어하기 위한 방법에 관한 것이다.
타임 인터리브(TI) 아날로그 디지털 변환기(ADC)는 공통의 아날로그 입력을 이용하는 복수의 서브 ADC들을 사용한다. 복수의 서브 ADC들은 공통의 제1 클록 주파수 또는 샘플링 주파수로 동작한다. 각각의 서브 ADC 마다 개별 클록 신호를 발생하기 위해서 다위상 클록 유닛이 사용된다. 다위상 클록 유닛에 의해 발생된 개별 클록 신호는, 알맞은 때에 서로 치환되어, 그 결과 TI-ADC의 서브 ADC들의 수와 동일한 인자를 갖는 제1 클록 주파수 또는 샘플링 주파수 보다 높은 제2 클록 주파수 또는 샘플링 주파수로 TI-ADC에서 효과적인 샘플링을 달성할 수 있다.
보통, TI-ADC의 서브 ADC들은 칩 상에서 그들의 물리적인 위치에 대응하는 순서로 동작된다. 예를 들어, 서브 ADC들은 물리적으로 각 행에 하나의 서브 ADC를 갖는 배열로 정렬될 수 있다. 서브 ADC들은 제1행의 서브 ADC로 시작하여, 이어서 (제1행에 인접하여 위치한) 제2행이 뒤따르고, 이에 이어서 (제2행에 인접하여 위치한) 제3행이 뒤따르도록 동작될 수 있고, 이는 마지막 행에 도달할 때까지 계속 되며, 그 후에 제1행이 다시 사용된다.
서브 ADC들의 오프셋 에러는 TI-ADC의 출력에서 스퓨리어스 톤(spurious tone)과 같은 왜곡의 원인이 된다. 이와 같은 오프셋 에러의 어느 정도는 서브 ADC들의 개별 디지털 출력 또는 TI-ADC의 조합된 출력 중 어느 하나에 디지털 신호 처리기(DSP)를 적용함으로써 보상될 수 있다. 이와 같은 보상은 회로 영역에 바라지 않는 부분 및 TI-ADC의 전력 소모를 부가하는 DSP 회로를 요구한다. 따라서, 오프셋 에러의 영향을 줄이기 위한 이와 같은 정렬은 복잡할 수 있다.
본 발명의 목적은 오프셋 에러에 대한 축소된 감응성을 갖는 TI-ADC를 제공하는 것이다. 본 발명의 또 다른 목적은 축소된 복잡성을 갖는 TI-ADC를 제공하는 것이다.
제1 양태에 따르면, 타임 인터리브 아날로그 디지털 변환기를 사용하여 아날로그 입력을 디지털 출력으로 변환하기 위해, 타임 인터리브 아날로그 디지털 변환기를 동작하는 방법이 제공되며, 여기서 타임 인터리브 아날로그 디지털 변환기는 M개의 서브 ADC들의 배열을 포함하며(M은 짝수), 배열의 각 행은 M개의 서브 ADC들 중 하나를 포함한다. 상기 방법은 모든 샘플링 순간 n(n은 순차적인 정수의 정수)에, 배열 중에서 행 k(n)의 서브 ADC에 의해서 아날로그 입력을 변환하는 단계를 포함하고, 여기서 1 ≤ k(n) ≤ M 이고, 1과 M사이의 값이 제1 샘플링 순간에 k(n)에 할당되고, k(n+1)은
a) k(n) ≤ M/2인 경우 k(n+l) > M/2로, 그렇지 않은 경우 k(n+l) ≤ M/2;
b) M/2-1 ≤│k(n+l)-k(n)│≤ M/2+1; 및
c) n-m이 M의 정수배인 경우에만 k(n+l) = k(m+l)
이 되도록 선택된다.
k(n+1)의 값은 다음 조건에 따라서 선택될 수 있다.
- k(n) < M/2이고 k(n)이 홀수이면, k(n+l) = k(n)+M/2+l;
- k(n) = M/2이고 k(n)이 홀수이면, k(n+l) = M;
- k(n) ≤ M/2이고 k(n)이 짝수이면, k(n+l) = k(n)+M/2-l;
- k(n) = M/2+1이면, k(n+l) = 1;
- k(n) > M/2+1이고 k(n)-M/2이 홀수이면, k(n+l) = k(n)-M/2-l;
- k(n) = M이고 k(n)-M/2이 짝수이면, k(n+l) = M/2; 또는
- M/2+1 < k(n) < M이고 k(n)-M/2이 짝수이면, k(n+l) = k(n)-M/2+l.
대안으로, M/2가 홀수이면, k(n+l)는 다음 조건에 따라서 선택될 수 있다.
- k(n) = 1이면, k(n+l)은 M/2+1로 설정되거나;
- k(n) ≤ M/2, k(n) ≠ 1, 및 k(n)이 홀수이면, k(n+l)은 k(n)+M/2-l로 설정되거나;
- k(n) ≤ M/2이고 k(n)이 짝수이면, k(n+l)은 k(n)+M/2+l로 설정되거나;
- k(n) = M이면, k(n+l)은 M/2로 설정되거나;
- M/2 < k(n) < M이고 k(n)이 홀수이면, k(n+l)은 k(n)-M/2-l로 설정되거나;
- M/2 < k(n) < M이고 k(n)이 짝수이면, k(n+l)은 k(n)-M/2+l로 설정된다.
제2 양태에 따르면, 컴퓨터 프로그램 코드 수단이 컴퓨터 능력을 갖는 전자 장치에 의해서 동작되는 경우, 컴퓨터 프로그램 제품이 상기 방법을 실행하기 위한 컴퓨터 프로그램 코드 수단을 포함하다.
제3 양태에 따르면, 컴퓨터 판독 가능한 매체는 매체 상에 저장된 컴퓨터 프로그램 제품을 가지며, 상기 컴퓨터 프로그램 제품은 컴퓨터 프로그램 코드 수단이 컴퓨터 능력을 갖는 전자 장치에 의해서 동작되는 경우, 상기 방법을 실행하기 위한 컴퓨터 프로그램 코드 수단을 포함하다.
제4 양태에 따르면, 타임 인터리브 아날로그 디지털 변환기는 M개의 서브 ADC들의 배열을 포함하며(M은 짝수), 여기서 배열의 각 행은 M개의 서브 ADC들 중 하나를 포함한다. 타임 인터리브 아날로그 디지털 변환기는 모든 샘플링 순간 n(n은 순차적인 정수의 정수)에, 아날로그 입력을 디지털 출력으로 변환하는데 사용되는, 배열 중에서 행 k(n)(1 ≤ k(n) ≤ M)의 서브 ADC를 선택하기 위해서 정렬된 제어 유닛을 포함한다. 제어 유닛은 제1 샘플링 순간에 k(n)에 1과 M사이의 값을 할당하도록 구성되고, 소정의 k(n) 값에 대해 k(n+1)은
a) k(n) ≤ M/2인 경우 k(n+l) > M/2로, 그렇지 않은 경우 k(n+l) ≤ M/2;
b) M/2-1 ≤│k(n+l)-k(n)│≤ M/2+1; 및
c) n-m이 M의 정수배인 경우에만 k(n+l) = k(m+l)
이 되도록 선택된다.
제어 유닛은 다음 조건에 따라서 k(n+1)을 선택하도록 정렬될 수 있다.
- k(n) < M/2이고 k(n)이 홀수이면, k(n+l)은 k(n)+M/2+l로 설정되거나;
- k(n) = M/2이고 k(n)이 홀수이면, k(n+l)은 M으로 설정되거나;
- k(n) ≤ M/2이고 k(n)이 짝수이면, k(n+l)은 k(n)+M/2-l로 설정되거나;
- k(n) = M/2+1이면, k(n+l)은 1로 설정되거나;
- k(n) > M/2+1이고 k(n)-M/2이 홀수이면, k(n+l)은 k(n)-M/2-l로 설정되거나;
- k(n) = M이고 k(n)-M/2이 짝수이면, k(n+l)은 M/2로 설정되거나; 또는
- M/2+1 < k(n) < M이고 k(n)-M/2이 짝수이면, k(n+l)은 k(n)-M/2+l로 설정된다.
M/2가 홀수이면, 제어 유닛은 다음 조건에 따라서 k(n+l)을 선택하도록 정렬될 수 있다.
- k(n) = 1이면, k(n+l)은 M/2+1로 설정되거나;
- k(n) ≤ M/2, k(n) ≠ 1, 및 k(n)이 홀수이면, k(n+l)은 k(n)+M/2-l로 설정되거나;
- k(n) ≤ M/2이고 k(n)이 짝수이면, k(n+l)은 k(n)+M/2+l로 설정되거나;
- k(n) = M이면, k(n+l)은 M/2로 설정되거나;
- M/2 < k(n) < M이고 k(n)이 홀수이면, k(n+l)은 k(n)-M/2-l로 설정되거나;
- M/2 < k(n) < M이고 k(n)이 짝수이면, k(n+l)은 k(n)-M/2+l로 설정된다.
제어 유닛은 다위상 클록 유닛의 복수의 클록 터미널 각각에서 개별 클록 신호를 발생하기 위해서 정렬된 다위상 클록 유닛을 포함할 수 있다. 상기 복수의 클록 터미널 각각은 서브 ADC들 중 하나에 접속될 수 있다.
다위상 클록 유닛은 지연 고정 루프 및/또는 링으로 접속된 복수의 지연 소자를 포함할 수 있다.
제5 양태에 따르면, 집적 회로가 타임 인터리브 ADC를 포함한다.
제6 양태에 따르면, 전자 장치가 타임 인터리브 ADC를 포함한다. 전자 장치는 모니터, 프로젝터, 텔레비젼 세트, 또는 무선 송수신기일 수 있지만 이들에 한정되는 것은 아니다.
본 발명의 추가의 실시예들이 청구의 범위에 정의된다.
일부 실시예들의 이점은 오프셋 에러에 기인하는 타임 인터리브 ADC의 출력에서 에러의 에너지 또는 신호 전력의 대부분이 타임 인터리브 ADC의 나이키스트 주파수에 나타날 수 있으며, 이것은 필터링에 의해서 제거될 수 있다. 그 결과, 복잡한 디지털 신호 처리기를 사용하여 오프셋 에러를 보상하는 것에 대한 필요성이 줄어들거나 제거될 수 있으며, 이는 또 다른 이점이다.
"포함하다/포함하고 있다"라는 용어가 본 명세서에서 사용되는 경우 이 용어는 전술한 특징, 정수, 단계 또는 컴포넌트들의 존재를 규정하는데 사용될 수 있지만, 하나 이상의 다른 특징들, 정수, 단계, 컴포넌트 또는 이들의 그룹을 존재 또는 부가를 배재하지 않는 다는 것이 강조되어야 한다.
본 발명의 다른 목적, 특징 및 이점이 첨부된 도면을 참조하여 본 발명의 이하의 상세한 설명으로부터 명백하게 이해될 것이다.
도 1은 실시예에 따른 TI-ADC의 블록도이다.
도 2a 및 도 2b는 실시예에 따른 TI-ADC에서 서브 ADC들의 동작 순서를 제어 하는 흐름도이다.
도 3a는 서브 ADC의 오프셋 에러가 서브 ADC의 배열 전역에서 선형적으로 변하는 경우, TI-ADC에서 서브 ADC의 동작 순서의 단순한 선택으로 인해 생기는 오프셋 에러 시퀀스의 그래프이다.
도 3b는 서브 ADC의 오프셋 에러가 서브 ADC의 배열 전역에서 선형적으로 변하는 경우, 도 2a의 흐름도에 따라 TI-ADC에서 서브 ADC의 동작 순서의 선택으로 인해 생기는 오프셋 에러 시퀀스의 그래프이다.
도 3c 및 도 3d 각각은 도 3b에 도시된 오프셋 에러 시퀀스의 제1항 및 제2항의 그래프이다.
도 4는 서브 ADC의 배열에 접속된 제어 유닛의 실시예의 블록도이다.
도 5는 다위상 클록 유닛에 대한 예시적인 파형을 도시한다.
도 6은 다위상 클록 유닛의 실시예의 블록도이다.
도 1은 실시예에 따른 타임 인터리브(TI) 아날로그 디지털 변환기(ADC)의 블록도를 도시한다. TI-ADC(1)는 M개의 서브 ADC들(ADC1,..., ADCM)의 배열(20)을 포함할 수 있고, 여기서 M은 짝수일 수 있다. 배열(20)의 각 행은 도 1에 도시된 바와 같이 정확하게 서브 ADC들(ADC1,..., ADCM) 중 하나를 포함할 수 있다. 도 1에서 서브 ADC들의 위치는 칩 또는 집적 회로 상에서의 서브 ADC들의 물리적인 위치를 반영한다. 즉, ADC1은 배열의 제1 행에 위치될 수 있고, ADC2는 제1 행에 인접한 제 2 행에 위치될 수 있으며, 이런식으로 ADCM은 배열의 마지막 행에 위치될 수 있다. 서브 ADC들(ADC1,..., ADCM)의 각각은 공통 제1 클록 주파수 또는 샘플링 주파수로 동작한다. 서브 ADC들(ADC1,..., ADCM)의 샘플링 순간은 알맞은 때에 서로 치환되어, 그 결과 서브 ADC들(ADC1,..., ADCM)의 수(M)와 동일한 인자를 갖는 제1 클록 주파수 또는 샘플링 주파수 보다 높은 제2 클록 주파수 또는 샘플링 주파수로 TI-ADC(1)의 효과적인 샘플링을 달성할 수 있다.
TI-ADC는 제어 유닛(10)을 포함할 수 있다. 제어 유닛(10)은 서브 ADC들(ADC1,..., ADCM)이 사용되는 순서를 제어하도록 구성될 수 있다. 부가적으로, 제어 유닛(10)은 서브 ADC들(ADC1,..., ADCM)에 대한 공통 클록 신호 및 개별 클록 신호를 발생하도록 구성될 수 있다. 게다가, 제어 유닛(10)은 선택 유닛(30)에 대한 제어 신호를 발생하도록 구성될 수 있다. 또한, 제어 유닛(10)은 선택 유닛(30)을 위한 제어 신호를 발생하도록 구성될 수 있다. 서브 ADC들(ADC1,..., ADCM)의 출력은 선택 유닛(30)에 효과적으로 접속될 수 있다. 선택 유닛(30)은 서브 ADC들(ADC1,..., ADCM)의 출력 중 하나를 선택하여 선택된 출력을 TI-ADC(1)의 출력(3)에 전달하도록 구성될 수 있다. 이러한 선택은 제어 유닛(10)에 의해 선택 유닛(30)에 공급되는 제어 신호에 기초할 수 있다.
서브 ADC들(ADC1,..., ADCM)의 오프셋 에러는 상기 서브 ADC들(ADC1,..., ADCM)의 입력에 부가되는 일정한 값으로 모델링될 수 있다. 예컨대, 오프셋 에러는 트랜지스터와 저항기와 같은 회로 소자에 대한 소위 파라미터 증감 등으로 인해, 배열(20) 전역에서 대체로 선형 변동을 도시할 수 있다. 샘플이 ADCk에 의해서 변환되면 다음 샘플은 ADCk+1(k = 1, 2,..., M-1)에 의해서 변환되고, 샘플이 ADCM에 의해서 변환되면 다음 샘플은 ADC1에 의해서 변환되도록 하는, 서브 ADC들(ADC1,..., ADCM)을 단순한 순서로 동작하거나 사용하는 이와 같은 상황은 TI-ADC의 신호 대역 또는 나이키스트 대역에 상당한 왜곡을 일으킬 수 있다.
본 발명의 실시예에 따라, 서브 ADC들(ADC1,..., ADCM)의 변경된 동작 순서를 제공하는 TI-ADC(1)을 제어하기 위한 방법을 사용하면, 오프셋 에러를 보상하기 위한 복잡한 디지털 신호 처리기에 대한 필요성이 줄어들거나 제거될 수 있다. 다음으로, 배열(20) 중에서 행 k(n)에 위치한 ADCk(n)은 샘플링 순간(n)에 아날로그 신호를 변환하는데 사용되는 서브 ADC임을 유의한다. 시퀀스 k(n)는 서브 ADC들(ADC1,..., ADCM)이 사용되는 순서를 결정한다. 예를 들어, k(n) = 1이면, ADC1이 샘플링 순간(n)에 아날로그 입력을 변환하는데 사용되고, k(n) = 2이면, ADC2가 샘플링 순간(n)에 아날로그 입력을 변환하는데 사용된다. 임의의 값 또는 미리결정된 값이 제1 샘플링 순간 또는 초기 샘플링 순간에 k(n)에 할당될 수 있다. 또한, 모든 n의 경우에, 소정의 k(n) 값이 제공되면, k(n+1)은
a) k(n) ≤ M/2인 경우 k(n+l) > M/2로, 그렇지 않은 경우 k(n+l) ≤ M/2;
b) M/2-1 ≤│k(n+l)-k(n)│≤ M/2+1; 및
c) n-m이 M의 정수배인 경우에만 k(n+l) = k(m+l)
이 되도록 선택될 수 있다.
조건 c)는 각각의 서브 ADC(ADC1,..., ADCM)가 아날로그 입력의 모든 M번째 샘플을 변환하는데 사용되는 것을 보증한다. 조건 a) 및 b)는 시퀀스 k(n)이 M/4의 근사치 정수배를 이용하는 진동 및 토글링 컴포넌트를 갖도록 한다. 예를 들어, 오프셋 에러가 배열(20) 전역에서 대체로 선형 변동을 갖는 TI-ADC에서, 이것은 오프셋 에러로 인한 왜곡이 스펙트럼 분포를 갖게 되어, 전체 왜곡 에너지의 비교적 많은 부분이 TI-ADC(1)의 샘플링 주파수의 절반에 대응하는 주파수(즉, 나이키스트 주파수)에 위치하게 된다. 상기 전체 왜곡 에너지의 부분은, 선형 필터(예컨대, 저역 통과 필터)를 사용하여 제거될 수 있다. 상기 선형 필터의 복잡성은 오버샘플링을 사용하여 줄어들 수 있다. 따라서, 오프셋 에러를 보상하기 위한 복잡한 디지털 신호 처리기에 대한 필요성이 줄어들 수 있다. 그 결과, TI-ADC의 복잡성을 줄어들 수 있다.
방법의 실시예가 도 2a의 흐름도를 이용하여 설명된다. 모든 n 값에서, 소정의 k(n) 값이 제공되면, k(n+1)은 다음 조건에 따라서 선택될 수 있다.
- k(n) < M/2이고 k(n)이 홀수이면, k(n+l)은 k(n)+M/2+l로 설정되거나(단계 108);
- k(n) = M/2이고 k(n)이 홀수이면, k(n+l)은 M으로 설정되거나(단계 109);
- k(n) ≤ M/2이고 k(n)이 짝수이면, k(n+l)은 k(n)+M/2-l로 설정되거나(단계 110);
- k(n) = M/2+1이면, k(n+l)은 1로 설정되거나(단계 111);
- k(n) > M/2+1이고 k(n)-M/2이 홀수이면, k(n+l)은 k(n)-M/2-l로 설정되거나(단계 112);
- k(n) = M이고 k(n)-M/2이 짝수이면, k(n+l)은 M/2로 설정되거나(단계 113); 또는
- M/2+1 < k(n) < M이고 k(n)-M/2이 짝수이면, k(n+l)은 k(n)-M/2+l로 설정된다(단계 114).
서브 ADC들(ADC1,..., ADCM)이 도 2a의 흐름도에 따라 동작될 수 있는 순서에 대한 예들이 몇몇의 상이한 M 값에 대해 이하에 제공된다. 서브 ADC들(ADC1,..., ADCM)은 매 M번째 샘플마다 또 다시 반복하는 주기를 가지고 순환적으로 동작된다. 오직 하나의 주기만이 예로 도시되어 있다.
M = 2:
ADC1, ADC2
M = 4:
ADC1, ADC4, ADC2, ADC3
M = 6:
ADC1, ADC5, ADC3, ADC6, ADC2, ADC4
M = 12:
ADC1, ADC8, ADC3, ADC10, ADC5, ADC12, ADC6, ADC11, ADC4, ADC9, ADC2, ADC7
M = 14:
ADC1, ADC9, ADC3, ADC11, ADC5, ADC13, ADC7, ADC14, ADC6, ADC12, ADC4, ADC10, ADC2, ADC8
대안으로, M/2가 홀수이면, 서브 ADC들(ADC1,..., ADCM)이 동작되는 순서는 도 2b의 흐름도에 의해 제공된 순서로 선택될 수 있다. 그러면, 모든 n 값에서, 소정의 k(n) 값이 제공되면, k(n+1)은 다음 조건에 따라서 선택될 수 있다.
- k(n) = 1이면, k(n+l)은 M/2+1로 설정되거나(단계 207);
- k(n) ≤ M/2, k(n) ≠ 1, 및 k(n)이 홀수이면, k(n+l)은 k(n)+M/2-l로 설정되거나(단계 208);
- k(n) ≤ M/2이고 k(n)이 짝수이면, k(n+l)은 k(n)+M/2+l로 설정되거나(단계 209);
- k(n) = M이면, k(n+l)은 M/2로 설정되거나(단계 210);
- M/2 < k(n) < M이고 k(n)이 홀수이면, k(n+l)은 k(n)-M/2-l로 설정되거나(단계 211);
- M/2 < k(n) < M이고 k(n)이 짝수이면, k(n+l)은 k(n)-M/2+l로 설정된다(단계 212).
도 2b의 흐름도에 따른 실시예를 사용한 동작은, 도 2a의 흐름도에 따른 실시예를 사용한 동작과 비교하면 역순이 된다. 예를 들면, M = 14인 경우, 서브 ADC들은 다음 순서로 동작할 것이다(14개 샘플의 한 주기를 도시함).
ADC1, ADC8, ADC2, ADC10, ADC4, ADC12, ADC6, ADC14, ADC7, ADC13, ADC5, ADC11, ADC3, ADC9
도 2a의 흐름도에 따른 실시예를 사용한 결과를 도시한 예가 다음에 제공될 것이다. 이 예에서, 오프셋 에러는 배열(20) 전역에서 선형 변동을 갖는 것으로 모델링 된다. 서브 ADC(ADCk)에 연관된 오프셋 에러 o(k)는 다음 수학식처럼 모델링 된다.
Figure 112008065347108-PCT00001
여기서, C1 및 C2는 상수이다. 상수 C2는 TI-ADC(1)의 전체 DC 오프셋을 일으킨다. 이와 같은 DC 오프셋은 일부 애플리케이션에서는 무시될 수 있다. 대안으로, 이것은 상수를 이용하는 간단한 감산을 사용하여 보상될 수 있다. 그러므로, o(k)의 오직 제1항 o1(k)만이 다음에 고려될 것이다. 서브 ADC들(ADC1,..., ADCM)이 사용되는 순서를 정의하는 제공된 시퀀스 k(n)에서, 오프셋 에러 시퀀스 o1(k(n))이 발생할 것이다. 오프셋 에러는 마치 오프셋 에러 시퀀스 o1(k(n))가 오프셋 에러 없는 ADC에서 아날로그 입력 신호의 샘플에 부가된 것과 같은 동일한 효과를 갖는다.
한 예를 들면, M = 14인 경우가 고려될 것이다. 먼저, 서브 ADC들(ADC1,..., ADCM)이 시퀀스 k(n) = ..., 1, 2, 3,..., 13, 14, 1, 2,...,인 단순한 순서로 동작되면, 결과 오프셋 에러 시퀀스 o1(k(n))는 도 3a에 도시된 바와 같을 것이다. 반복적인 오프셋 에러 시퀀스 o1(k(n))의 14개의 샘플의 오직 하나의 주기만이 도 3a에 도시되어 있다.
대신에, 시퀀스 k(n)이 도 2a의 흐름도에 도시된 실시예에 따라서 선택되면, 결과 오프셋 에러 시퀀스 o1(k(n))는 도 3b에 도시돤 바와 같을 것이다. 시퀀스 k(n)의 이러한 선택에 대해(즉, k(n) = ..., 1, 8, 3, 10, 5, 12, 6, 11, 4, 9, 2, 7, 1, 8, 3,...), 오프셋 에러 시퀀스 o1(k(n))는 도 3c 및 도 3d에 각각 도시된 두개의 시퀀스 o2(n) 및 o3(n)의 합으로 분해될 수 있다. 시퀀스 o2(n)는 TI-ADC의 샘플링 주파수의 절반에 대응하는 주파수로 토글링하거나 진동한다. 따라서, 이것은 선형 필터를 사용하여 제거될 수 있다. 오직 시퀀스 o3(n)만이 TI-ADC의 나이키스트 주파수 이하의 주파수에서의 왜곡에 기여한다. 도 3a에서와 같이, 도 3b 내지 도 3d는 14개의 샘플의 하나의 주기만을 도시한다. 도 3a의 오프셋 에러 시퀀스 o1(k(n))에 대한 14개 샘플의 한 주기 동안의 전체 신호 에너지와 도 3d의 시퀀스 o3(n) 사이의 비는 4.0625이다. 따라서, 도 2a의 흐름도에 도시된 방법을 이용하면, 오프셋 에러로 인한 TI-ADC의 나이키스트 주파수 이하의 주파수에서의 왜곡 에너지는, 서브 ADC들(ADC1,..., ADCM)이 고려된 예처럼 k(n) = ..., 1, 2, 3,..., 13, 14, 1, 2,...에 의해 결정된 단순한 순서로 사용되는 경우보다 대략 4배 더 작은 인자이다.
실시예에 따르면, 제어 유닛(10)은 모든 n에서, 배열(20) 중에서 행 k(n)(1 ≤ k(n) ≤ M)의 서브 ADC(ADCk(n))를 선택하기 위해 정렬될 수 있고, 상기 배열(20)은 임의의 값 또는 미리결정된 값이 제1 샘플링 순간에 k(n)에 할당하고 다음과 같이 되도록 k(n+1)을 선택하는 수단에 의해 샘플링 순간(n)에 아날로그 입력을 변환하는데 사용된다.
a) k(n) ≤ M/2인 경우 k(n+l) > M/2로, 그렇지 않은 경우 k(n+l) ≤ M/2;
b) M/2-1 ≤│k(n+l)-k(n)│≤ M/2+1; 및
c) n-m이 M의 정수배인 경우에만 k(n+l) = k(m+l).
예를 들면, 제어 유닛(10)은 도 2a의 흐름도에 따라서, 즉,
- k(n) < M/2이고 k(n)이 홀수이면, k(n+l)은 k(n)+M/2+l로 설정되거나;
- k(n) = M/2이고 k(n)이 홀수이면, k(n+l)은 M으로 설정되거나;
- k(n) ≤ M/2이고 k(n)이 짝수이면, k(n+l)은 k(n)+M/2-l로 설정되거나;
- k(n) = M/2+1이면, k(n+l)은 1로 설정되거나;
- k(n) > M/2+1이고 k(n)-M/2이 홀수이면, k(n+l)은 k(n)-M/2-l로 설정되거 나;
- k(n) = M이고 k(n)-M/2이 짝수이면, k(n+l)은 M/2로 설정되거나; 또는
- M/2+1 < k(n) < M이고 k(n)-M/2이 짝수이면, k(n+l)은 k(n)-M/2+l로 설정되는 것에 따라서 k(n+1)을 선택하도록 정렬될 수 있다.
대안으로, M/2이 홀수이면, 제어 유닛은 도 2b의 흐름도, 즉,
- k(n) = 1이면, k(n+l)은 M/2+1로 설정되거나;
- k(n) ≤ M/2, k(n) ≠ 1, 및 k(n)이 홀수이면, k(n+l)은 k(n)+M/2-l로 설정되거나;
- k(n) ≤ M/2이고 k(n)이 짝수이면, k(n+l)은 k(n)+M/2+l로 설정되거나;
- k(n) = M이면, k(n+l)은 M/2로 설정되거나;
- M/2 < k(n) < M이고 k(n)이 홀수이면, k(n+l)은 k(n)-M/2-l로 설정되거나;
- M/2 < k(n) < M이고 k(n)이 짝수이면, k(n+l)은 k(n)-M/2+l로 설정되는 것에 따라서 k(n+1)을 선택하도록 정렬될 수 있다.
제어 유닛(10)은 k(n)에 기초하여 k(n+1)을 결정하는 조합 논리 블록을 구비한 유한 상태 머신을 포함할 수 있다. 대안으로, 제어 유닛은 k(n)에 기초하여 k(n+1)을 계산하기 위해 프로그램되는, 중앙 처리 유닛(CPU) 또는 필드 프로그램 가능 게이트 어레이(FPGA)와 같은 프로그램 가능 로직 유닛을 포함할 수 있다.
다른 실시예에서, 제어 유닛은 M = 14인 경우 도 4의 블록도에 예시된 바와 같이, M개의 클록 터미널(C1,..., CM)을 갖는 다위상 클록 유닛(11)을 포함할 수 있 다. 다위상 클록 유닛(11)은 M개의 클록 터미널 각각에 개별 클록 신호들을 발생하도록 구성될 수 있다. 개별 클록 신호 각각은 제1 클록 주파수를 가질 수 있다. 개별 클록 신호는 알맞은 때에 서로 치환될 수 있다. 개별 클록 신호에 대한 예시적인 파형이 M = 14인 경우에 대해 도 5에 도시되어 있다. 도 5의 각각의 파형에 대해, 개별 클록 신호의 한 주기가 도시되어 있다. k(n)이 M개의 샘플의 주기로 반복되기 때문에, 제어 유닛(10)의 전술한 기능성은, 클록 터미널(C1,..., CM) 각각을 개별 서브 ADC(ADC1,..., ADCM)에 접속함으로써 달성될 수 있어서, 서브 ADC들은 예컨대 도 2a의 흐름도에 의해 제공된 시퀀스 k(n) 또는 도 2b의 흐름도에 의해 제공된 시퀀스 k(n)에 의해 결정되는 순서로 동작될 수 있다. 도 2a의 흐름도에 따른 이와 같은 접속의 예가 M =14인 경우에 대해 도 4에 제공되며, 여기서 C1은 ADC1에 접속되고, C2는 ADC9에 접속되고, C3는 ADC3에 접속되고, C4는 ADC11에 접속되고, C5는 ADC5에 접속되고, C6은 ADC13에 접속되고, C7은 ADC7에 접속되고, C8은 ADC14에 접속되고, C9는 ADC6에 접속되고, C10은 ADC12에 접속되고, C11은 ADC4에 접속되고, C12는 ADC10에 접속되고, C13은 ADC2에 접속되고, C14는 ADC8에 접속된다. 예를 들어, 각각의 서브 ADC(ADC1,..., ADCM)는 자신에 공급되는 개별 클록 신호의 상승 에지 또는 하강 에지와 같은 에지에서 아날로그 입력 신호를 샘플링하도록 구성될 수 있다.
또한, 제어 유닛(10)은 예컨대 선택 유닛(30)(도 1)과 같은 TI-ADC(1)의 컴 포넌트들을 위해 다양한 제어 신호를 발생하는 부가적인 회로(도 4에 도시되어 있지 않음)를 포함할 수 있다.
다위상 클록 유닛(11)은 예컨대 지연 고정 루프(DLL)로 구현될 수 있다. 대안으로, 다위상 클록 유닛(11)은 도 6에 도시된 바와 같이 고리로 접속된 D 플립플롭들(D1,...,DM)과 같은, 복수의 지연 소자로 구성될 수 있다. D 플립플롭들(D1,...,DM)은 제2 클록 주파수를 갖는 클록 신호(clk)로 클록킹될 수 있다. 개시 위상에서, D 플립플롭들(D1,...,DM) 중 하나의 출력이 '1'로 설정되는 동안, 다른 D 플립플롭들(D1,...,DM)의 출력들은 '0'으로 재설정(reset)될 수 있다. 다위상 클록 유닛(11)의 동작 중에, 상기 '1'은 D 플립플롭들(D1,...,DM)의 출력에 개별 클록 신호를 발생하도록 D 플립플롭들의 고리 근처에 전달될 것이다. 대안으로, 2개 이상의 인접 D 플립플롭들(D1,...,DM)의 출력은 예컨대, 개별 클록 신호의 상이한 순환 주기(duty cycle)를 획득하기 위해서, 개시 위상 동안에 '1'로 설정될 수 있다.
TI-ADC(1)는 집적 회로에 포함될 수 있다. 또한, TI-ADC는 모니터, 프로젝터, 텔레비젼 세트, 또는 무선 송수신기일 수 있지만 이들에 한정되는 것은 아닌, 전자 장치에 포함될 수 있다.
본 발명은 여기에 기술된 방법 및 기능의 구현을 가능하게 하는 컴퓨터 프로그램 제품에 내장될 수 있다. 본 발명은 컴퓨터 프로그램 제품이 컴퓨터 능력을 갖는 시스템에 동작이 로딩된 경우에 수행될 수 있다. 본 내용에서 컴퓨터 프로그램, 소프트웨어 프로그램, 프로그램 제품, 또는 소프트웨어는, 다른 언어, 코드 또는 표기로의 변환 후에 또는 특정한 기능을 직접 수행하기 위해 시스템이 처리 능력을 갖도록 의도되는 명령어 세트의 임의의 프로그램 언어, 코드 또는 표기에서의 임의의 표현을 의미한다.
본 발명은 특정한 실시예를 참조하여 앞서 기술되었다. 그러나, 전술한 실시예 이외의 다른 실시예들이 본 발명의 범위 내에서 가능하다. 전술한 방법의 단계들 이외의 상이한 방법(하드웨어 또는 소프트웨어에 의해 방법을 수행함)의 단계들이 본 발명의 범위 내에서 제공될 수 있다. 본 발명의 상이한 특징들 및 단계들이 전술한 것과는 다른 조합으로 조합될 수 있다. 본 발명의 범위는 첨부된 청구의 범위에 의해서만 제한된다.

Claims (14)

  1. 아날로그 입력을 디지털 출력으로 변환하기 위해, 타임 인터리브 아날로그 디지털 변환기를 동작하는 방법으로서, 여기서 상기 타임 인터리브 아날로그 디지털 변환기는 M개의 서브 ADC들(ADC1,ADC2,..., ADCM)의 배열을 포함하며(M은 짝수), 상기 배열의 각 행은 상기 M개의 서브 ADC들 중 하나를 포함하고, 상기 방법은,
    모든 샘플링 순간 n(n은 순차적인 정수의 정수)에, 상기 배열 중에서 행 k(n)의 서브 ADC에 의해서 상기 아날로그 입력을 변환하는 단계를 포함하고, 여기서 1 ≤ k(n) ≤ M 이고, 1과 M사이의 값이 제1 샘플링 순간에 k(n)에 할당되고, k(n+1)은
    a) k(n) ≤ M/2인 경우 k(n+l) > M/2로, 그렇지 않은 경우 k(n+l) ≤ M/2;
    b) M/2-1 ≤│k(n+l)-k(n)│≤ M/2+1; 및
    c) n-m이 M의 정수배인 경우에만 k(n+l) = k(m+l)
    이 되도록 선택되는 것인, 타임 인터리브 아날로그 디지털 변환기를 동작하는 방법.
  2. 제1항에 있어서, k(n+1)은,
    - k(n) < M/2이고 k(n)이 홀수이면, k(n+l) = k(n)+M/2+l(단계 108);
    - k(n) = M/2이고 k(n)이 홀수이면, k(n+l) = M(단계 109);
    - k(n) ≤ M/2이고 k(n)이 짝수이면, k(n+l) = k(n)+M/2-l(단계 110);
    - k(n) = M/2+1이면, k(n+l) = 1(단계 111);
    - k(n) > M/2+1이고 k(n)-M/2이 홀수이면, k(n+l) = k(n)-M/2-l(단계 112);
    - k(n) = M이고 k(n)-M/2이 짝수이면, k(n+l) = M/2(단계 113); 또는
    - M/2+1 < k(n) < M이고 k(n)-M/2이 짝수이면, k(n+l) = k(n)-M/2+l(단계 114)에 따라서 선택되는 것인, 타임 인터리브 아날로그 디지털 변환기를 동작하는 방법.
  3. 제1항에 있어서, M/2가 홀수이면, k(n+l)은,
    - k(n) = 1이면, k(n+l)은 M/2+1로 설정되거나(단계 207);
    - k(n) ≤ M/2, k(n) ≠ 1, 및 k(n)이 홀수이면, k(n+l)은 k(n)+M/2-l로 설정되거나(단계 208);
    - k(n) ≤ M/2이고 k(n)이 짝수이면, k(n+l)은 k(n)+M/2+l로 설정되거나(단계 209);
    - k(n) = M이면, k(n+l)은 M/2로 설정되거나(단계 210);
    - M/2 < k(n) < M이고 k(n)이 홀수이면, k(n+l)은 k(n)-M/2-l로 설정되거나(단계 211);
    - M/2 < k(n) < M이고 k(n)이 짝수이면, k(n+l)은 k(n)-M/2+l로 설정(단계 212)되는 것에 따라서 선택되는 것인, 타임 인터리브 아날로그 디지털 변환기를 동작하는 방법.
  4. 컴퓨터 프로그램 제품으로서, 컴퓨터 프로그램 코드 수단이 컴퓨터 능력을 갖는 전자 장치에 의해서 동작되는 경우, 제1항 내지 제3항 중 어느 한 항을 따르는 방법을 실행하기 위한 컴퓨터 프로그램 코드 수단을 포함하는 것인, 컴퓨터 프로그램 제품.
  5. 컴퓨터 판독 가능한 매체로서, 컴퓨터 프로그램 코드 수단이 컴퓨터 능력을 갖는 전자 장치에 의해서 동작되는 경우, 제1항 내지 제3항 중 어느 한 항을 따르는 방법을 실행하기 위한 컴퓨터 프로그램 코드 수단을 포함하는 상기 매체 상에 저장된 컴퓨터 프로그램 제품을 갖는, 컴퓨터 판독 가능한 매체.
  6. M개의 서브 ADC들(ADC1,..., ADCM)의 배열(20)을 포함하는(M은 짝수) 타임 인터리브 아날로그 디지털 변환기(1)로서, 상기 배열의 각 행은 상기 M개의 서브 ADC들 중 하나를 포함하며, 상기 타임 인터리브 아날로그 디지털 변환기는,
    모든 샘플링 순간 n(n은 순차적인 정수의 정수)에, 아날로그 입력을 디지털 출력으로 변환하는데 사용되는, 상기 배열(20) 중에서 행 k(n)(1 ≤ k(n) ≤ M)의 서브 ADC를 선택하기 위해서 정렬된 제어 유닛(10)을 포함하고, 상기 제어 유닛(10)은 제1 샘플링 순간에 k(n)에 1과 M사이의 값을 할당하도록 구성되고, 소정의 k(n) 값에 대해 k(n+1)은,
    a) k(n) ≤ M/2인 경우 k(n+l) > M/2로, 그렇지 않은 경우 k(n+l) ≤ M/2;
    b) M/2-1 ≤│k(n+l)-k(n)│≤ M/2+1; 및
    c) n-m이 M의 정수배인 경우에만 k(n+l) = k(m+l)
    이 되도록 선택하도록 구성되는 것인, 타임 인터리브 아날로그 디지털 변환기.
  7. 제6항에 있어서, 상기 제어 유닛(10)은,
    - k(n) < M/2이고 k(n)이 홀수이면, k(n+l)은 k(n)+M/2+l로 설정되거나;
    - k(n) = M/2이고 k(n)이 홀수이면, k(n+l)은 M으로 설정되거나;
    - k(n) ≤ M/2이고 k(n)이 짝수이면, k(n+l)은 k(n)+M/2-l로 설정되거나;
    - k(n) = M/2+1이면, k(n+l)은 1로 설정되거나;
    - k(n) > M/2+1이고 k(n)-M/2이 홀수이면, k(n+l)은 k(n)-M/2-l로 설정되거나;
    - k(n) = M이고 k(n)-M/2이 짝수이면, k(n+l)은 M/2로 설정되거나; 또는
    - M/2+1 < k(n) < M이고 k(n)-M/2이 짝수이면, k(n+l)은 k(n)-M/2+l로 설정되는 것에 따라서, k(n+1)을 선택하도록 정렬되는 것인, 타임 인터리브 아날로그 디지털 변환기.
  8. 제6항에 있어서, M/2가 홀수이면, 상기 제어 유닛(10)은,
    - k(n) = 1이면, k(n+l)은 M/2+1로 설정되거나;
    - k(n) ≤ M/2, k(n) ≠ 1, 및 k(n)이 홀수이면, k(n+l)은 k(n)+M/2-l로 설정되거나;
    - k(n) ≤ M/2이고 k(n)이 짝수이면, k(n+l)은 k(n)+M/2+l로 설정되거나;
    - k(n) = M이면, k(n+l)은 M/2로 설정되거나;
    - M/2 < k(n) < M이고 k(n)이 홀수이면, k(n+l)은 k(n)-M/2-l로 설정되거나;
    - M/2 < k(n) < M이고 k(n)이 짝수이면, k(n+l)은 k(n)-M/2+l로 설정되는 것에 따라서, k(n+l)을 선택하도록 정렬되는 것인, 타임 인터리브 아날로그 디지털 변환기.
  9. 제7항 또는 제8항 중 어느 한 항에 있어서, 상기 제어 유닛(10)은 다위상 클록 유닛(11)의 복수의 클록 터미널(C1,...,CM) 각각에서 개별 클록 신호를 발생하기 위해서 정렬된 다위상 클록 유닛(11)을 포함하고, 상기 복수의 클록 터미널(C1,...,CM) 각각은 상기 서브 ADC들(ADC1,..., ADCM) 중 하나에 접속되는 것인, 타임 인터리브 아날로그 디지털 변환기.
  10. 제9항에 있어서, 상기 다위상 클록 유닛(11)은 지연 고정 루프를 포함하는 것인, 타임 인터리브 아날로그 디지털 변환기.
  11. 제9항에 있어서, 상기 다위상 클록 유닛은 링으로 접속된 복수의 지연 소 자(D1,...,DM)를 포함하는 것인, 타임 인터리브 아날로그 디지털 변환기.
  12. 집적 회로로서, 제6항 내지 제11항 중 어느 한 항을 따르는 타임 인터리브 ADC(1)를 포함하는 것인, 집적 회로.
  13. 전자 장치로서, 제6항 내지 제11항 중 어느 한 항을 따르는 타임 인터리브 ADC(1)를 포함하는 것인, 전자 장치.
  14. 제13항에 있어서, 상기 전자 장치는 모니터, 프로젝터, 텔레비젼 세트, 또는 무선 송수신기인 것인, 전자 장치.
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