JP4434315B2 - 多層配線基板の製造方法 - Google Patents

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Description

本発明は、ビアを有する多層構造の配線基板の製造方法に関するものである。
近年、部品の高密度実装化に伴い、複数の配線パターンを多層に形成した多層配線基板が用いられている。このような多層配線基板の製造方法として、特許文献１には、硬質基板に対してその一面に配線パターンを形成し、他面に接着剤層を形成し、硬質基板および接着剤層を貫通して配線パターンに接する穴を形成し、この穴に導電ペーストを充填する方法が開示されている。
図１１Ａは、特許文献１に示された製造方法の一例を示す。（ａ）のように上面に金属箔１０１が貼着された硬質樹脂基板１００を準備し、金属箔１０１をエッチング処理して（ｂ）のように配線パターン１０１ａを形成する。次に、（ｃ）のように樹脂基板１００の片面に接着剤層１０２を形成し、続いて（ｄ）のように接着剤層側からレーザーを照射することにより、接着剤層１０２及び樹脂基板１００に連続したビアホール１０３を形成する。さらに、（ｅ）のようにビアホール１０３に対して導電ペースト１０４を充填することにより、片面回路基板を得ることができる。なお、この時点では接着剤層１０２及び導電ペースト１０４は未硬化である。
前記と同様な方法で形成された複数の片面回路基板１０５ａ〜１０５ｄを、図１１Ｂのように積層した後、接着剤層１０２と導電ペースト１０４とを同時に熱硬化させることにより、図１２のような多層配線基板を得ることができる。
上述のように、樹脂基板１００に配線パターン１０１ａを底面として持つ有底ビアホール１０３をレーザー加工により形成する場合、ビアホール１０３の形状がテーパ状となる問題がある。有底ビアホール１０３においては、レーザー光が底面の配線パターン１０１ａを損傷することを防止するためレーザー光を弱く設定する必要があり、ビアホール１０３の底面に到達するレーザー光のエネルギーが微弱になるためである。テーパ状のビアホール１０３の場合、ビアホール底面の口径が小さくなるため、ビアホール底面での導電ペースト１０４と配線パターン１０１ａとの接続不良を防止するためにはビアホール１０３の開口部の口径を大きくする必要がある。その結果、ビア間ピッチを狭ピッチ化できず、微細配線の妨げになるという欠点がある。特に、樹脂基板１００が回路部品を内蔵した部品内蔵基板の場合、その厚みが厚くなるので、ビアホール１０３の開口部の口径は一層大きくなる。
また、前記従来の製造方法では、図１１Ａの（ｄ）のように接着剤層１０２を接着した樹脂基板１００に対してレーザーを照射しているため、レーザー光によって未硬化の接着剤層１０２が熱溶解し、接着剤層１０２のビアホール１０３の口径が必要以上に大きくなってしまう。このような口径の拡大は、ビアホール１０３がテーパ状となることと相俟って微細配線化のさらなる障害になる。
さらに、レーザー照射によって除去された樹脂がビアホール１０３の周囲や配線パターン１０１ａの面に付着する可能性があるので、それをデスミア処理又はプラズマ処理等で除去する必要がある。しかし、このようなスミアを除去する方法では、未硬化の接着剤層１０２も同時に除去されてしまう。そのため、スミアを適切に除去することができず、電気的信頼性を低下させる懸念がある。
特開平９−３６５５１号公報
そこで、本発明の好ましい実施例の目的は、口径を必要以上に拡大させずにビアホールを加工でき、微細配線化の容易な多層配線基板の製造方法を提供することにある。
本発明の第１実施形態に係る多層配線基板の製造方法は、導体パターンを有し、この導体パターンを底面とする有底の第１のビアホールが形成された硬化状態の第１の樹脂層を準備する第１の工程と、前記第１のビアホールと対応する位置に貫通した第２のビアホールが形成された未硬化状態の第２の樹脂層を準備する第２の工程と、前記第１のビアホールと第２のビアホールとが連続するように前記第１の樹脂層と第２の樹脂層とを積層する第３の工程と、前記第１のビアホールと第２のビアホールとに導電ペーストを同時に充填する第４の工程と、前記第２のビアホールに導電ペーストが充填された前記第２の樹脂層に対して、前記導電ペーストと接触するように金属箔を圧着する第５の工程と、第５の工程の後、前記第２の樹脂層と前記導電ペーストとを硬化させる第６の工程と、前記金属箔をパターン化して、前記第２のビアホール内で硬化された導電ペーストと電気的に導通した配線パターンを形成する第７の工程と、を備えるものである。
本発明の第２実施形態に係る多層配線基板の製造方法は、導体パターンを有し、この導体パターンを底面とする有底の第１のビアホールが形成された硬化状態の第１の樹脂層を準備する第１の工程と、前記第１の樹脂層の上面に未硬化状態の第２の樹脂層を積層する第２の工程と、第２の工程の後、前記第２の樹脂層に前記第１のビアホールと対応する第２のビアホールを形成する第３の工程と、前記第１のビアホールと第２のビアホールとに導電ペーストを同時に充填する第４の工程と、前記第２のビアホールに導電ペーストが充填された前記第２の樹脂層に対して、前記導電ペーストと接触するように金属箔を圧着する第５の工程と、第５の工程の後、前記第２の樹脂層と前記導電ペーストとを硬化させる第６の工程と、前記金属箔をパターン化して、前記第２のビアホール内で硬化された導電ペーストと電気的に導通した配線パターンを形成する第７の工程と、を備えるものである。
本発明の第３実施形態に係る多層配線基板の製造方法は、導体パターンを有し、この導体パターンを底面とする有底の第１のビアホールが形成された硬化状態の第１の樹脂層を準備する第１の工程と、前記第１のビアホールと対応する位置に貫通した第２のビアホールが形成された未硬化状態の第２の樹脂層を準備する第２の工程と、前記第１のビアホールと第２のビアホールとが連続するように前記第１の樹脂層と第２の樹脂層とを積層する第３の工程と、前記第１のビアホールと第２のビアホールとに導電ペーストを同時に充填する第４の工程と、表面に配線パターンを有する基板を、前記第２のビアホールに充填された導電ペーストと前記配線パターンとが接触するように、前記第２の樹脂層に対して圧着する第５の工程と、第５の工程の後、前記第２の樹脂層と前記導電ペーストとを硬化させる第６の工程と、を備えるものである。
本発明の第４実施形態に係る多層配線基板の製造方法は、導体パターンを有し、この導体パターンを底面とする有底の第１のビアホールが形成された硬化状態の第１の樹脂層を準備する第１の工程と、前記第１の樹脂層の上面に未硬化状態の第２の樹脂層を積層する第２の工程と、第２の工程の後、前記第２の樹脂層に前記第１のビアホールと対応する第２のビアホールを形成する第３の工程と、前記第１のビアホールと第２のビアホールとに導電ペーストを同時に充填する第４の工程と、表面に配線パターンを有する基板を、前記第２のビアホールに充填された導電ペーストと前記配線パターンとが接触するように、前記第２の樹脂層に対して圧着する第５の工程と、第５の工程の後、前記第２の樹脂層と前記導電ペーストとを硬化させる第６の工程と、を備えるものである。
ここで、本発明の第１の実施形態にかかる多層配線基板の製造方法について説明する。まず第１の工程で、導体パターンを有し、この導体パターンを底面とする有底の第１のビアホールが形成された硬化状態の第１の樹脂層を準備する。このような第１の樹脂層を得るために、例えば表面に導体パターンが形成された基材の表面に未硬化樹脂層を圧着した後、当該樹脂層を硬化させることにより第１の樹脂層を形成してもよい。さらに、この第１の樹脂層に導体パターンを底面とする第１のビアホールを形成するが、その際レーザー加工を用いることができる。レーザー加工により導体パターンを底面とする第１のビアホールを形成した場合には、このビアホールは必然的にテーパ状になる。レーザー照射によって除去された樹脂がビアホールの周囲や配線パターンの面に付着することがあるが、第１の樹脂層は硬化した樹脂板であるから、湿式のデスミア処理又は乾式のプラズマ処理等で簡単に除去することができる。
次に、第１のビアホールと対応する位置に第２のビアホールが形成された未硬化状態の第２の樹脂層を、第１のビアホールと第２のビアホールとが連続するように第１の樹脂層上に積層する。第２の樹脂層の第２のビアホールは、第１の樹脂層の第１のビアホールとは別個に形成されるので、第１のビアホールの口径拡大の影響を受けない。つまり、第１のビアホールの開口径がレーザー加工によって大きくなっても、第２のビアホールの口径は第１のビアホールの開口径とは別に小径とすることができ、微細配線化を実現できる。なお、第２のビアホールは貫通した穴であるため、レーザー加工に限らず、ドリル加工やパンチング加工等の他の方法で簡単に形成することができる。
さらに、第１のビアホールと第２のビアホールとに導電ペーストを同時に充填し、第２のビアホールに導電ペーストが充填された第２の樹脂層に対して、導電ペーストと接触するように金属箔を圧着する。その後、第２の樹脂層と導電ペーストとを硬化させ、金属箔をパターン化することによって、第２のビアホール内で硬化された導電ペーストと電気的に導通した配線パターンを形成する。第２の樹脂層に対して金属箔を圧着する際には、積層時の位置精度は問題とならない。一方、第１の樹脂層と第２の樹脂層とを積層する際には、第１のビアホールのピッチと第２のビアホールのピッチが対応している必要があるが、第２のビアホールの口径を第１のビアホールの開口径より小さくした場合には、多少のピッチずれを吸収できる。
第２の実施形態の場合には、第１の実施形態とは異なり、第２のビアホールを有しない第２の樹脂層を第１の樹脂層に積層した後、第２のビアホールを加工するものである。第２のビアホールの加工方法としては、レーザーを照射するのがよい。この場合には、レーザー照射によって第２の樹脂層のスミアが発生するが、第１の樹脂層の第１のビアホールは既に形成済みであるから、発生するスミアの量は非常に少なく、格別な除去を行う必要がない。第２のビアホールの口径は、第１のビアホールの開口径より小さくてもよい。
第３実施形態では、第１実施形態の第５の工程における金属箔に代えて、表面に配線パターンを有する基板を使用し、この基板を、第２のビアホールに充填された導電ペーストと配線パターンとが接触するように、第２の樹脂層に対して圧着している。その後、第２の樹脂層と導電ペーストとを硬化させる。第２のビアホールと配線パターンとを接続する際、第２のビアホールのピッチと配線パターンのピッチとが正確に対応している必要がある。一方、第１のビアホールのピッチと第２のビアホールのピッチも対応している必要があるが、第２のビアホールの口径を第１のビアホールの開口径より小さくした場合には、多少のピッチずれを吸収できる。第３の実施形態では、基板に配線パターンが予め形成されているため、第２の樹脂層の硬化後にパターン形成する必要がない。
第４実施形態では、第２実施形態の第５の工程における金属箔に代えて、表面に配線パターンを有する基板を使用したものである。この場合も、第２の樹脂層の硬化後にパターン形成する必要がない。
本発明における第１の樹脂層及び第２の樹脂層とは、エポキシ系、ポリイミド系、アクリレート系、フェノール系などの各種樹脂材料で構成されたものでもよいし、熱硬化性樹脂と無機フィラーとの混合物、炭素繊維やガラス繊維に樹脂を含浸させた複合物でもよい。
好ましい実施形態によれば、第１の樹脂層の導体パターンには回路部品が実装され、回路部品を未硬化状態の樹脂層の中に埋設した後、当該樹脂層を硬化させることにより、回路部品を内蔵した第１の樹脂層が得られるようにしてもよい。この場合、第１の樹脂層が回路部品を内蔵した部品内蔵基板であるため、第１の樹脂層の厚みが厚くなり、第１のビアホールの開口径が拡大しやすい。しかし、第２の樹脂層の第２のビアホールを、第１の樹脂層の第１のビアホールとは別個に形成できるで、第２のビアホールを第１のビアホールの開口径より小さくでき、第１の樹脂層が厚くても微細配線化を損なわない。
第３、第４実施形態における基板は、予め配線パターンが形成された樹脂基板でもよいが、基板をキャリアとし、第２の樹脂層にキャリアを圧着し、第２の樹脂層と導電ペーストとを硬化させる第６の工程の終了後に、キャリアを剥離してもよい。この場合には、第２の樹脂層（硬化後）の表面に金属箔よりなる配線パターンが形成される。
第３、第４実施形態における基板の配線パターンの露出面に凸部を形成しておき、基板を第２の樹脂層に圧着する時、凸部を第２のビアホールに挿入するようにしてもよい。この場合には、第２のビアホールに挿入された凸部が第２のビアホールに充填されている導電ペーストに埋没し、アンカー効果を発揮する。つまり、第１の樹脂層と基板とを第２の樹脂層を間にして圧着する際、凸部が横ずれを防止し、配線パターンと第１，第２のビアホールとの位置合わせを正確に行うことができる。さらに、凸部が導電ペースト内に没入されることにより、導電ペーストの内圧が上昇し、導電ペースト中の導電材料の密度が上がって抵抗値を下げることが可能である。
 発明の好ましい実施例の効果
以上のように、本発明の第１実施形態に係る多層配線基板の製造方法によれば、導体パターンを底面とする有底の第１のビアホールが形成された硬化状態の第１の樹脂層に対し、第２のビアホールが形成された未硬化状態の第２の樹脂層を積層し、両ビアホールに導電ペーストを充填した後、金属箔を圧着し、第２の樹脂層と導電ペーストの硬化後に金属箔をパターン化するようにしたので、第２のビアホールを第１のビアホールの口径の影響を受けずに狭ピッチで形成できる。そのため、第２のビアホールの口径を配線パターンに対応した大きさにすることができ、微細配線化を実現できる。また、第１のビアホールの加工時に発生するスミアは、第２の樹脂層を積層する前に公知の方法で簡単に除去できるので、電気的信頼性の高い多層配線基板を得ることができる。さらに、第２の樹脂層の上面の配線パターンは金属箔を第２の樹脂層に圧着した後、パターン化されるので、金属箔と第１、第２の樹脂層との正確な位置決めは不要であり、製造工程が簡素化される。
本発明の第２実施形態に係る多層配線基板の製造方法によれば、第２のビアホールを有しない第２の樹脂層を第１のビアホールを有する第１の樹脂層に積層した後、第２のビアホールを加工するため、第２の樹脂層を第１の樹脂層に対して正確に位置合わせする必要がなく、製造工程が簡素化される。さらに、第１のビアホールの口径の影響を受けずに第２のビアホールを狭ピッチで加工できる。また、第１のビアホールの加工時に発生するスミアは、第２の樹脂層を積層する前に除去できるので、公知の方法でスミアを簡単に除去でき、電気的信頼性の高い多層配線基板を得ることができる。
本発明の第３、第４の実施形態に係る多層配線基板の製造方法によれば、第２の樹脂層に対して予め配線パターンを持つ基板を圧着するため、後で配線パターンを形成する必要がなく、さらなる多層化を容易に実現できる。
以下に、本発明の好ましい実施の形態を、実施例を参照して説明する。
図１は本発明にかかる多層配線基板の第１実施例の断面図である。本実施例の多層配線基板Ａは、内部に回路部品を内蔵した部品内蔵モジュールとして構成されている。
多層配線基板Ａは、３層構造からなる。最下層（第１層）は、配線済みコア基板（例えばＬＴＣＣ基板）５０であり、その表裏面及び内部には配線パターン５２，５３，５４が形成されている。配線パターンのうち、表面の配線パターン５２は回路部品を実装するための実装用ランド５２ａとビア用ランド５２ｂとを有している。裏面の配線パターン５３は端子電極用である。表面の配線パターン５２と内部の配線パターン５４との間、内部の配線パターン５４と裏面の配線パターン５２との間には、ビア導体５５が形成され、配線パターン５２，５３，５４は相互に電気的に接続されている。ビア導体５５は、公知のようにビアホールに導電ペーストを充填・硬化させることにより形成できる。コア基板５０の実装用ランド５２ａには回路部品５７がはんだ５８によって実装されている。なお、実装用ランド５２ａの周囲に適宜ソルダーレジスト（図示せず）を形成してもよい。図１では、回路部品５７が２端子のチップ部品の例を示したが、多端子の電子部品（例えば集積回路）であってもよい。実装方法もはんだ付けに限らず、公知の任意の手法を用いることができる。
回路部品５７は、中間層である樹脂層（第１の樹脂層）６０の中に埋設されている。樹脂層６０は、エポキシ樹脂やフェノール樹脂などの熱硬化性樹脂、熱硬化性樹脂に無機フィラーを混合した混合物、あるいはガラス繊維や炭素繊維に熱硬化性樹脂を含浸した複合材よりなる基板で構成されている。コア基板５０のビア用ランド５２ｂと対応する樹脂層６０の位置には厚み方向にビアホール６１が形成され、このビアホール６１には導電ペースト６２が充填・硬化されている。このビアホール６１はレーザー加工によって形成される。
最上層は、薄肉な接着層（第２の樹脂層）７０である。接着層７０の材質は樹脂層６０と同種の材質を使用するのがよい。樹脂層６０のビアホール６１と対応する接着層７０の位置には、ビアホール６１と連通するビアホール７１が形成され、このビアホール７１にもビアホール６１と連続的に導電ペースト６２が充填・硬化されている。接着層７０の上面には、導電ペースト６２と接するように配線パターン８１が形成されている。その結果、接着層７０上の配線パターン８１とコア基板５０の表面のビア用ランド５２ｂとが、樹脂層６０のビア導体を介して電気的に接続されている。
図１の多層配線基板Ａでは、コア基板５０として多層構造のＬＴＣＣ基板を使用したが、これに限るものではなく、プリント配線板のような回路基板を使用してもよい。その場合、表裏に電極を備え、これら電極が内部のビア導体を介して接続されたものが望ましい。
次に、前記構成よりなる多層配線基板Ａの製造方法の一例を図２Ａ及び図２Ｂを参照して説明する。図２Ａは製造工程の前半を示し、図２Ｂは製造工程の後半を示している。ここでは、子基板状態における多層配線基板Ａの製造方法について説明するが、実際には集合基板状態で製造され、その後で子基板に分割される。
図２Ａの（ａ）に示すように、コア基板５０を準備し、実装用ランド５２ａに回路部品５７を実装しておく。一方、このコア基板５０とは別に未硬化状態の樹脂層６０を準備する。未硬化状態とは、半硬化（例えばＢステージ）状態あるいはそれより柔らかい状態のことをいう。
次に、図２Ａの（ｂ）のようにコア基板５０の上に、回路部品５７の高さよりも厚い樹脂層６０を重ねて圧着する。樹脂層６０を圧着すると、軟化した樹脂が回路部品５７とコア基板５０との隙間に入り込み、回路部品５７は樹脂層６０の中に埋設される。なお、圧着の際に真空プレスを行うと、樹脂層６０内部に気泡や空洞が生じるのを防止でき、樹脂の充填がより容易となる。樹脂層６０の圧着と同時または圧着後に加熱を行うことで、樹脂層６０が硬化し、コア基板５０と樹脂層６０とが一体化される。このときの温度は例えば１８０℃〜２００℃程度、圧力は例えば０．５ＭＰａ〜５．０ＭＰａ程度がよい。実装用ランド５２ａとビア用ランド５２ｂを底面に有する樹脂層６０によって第１の樹脂層が形成される。
次に、図２Ａの（ｃ）のように硬化した樹脂層６０の上方からレーザー光を照射して、ビア用ランド５２ｂを底面とする有底のビアホール６１を加工する。レーザー加工時、レーザー光のエネルギーがビアホール６１の底面に向かうほど減衰するため、ビアホール６１の形状が下方に向かって縮径するテーパ状となる。特に、樹脂層６０の厚みが回路部品５７を埋設する関係で厚くなると、ビアホール６１の開口部の口径が大きくなる傾向にある。レーザー加工後、ビア底面の洗浄のためデスミア処理を行う。特に部品を埋設する場合、ビア深さが深くなるため乾式のプラズマ処理などでは効果的にスミアを除去することができないことがある。この場合、湿式のデスミア処理が有効である。
次に、図２Ａの（ｄ）のように、ビアホール６１を形成した樹脂層６０の上面に、ＰＥＴフィルムなどの保護フィルム７２で裏打ちされた未硬化の接着層７０を配置し、熱と圧力をかけて圧着する。このときの温度は例えば５０℃〜１２０℃程度の接着層７０が硬化しない温度であり、圧力は０．５ＭＰａ〜５．０ＭＰａ程度がよい。接着層７０として、厚みが１０〜５０μｍの薄層の半硬化樹脂シートを用いることができる。接着層７０及び保護フィルム７２には、表裏方向に貫通したビアホール７１，７３が予め形成されており、接着層７０及び保護フィルム７２を圧着する際、ビアホール７１，７３がビアホール６１及びビア用ランド５２ｂと正確に対応するように、ピンラミネーションなどの公知の手法を用いて位置合わせを行う。ビアホール７１，７３は、レーザー加工に限らず、パンチングやドリル加工等、公知の方法で加工できる。ビアホール７１，７３の口径は、ビアホール６１の開口部の口径と同径でもよいが、ビアホール６１の開口部の口径より小さな口径を有する穴とすることができる。そのため、ビアホール７１，７３をコア基板５０のビア用ランド５２ｂに対応して狭ピッチで形成することができる。接着層７０は未硬化の熱硬化性樹脂で構成されているため、接着層７０を硬化した樹脂層６０に圧着すると、緊密に密着する。
図２Ｂの（ａ）は、樹脂層６０の上面に接着層７０および保護フィルム７２を貼り付けた状態で、真空印刷により導電ペースト６２をビアホール６１及びビアホール７１，７３に一括充填する様子を示す。このとき、スキージ７４は保護フィルム７２の背面にそってスライドするので、接着層７０を損傷することがない。
図２Ｂの（ｂ）は、ビアホール６１，７１，７３に導電ペースト６２を充填した後、保護フィルム７２を剥離した状態を示す。この状態で、導電ペースト６２の一部が保護フィルム７２の厚み分だけ接着層７０の上に盛り上がっている。
図２Ｂの（ｃ）は、図２Ｂの（ｂ）で作成した接着層７０の上面に、銅箔などの金属箔８０を圧着した状態を示す。このとき、金属箔８０は接着層７０の全面に圧着されるので、正確な位置決めは不要である。接着層７０は未硬化状態であり、導電ペースト６２も未硬化状態であるため、金属箔８０を圧着することにより、金属箔８０は接着層７０及び導電ペースト６２に対して隙間なく密着固定される。圧着時に、１８０℃〜２００℃程度の温度、０．５ＭＰａ〜５．０ＭＰａ程度の圧力をかけながら、接着層７０と導電ペースト６２の硬化を同時に行うのがよい。
接着層７０と導電ペースト６２の硬化後、図２Ｂの（ｄ）のように金属箔８０をパターン形成することにより、硬化された導電ペースト６２と電気的に導通する配線パターン８１を形成することができる。金属箔８０のパターン形成方法は公知の方法を用いることができる。以上のようにして、図１に示す多層配線基板Ａが完成する。ビアホール６１，７１には導電ペースト６２が一括充填されているので、ビアホール６１からビアホール７１にわたって導電材料を均一に分散させることができ、抵抗値を小さくできる。
図３は、第１実施例における多層配線基板Ａの変形例である。この配線基板Ｂでは、コア基板５０の上面だけでなく下面側にも回路部品５７ａを実装し、この回路部品５７ａを埋設するようにコア基板５０の下面側に樹脂層６０ａを形成してある。さらに、下面側の樹脂層６０ａの下面に接着層７０ａを形成し、その表面に配線パターン８１ａを形成してある。配線パターン８１ａは、ビアホールに充填・硬化された導電ペースト６２ａによって、コア基板５０の下面の電極５３と電気的に接続されている。この場合には、コア基板５０の両面に回路部品５７，５７ａを実装できるので、より高機能なモジュールを得ることができる。
図４は多層配線基板の製造方法の第２実施例を示す。第１実施例との対応部分には同一符号を付して重複説明を省略する。図４は、図２Ａの工程（ｄ）に代わるものである。図２Ａの（ｄ）では、樹脂層６０の上に予め貫通ビアホール７１，７３を形成した接着層７０及び保護フィルム７２を貼り付けたが、図４の（ａ）ではビアホールを形成していない接着層７０及び保護フィルム７２を貼り付ける。そのため、接着層７０及び保護フィルム７２の樹脂層６０に対する位置合わせが不要になる。
図４の（ｂ）では、ビアホール６１及びビア用ランド５２ｂと対応する位置にレーザーを照射し、接着層７０及び保護フィルム７２にビアホール７１，７３を形成する。ビアホール７１，７３の形成によって、スミアがビアホール７１の内壁に付着し得るが、接着層７０が非常に薄いので、スミアの量は少量である。また、樹脂層６０のビアホール６１の加工時に発生したスミアは、接着層７０を積層する前に除去されている。したがって、スミアによる信頼性低下の影響は僅かである。ビアホール７１，７３の位置は、ビアホール６１ではなく、コア基板５０のビア用ランド５２ｂのピッチに合わせて形成すればよく、ビアホール７１，７３の口径はビアホール６１の開口部の口径より小さくてもよい。それ以後の工程は図２Ｂと同様であり、最終的な多層配線基板の構造も第１実施例と同様である。
図５は本発明にかかる多層配線基板の第３実施例の断面図である。本実施例の多層配線基板Ｃは、内部に回路部品を内蔵した部品内蔵モジュールとして構成されている。
多層配線基板Ｃは、５層の樹脂層を積層したものである。最上層と第３層と最下層の樹脂層１は、配線済みコア基板（例えばプリント配線板）であり、その表裏面には配線パターン２〜４が所定のピッチで形成されている。配線パターンのうち、表面には回路部品を実装するための実装用ランド２とビア用ランド３とが形成され、裏面には前記ビア用ランド３と対応する位置にビア用ランド４が形成されている。表裏のビア用ランド３，４の間にはビアホール５が形成され、このビアホール５に導電ペースト６を充填・硬化させることにより、ビア用ランド３，４は電気的に接続されている。第３層と最下層のコア基板１の実装用ランド２には回路部品７がはんだ８によって実装されている。なお、実装用ランド２の周囲に適宜ソルダーレジスト（図示せず）を形成してもよい。最上層のコア基板１の実装用ランド２にも回路部品７を実装してもよい。図５では、回路部品７が２端子のチップ部品の例を示したが、多端子の電子部品（例えば集積回路）であってもよい。
回路部品７は、第２層と第４層の樹脂層（第１の樹脂層）１０の中に埋設されている。この樹脂層１０は、エポキシ樹脂やフェノール樹脂などの熱硬化性樹脂、熱硬化性樹脂に無機フィラーを混合した混合物、あるいはガラス繊維や炭素繊維に熱硬化性樹脂を含浸した複合材よりなる基板で構成されている。コア基板１のビア用ランド３，４と対応する樹脂層１０の位置には厚み方向にビアホール１１が形成され、このビアホール１１には導電ペースト１２が充填・硬化されている。このビアホール１１はレーザー加工によって形成される。
最上層のコア基板１と第２層の樹脂層１０とは接着層（第２の樹脂層）２０を介して積層固定され、第３層のコア基板１と第４層の樹脂層１０とは接着層（第２の樹脂層）２０を介して積層固定されている。接着層２０は樹脂層１０と同質の熱硬化性樹脂で構成するのが望ましい。樹脂層１０のビアホール１１と対応する接着層２０の位置には、ビアホール１１と連通するビアホール２１が形成され、このビアホール２１にも導電ペースト１２が連続的に充填されている。その結果、樹脂層１０および接着層２０（第２の樹脂層）を間にしてその上下両側のコア基板１のビア用ランド３，４が相互に電気的に接続されている。
図５の多層配線基板Ｃでは、最上層と第３層と最下層の基板１として同一形状のコア基板を使用したが、これに限るものではなく、異なる構造のコア基板を使用してもよい。その場合、表裏の電極を接続するためにビアホール５が形成されたものが望ましい。同様に、第２層と第４層の樹脂層１０も同一構造としたが、互いに異なる構造であってもよい。ビアホール１１，２１も多層配線基板Ｃの周縁部に設けるものに限らず、中央部に設けられていてもよい。
次に、前記構成よりなる多層配線基板Ｃの製造方法の一例を図６Ａ及び図６Ｂを参照して説明する。図６Ａは製造工程の前半を示し、図６Ｂは製造工程の後半を示している。ここでは、子基板状態における多層配線基板Ｃの製造方法について説明するが、実際には集合基板状態で製造され、その後で子基板に分割される。
図６Ａの（ａ）に示すように、コア基板１を準備し、実装用ランド２に回路部品７を実装しておく。コア基板１は公知のプリント配線技術により作成される。一方、このコア基板１とは別に未硬化状態の樹脂層１０を準備する。未硬化状態とは、半硬化（例えばＢステージ）状態あるいはそれより柔らかい状態のことをいう。
次に、図６Ａの（ｂ）のようにコア基板１の上に、部品高さよりも厚い樹脂層１０を重ねて圧着する。樹脂層１０を圧着すると、軟化した樹脂が回路部品７とコア基板１との隙間に入り込み、回路部品７は樹脂層１０の中に埋設される。樹脂層１０の圧着と同時または圧着後に加熱を行うことで、樹脂層１０が硬化し、コア基板１と樹脂層１０とが一体化される。実装用ランド２とビア用ランド３を底面に有する樹脂層１０によって第１の樹脂層が形成される。
次に、図６Ａの（ｃ）のように硬化した樹脂層１０の上方からレーザー光を照射して、ビア用ランド３を底面とする有底のビアホール１１を加工する。レーザー加工時、レーザー光のエネルギーがビアホール１１の底面に向かうほど減衰するため、ビアホール１１の形状が下方に向かって縮径するテーパ状となる。
次に、図６Ａの（ｄ）のように、ビアホール１１を形成した樹脂層１０の上面に保護フィルム２２で裏打ちされた接着層２０を配置し、熱と圧力をかけて圧着する。接着層２０及び保護フィルム２２には、表裏方向に貫通したビアホール２１，２３が予め形成されており、接着層２０及び保護フィルム２２を圧着する際、ビアホール２１，２３がビアホール１１及びビア用ランド３と正確に対応するように、ピンラミネーションなどの公知の手法を用いて位置合わせを行う。ビアホール２１，２３は、ビアホール１１の開口部の口径より小さな口径を有する穴とすることができるので、ビアホール２１，２３をコア基板１のビア用ランド３に対応して狭ピッチで形成することができる。接着層２０は未硬化の熱硬化性樹脂で構成されているため、硬化した樹脂層１０に接着層２０を圧着すると、緊密に密着する。
図６Ｂの（ａ）は、樹脂層１０の上面に接着層２０および保護フィルム２２を貼り付けた状態で、スキージ２４を用いて導電ペースト１２をビアホール１１及びビアホール２１，２３に一括充填する様子を示す。このとき、スキージ２４は保護フィルム２２の背面にそって移動するので、接着層２０を損傷することがない。
図６Ｂの（ｂ）は、ビアホール１１，２１，２３に導電ペースト１２を充填した後、保護フィルム２２を剥離した状態を示す。この状態で、導電ペースト１２の一部が保護フィルム２２の厚み分だけ接着層２０の上に盛り上がっている。
図６Ｂの（ｃ）は、図６Ｂの（ｂ）の工程で作成した積層体を１段目と２段目とに配置し、最上にコア基板１を配置し、これらをピンラミネーションによって位置合わせした状態で圧着・接合する工程を示す。１段目と２段目の積層体の上面には未硬化の接着層２０があり、未硬化の導電ペースト１２が露出している。そのため、３者を圧着接合すると、接着層２０がコア基板１の下面に密着すると同時に、導電ペースト１２がビア用ランド４に密着する。特に、導電ペースト１２の一部が接着層２０の上面から盛り上がっているので、ビア用ランド４との密着性が向上する。接着層２０と導電ペースト１２の硬化を同時に行うことで、図５に示す多層配線基板Ｃが完成する。ビアホール１１，２１には導電ペースト１２が一括充填されているので、ビアホール１１からビアホール２１にわたって導電材料を均一に分散させることができ、抵抗値の増大を招かない。
なお、図６Ａの工程（ｄ）に代わる方法として、図４と同様に、ビアホールを形成していない接着層２０及び保護フィルム２２を貼り付け、その後で、ビアホール１１及びビア用ランド３と対応する位置にレーザーを照射し、接着層２０及び保護フィルム２２にビアホール２１，２３を形成してもよい。
図７は多層配線基板の製造方法の第４実施例を示す。第３実施例との対応部分には同一符号を付して重複説明を省略する。本実施例では、図７の（ａ）のように、金属板又は樹脂フィルム等からなるキャリア３０の上に配線パターンである実装用ランド３１とビア用ランド３２とを形成し、実装用ランド３１に回路部品７を実装する。この場合の配線パターン３１，３２は、例えばキャリア３０上に銅箔などの金属箔を貼り付け、それを公知の方法でパターン化することにより形成してもよいし、キャリア３０上にめっきを施すことにより、配線パターン３１，３２を形成してもよい。
次に、図７の（ｂ）のようにキャリア３０の上に未硬化の樹脂層１０を重ねて圧着し、硬化させることにより、回路部品７を樹脂層１０の中に埋設する。次に、図７の（ｃ）のように硬化した樹脂層１０の上方からレーザー光を照射して、ビア用ランド３を底面とする有底のビアホール１１を加工する。次に、図７の（ｄ）のようにビアホール１１が形成された樹脂層１０の上面に保護フィルム２２で裏打ちされた接着層２０を圧着し、樹脂層１０のビアホール１１と、接着層２０及び保護フィルム２２のビアホール２１，２３とに導電ペースト１２を一括充填する。なお、ビアホール２１，２３は、樹脂層１０に圧着する前に接着層２０及び保護フィルム２２に形成しておいてもよいし、樹脂層１０に圧着した後で接着層２０及び保護フィルム２２に形成してもよい。その後、図７の（ｅ）のように接着層２０から保護フィルム２２を剥離するとともに、樹脂層１０からキャリア３０を剥離する。なお、キャリア３０の剥離は、（ｅ）の段階で行う必要はなく、（ｂ）で樹脂層１０を硬化させた後であればいつ行ってもよい。キャリア３０を剥離することによって、樹脂層１０の下面に配線パターン３１，３２が露出する。
次に、図７の（ｅ）で形成した積層体を２層重ねるとともに、最上にコア基板１を配置し、これらを一括して加圧しつつ加熱する（図７の（ｆ）参照）。これによって、接着層２０と導電ペースト１２とを同時に硬化させ、図７の（ｇ）で示すような多層配線基板Ｄを完成する。この多層配線基板Ｄの場合には、複数の樹脂層１０の間にコア基板１が介在しないので、第３実施例の多層配線基板Ｃに比べて薄型に構成することができる。
図８は多層配線基板の製造方法の第５実施例を示す。第３実施例との対応部分には同一符号を付して重複説明を省略する。本実施例では、図８の（ａ）のように、コア基板１の上に樹脂層１０を形成し、樹脂層１０の上に接着層２０を形成し、さらにビアホール１１，２１に導電ペースト１２を充填した状態の積層体（図６Ｂの（ｂ）参照）を準備するとともに、ビアホール１１，２１と対応する配線パターン４１と、実装用の配線パターン４２とを表面に形成したキャリア４０を準備する。導電ペースト１２は接着層２０の背面を支持していた保護フィルムの厚み分だけ突出している。なお、配線パターン４１，４２の表面を粗面化しておいてもよい。キャリア４０としては樹脂フィルムを使用してもよいし、金属薄板を使用してもよいが、可撓性を有するものがよい。
次に、図８の（ｂ）のように、キャリア４０を接着層２０に圧着する。このとき、配線パターン４１，４２はキャリア４０から僅かに突出しており、導電ペースト１２も接着層２０から突出しているので、配線パターン４１と導電ペースト１２は強く圧着する。また、配線パターン４１，４２は接着層２０とも隙間なく圧着する。この加圧状態のままで接着層２０及び導電ペースト１２を熱硬化させる。その後、キャリア４０を剥離することにより、図８の（ｃ）のような多層配線基板Ｅを得ることができる。剥離する際、配線パターン４１，４２の表面が粗面化されていると、キャリア４０を接着層２０に圧着した際にパターンずれを抑制できるとともに、硬化した接着層２０との結合力が高く、キャリア４０の剥離時に配線パターン４１，４２がキャリア４０と共に剥離する可能性が少ない。
図９は多層配線基板の製造方法の第６実施例を示す。この実施例は第５実施例の変形例であり、配線パターン４１に、ビアホール１１，２１の中に挿入可能な凸部４３を形成したものである。凸部４３の形成方法としては、例えば銅箔をキャリア４０の表面に貼り付け、この銅箔の表面にめっきレジストを形成し、フォトリソ技術によってめっきレジストに開口部を形成した後、電解めっきによって開口部に金属めっき膜を成長させることにより、凸部４３を形成することができる。また、例えば銅箔をキャリア４０の表面に貼り付け、銅箔の表面にエッチングレジストを形成し、このエッチングレジストが形成されていない箇所の銅箔をエッチング液で除去することにより、凸部４３を形成してもよい。凸部４３の高さは１０〜５０μｍ程度が好ましい。接着層２０の厚みよりも凸部４３の高さが高い方がさらに好ましい。
この場合には、図９の（ｂ）のように、凸部４３がビアホール１１，２１に中に挿入され、ビアホール１１がガイドとなって、アンカー効果によって配線パターン単位でセルフアライメント機能を付与でき、より転写精度の高い配線形成が可能になる。このセルフアライメント機能の付与により、ある程度の精度があれば所望の位置に補正されるため、位置ずれを起こし易い低い剛性のキャリア４０であっても良い。このことにより薄層樹脂などに圧着する際に、基材への追随性を改善し、均一に圧着を行うことができる。凸部４３のアンカー効果によってキャリア４０と樹脂層１０との横ずれを防止することができるとともに、凸部４３が導電ペースト１２内に没入されることによりペースト１２との接触面積が増え、さらにペースト１２の内圧が上昇してペースト１２の密度が上がるため、抵抗値を下げることができる。接着層２０及び導電ペースト１２の硬化後、キャリア４０を剥離させることで、多層配線基板Ｆを得る。このとき、凸部４３が導電ペースト１２内に埋没しているので、配線パターン４１と導電ペースト１２との結合力が高くなり、配線パターン４１がキャリア４０と共に剥離されるのを防止できる。
図１０は多層配線基板の製造方法の第７実施例を示す。この実施例は第６実施例の一部を変更したものである。まず、図１０の（ａ）のように、硬化した樹脂層１０の上面に凹部１３を形成しておき、その上に接着層２０を配置する。接着層２０を配置した状態で、凹部１３が空洞であってもよく、接着層２０で満たされていてもよい。キャリア４０上の配線パターン４２には、凹部１３に嵌合可能な凸部４４を形成しておく。配線パターン４２と凸部４４とを合算した高さは、接着層２０の厚みより高く、凹部１３の深さより低くするのがよい。この凸部４４も第６実施例の凸部４３と同様の方法で形成できる。
図１０の（ｂ）は、キャリア４０を接着層２０に圧着した状態を示す。キャリア４０を接着層２０に圧着する際、凸部４４が凹部１３にガイドされて嵌合するので、そのセルフアライメント機能により配線パターン４２のずれを防止できる。また、接着層２０の一部が凸部４４によって押され、凹部１３に充填されるので、凹部１３は接着層２０で隙間なく満たされる。
本発明は前記実施例に限定されるものではない。例えば、第１実施例〜第７実施例の製造方法を組み合わせて、異なる構造の多層配線基板を構成することもできる。また、図９の実施例では、キャリアに貼設された配線パターンの露出面に凸部を形成したが、例えば図６Ｂの（ｃ）のように複数の積層体を積層する際に、導電ペーストと対向する基板の下面のビア用ランドに凸部を形成し、これを導電ペーストの中に埋設してもよい。
本発明にかかる多層配線基板の第１実施例の断面図である。 図１に示す多層配線基板の製造工程の前半を示す図である。 図１に示す多層配線基板の製造工程の後半を示す図である。 図１に示す多層配線基板の変形例の断面図である。 本発明にかかる多層配線基板の第２実施例の一部の製造工程図である。 本発明にかかる多層配線基板の第３実施例の製造工程図である。 図５に示す多層配線基板の製造工程の前半を示す図である。 図５に示す多層配線基板の製造工程の後半を示す図である。 本発明にかかる多層配線基板の第４実施例の製造工程図である。 本発明にかかる多層配線基板の第５実施例の製造工程図である。 本発明にかかる多層配線基板の第６実施例の製造工程図である。 本発明にかかる多層配線基板の第７実施例の一部の製造工程図である。 従来の多層配線基板の製造工程の前半を示す図である。 従来の多層配線基板の製造工程の後半を示す図である。 従来の多層配線基板の構造を示す断面図である。
符号の説明
Ａ〜Ｆ 多層配線基板
１ コア基板
２ 実装用ランド
３，４ ビア用ランド
５ ビアホール
６ 導電ペースト
７ 回路部品
１０ 樹脂層（第１の樹脂層）
１１ ビアホール
１２ 導電ペースト
２０ 接着層（第２の樹脂層）
２１ ビアホール
２２ 保護フィルム
２３ 貫通穴
４０ キャリア
４１ ビア用ランド
４２ 実装用ランド
４３ 凸部
５０ コア基板
５２ａ 実装用ランド
５２ｂ ビア用ランド
５７ 回路部品
６０ 樹脂層（第１の樹脂層）
６１ ビアホール
６２ 導電ペースト
７０ 接着層（第２の樹脂層）
７１ ビアホール
７２ 保護フィルム
７３ 貫通穴
８０ 金属箔
８１ 配線パターン

Claims (9)

  1. 導体パターンを有し、この導体パターンを底面とする有底の第１のビアホールが形成された硬化状態の第１の樹脂層を準備する第１の工程と、
    前記第１のビアホールと対応する位置に貫通した第２のビアホールが形成された未硬化状態の第２の樹脂層を準備する第２の工程と、
    前記第１のビアホールと第２のビアホールとが連続するように前記第１の樹脂層と第２の樹脂層とを積層する第３の工程と、
    前記第１のビアホールと第２のビアホールとに導電ペーストを同時に充填する第４の工程と、
    前記第２のビアホールに導電ペーストが充填された前記第２の樹脂層に対して、前記導電ペーストと接触するように金属箔を圧着する第５の工程と、
    第５の工程の後、前記第２の樹脂層と前記導電ペーストとを硬化させる第６の工程と、
    前記金属箔をパターン化して、前記第２のビアホール内で硬化された導電ペーストと電気的に導通した配線パターンを形成する第７の工程と、を備える多層配線基板の製造方法。
  2. 導体パターンを有し、この導体パターンを底面とする有底の第１のビアホールが形成された硬化状態の第１の樹脂層を準備する第１の工程と、
    前記第１の樹脂層の上面に未硬化状態の第２の樹脂層を積層する第２の工程と、
    第２の工程の後、前記第２の樹脂層に前記第１のビアホールと対応する第２のビアホールを形成する第３の工程と、
    前記第１のビアホールと第２のビアホールとに導電ペーストを同時に充填する第４の工程と、
    前記第２のビアホールに導電ペーストが充填された前記第２の樹脂層に対して、前記導電ペーストと接触するように金属箔を圧着する第５の工程と、
    第５の工程の後、前記第２の樹脂層と前記導電ペーストとを硬化させる第６の工程と、
    前記金属箔をパターン化して、前記第２のビアホール内で硬化された導電ペーストと電気的に導通した配線パターンを形成する第７の工程と、を備える多層配線基板の製造方法。
  3. 導体パターンを有し、この導体パターンを底面とする有底の第１のビアホールが形成された硬化状態の第１の樹脂層を準備する第１の工程と、
    前記第１のビアホールと対応する位置に貫通した第２のビアホールが形成された未硬化状態の第２の樹脂層を準備する第２の工程と、
    前記第１のビアホールと第２のビアホールとが連続するように前記第１の樹脂層と第２の樹脂層とを積層する第３の工程と、
    前記第１のビアホールと第２のビアホールとに導電ペーストを同時に充填する第４の工程と、
    表面に配線パターンを有する基板を、前記第２のビアホールに充填された導電ペーストと前記配線パターンとが接触するように、前記第２の樹脂層に対して圧着する第５の工程と、
    第５の工程の後、前記第２の樹脂層と前記導電ペーストとを硬化させる第６の工程と、を備える多層配線基板の製造方法。
  4. 導体パターンを有し、この導体パターンを底面とする有底の第１のビアホールが形成された硬化状態の第１の樹脂層を準備する第１の工程と、
    前記第１の樹脂層の上面に未硬化状態の第２の樹脂層を積層する第２の工程と、
    第２の工程の後、前記第２の樹脂層に前記第１のビアホールと対応する第２のビアホールを形成する第３の工程と、
    前記第１のビアホールと第２のビアホールとに導電ペーストを同時に充填する第４の工程と、
    表面に配線パターンを有する基板を、前記第２のビアホールに充填された導電ペーストと前記配線パターンとが接触するように、前記第２の樹脂層に対して圧着する第５の工程と、
    第５の工程の後、前記第２の樹脂層と前記導電ペーストとを硬化させる第６の工程と、を備える多層配線基板の製造方法。
  5. 前記第５の工程において、前記基板はキャリアであり、前記第２の樹脂層に前記キャリアを圧着し、前記第２の樹脂層と前記導電ペーストとを硬化させる第６の工程の終了後に、前記キャリアを剥離することを特徴とする請求項３又は４に記載の多層配線基板の製造方法。
  6. 前記第５の工程において、前記配線パターンの露出面には凸部が形成されており、前記基板を前記第２の樹脂層に圧着する時、前記凸部を前記第２のビアホールに挿入することを特徴とする請求項３乃至５のいずれか１項に記載の多層配線基板の製造方法。
  7. 前記第１の工程において、表面に導体パターンが形成された基材の表面に未硬化樹脂層を圧着した後、当該未硬化樹脂層を硬化させることにより第１の樹脂層を形成し、前記第１の樹脂層をレーザー加工することにより、前記導体パターンを底面とする第１のビアホールを形成することを特徴とする請求項１乃至６のいずれか１項に記載の多層配線基板の製造方法。
  8. 前記第１の工程において、前記導体パターンに回路部品を実装し、前記回路部品を未硬化状態の樹脂層の中に埋設した後、当該樹脂層を硬化させることにより、前記回路部品を内蔵した前記第１の樹脂層を得ることを特徴とする請求項７に記載の多層配線基板の製造方法。
  9. 前記第２のビアホールの口径は、前記第１のビアホールの開口径より小さいことを特徴とする請求項１乃至８のいずれか１項に記載の多層配線基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016189951A1 (ja) * 2015-05-26 2016-12-01 株式会社村田製作所 フィルタ装置

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5262188B2 (ja) * 2008-02-29 2013-08-14 富士通株式会社 基板
JP2010205851A (ja) * 2009-03-02 2010-09-16 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法、並びに電子装置
JP2011044523A (ja) * 2009-08-20 2011-03-03 Murata Mfg Co Ltd 樹脂多層基板及び該樹脂多層基板の製造方法
JP5672675B2 (ja) * 2009-08-20 2015-02-18 株式会社村田製作所 樹脂多層基板
KR101319902B1 (ko) 2009-08-24 2013-10-18 가부시키가이샤 무라타 세이사쿠쇼 수지 다층 기판 및 그 수지 다층 기판의 제조방법
CN102648671A (zh) * 2009-12-09 2012-08-22 株式会社村田制作所 电子部件内置树脂基板及电子电路模块
US8716867B2 (en) * 2010-05-12 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Forming interconnect structures using pre-ink-printed sheets
US8697541B1 (en) * 2010-12-24 2014-04-15 Ananda H. Kumar Methods and structures for preparing single crystal silicon wafers for use as substrates for epitaxial growth of crack-free gallium nitride films and devices
US20140216801A1 (en) * 2011-09-12 2014-08-07 Meiko Electronics Co., Ltd. Method of manufacturing component-embedded substrate and component-embedded substrate manufactured by the same
JP5516536B2 (ja) * 2011-09-14 2014-06-11 株式会社村田製作所 電子部品モジュールの製造方法
US9265147B2 (en) 2012-11-14 2016-02-16 Fujikura Ltd. Multi-layer wiring board
JP5789872B2 (ja) * 2012-11-14 2015-10-07 株式会社フジクラ 多層配線基板
TWI565378B (zh) * 2012-12-31 2017-01-01 三星電機股份有限公司 電路板及其製造方法
KR102240704B1 (ko) * 2014-07-15 2021-04-15 삼성전기주식회사 패키지 기판, 패키지 기판의 제조 방법 및 이를 이용한 적층형 패키지
KR102268388B1 (ko) * 2014-08-11 2021-06-23 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP6423313B2 (ja) 2015-05-26 2018-11-14 新光電気工業株式会社 電子部品内蔵基板及びその製造方法と電子装置
JP7182856B2 (ja) * 2017-05-11 2022-12-05 大日本印刷株式会社 配線基板及びその製造方法
JP6863244B2 (ja) * 2017-11-20 2021-04-21 株式会社村田製作所 電子部品および電子部品の製造方法
WO2020121813A1 (ja) * 2018-12-13 2020-06-18 株式会社村田製作所 樹脂基板、電子機器、および樹脂基板の製造方法
CN110190002B (zh) * 2019-07-04 2021-01-12 环维电子(上海)有限公司 一种半导体组件及其制造方法
JP7364383B2 (ja) * 2019-07-19 2023-10-18 株式会社 大昌電子 プリント配線板の製造方法
WO2021146894A1 (zh) * 2020-01-21 2021-07-29 鹏鼎控股(深圳)股份有限公司 内埋电子元件的电路板及制作方法
CN115023056A (zh) * 2022-05-30 2022-09-06 青岛歌尔微电子研究院有限公司 封装产品的选择性封装方法
US20240049397A1 (en) * 2022-08-08 2024-02-08 Reophotonics, Ltd. Methods to fill through-holes of a substrate with metal paste
WO2024070529A1 (ja) * 2022-09-26 2024-04-04 株式会社村田製作所 コンデンサ素子

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124380A (ja) * 2001-10-15 2003-04-25 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュールおよびその製造方法
JP2005039227A (ja) * 2003-07-03 2005-02-10 Matsushita Electric Ind Co Ltd 半導体内蔵モジュールとその製造方法
JP2005064446A (ja) * 2003-07-25 2005-03-10 Dainippon Printing Co Ltd 積層用モジュールの製造方法
JP2005064447A (ja) * 2003-07-30 2005-03-10 Dainippon Printing Co Ltd 多層配線基板およびその製造方法
JP2005159074A (ja) * 2003-11-27 2005-06-16 Matsushita Electric Works Ltd 内層側に凸出部のあるビアホール接続用の電極

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936551A (ja) 1995-05-15 1997-02-07 Ibiden Co Ltd 多層プリント配線板用片面回路基板、および多層プリント配線板とその製造方法
CN1568135A (zh) * 2003-06-13 2005-01-19 华通电脑股份有限公司 多层印刷电路板制造方法及所形成的层间导通结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124380A (ja) * 2001-10-15 2003-04-25 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュールおよびその製造方法
JP2005039227A (ja) * 2003-07-03 2005-02-10 Matsushita Electric Ind Co Ltd 半導体内蔵モジュールとその製造方法
JP2005064446A (ja) * 2003-07-25 2005-03-10 Dainippon Printing Co Ltd 積層用モジュールの製造方法
JP2005064447A (ja) * 2003-07-30 2005-03-10 Dainippon Printing Co Ltd 多層配線基板およびその製造方法
JP2005159074A (ja) * 2003-11-27 2005-06-16 Matsushita Electric Works Ltd 内層側に凸出部のあるビアホール接続用の電極

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016189951A1 (ja) * 2015-05-26 2016-12-01 株式会社村田製作所 フィルタ装置

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