JP3988026B2 - ノイズ除去回路を有するチップリセット信号発生回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はノイズ除去回路を有するチップリセット信号発生回路に関し、特に、マイクロプロセッサ（Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）のリセット（ｒｅｓｅｔ）信号又は特定ロジックレベル（Ｌｏｇｉｃ Ｌｅｖｅｌ）に有効な入力信号に載せられる全てのノイズ（Ｎｏｉｓｅ）を除去できるノイズ除去回路を有するチップリセット信号発生回路に関するものである。
【０００２】
【従来の技術】
図１は、従来のノイズ除去回路及びこれを利用したチップリセット信号発生回路の回路構成図である。図１に示したように、リセットバー／ＲＥＳＥＴ信号を入力してノードＮｄ１に反転された信号を出力するインバータＩＮＶ１と、ノードＮｄ１に伝送された信号を入力にしてこの信号に含まれたノイズを除去したあとノードＮｄ２に出力するノイズ除去部１０と、ノードＮｄ１の信号及びノードＮｄ２の信号をＮＯＲ論理演算して出力するＮＯＲゲートＮＯＲ１と、ノードＮｄ１の信号及びノードＮｄ２の信号をＡＮＤ論理演算して出力するＡＮＤゲートＡＮＤ１と、ＮＯＲゲートＮＯＲ１の出力信号をセット（Ｓｅｔ）信号として、ＡＮＤゲートＡＮＤ１の出力信号をリセット（Ｒｅｓｅｔ）信号として入力して出力端子Ｑにチップリセット（Ｃｈｉｐ Ｒｅｓｅｔ）信号を発生するＲＳフリップフロップ回路部１２で構成されている。
【０００３】
上記のように構成された従来のノイズ除去回路及びこれを利用したチップリセット信号発生回路は、入力信号のリセットバー／ＲＥＳＥＴ信号が‘ロー’にアクティブされると、インバータＩＮＶ１によりノードＮｄ１の信号は‘ハイ’になる。ノードＮｄ１の信号‘ハイ’は、ノイズ除去部１０を介してノイズ除去部１０で所要される遅延時間（ｔ１）以後に‘ハイ’信号をノードＮｄ２に出力することになる。従って、ＲＳフリップフロップ回路部１２のリセット（Ｒｅｓｅｔ；Ｒ）入力が‘ハイ’にアクティブされてＲＳフリップフロップ回路部１２をクリア（ｃｌｅａｒ）させる。このとき、ＲＳフリップフロップ回路部１２のセット（Ｓｅｔ；Ｓ）信号は‘ロー’であるため、出力信号（Ｑ）は‘ハイ’になる。ここで、ノイズ除去部１０は、リセットバー／ＲＥＳＥＴ信号に載せられたノイズを除去させ、ノイズにより望まないチップリセット信号が発生することを抑制させる役割を果たす。
【０００４】
図２は図１のＲ−Ｃディレイを利用したノイズ除去部を示す回路図であり、図３は図１のインバータ及びキャパシタディレイを利用したノイズ除去部を示す回路図である。先ず、図２に示したように、従来のノイズ除去部１０は、ノードＮｄ１とノードＮｄ３との間に直列接続されたインバータＩＮＶ２及び抵抗Ｒ２と、ノードＮｄ３と接地電圧（Ｖｓｓ）との間に接続されたキャパシタＣ１と、ノードＮｄ３とノードＮｄ４との間に接続された抵抗Ｒ２と、ノードＮｄ４と接地電圧との間に接続されたキャパシタＣ２と、ノードＮｄ４とノードＮｄ５との間に接続された抵抗Ｒ３と、ノードＮｄ５と接地電圧との間に接続されたキャパシタＣ３と、ノードＮｄ５とノードＮｄ２との間に接続されたインバータＩＮＶ３とで構成されている。
【０００５】
図３に示したように、インバータ及びキャパシタディレイを利用した従来のノイズ除去部１０は、ノードＮｄ１とノードＮｄ６との間に接続されたインバータＩＮＶ４と、ノードＮｄ６と接地電圧との間に接続されたキャパシタＣ４と、ノードＮｄ６とノードＮｄ７との間に接続されたインバータＩＮＶ５と、ノードＮｄ７と接地電圧との間に接続されたキャパシタＣ５と、ノードＮｄ７とノードＮｄ８との間に接続されたインバータＩＮＶ６と、ノードＮｄ８と接地電圧との間に接続されたキャパシタＣ６と、ノードＮｄ８とノードＮｄ２の間に接続されたインバータＩＮＶ７とで構成されている。
【０００６】
上記のように構成された従来のノイズ除去部１０の動作に対し説明すれば、次の通りである。ノイズ除去部１０でノードＮｄ１に信号を入力すると、ノイズ除去部１０で遅延される時間（ｔ１）以後にノードＮｄ２に出力される信号は、ノイズが除去された信号を出力する。即ち、ノードＮｄ１の信号にノイズ除去部１０で遅延される時間（ｔ１）より小さいノイズが載せられることになると、ノイズ除去部１０でフィルタリング（ｆｉｌｔｅｒｉｎｇ）されるためノードＮｄ２の信号には影響を及ぼさない。
【０００７】
従って、ＲＳフリップフロップ回路部１２のリセット（Ｒ）入力信号は‘ロー’を有するため、出力信号（Ｑ）は以前の値を維持することになる。しかし、上記のように構成された従来のノイズ除去回路及びこれを利用したチップリセット信号発生回路においては、次のような問題点があった。
【０００８】
上記構成を有する従来のノイズ除去回路及びこれを利用したチップリセット信号発生回路は、ノイズ除去部１０で所要される遅延時間以前にノイズが連続的に発生することになれば、ノイズ除去部１０はその機能を果たすことができなかった。
【０００９】
このような問題点に対し、図４と図５に示した動作タイミング図を参照して説明する。図４に示したように、ｔ１時間以後リセットバー／ＲＥＳＥＴ信号にノイズが連続して入力される場合（ｔ２〜ｔ４）、ノイズ除去部１０の各ノード（Ｎｄ３、Ｎｄ４、及びＮｄ５）での信号は出力端側にあるノードＮｄ５に行くほど‘ロー’電位レベルに落ちることになる。結局、インバータＩＮＶ３を介してノードＮｄ２に出力される信号が、図４の（ｆ）のように、望まない‘ハイ’信号が出力される。このように望まないノードＮｄ２の‘ハイ’信号は、ＲＳフリップフロップ回路部１２のリセット（Ｒ）入力信号を‘ハイ’に作ってリセットさせることにより、出力信号（Ｑ）を‘ハイ’に作る。即ち、望まないノイズにより正常のリセット信号が発生する場合と同様に、チップリセット信号が発生して回路が誤動作することになる。
【００１０】
図５に示したように、ｔ１時間以後リセットバー／ＲＥＳＥＴ信号にノイズが連続して入力される場合（ｔ５〜ｔ６）、ノイズ除去部１０の各ノード（Ｎｄ６、Ｎｄ７、及びＮｄ８）での信号は出力端側にあるノードＮｄ８に行くほど‘ロー’電位レベルに落ちることになる。結局、インバータＩＮＶ７を介してノードＮｄ２に出力される信号が、図５の（ｆ）のように、望まない‘ハイ’信号に出力される。このように望まないノードＮｄ２の‘ハイ’信号は、ＲＳフリップフロップ回路部１２のリセット（Ｒ）入力信号を‘ハイ’にしてリセットさせることにより、正常のリセット信号が発生する場合と同様に、チップリセット信号が発生して回路が誤動作することになる。
【００１１】
【発明が解決しようとする課題】
そこで、本発明は、上記従来のノイズ除去回路を有するチップリセット信号発生回路における問題点に鑑みてなされたものであって、ノイズ除去回路のフィルタリング時間をリングオシレータと分周回路を用いて変化させることにより、マイクロプロセッサのリセット信号又は特定ロジックレベルに有効な入力信号に載せられる全てのノイズを除去させることができるノイズ除去回路を有するチップリセット信号発生回路を提供することをその目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するためになされた本発明によるノイズ除去回路を有するチップリセット信号発生回路は、リセットバー（／ＲＥＳＥＴ）信号を入力して第１ノードに反転された信号を出力する第１インバータと、前記第１ノードの信号に含まれたノイズを除去するため、前記第１ノードから受信された信号を分周させた信号を第２ノードに出力するノイズ除去部と、前記第１ノードの信号を反転させて出力する第２インバータと、前記第１ノードの信号と前記第２ノードの信号とをＡＮＤ論理演算して出力するＡＮＤゲートと、前記第２インバータの出力信号をセット信号として、前記ＡＮＤゲートの出力信号をリセット信号として入力し、出力端子にチップリセット信号を発生するＲＳフリップフロップ回路部とを備え、前記ノイズ除去部は、前記第１インバータの出力信号と前記第２ノードの信号とを受信し、前記第１インバータの出力信号に含まれた少なくとも１つ以上のパルス信号に応答して前記第２ノードにパルス信号を発生し、前記第１インバータの出力信号と前記第２ノードの信号が全て第１電位レベルを有するとき、前記第２ノードに発生するパルス信号を中止させるリングオシレータ部と、前記リングオシレータ部からの出力パルス信号を受信して分周を行い、分周されたパルス信号を前記第２ノードに出力し、前記第１ノードの信号が第２電位レベルを有するとき、初期化される分周回路部とを含んで構成され、前記リングオシレータ部は、前記第１インバータの出力信号を反転させて第３ノードに出力する第３インバータと、前記第３ノード及び前記第２ノードの信号を２入力するＯＲゲートと、前記ＯＲゲートの出力信号により第４ノードの信号を反転させて出力するクロックインバータと、前記クロックインバータの出力端と第５ノードとの間に接続された抵抗と、前記第５ノードと前記第４ノードとの間に直列接続された第４及び第５インバータと、前記第４ノードと前記第２ノードとの間に前記第４及び第５インバータと並列に接続されたキャパシタと、前記ＯＲゲートの出力信号により前記第５ノードの信号を接地電圧（Ｖｓｓ）に放出するＮＭＯＳトランジスタと、前記第４ノードと前記第２ノードとの間に直列接続された第６及び第７インバータとで構成されていることを特徴とする。
【図面の簡単な説明】
【図１】 従来のノイズ除去回路及びこれを利用したチップリセット信号発生回路の回路構成図である。
【図２】 図１のＲ−Ｃディレイを利用したノイズ除去部を示す回路図である。
【図３】 図１のインバータ及びキャパシタディレイを利用したノイズ除去部を示す回路図である。
【図４】 従来のＲ−Ｃディレイを利用したノイズ除去回路の各ノードによる動作タイミング図である。
【図５】 従来のインバータ及びキャパシタディレイを利用したノイズ除去回路の各ノードによる動作タイミング図。
【図６】 本発明の一実施例に係るノイズ除去回路を有するチップリセット信号発生回路を示す回路構成図である。
【図７】 図４のノイズ除去部の詳細回路図である。
【図８】 本発明の一実施例に係るノイズ除去回路を有するチップリセット信号発生回路の各ノードに対する動作タイミング図である。
【符号の説明】
１００ ノイズ除去部
１０２ リングオシレータ部
１０４ 分周回路部
１２０ ＲＳフリップフロップ回路部

Claims (4)

1. リセットバー（／ＲＥＳＥＴ）信号を入力して第１ノードに反転された信号を出力する第１インバータと、
   前記第１ノードの信号に含まれたノイズを除去するため、前記第１ノードから受信された信号を分周させた信号を第２ノードに出力するノイズ除去部と、
   前記第１ノードの信号を反転させて出力する第２インバータと、
   前記第１ノードの信号と前記第２ノードの信号とをＡＮＤ論理演算して出力するＡＮＤゲートと、
   前記第２インバータの出力信号をセット信号として、前記ＡＮＤゲートの出力信号をリセット信号として入力し、出力端子にチップリセット信号を発生するＲＳフリップフロップ回路部とを備え、
   前記ノイズ除去部は、前記第１インバータの出力信号と前記第２ノードの信号とを受信し、前記第１インバータの出力信号に含まれた少なくとも１つ以上のパルス信号に応答して前記第２ノードにパルス信号を発生し、前記第１インバータの出力信号と前記第２ノードの信号が全て第１電位レベルを有するとき、前記第２ノードに発生するパルス信号を中止させるリングオシレータ部と、
   前記リングオシレータ部からの出力パルス信号を受信して分周を行い、分周されたパルス信号を前記第２ノードに出力し、前記第１ノードの信号が第２電位レベルを有するとき、初期化される分周回路部とを含んで構成され、
   前記リングオシレータ部は、前記第１インバータの出力信号を反転させて第３ノードに出力する第３インバータと、
   前記第３ノード及び前記第２ノードの信号を２入力するＯＲゲートと、
   前記ＯＲゲートの出力信号により第４ノードの信号を反転させて出力するクロックインバータと、
   前記クロックインバータの出力端と第５ノードとの間に接続された抵抗と、
   前記第５ノードと前記第４ノードとの間に直列接続された第４及び第５インバータと、
   前記第４ノードと前記第２ノードとの間に前記第４及び第５インバータと並列に接続されたキャパシタと、
   前記ＯＲゲートの出力信号により前記第５ノードの信号を接地電圧（Ｖｓｓ）に放出するＮＭＯＳトランジスタと、
   前記第４ノードと前記第２ノードとの間に直列接続された第６及び第７インバータとで構成されていることを特徴とするノイズ除去回路を有するチップリセット信号発生回路。
2. 前記第１電位レベルは、‘ロジックロー’であることを特徴とする請求項１に記載のノイズ除去回路を有するチップリセット信号発生回路。
3. 前記第１電位レベルは、‘ロジックハイ’であることを特徴とする請求項１に記載のノイズ除去回路を有するチップリセット信号発生回路。
4. 前記分周回路部は、前記リングオシレータ部の設計に従いその周波数分周が決定されることを特徴とする請求項１に記載のノイズ除去回路を有するチップリセット信号発生回路。

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