JP3752796B2 - 温度検知回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体基板上に構成される温度検知回路に関する。
【0002】
【従来の技術】
半導体基板上に構成される従来の温度検知回路としては、図7〜図10に示すようなものがある。図7は従来の温度検知回路の断面構造の一部を示す断面図、図8は図7の回路を作製するためのマスクパターン図、図9は回路各部の電位の温度依存性を示す特性図、図10は検知温度のバラツキを示す特性図である。
【0003】
以下、図7〜図10に基づいて従来例の構成および動作について説明する。
まず、図7を用いて構成を説明する。
図7に示す回路は、P型基板1に形成されたN+拡散領域2とP+拡散領域3と層間絶縁層4とポリSi抵抗層5とAl配線層6と、抵抗8、9およびコンパレータ10から成る電圧レベル判定回路7と、で構成され、ポリSi抵抗層5の一端はVDDへ接続され、P型基板1はP+拡散領域3を介してGNDへ接続される。
なお、電圧レベル判定回路7については図7中にデバイス構造としては図示しないが、P型基板1に構成できることはいうまでもない。また抵抗8、9は同じプロセスで作製されたものとする。
【0004】
次に、図8を説明する。これは図7の主にN+拡散領域2とポリSi抵抗層5の部分を作製するためのマスクパターンを表わした図である。
次に、図9を用いて動作を説明する。図9において、縦軸は回路各部の電位とし、横軸はこの回路を内蔵している半導体基板の温度とする。
【0005】
まず、図7のA点の電位の振る舞いについて説明する。なお、以下の説明においてコンパレータ10の入力インピーダンスは無限大として説明する。
図7の構成において、N+拡散領域2とGNDであるP型基板1は逆バイアスすることにより接合分離されており、ここにはN+拡散領域2からP型基板1ヘリーク電流が流れる。つまりリークパスが存在する。リーク電流値は室温付近では非常に小さいが、半導体基板つまりP型基板1の温度が高くなってくると指数関数的に増大する。したがってA点の電位は半導体基板の温度が上昇するとN+拡散領域2からP型基板1へのリーク電流の増加によって降下する。なお、リーク電流値は接合分離面すなわちN+拡散領域2の面積に比例するので、A点の電位が降下する温度はN+拡散領域2の面積とポリSi抵抗層5の抵抗値によって設定できる。
【0006】
次に、電圧レベル判定回路7内のB点の電位に注目してみる。ここではこの回路に供給されるVDDは半導体基板温度に対しての依存性がないものとすると、B点の電圧は半導体基板温度に対しての依存性は持たず、その値は抵抗8、9によって決定される。
つまり半導体基板の温度が低い時にはB点の電位がA点の電位より低くなるように設定しておくと、或る温度でA点とB点の電圧が交差する点を作り出すことができる。
この点を検知温度Txとし、これをコンパレータで検知すれば半導体基板の温度がTxに達した場合を検知することができる。このときコンパレータの出力は“L”(低レベル)から“H”(高レベル)に変化する。
【0007】
しかしながらこの従来例には以下に問題点が存在する。
まず、製造バラツキによって発生する検知温度バラツキが大きいという問題が或る。この製造バラツキで主なものはリークパスを形成している領域の不純物濃度のバラツキによって生ずるリーク電流のバラツキである。従ってA点と半導体基板の温度との関係にはリーク電流のバラツキに起因したバラツキが発生し、図10に示すように実際の検知温度にはバラツキ△Txが発生する。またこのリーク電流のバラツキは一般的に大きいことが知られており、当然検知温度バラツキも大きいということになる。この点については後記実施の形態において概算結果を示す。
また、図8に示したマスクパターンでは、N+拡散領域23とAl配線パターン20とのコンタクトを1個所しかとっておらず、製造バラツキによって生ずるN+拡散領域内の抵抗バラツキの影響が受けやすい形になっている。なお、21はコンタクトパターン、22はポリSi抵抗パターンである。
【0008】
【発明が解決しようとする課題】
ここで検知温度がバラツキを持つとなぜ問題かについて以下に説明する。
第1の問題点は、仮にこの検知温度バラツキの上限がパッケージおよびボンディングワイヤの限界温度より高い場合には、温度検知回路により半導体回路の温度が上昇したという出力を出す前にパッケージやボンディングワイヤの信頼性上の障害が発生し、ICの機能が失われる可能性があることである。また温度検知回路を内蔵したICでは温度検知回路の出力を用いて、本体回路の動作を停止もしくは制限することが一般的に行われる。仮に検知温度バラツキの下限が本体回路の動作温度範囲内であったとすると正常動作すべき温度にもかかわらず本体回路の動作が停止もしくは制限されるといった事態が発生する。つまり温度検知回路の検知温度はパッケージやボンディングワイヤの限界温度より低く、本体回路の動作温度範囲より高くなければならない。つまり検知温度のバラツキは極力押さえる必要がある。
【0009】
第2の問題点は、図8に示したマスクパターンではN+拡散領域23を長方形としているため、四隅に電界集中が起こり、リーク電流値の分布に片寄りが生じ、信頼性上好ましくない点である。
【0010】
第3の問題点は、チップ面積が大きい点である。この回路において重要なことはA点の電位の降下する温度を通常、温度検知回路の検知温度として要求される温度域(150〜200[℃])に設定することである。ちなみに本従来例においてリーク電流値を決定するN+拡散領域を常識的な面積(50[μm]×50[μm])で構成し、175[℃]で検知するために必要なポリSi抵抗値を以下の条件にて、いわゆるSPICEシミュレータ(アナログ回路のシミュレーションを行う装置)で計算した。
【0011】
計算条件
VDD=5[V]。
図9中のA点の特性とB点の特性との交点の電圧は2.5[V]に設計。
N+拡散領域のリーク電流はダイオードでモデル化。
リーク電流値は、リークパスを50[μm]×50[μm]のpn接合とし、実測データを参考に180[℃]で0.6[μA]としてSPICEパラメータ(面積パラメータのみ、他はデフォルト)を合わせ込み。
計算結果
ポリSi抵抗値→5.3[MΩ]
上記結果より、非常に大きなポリSi抵抗値が必要なことがわかる。したがって図8に示したようなN+拡散領域上にポリSi抵抗値を形成するマスクパターンとしても面積は大きくなる。
このように従来の温度検知回路にあっては、製造バラツキによって生じるリークパスのリーク電流のバラツキ等により、検知温度がばらつき、回路形成に必要な面積も大きいという問題点があった。
【0012】
また、検知温度付近における温度検知出力を安定にするため、ヒステリシス回路を付加することが考えられるが、前記のごとき従来の温度検知回路にヒステリシス回路を付加すると、リークパスの影響によって、ヒステリシス回路のない場合よりも製造バラツキに起因する検知温度、復帰温度のバラツキが大きくなるという問題(詳細は後記図11〜図13で説明する)がある。
【0013】
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、第1の目的は、検知温度のバラツキを抑制し、信頼性を向上させ、かつ面積を減少させた温度検知回路を提供することであり、第2の目的は、ヒステリシス回路を付加した場合におけるリークパスの影響を抑制した温度検知回路を提供することである。
【0014】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては、特許請求の範囲に記載するように構成している。すなわち、請求項1に記載の発明においては、リークパスとなる第2導電型の第1領域(例えば後記図1におけるN+拡散領域31に相当)の隣りに第1の配線(ポリSiゲート層35に相当)と第2導電型の第2領域(N+拡散領域32に相当)とを配置して、MOSトランジスタを形成し、しかもこのMOSトランジスタのゲート領域(上記第1の配線)とドレイン領域(上記第1領域)を接続することにより、このMOSトランジスタの動作領域を飽和領域にするように構成している。それにより、後記表2に示すように、考えられる製造バラツキ・パラメータの全てを考慮した場合でも従来例に比べて製造バラツキによる検知温度バラツキを小さくすることが出来る。また、上記MOSトランジスタを1個追加するだけであり、従来例の大きな抵抗面積に比べて温度検知回路の形成面積を小さくすることが出来る。
【0015】
また、請求項2に記載の発明においては、ヒステリシス回路を付加することによって発生するリークパスを、リーク電流値がバラツキを持っても特性に影響が少ない部分に配置する回路構成としたものであり、これにより従来のヒステリシス回路を用いた温度検知回路に比べて、製造バラツキに起因する特性バラツキが少なく、しかもチップ面積を小さくすることが可能となる。
【0016】
また、請求項3に記載の発明は、請求項2に記載の発明における温度検出出力パターンを逆にしたものであり、その他の作用、効果は請求項2と同様である。
【0017】
なお、請求項2と請求項3における第1領域、第2領域、第1の配線および第2の配線は、例えば後記図4に示す実施の形態における次のものに相当する。すなわち、第1領域はN+拡散領域186に、第2領域はN+拡散領域187に、第1の配線はポリSiゲート185に、第2の配線はポリSiゲート184に、それぞれ相当し、ポリSiゲート184、185はN+拡散領域186からN+拡散領域187に向かう方向(あるいはその逆でも同じ)に所定間隔をおいて並んで配置されている。
【0018】
また、請求項4に記載の発明は、MOSトランジスタを複数個並列に設け、それらのゲートに与える電位を制御することによって、複数の検知温度を設定し、複数のチップ温度状態を検知するように構成したものである。このように構成することにより、チップの温度状態に応じてICチップの全体動作をより精密に制御することが可能となり、フェールセーフ機能を向上させることが出来る。
なお、上記の構成は、例えば後記第4の実施の形態に相当する。
【0019】
また、請求項1〜請求項4において、第1導電型がP型で、第2導電型がN型の場合、すなわち、P型基板上にN型領域を作製し、これをリークパスとして用いるものにおいては、前記第1の電源端子の電位より前記第2の電源端子の電位を高く設定し、逆に、前記第1導電型がN型で、前記第2導電型がP型の場合、すなわち、N型基板上にP型領域を作製し、これをリークパスとして用いるものにおいては、前記第2の電源端子の電位より前記第1の電源端子の電位を高く設定する必要がある。
【0020】
また、請求項5に記載の発明は、請求項1〜請求項4において、前記第2領域とその上に配置される前記第2のコンタクト領域とをそれぞれ複数個設け、温度検知回路を設ける半導体チップの複数個所に分散して配置したものである。このように構成することにより、ICチップのどの部分で発熱が生じた場合でも、それを素早く検知することが可能になる。
なお、上記の構成は、例えば後記第5の実施の形態に相当する。
【0021】
また、請求項6に記載の発明は、請求項1〜請求項5の発明において、第2導電型の第2領域(例えば後記図2のN+拡散領域55に相当)の、前記第2導電型の第1領域(N+拡散領域54に相当)と対向する位置以外の角部を、丸形もしくは多角形としたものである。これにより、角部の電界集中を抑え、リーク電流値の分布の片寄りを抑制し、信頼性を向上させることができる。
【0022】
また、請求項7に記載の発明は、請求項1〜請求項5の発明において、第2のコンタクト領域(例えば後記図2のコンタクトパターン52に相当)を第2導電型の第2領域のほぼ全体に配置したものである。これにより、第2導電型の第2領域のほぼ全面において配線とのコンタクトをとることができるので、MOSトランジスタのゲート領域と配線との間の抵抗を低減させ、製造バラツキによって生ずるこの抵抗のバラツキの影響を抑えることが可能となる。
【0023】
また、請求項8に記載の発明は、第2導電型の第2領域において、その角部では他の部分よりも前記第2のコンタクト領域を減少させたものである。これにより、第2導電型の第2領域の角部の抵抗を上げ、請求項6と同様に電界集中を抑え、信頼性を向上させることが可能となる。
【0024】
【発明の効果】
本発明においては、製造バラツキに起因する検知温度バラツキが少なく、信頼性が高く、しかも面積の小さい温度検知回路を実現できる、という効果が得られる。また、ヒステリシス回路を付加した場合でもリークパスの影響をなくして、製造バラツキに起因する検知温度ならびに復帰温度バラツキを少なくすることができる。更にヒステリシス回路を温度検知回路本体に僅かな構成要素を付加することで実現できるので、チップ面積を小型化できる。
【0025】
また、MOSトランジスタを複数個並列に設け、複数のチップ温度状態を検知するように構成したものにおいては、チップの温度状態に応じてICチップの全体動作をより精密に制御することが可能となり、フェールセーフ機能を向上させることが出来る。
【0026】
また、第2領域を複数個設け、温度検知回路を設ける半導体チップの複数個所に分散して配置したものにおいては、ICチップのどの部分で発熱が生じた場合でも、それを素早く検知することが可能になる、等の多くの効果が得られる。
【0027】
【発明の実施の形態】
図1は、本発明の温度検知回路の第1の実施の形態を示す断面構造図である。まず構成を説明する。図1の回路は、P型基板30に構成されたN+拡散領域31、32とP+拡散領域33と層間絶縁層34とポリSiゲート層35とAl配線層36と、抵抗38、39およびコンパレータ40から成る電圧レベル判定回路37と、で構成され、ポリSiゲート層35とN+拡散領域31はVDDへ接続され、P型基板30はP+拡散領域33を介してGNDへ接続される。
なお、電圧レベル判定回路37については図1中にデバイス構造としては図示しないが、P型基板30に構成できることはいうまでもない。また抵抗38、39は同じプロセスで作製されたものとする。
【0028】
前記従来例に比べての構成上の違いは、リークパスとなるN+拡散領域32の隣りにポリSiゲート層35とN+拡散領域31とを配置して、MOSトランジスタを形成し、しかもこのMOSトランジスタのゲート領域(ポリSiゲート層35)とドレイン領域(N+拡散領域31)を接続することにより、このMOSトランジスタの動作領域を飽和領域にしている点と、図1の主にN+拡散領域31、32とポリSiゲート層5の部分について図2に示すようなマスクパターンとしている点にある。
【0029】
次に作用を説明する。なお以下の説明においてコンパレータ40の入力インピーダンスは無限大として説明する。
まず第1の実施の形態における動作イメージを説明する。N+拡散領域31とポリSiゲート層35にVDDが印加されることにより、ポリSiゲート層35直下のP型基板30に反転層が発生し、これを介してA点に電位が供給される。そして温度が上昇し、N+拡散領域32のリーク電流が増えてくるとA点の電位は降下する。つまりA点の温度依存性は従来例と同じような形となる。
ここで従来例並びに第1の実施の形態におけるA点のリーク電流の影響度について数式を立ててみる。以下A点の電位をVxとし、リークパスの電流値をILとする。
【0030】
従来例
(VDD−Vx)/R=IL …(数1)
ただし、R:ポリSi抵抗層の抵抗値
∴ Vx=VDD−I L ・R …(数2)
a項
第1の実施の形態
第1の実施の形態ではMOSトランジスタはゲートとドレインを接続しているため、飽和領域で動作する。
【0031】
まず、飽和領域動作のドレイン電流IDの基本式を下記(数3)式に示す。
ID=〔(β0・W)/2L〕(Vgs‐Vth)2 …(数3)
上記(数3)式を第1の実施の形態に当てはめて立てた数式を下記(数4)式に示す。
IL=〔(β0・W)/2L〕(VDD−Vx−Vth−ΔVth)2 …(数4)
ただし、
Vds:MOSトランジスタのドレイン・ソ−ス間電圧
Vgs:MOSトランジスタのゲート・ソ−ス間電圧
W:MOSトランジスタのゲート幅
L:MOSトランジスタのゲート長
β0:MOSトランジスタのゲートの構造で決まる定数
Vth:MOSトランジスタのしきい値
△Vth:MOSトランジスタのバックゲートバイアスによるしきい値の変化分
次に、(数4)式を変形した数式を下記(数5)式に示す。
【0032】
【数5】
【0033】
(数2)式、(数5)式より、リーク電流がばらついた場合に影響を受ける項が明らかになる。従来例ではa項であり、第1の実施の形態ではb項である。
【0034】
ここで従来例および第1の実施の形態において、同じリークパス面積で、同じ検知温度になるように設計した場合におけるa項、b項の概算結果を下記表1に表わす。
【0035】
【表1】
【0036】
だだし、計算条件は下記のとおりである。
検知温度=175[℃]。
VDD=5[V]。
A点の特性とB点の特性との交点における電位=2.5[V]。
リークパスは50[μm]×50[μm]のpn接合とし、実測データを参考にして180[℃]で0.6[μA]としてSPICEパラメータ(面積パラメータのみ、他はデフォルト)を合わせ込み、これを用いてSPICEにて備考の回路定数を決定した。
なお、回路定数は、従来例ではR、第1の実施の形態ではW、Lである。
【0037】
表1の結果より、従来例に比べて第1の実施の形態の方がリーク電流ILに対するA点の変動が少ないのは明らかである。ただし、第1の実施の形態では従来例に比較して製造バラツキのパラメータ数が増加している。したがって上記の結果のみでは検証が不十分である。そこで考えられる製造バラツキのパラメータの全てについて、それぞれ検知温度バラツキをSPICEで計算し、トータルの検知温度バラツキ幅を各パラメータの2乗の和の平方根として、従来例および第1の実施の形態について計算した結果を表2に示す。
【0038】
【表2】
【0039】
ただし、計算条件は下記のとおりである。
VDD=5[V]。
図9中のA点の特性とB点の特性との交点における電位は2.5[V]。
リーク電流値ILのtyp値(中心値)は従来例および第1の実施の形態とも同じ。
N+拡散領域のリーク電流ILはダイオードでモデル化し、かつ、50[μm]×50[μm]のpn接合実測データを参考に180[℃]で0.6[μA]としてSPICEパラメータ(面積パラメータのみ、他はデフォルト)を合わせ込んだ。
また、従来例のポリSi抵抗値=5.3[MΩ]、第1の実施の形態のMOSトランジスタのW/L=5/30[μm]とし、MOSトランジスタのSPICEパラメータは5μm−CMOS並のパラメータを用いて計算した。
【0040】
なお、表2中の△印の項目は、A点とB点の交点付近での温度依存性(−161[mV/℃」:SPICEで計算)より計算し、▲印の項目は、A点の特性とB点の特性との交点付近での温度依存性(−53[mV/℃]:SPICEで計算)より計算した。
【0041】
表2の結果より、考えられる製造バラツキ・パラメータの全てを考慮したとしても、従来例に比べて第1の実施の形態の方が製造バラツキによる検知温度バラツキが少ないのは明らかである。
【0042】
更に、第1の実施の形態では図2で示したパターンとしている。このパターンの特徴は下記のとおりである。
まず、第1の点は、N+拡散領域パターン55(図1のN+拡散領域32に相当)のほぼ全面においてAl配線パターン51とのコンタクトをとっていることである。これによりMOSトランジスタのゲート領域とAl配線パターン51との間の抵抗を低減させて、製造バラツキによって生ずるこの抵抗のバラツキの影響を抑えることが可能となる。
【0043】
第2の点は、従来例がリークパスとなるN+拡散領域パターンを長方形としているのに対し、第1の実施の形態ではN+拡散領域パターン55の角部を丸くしていることである(図2のa部参照)。ただし、N+拡散領域パターン54(図1のN+拡散領域31に相当)と対向する部分、すなわちN+拡散領域パターン55の左下端部の角部は除く。これにより角部の電界集中を抑え、リーク電流値の分布の片寄りを抑制し、信頼性を向上させることが可能となる。
【0044】
第3の点は、N+拡散領域パターン55の角部におけるコンタクトパターン52(図1のAl配線層36のコンタクト部分に相当)を図2のb部に示すように、他の部分よりも少なく(角部でコンタクト部の数を少なく)配置している点である。これによりN+拡散領域パターン55の角部の抵抗を上げ、上記第1の点と同様に電界集中を抑え、信頼性を向上させることが可能となる。なお、図2において、50はAl配線パターン、53はポリSiゲートパターンである。
【0045】
また、従来例と第1の実施の形態の検知温度バラツキの比較で示したように、リークパスであるN+拡散領域の面積および検知温度が同じ場合には、従来例では5.3[MΩ]の抵抗が必要であったので抵抗の面積が大きくなるのに対し、第1の実施の形態ではW/L=5/30[μm]のMOSトランジスタ部があればよく、第1の実施の形態の方がトータル面積が小さいのは明白である。
【0046】
次に、第2の実施の形態について説明する。これは前記第1の実施の形態に、検知温度付近での温度検知出力を安定にするためのヒステリシス回路を付加した場合の実施の形態である。
まず、第1の実施の形態に従来のヒステリシス回路を付加した場合について説明する。
図11は、第1の実施の形態に従来のヒステリシス回路を付加した温度検知回路の断面構造図であり、図12はその回路図、図13は回路各部の電位の温度依存性を示す特性図である。以下、図11〜図13に基づいて、第1の実施の形態に従来のヒステリシス回路を付加した温度検知回路の構成および動作について説明する。
【0047】
まず、図11を用いて断面構造を説明する。この回路は、P型基板100に構成されたN+拡散領域101〜105とP+拡散領域106と層間絶縁層107とポリSiゲート108〜110とAl配線111〜116と抵抗117〜119とコンパレータ120とインバータ121から構成され、ポリSiゲート108とN+拡散領域101はVDDへ接続され、P型基板100はP+拡散領域106を介してGNDヘ接続される。なお、コンパレータ120とインバータ121と抵抗117〜119については、図11中にデバイス溝造としては図示しないが、P型基板100上に構成できることはいうまでもない。また抵抗117〜119は同じプロセスで作製されたものとする。
【0048】
なお、この断面構造からN+拡散領域101〜105とP型基板100の間にはリークパスが存在することが分かる。この断面構造を回路図に直したのが、図12である。図12において、130、136、137はMOSトランジスタ、131、132、140〜142はリークパス、133〜135は抵抗、138はインバータ、139はコンパレータである。
【0049】
次に、図13に示す電位特性図を用いて動作を説明する。図13において、縦軸は電圧とし、横軸はこの回路を内蔵している半導体基板の温度とする。ここではとりあえずヒステリシス回路のリークパス140〜142の影響は無しとして説明する。なお、以下の説明においてコンパレータ139の入力インピーダンスは無限大、入力オフセットはゼロとして説明する。
【0050】
まず、図12のA点の電位の振る舞いについて説明する。半導体基板の温度が低い時はMOSトランジスタ130のゲートとドレインにVDDが印加されることにより、MOSトランジスタ130はオンし、MOSトランジスタ130のソースであるA点に電位が供給される。そして温度が上昇し、リークパス102のリーク電流が増えてくるとA点の電位は降下する。つまりA点の電位の温度依存性は第1の実施の形態と同じである。
【0051】
次にB1、B2点の電位の振る舞いについて説明する。ここでこの回路に供給されるVDDは半導体基板温度に対しての依存性はないものとすると、B1、B2点の電位は半導体基板温度に対して依存性は無く、その値は抵抗133〜135によって決定される。半導体基板温度が低い場合(検知温度Txに達する前)には、温度検知出力であるコンパレータの出力には“L”が出力され、MOSトランジスタ136はオフ、MOSトランジスタ137はオンとなり、コンパレータ139の−端子には図12中のB1の電位が入力される。
【0052】
半導体基板の温度が上昇し、図12中のAの電位とB1の電位が交差したところでコンパレータの出力は“L”から“H”ヘ変化し、あらかじめ設定された検知温度Txに達したことがわかる。このときコンパレータの出力をうけてMOSトランジスタ136はオン、MOSトランジスタ137はオフとなり、コンパレータ139の−端子にはB2の電位が入力される。従って半導体基板の温度が下降してコンパレータの出力が変化する点は復帰温度Tyの点になり、温度検知出力にヒステリシスがついたことになる。
【0053】
次に、リークパス140〜142の影響について説明する。前述したようにリークパスのリーク電流値には製造バラツキに起因するバラツキが存在する。図12中のA点の電位については第1の実施の形態で説明したように、製造バラツキに起因するリーク電流値バラツキの影響は少ない。しかしながら本例では図12中のB1、B2の電位がリークパス140〜142の影響を受けるため、第1の実施の形態に比べて製造バラツキに起因する検知温度Tx、復帰温度Tyのバラツキが大きくなる。
【0054】
すなわち、第1の実施の形態のように、本来、製造バラツキに起因する特性バラツキが少なかった回路に、ヒステリシス回路を付加した結果、新たな特性バラツキ発生要因を増やすという結果になってしまう。このように第1の実施の形態に、単に従来のヒステリシス回路を付加したのでは、良好な結果が得られない。第2の実施の形態においては、上記のごとき欠点が生じないようにしたものである。
【0055】
以下、第2の実施の形態を図面に基づいて説明する。図3〜図5は、第2の実施の形態を示す図であり、図3は回路図、図4はマスクパターン図、図5は電位の温度依存性を示す特性図である。
まず、回路構成を図3を用いて説明する。第2の実施の形態はMOSトランジスタ160、161と、MOSトランジスタ160、161を構成することによって生成されるリークパス162、163と、抵抗164、165と、コンパレータ166で構成される。なお、第2の実施の形態の断面構造は前記第1の実施の形態とほぼ同じで、第1の実施の形態がMOSトランジスタ1個で構成していたのに対し、本実施の形態ではMOSトランジスタ2個で構成している点が異なる。また、図4に示すマスクパターンにおいて、180〜182はAl配線パターン、183はコンタクトパターン、184、185はポリSiゲートパターン、186、187はN+拡散領域パターンである。このマスクパターンの作用、効果は前記図2と同様である。なお、ポリSiゲート184、185はN+拡散領域186からN+拡散領域187に向かう方向(あるいはその逆でも同じ)に所定間隔をおいて並んで配置されている。
【0056】
次に、動作を図5に示した回路各部の電位の温度依存性を用いて説明する。
まず、B点の振る舞いについて説明する。ここではこの回路に供給されるVDDは半導体基板温度に対しての依存性はないものとすると、B点の電位は半導体基板温度に対して依存性は無く、その値は抵抗164、165によって決定される。
【0057】
次に、A点の振る舞いを説明する。まず初期状態(半導体基板の温度が低い状態)としてコンパレータ166の出力は“H”とすると、MOSトランジスタ161はオンする。ここから半導体基板の温度が上昇したときの振る舞いは第1の実施の形態とまったく同じである。半導体基板の温度が上昇すると、A点の電位は降下し、図5中のA点の電位とB点の電位が交差したところでコンパレータの出力は“H”から“L”ヘ変化し、あらかじめ設定された検知温度Txに達したことがわかる。このときコンパレータの出力をうけてMOSトランジスタ161はオフとなり、MOSトランジスタ160、161両端の合成抵抗は増大する。
なお、図3の破線で囲んだ部分a部は図5中のb部のように表わすことができる。MOSトランジスタ160、161は破線で囲んだ部分b部内のRに置き換えられ、またリークパス163は両端にかかる電圧にかかわらずそのリーク電流値がほぼ一定のため、定電流源として置き換えられる(ただし絶対値は温度依存性を持つ)。リークパスのリーク電流値の温度依存性ならびに絶対値を或る一定値とすると(同じとなるようMOSトランジスタ160、161のソ−スを共通とする)、MOSトランジスタ161がオフすることによってRが増大し、A点の電位はMOSトランジスタ161がオンのときに比べて低くなる。つまりA点の電位の温度依存性は図5中の破線で示す特性のようになる。従って半導体基板の温度が下降してコンパレータの出力が変化する点は復帰温度Tyの点になり、温度検知出力にヒステリシスがついたことになる。
【0058】
また、前述したようにA点の電位の製造バラツキに起因するバラツキは少なく、さらにB点にはリークパスは存在しない。よってヒステリシス回路を付加しても前述した例にくらべ、製造バラツキに起因する検知温度Txならびに復帰温度Tyバラツキの少なくすることが可能となる。更にこのヒステリシス回路は第1の実施の形態にMOSトランジスタを1個付加することで実現できるので、前述した例に比べてチップ面積を小型化できる。
【0059】
次に、第3の実施の形態について説明する。図6は第3の実施の形態の回路図である。図6において、190、191はMOSトランジスタ、192、193はリークパス、194、195は抵抗、196はコンパレータ、197はインバータである。
第3の実施の形態と前記第2の実施の形態との違いは、温度検知出力パターンが逆という点である。つまり半導体基板の温度が検知温度に達するとコンパレータの出力(温度検知出力)は“L”から“H’ヘ変化するものである。その他の作用、効果は第2の実施の形態と同様である。
【0060】
また、第1〜第3の実施の形態では、P型基板上にN型領域を作製し、これをリークパスとして用いた場合について説明してきたが、この逆の形態であるN型基板上にP型領域を作製し、これをリークパスとして用いた場合でも本発明を適用できることはいうまでもない。
【0061】
次に、第4の実施の形態について説明する。
これまで説明した第1〜第3の実施の形態においては、半導体基板の温度(以下チップ温度とする)が或る1つの設定温度(以下検知温度とする)より高いか低いか、つまり2つのチップ温度状態のみを判定していたのに対し、この実施の形態においては複数の検知温度を設定し、複数のチップ温度状態を判定するものである。
【0062】
ここでまず複数のチップ温度状態を把握することの有効性について述べる。
以下、3つ検知温度を設定し、4つのチップ温度状態(モード)を判定する温度検知回路を例として説明する。検知温度が3つあるとし、それぞれの検知温度より高いか低いかを判定すれば、図14に示すように4つのチップ温度状態が規定できる。すなわち、検知温度1未満を温度状態1、検知温度1以上で検知温度2未満を温度状態2、検知温度2以上で検知温度3未満を温度状態3、検知温度3以上を温度状態4とする。
【0063】
また、例えば4つのチップ温度状態におけるICチップ全体動作を予め規定しておけば、チップ温度状態に応じて以下のように1Cチップ全体の動作を最適制御することが可能となる。
1.温度状態1=通常モード → 通常動作。
2.温度状態2=警告モード → チップ温度がやや上昇しているため警戒する。また高温対応モードヘの移行を準備する。
3.温度状態3=高温対応モード → チップ温度が上昇したため、例えばチップの動作スピードを下げてチップ温度を低下させる。
4.温度状態4=緊急停止モード → チップ温度が異常上昇したため、主機能能を停止。
上記のようにチップ温度状態を複数把握することができれば、チップ温度状態に応じてICチップの全体動作をコントロールすることが可能となり、ICチップのフェールセーフ機能の向上等につながる。
【0064】
図15は、第4の実施の形態による温度検知回路の回路図、図16は、第4の実施の形態による温度検知回路を作成するためのマスクパターンの平面図、図17は、第4の実施の形態における温度検知回路各部の電位の温度依存性を示す特性図である。
【0065】
以下、図15〜図17に基づいて構成および動作について説明する。
まず、回路構成を図15を用いて説明する。本実施の形態はMOS−Tr200、201、202と、それらのMOS−Trを構成することによって生成されるリークパス203、204と、抵抗205、206と、コンパレータ207と、温度センス制御回路208で構成される。また、破線で囲んだ部分209はMOS部である。なお、図15のMOS部の断面構造は前記第1〜第3の実施の形態とほぼ同じであり、本実施の形態ではMOS−Trを3つ構成している点が異なっている。
【0066】
また、MOS部を作製するためのマスクパターンの一例を図16に示す。図16において、300〜303はAl配線パターン、304はコンタクトパターン、305〜307はポリSiゲートパターン、308はN+拡散領域パターンである。また、Tr1、Tr2、Tr3はそれぞれ図15のMOS−Tr200、201、202に相当する。
【0067】
次に、回路の全体動作を図15に示す回路図と図17に示す回路各部の電位の温度依存性を用いて説明する。
まず、温度センス制御回路208は、温度センス開始信号端子STARTに開始信号が入力されると、あらかじめ設定された複数の動作シーケンスにそって制御出力端子G1、G2から制御信号を出力し、その複数の動作シーケンスにおいて設定された検知温度とチップ温度の比較結果であるコンパレータ207の出力を入力端子CINから入力し、それらの結果を判定結果出力端子OUTから例えば2[bit]の温度検知出力として送出するものである。また、制御出力端子G1、G2の出力電位レベルはVDDもしくはGNDとし、以下VDDレベルを“H”、GNDレベルを“L”とする。また、上記の動作シーケンスで制御するMOS−Trは基本となる200を除いた201と202の2個であり、一般的にはMOS−Trの数をnとした場合、制御出力端子の数は、(n−1)個である。この実施の形態ではn=3で、制御出力端子の数はG1、G2の2個の場合を示している。
【0068】
次に、図15中のA点の振る舞いを説明する。まず制御出力端子G1、G2両方を“H”にすると、MOS−Tr201、202の両方がオンとなる。チップ温度が上昇したときのA点の振る舞いは前記第1〜第3の実施の形態とほぼ同じで、チップ温度が低いときはVDDからMOS−Trを介してA点に電位が供給される。そして温度が上昇してリークパス204のリーク電流IL2が増えてくると、A点の電位は降下する(図17中のA1の特性)。
【0069】
次に、制御出力端子G1を“L”、制御出力端子G2を“H”にすると、MOS−Tr201はオフ、MOS−Tr202はオンとなる。するとMOS−Tr200、201、202両端の合成抵抗は増大する。A点の電位を決定するリークパス204のリーク電流値IL2はリークパス両端にかかる電圧にかかわらず値がほぼ一定のため(ただし絶対値は温度依存性を持つ)、第2の実施の形態と同様にA点の特性は図17中のA2の特性となる。
【0070】
次に、制御出力端子G1、G2の両方を“L”にすると、MOS−Tr201、202は両方オフとなり、MOS−Tr200、201、202両端の合成抵抗はさらに増大するため、図17中のA3の特性となる。このようにA点の温度依存性はMOS−Tr201、202をオンオフすることにより変化させることが可能である。
【0071】
次に、B点の振る舞いについて説明する。ここではこの回路に供給されるVDDはチップ温度に対しての依存性はないものとするとB点の電圧はチップ温度に対して依存性は無く、その値は抵抗205、206によって決定される。
【0072】
次に、回路全体の動作を説明する。例えば、この回路を内蔵しているICチップのチップ温度Txを図17中の矢印↑で示す値(検知温度1と2との間の値)とし、B点の電圧は図17中に示してあるレベルとする。そして、この温度検知回路を内蔵しているICチップの全体の制御装置(例えばCPU等)から温度センス制御回路208の温度センス開始信号端子STARTに温度センス開始信号が入力されると、以下の3つの動作が実行される。
【0073】
(動作シーケンス1)
G1端子“H”、G2端子“H”が出力される。このときA点の電位の温度依存性は特性A1であり、A点の電位はa1となる。したがってコンパレータ207の出力“L”となる。
【0074】
(動作シーケンス2)
G1端子“L”、G2端子“H”が出力される。このときA点の電位の温度依存性は特性A2であり、A点の電位はa2となる。したがってコンパレータ207の出力“L”となる。
【0075】
(動作シーケンス3)
G1端子“L”、G2端子“L”が出力される。このときA点の電位の温度依存性は特性A3であり、A点の電位はa3となる。したがってコンパレータ207の出力“H”となる。
【0076】
上記3つの動作を行うことにより、チップ温度は検知温度1より高く検知温度2より低いので、温度状態としてはモード2の“警戒モード”であることが判断できる。また前述したようにこれを受けてICチップの動作モードを変化させればチップ温度をモニタしたICチップの最適制御が可能となる。
【0077】
上記の3つの動作シーケンスにおけるコンパレータ207の出力Cと温度状態のモードとの関係を図18に示す。
図18に示すように、動作シーケンス1〜3の全てにおいて、コンパレータの出力Cが“L”であれば、チップ温度Txは検知温度1未満であり、通常モードであると判断される。同様に、動作シーケンス3のみでCが“H”であれば、チップ温度Txは検知温度1以上2未満で警告モード、動作シーケンス2および3でCが“H”であれば、チップ温度Txは検知温度2以上3未満で高温対応モード、動作シーケンス1〜3の全てにおいてCが“H”であれば、チップ温度Txは検知温度3以上で緊急停止モードである、と判断される。なお、図17においては、表示の都合上、通常モードをモード1、警告モードをモード2、高温対応モードをモード3、緊急停止モードをモード4と表示している。
【0078】
温度センス制御回路208は、動作シーケンスとコンパレータ207の出力Cとに基づいて上記の4つのモードを判定して出力する。なお、温度センス制御回路208では、単に動作シーケンスと出力Cの組合せを出力し、その結果から後続の制御装置(CPU等)で判断するように構成してもよい。
【0079】
また、この実施の形態においては、MOS−Trを3個設け、オンオフ制御するMOS−Trとして201と202の2個の場合を例示したが、一般的にはMOS−Trをn個設け、オンオフ制御するのは(n−1)個にする。n個のMOS−Trを設けるには、図16のポリSiゲートパターン(請求項4の第1の配線に相当)をn本設け、それぞれにコンタクトパターン(請求項4の第3のコンタクト領域に相当)を設ける。なお、このコンタクトパターンは図16に示すように、1本のポリSiゲートパターン毎に複数個設けているが、それらのコンタクトパターンで各ポリSiゲート毎に1個のコンタクト領域を形成しているものとする。この実施の形態に示すように、多数のMOS−Trを並列に設ければ、より精密な温度検出と制御を行なうことが出来る。
【0080】
また、前記第1〜第3の実施の形態で説明したように、本発明を用いることによって従来回路に比べてチップ面積が小さく、製造バラツキによる検知温度バラツキが少ない温度検知回路が実現されるが、さらに本実施の形態では3つの検知点を持たせるのに2つのMOS−Tr201、202のゲート電位をオンオフさせるという極めて簡素な形で実現しており、従来回路に複数の検知温度を持たせた場合に比べて本実施の形態が小さなチップ面積で実現できるのは明白である。
【0081】
また、本実施の形態ではP型基板上にN型領域を作製し、これをリークパスとして用いた場合について説明してきたが、この逆の形態であるN型基板上にP型領域を作製し、これをリークパスとして用いた場合でも本発明を適用できる。
【0082】
また、第2、第3の実施の形態のように、ヒステリシス機能を付加したものにおいても同様に複数の検知温度を持たせることが出来る。
【0083】
また、N+拡散領域の角部を、丸形もしくは多角形とすることにより、角部の電界集中を抑え、リーク電流値の分布の片寄りを抑制し、信頼性を向上させることができる構成や、コンタクト領域を第2領域のほぼ全体に配置することにより、MOSトランジスタのゲート領域と配線との間の抵抗を低減させ、製造バラツキによって生ずるこの抵抗のバラツキの影響を抑える構成や、第2領域の角部では他の部分よりもコンタクト領域を減少させることにより、角部の抵抗を上げて電界集中を抑え、信頼性を向上させる構成、等に関しては、前記実施の形態の記載を同様に本実施の形態にも適用できる。
【0084】
次に、第5の実施の形態について説明する。
前記第1〜第4の実施の形態では、ICチップの或る一個所で温度状態を判定していたのに対し、本実施の形態ではICチップ内の複数個所で温度状態を判定するものである。
【0085】
ここで、まずICチップ内の複数個所で温度状態を把握することの有効性について述べる。ICチップの発熱形態を考えてみるとICチップ全体が均一に発熱するわけではなく、或る特定の部分(1個所もしくは複数個所)で何らかの原因によって発熱し、それが或る時間を経てICチップ全体に広がる。仮に温度センス部が一個所しかなく温度センス部から離れた部分で発熱した場合、発熱を検知するまでに或る時間がかかることになる。温度センス部がICチップ内に複数あれば、ICチップ内のどこで発熱しても温度センス部が一個所しかない場合にくらべ検知時間は短くなる。ICチップの信頼性という観点からみると、このようなフェールセーフ関連の動作は出来るだけ早くできることが有効なのはいうまでもない。
【0086】
以下、図19と図20を用いて第5の実施の形態を説明する。なお本実施の形態では温度センス部を5個所持つ場合を例示した。
図19は第5の実施の形態を示す回路図、図20はICチップ上の温度センス部つまりリークパスの配置の一例を示す平面図である。
本実施の形態はMOS−Tr210と、そのMOS−Trを構成することによって生成されるリークパス211と、別個に設けたリークパス212〜215と抵抗216、217とコンパレータ218とで構成される。また、図19で破線で囲んだ部分は第1の実施の形態と同じ回路であり、本実施の形態ではさらにICチップ上に温度センス部としてN+拡散領域を4つ構成している(リークパス212〜215)。このリークパス212〜215は、例えば前記図2におけるN+拡散領域パターン55のごとき形状を有するものであり、それが図20においてICチップ219上の212〜215のそれぞれの部分に設けられ、Al配線等で接続されている。また、図20の211には、例えば図2のパターン全体(図19の210、211の部分)が形成される。
【0087】
次に回路の動作を説明する。
この回路に供給されるVDDはチップ温度に対しての依存性はなく、従ってB点の電圧はチップ温度に対して依存性はないものとする。基本動作は第1の実施の形態とほぼ同じである。ここで、まずリークパス211付近で発熱したとする。するとリークパス211にリーク電流が流れ、A点の電位は降下し、B点の電位より低くなるとコンパレータ218の出力電圧レベルが変化する(“L”→“H”)。他のリークパス付近で発熱した場合の動作も全く同じである。つまりICチップのどこで発熱が起こっても温度センス部が1つの場合に比べて素早く検知することが可能となる。
【0088】
上記のように本実施の形態では、製造バラツキによる検知温度バラツキが少ないという第1の実施の形態の効果に加えて、複数の温度センス部を持たせるのに複数のN+拡散領域によるリークパスを配置し、MOS−Tr210に配線で接続するだけという極めて簡素な構成で実現しており、その検知時間は温度センス部が1つの場合に比べて短くなり、ICチップの信頼性向上につながるという効果が得られる。なお、本実施の形態では、温度センス部を5つ持つ回路について説明してきたが、4つ以下または6つ以上でも実現可能なことはいうまでもない。さらに本実施の形態ではP型基板上にN型領域を作製し、これをリークパスとして用いた場合について説明してきたが、この逆の形態であるN型基板上にP型領域を作製し、これをリークパスとして用いた場合でも本発明を適用できる。
【0089】
また、第2、第3の実施の形態のように、ヒステリシス機能を付加したものや第4の実施の形態のように、複数の検知温度を持たせたものにおいても、ICチップ上の複数の個所に上記と同様のリークパスを設置することにより、第5の実施の形態の機能を持たせることが出来る。
【0090】
また、N+拡散領域の角部を、丸形もしくは多角形とすることにより、角部の電界集中を抑え、リーク電流値の分布の片寄りを抑制し、信頼性を向上させることができる構成や、コンタクト領域を第2領域のほぼ全体に配置することにより、MOSトランジスタのゲート領域と配線との間の抵抗を低減させ、製造バラツキによって生ずるこの抵抗のバラツキの影響を抑える構成や、第2領域の角部では他の部分よりもコンタクト領域を減少させることにより、角部の抵抗を上げて電界集中を抑え、信頼性を向上させる構成、等に関しては、前記実施の形態の記載を同様に本実施の形態にも適用できる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態による温度検知回路の構成を示す断面図。
【図2】本発明の第1の実施の形態による温度検知回路のマスクパターンの平面図。
【図3】本発明の第2の実施の形態による温度検知回路の回路図。
【図4】本発明の第2の実施の形態による温度検知回路のマスクパターンの平面図。
【図5】本発明の第2の実施の形態における温度検知回路各部の電位の温度依存性を示す特性図。
【図6】本発明の第3の実施の形態による温度検知回路の回路図。
【図7】従来の温度検知回路の一例の断面図。
【図8】従来の温度検知回路のマスクパターンの一例の平面図。
【図9】従来の温度検知回路各部の電位の温度依存性を示す特性図。
【図10】従来の温度検知回路における検知温度のバラツキを示す特性図。
【図11】第1の実施の形態に従来のヒステリシス回路を組み合わせた場合の構成を示す断面図。
【図12】第1の実施の形態に従来のヒステリシス回路を組み合わせた場合の回路図。
【図13】第1の実施の形態に従来のヒステリシス回路を組み合わせた場合の温度検知回路各部の電位の温度依存性を示す特性図。
【図14】複数の検知温度とそれに対応する温度状態(モード)とを示す図。
【図15】本発明の第4の実施の形態による温度検知回路の回路図。
【図16】本発明の第4の実施の形態による温度検知回路のマスクパターンの平面図。
【図17】本発明の第4の実施の形態における温度検知回路各部の電位の温度依存性を示す特性図。
【図18】3つの動作シーケンスにおけるコンパレータの出力Cと温度状態のモードとの関係を示す図表。
【図19】本発明の第5の実施の形態による温度検知回路の回路図。
【図20】本発明の第5の実施の形態における複数の温度センス部(リークパス)の配置の一例を示す平面図。
【符号の説明】
1…P型基板 2…N+拡散領域
3…P+拡散領域 4…層間絶縁層
5…ポリSi抵抗層 6…Al配線層
7…電圧レベル判定回路 8、9…抵抗
10…コンパレータ 20…Al配線パターン
21…コンタクトパターン 22…ポリSi抵抗パターン
23…N+拡散領域 30…P型基板
31、32…N+拡散領域 33…P+拡散領域
34…層間絶縁層 35…ポリSiゲート層
36…Al配線層 37…電圧レベル判定回路
38、39…抵抗 40…コンパレータ
50…Al配線パターン 51…Al配線パターン
52…コンタクトパターン 53…ポリSiゲートパターン
54…N+拡散領域パターン 55…N+拡散領域パターン
100…P型基板 101〜105…N+拡散領域
106…P+拡散領域 107…層間絶縁層
108〜110…ポリSiゲート 111〜116…Al配線
117〜119…抵抗 120…コンパレータ
121…インバータ 130…MOSトランジスタ
131、132…リークパス 133〜135…抵抗
136、137…MOSトランジスタ 138…インバータ
139…コンパレータ 140〜142…リークパス
160、161…MOSトランジスタ 162、163…リークパス
164、165…抵抗 166…コンパレータ
180〜182…Al配線パターン 183…コンタクトパターン
184、185…ポリSiゲートパターン
186、187…N+拡散領域パターン 190、191…MOSトランジスタ
192、193…リークパス 194、195…抵抗
196…コンパレータ 197…インバータ
200〜202…MOS−Tr 203、204…リークパス
205、206…抵抗 207…コンパレータ
208…温度センス制御回路 209…MOS部
210…MOS−Tr 211…リークパス
212〜215…リークパス 216、217…抵抗
218…コンパレータ 219…ICチップ
300〜303…Al配線パターン 304…コンタクトパターン
305〜307…ポリSiゲートパターン
308…N+拡散領域パターン
Claims (8)
- 第1導電型の半導体基板上に構成され、
第2導電型の第1領域と、第2導電型の第2領域と、絶縁層と、第1の配線と、第2の配線と、第3の配線と、第1のコンタクト領域と、第2のコンタクト領域と、第3のコンタクト領域と、第1の電源端子と、第2の電源端子と、電圧レベル判定回路と、有し、
前記第2導電型の第1領域と前記第2導電型の第2領域との間の前記第1導電型の半導体基板上に前記絶縁層が配置され、
その上に前記第1の配線が配置され、
前記第1のコンタクト領域は前記第2導電型の第1領域上に配置され、
前記第2のコンタクト領域は前記第2導電型の第2領域上に配置され、
前記第3のコンタクト領域は前記第1の配線上で、かつ前記第2導電型の第1領域と前記第2導電型の第2領域との間以外の位置に配置され、
前記第1導電型の半導体基板と前記第1の電源端子が接続され、
前記第2の配線と前記第1のコンタクト領域と前記第3のコンタクト領域とによって前記第2導電型の第1領域と前記第1の配線とが前記第2の電源端子に接続され、
前記第3の配線と前記第2のコンタクト領域とによって前記第2導電型の第2領域と前記電圧レベル判定回路の入力が接続され、
前記第1導電型がP型で、前記第2導電型がN型の場合には、前記第1の電源端子の電位より前記第2の電源端子の電位が高く設定され、逆に、前記第1導電型がN型で、前記第2導電型がP型の場合には、前記第2の電源端子の電位より前記第1の電源端子の電位が高く設定され、
前記電圧レベル判定回路の出力を温度検知出力とする、ように構成したことを特徴とする温度検知回路。 - 第1導電型の半導体基板上に構成され、
第2導電型の第1領域と、第2導電型の第2領域と、絶縁層と、第1の配線と、第2の配線と、第3の配線と、第4の配線と、第5の配線と、第1のコンタクト領域と、第2のコンタクト領域と、第3のコンタクト領域と、第4のコンタクト領域と、第1の抵抗と、第2の抵抗と、第1の電源端子と、第2の電源端子と、コンパレータと、を有し、
前記第2導電型の第1領域と前記第2導電型の第2領域との間の前記第1導電型の半導体基板上に前記絶縁層が配置され、その上に前記第1の配線と前記第2の配線が前記第1の領域から前記第2の領域へ向かう方向に所定間隔をおいて並んで配置され、
前記第1のコンタクト領域は前記第2導電型の第1領域上に配置され、
前記第2のコンタクト領域は前記第2導電型の第2領域上に配置され、
前記第3のコンタクト領域は前記第1の配線上で、かつ前記第2導電型の第1領域と前記第2導電型の第2領域との間以外の位置に配置され、
前記第4のコンタクト領域は前記第2の配線上で、かつ前記第2導電型の第1領域と前記第2導電型の第2領域との間以外の位置に配置され、
前記第1導電型の半導体基板と前記第1の電源端子が接続され、
前記第3の配線と前記第1のコンタクト領域と前記第3のコンタクト領域とによって前記第2導電型の第1領域と前記第1の配線とが第2の電源端子に接続され、
前記第4の配線と前記第2のコンタクト領域によって前記第2導電型の第2領域と前記コンパレータの+入力端子とが接続され、
前記第5の配線と前記第4のコンタクト領域によって前記第2の配線と前記コンパレータの出力端子とが接続され、
前記第1の抵抗の一端は前記第1の電源端子に接続され、
前記第1の抵抗の他端と前記第2の抵抗の一端と前記コンパレータの−入力端子が接続され、
前記第2の抵抗の他端は前記第2の電源端子に接続され、
前記第1導電型がP型で、前記第2導電型がN型の場合には、前記第1の電源端子の電位より前記第2の電源端子の電位が高く設定され、逆に、前記第1導電型がN型で、前記第2導電型がP型の場合には、前記第2の電源端子の電位より前記第1の電源端子の電位が高く設定され、
前記コンパレータの出力を温度検知出力とする、ように構成したことを特徴とする温度検知回路。 - 第1導電型の半導体基板上に構成され、
第2導電型の第1領域と、第2導電型の第2領域と、絶縁層と、第1の配線と、第2の配線と、第3の配線と、第4の配線と、第5の配線と、第1のコンタクト領域と、第2のコンタクト領域と、第3のコンタクト領域と、第4のコンタクト領域と、第1の抵抗と、第2の抵抗と、インバータと、第1の電源端子と、第2の電源端子と、コンパレータと、を有し、
前記第2導電型の第1領域と前記第2導電型の第2領域との間の前記第1導電型の半導体基板上に前記絶縁層が配置され、その上に前記第1の配線と前記第2の配線が前記第1の領域から前記第2の領域へ向かう方向に所定間隔をおいて並んで配置され、
前記第1のコンタクト領域は前記第2導電型の第1領域上に配置され、
前記第2のコンタクト領域は前記第2導電型の第2領域上に配置され、
前記第3のコンタクト領域は前記第1の配線上で、かつ前記第2導電型の第1領域と前記第2導電型の第2領域との間以外の位置に配置され、
前記第4のコンタクト領域は前記第2の配線上で、かつ前記第2導電型の第1領域と前記第2導電型の第2領域との間以外の位置に配置され、
前記第1導電型の半導体基板と前記第1の電源端子が接続され、
前記第3の配線と前記第1のコンタクト領域と前記第3のコンタクト領域とによって前記第2導電型の第1領域と前記第1の配線とが前記第2の電源端子に接続され、
前記第4の配線と前記第2のコンタクト領域とによって前記第2導電型の第2領域と前記コンパレータの−入力端子とが接続され、
前記第5の配線と前記第4のコンタクト領域とによって前記第2の配線と前記インバータの出力端子とが接続され、
前記インバータの入力端子と前記コンパレータの出力端子が接続され、
前記第1の抵抗の一端は前記第1の電源端子に接続され、
前記第1の抵抗の他端と前記第2の抵抗の一端と前記コンパレータの+入力端子が接続され、
前記第2の抵抗の他端は前記第2の電源端子に接続され、
前記第1導電型がP型で、前記第2導電型がN型の場合には、前記第1の電源端子の電位より前記第2の電源端子の電位が高く設定され、逆に、前記第1導電型がN型で、前記第2導電型がP型の場合には、前記第2の電源端子の電位より前記第1の電源端子の電位が高く設定され、
前記コンパレータの出力を温度検知出力とする、ように構成したことを特徴とする温度検知回路。 - 第1導電型の半導体基板上に構成され、
第2導電型の第1領域と、第2導電型の第2領域と、絶縁層と、n本の第1の配線と、第2の配線と、第3の配線と、第1のコンタクト領域と、第2のコンタクト領域と、n個の第3のコンタクト領域と、第1の電源端子と、第2の電源端子と、第1の抵抗と、第2の抵抗と、コンパレータと、入力端子と(n−1)個の制御出力端子と判定結果出力端子とを有する制御回路と、を備え、
前記第1領域と前記第2領域との間の前記半導体基板上に前記絶縁層が配置され、
その上に前記n本の第1の配線が、前記第1領域から第2領域へ向かう方向に所定の間隔をおいて並んで配置され、
前記第1のコンタクト領域は前記第1領域上に配置され、
前記第2のコンタクト領域は前記第2領域上に配置され、
前記n個の第3のコンタクト領域は前記n本の第1の配線上で、かつ前記第1領域と前記第2領域との間以外の位置に、各第1の配線毎に1つずつ配置され、
前記半導体基板と前記第1の電源端子が接続され、
前記第2の配線と前記第1のコンタクト領域と前記第3のコンタクト領域とによって前記第1領域と前記第1の配線とが前記第2の電源端子に接続され、
前記第3の配線と前記第2のコンタクト領域とによって前記第2領域と前記コンパレータの第1の入力端子が接続され、
前記第1の抵抗の一端は前記第1の電源端子に接続され、
前記第1の抵抗の他端と前記第2の抵抗の一端と前記コンパレータの第2の入力端子とが接続され、
前記第2の抵抗の他端は前記第2の電源端子に接続され、
前記コンパレータの出力端子は前記制御回路の入力端子に接続され、
前記制御回路は、前記(n−1)個の制御出力端子からの出力によって前記n本の第1の配線のうちの(n−1)本の電位を制御し、その電位レベルは前記第1の電源端子の電位もしくは前記第2の電源端子の電位とし、前記(n−1)本の第1の配線の電位状態に応じて出力される前記コンパレータの出力に基づいて温度状態を判定し、その結果を前記判定結果出力端子から出力するものであり、
前記第1導電型がP型で、前記第2導電型がN型の場合には、前記第1の電源端子の電位より前記第2の電源端子の電位が高く設定され、逆に、前記第1導電型がN型で、前記第2導電型がP型の場合には、前記第2の電源端子の電位より前記第1の電源端子の電位が高く設定されるように構成したことを特徴とする温度検知回路。 - 前記第2領域とその上に配置する前記第2のコンタクト領域とをそれぞれ複数個設け、温度検知回路を設ける半導体チップの複数個所に分散して配置したことを特徴とする請求項1乃至請求項4の何れかに記載の温度検知回路。
- 前記第2導電型の第2領域において、前記第2導電型の第1領域と対向する位置以外の角部を丸形もしくは多角形としたことを特徴とする請求項1乃至請求項5の何れかに記載の温度検知回路。
- 前記第2のコンタクト領域を前記第2導電型の第2領域のほぼ全体に配置したことを特徴とする請求項1乃至請求項5の何れかに記載の温度検知回路。
- 前記第2導電型の第2領域において、その角部領域では他の部分よりも前記第2のコンタクト領域を減少させたことを特徴とする請求項7に記載の温度検知回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25345997A JP3752796B2 (ja) | 1997-03-26 | 1997-09-18 | 温度検知回路 |
US09/047,441 US6104075A (en) | 1997-03-26 | 1998-03-25 | Semiconductor temperature sensor |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7354297 | 1997-03-26 | ||
JP9-73542 | 1997-03-26 | ||
JP25345997A JP3752796B2 (ja) | 1997-03-26 | 1997-09-18 | 温度検知回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10325758A JPH10325758A (ja) | 1998-12-08 |
JP3752796B2 true JP3752796B2 (ja) | 2006-03-08 |
Family
ID=26414686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25345997A Expired - Fee Related JP3752796B2 (ja) | 1997-03-26 | 1997-09-18 | 温度検知回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6104075A (ja) |
JP (1) | JP3752796B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111834455A (zh) * | 2020-07-28 | 2020-10-27 | 西安电子科技大学 | 增强型高电子迁移率晶体管及其制作方法 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7006943B1 (en) * | 2000-09-12 | 2006-02-28 | Advanced Micro Devices, Inc. | Method and apparatus for using an on-board temperature sensor on an integrated circuit |
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JP4363871B2 (ja) * | 2003-03-19 | 2009-11-11 | Okiセミコンダクタ株式会社 | 半導体装置 |
JP3869815B2 (ja) * | 2003-03-31 | 2007-01-17 | Necエレクトロニクス株式会社 | 半導体集積回路装置 |
TW200530566A (en) * | 2004-03-05 | 2005-09-16 | Hitachi Ind Equipment Sys | Method for detecting temperature of semiconductor element and semiconductor power converter |
JP4119397B2 (ja) * | 2004-04-23 | 2008-07-16 | Necエレクトロニクス株式会社 | 異常検出回路 |
US7798703B2 (en) * | 2007-05-09 | 2010-09-21 | Infineon Technologies Ag | Apparatus and method for measuring local surface temperature of semiconductor device |
CN102792444B (zh) * | 2010-03-09 | 2015-10-14 | 大学共同利用机关法人高能加速器研究机构 | 半导体装置及半导体装置的制造方法 |
US9939328B2 (en) * | 2015-03-12 | 2018-04-10 | Qualcomm Incorporated | Systems, apparatus, and methods for temperature detection |
TWI689116B (zh) * | 2018-09-26 | 2020-03-21 | 國立成功大學 | 自體雙載子有機互補式反相器型之溫度感測器及其製造方法 |
CN113867468B (zh) * | 2021-10-14 | 2022-10-14 | 电子科技大学 | 一种基于mos管的低功耗、高电源抑制能力温度传感器 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3010718A1 (de) * | 1980-03-20 | 1981-09-24 | Theo 8011 Aschheim Sanders | Einrichtung zur temperaturbestimmung |
JPH0693485B2 (ja) * | 1985-11-29 | 1994-11-16 | 日本電装株式会社 | 半導体装置 |
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-
1997
- 1997-09-18 JP JP25345997A patent/JP3752796B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-25 US US09/047,441 patent/US6104075A/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US6104075A (en) | 2000-08-15 |
JPH10325758A (ja) | 1998-12-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050323 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051122 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051205 |
|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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