KR900003938B1 - 휴즈 회로를 갖는 집적회로 - Google Patents

Abstract

내용 없음.

Description

휴즈 회로를 갖는 집적회로

제 1 도는 종래의 휴즈회로의 회로도.

제 2 도는 본 발명에 의한 휴즈회로의 일실시예도.

제 3 도는 본 발명에 의한 휴즈회로도의 다른 실시예도.

제 4a 도와 4b도는 제 3 도의 회로에 사용된 트랜지스터 패턴들의 예시적인 평면도로서 제 4a 도의 페턴은 더 큰 온상태 저항성분을 제공한다.

제 5a 도는 제 1FET의 전압-전류특성과 제 1 도에 보인 바와같은 저항 성분에 의해 변화하는 휴즈조건을 나타내는 그래프.

제 5b 도는 제 1FET의 전압-전류특성과 제 3 도에 보인 바와같은 그의 저항성분에 의해 변화되는 휴즈 조건을 나타내는 그래프.

제 6a 도는 제 3 도의 회로에서 제 1 및 제 2FET들의 전압-전류 특성들을 각각 나타내는 그래프.

제 6b 도는 본 발명에 의한 회로의 동작 안정도를 나타내기 위한 그래프.

제 7a 및 제 7b 도는 CMOS회로에 적용된 본 발명에 의한 휴즈회로의 다른 실시예도.

본 발명은 휴즈회로를 갖는 집적회로에 관한 것으로 특히, 휴즈저한 성분이 예정된 임계저항에 비교하여 더 큰지 작은지를 판정하여 휴즈가 용단됐는지 여부를 검출하는 휴즈회로에 관한 것이다.

휴즈회로를 갖는 집적회로(IC)는 날로 그 인기가 증가해가고 있다. IC의 특성은 그의 제조공정의 불안정으로 인하여 약간씩 차이가 있음은 이미 공지되어 있다.

예를들어 기준전압원을 내장한 IC는 그러한 특성차에 의해 오동작이 된다.

그러한 IC의 오동작을 감소시키기 위해 종래 기술에서는 각 IC를 트리밍(trimming)하였다. 칩을 트리밍하는 일은 휴즈회로에 의해 자주 행해지고 있다.

예를들면, 휴즈회로에 의해 기준전압을 정밀하게 제어하도록 D/A 변환기회로에 휴즈회로를 연결한다. 휴즈회로에 높은 전류를 걸어 휴즈를 용단시켜 줌으로써 입력신호와 출력신호간의 이득을 조정할 수 있다.

제 1 도는 종래의 트리밍을 위한 휴즈회로이다. 여기서 제1전계효과 트랜지스터(FET)T_r1은 정전류원 작용을 하기 위한 n-채널공핍(depletion)형 트랜지스터로서, 그의 게이트 G₁은 그의 소오스 S₁에 연결되어 있다.

휴즈회로는 FET T_r1과 휴즈 F에 의해 형성되는데 이들은 양전압원 V_DD와 음전압원 V_ss간에 직렬로 연결되어 있다.

제 1FET T_r1과 휴즈 F의 소오스 S₁의 접속점은 예를들어 휴즈가 용단되었는가를 검출하는 반전기 INV의 입력단자에 연결되어 있다.

반전기 INV는 고양(enhancement)형 P-MOS 트랜지스터 T_r2와 n-채널 MOS 트랜지스터 T_r3를 포함하는 콤프리멘타리 금속산화반도체(CM0S) 트랜지스터들로 구성된다.

휴즈 F를 단자패드를 PAD A와 B에 고전류를 걸어줌으로써 용단한 다음, 휴즈 F가 용단 되었는가의 판정은 제 1FET T_r1의 온상태 저항성분이 휴즈 F의 저항성분 R_F에 비해 더 큰가 작은가를 검사하여 행한다.

즉, 휴즈 F가 용단됐을 때 접속점의 판정전위 V_p는 고전위레벨 "H"까지 상승하여 예를들어 반전기 INV의 입력에 걸리고, 반전기 INV의 출력은 저전위 레벨 "L"이 된다.

반대로, 만일 휴즈 F가 용단되지 않았으면, 접속점의 판정전위 V_p는 음전압원 Vss와 동일한 전위가 되며, 이 전위는 저전위레벨 "L"이다. 그때 반전기 INV의 출력은 고전위레벨 "H"가 된다.

일반적으로, 그러한 종래의 휴즈회로에서는 휴즈회로의 전력소비를 감소시키기 위해 제 1FET T_r1의 온상태 저항 성분을 휴즈 F의 것보다 더 크도록 설계한다.

예를들어, 휴즈 F가 용단되지 않은 상태일 때 약 100옴의 적은 저항성분을 갖지만 제 1FET T_rl의 드레인D₁과 소오스 S₁간의 내부저항 성분은 약 수 메가옴이다.

통상적으로, 종래의 휴즈회로는 그러한 조건에서 사용된다. 휴즈가 용단된 후 경우에 따라 휴즈단자들의 캡은 성능을 저하시키게 된다. 이것을 소위 "리글로운 휴즈(re-glown fuse)" 또는 "글로운 백 휴즈(glown-back fuse)"라 칭한다.

휴즈 단자들의 갭의 습기나 오물에 의해 저항성분 R_F가 변경된다.

예를들면, 휴즈 F의 저항성분 R_F가 글로운 백 휴즈에 의해 3메가옴으로부터 2메가옴으로 감소되면 반전기 INV의 입력은 고전위레벨 "H"로 변경된다. 따라서, 휴즈회로가 오동작하여 트리밍회로가 제어되지 않는다.

그러므로, 종래의 휴즈회로를 소정레벨로 해주기 위해, 성능저하에 의해 오동작하지 않는 휴즈를 갖는 IC를 제공할 필요가 있으며 휴즈상태를 검출하는 회로롤 제공하는 것이 요망된다.

본 발명의 목적은 불완전한 휴즈가 용단(글로운 백 휴즈 또는 리글로운 휴즈)됨으로 인해 오동작을 발생시키지 않는 휴즈회로를 제공하는데 있다.

본 발명의 또다른 목적은 휴즈상태에 대응하는 판정전위를 발생시키는 휴즈회로를 제공하는데 있다.

본 발명의 또다른 목적은 휴즈저항성분이 예정된 임계저항에 비해 더큰지 또는 작은지를 판정하여 휴즈가 용단되었는가를 검출하기 위한 휴즈회로롤 제공하는데 있다.

본 발명의 또 다른 목적은 휴즈가 용단되었는가를 정확히 판정할 수 있는 휴즈회로를 제공하는데 있다.

전술한 목적들은 직렬로 연결된 두 회로들을 갖는 집적 휴즈회로를 제공함으로서 달성된다. 한 회로는 하나의 트랜지스터와 하나의 휴즈를 포함하는 휴즈회로이고, 다른 하나는 트랜지스터들과 예정된 임계저항을 포함하는 회로이다. 두 회로들은 전원전압원 양단에 직렬로 연결된다. 판정 전위는 이 두 회로들의 접속점으로부터 얻는다.

본 발명의 다른 상세한 것들과 장점은 첨부된 도면을 참조하여 상세히 설명되는 다음의 양호한 실시예들로부터 이해될 수 있다.

제 2 도는 본 발명에 의한 휴즈회로의 일실시예이고, 정전류 특성의 기능을 제공하기 위해, 제 1 n-채널공핍 전계효과 트랜지스터(FET)T_r1의 임피던스 소자는 그의 게이트 G₁과 소오스 S₁간에 예정된 임계저항 R을 갖고 있다. 마찬가지로, 제 2FET T_r4는 그의 게이트 G₄와 소오스 S₄간의 휴즈 F를 갖고 있다. 이 FET들은 양전압 V_(DD)와 음전압 V_ss간에 직렬로 연결된다.

제 2FET T_r1의 게이트 G₁과 제 2FET T_r4의 드레인 D₄간의 접속점은 휴즈가 용단되었는가를 검출하도록 예를들어 반전기 INV의 한 입력에 연결된다. 반전기 INV는 고양형 n-채널 MOS 트랜지스터 T_r2와 n-채널 MOS 트랜지스터 T_r3를 포함하는 콤프리멘타리 금속산화반도체(CMOS) 트랜지스터들로 구성된다.

제 1FET T_rl과 임계저항 R을 포함하는 임피던스 소자에 대해서는 주로 저항 R이 사용되었는데 이 저항성분은 수 킬로옴으로 선택되며, 이 값은 휴즈가 용단될 것인가 아닌가를 판정하는 저항성분값으로부터 결정된다. 이 저항 성분의 값은 임계적인 것이 아니다. 제 1 및 제 2FET들 T_r1과 T_r4는 동일한 크기를 갖도록 설계되어 임계 저항 R과 휴즈 F와 한께 동일 칩상에 제조되며, 제조방법은 종래의 IC 제조방법과 동일하다.

제 2 도의 회로는 다음과 같이 작용한다. 제 1FET T_rl의 게이트전압 V_G1은 저항 R에 의해 감소되며 제 1FET T_rl은 저한과 등가로서 사용된다. 마찬가지로, 제 2FET T_r4의 게이트 전압 V_G4역시 휴즈 F의 저항분에 의해 감소되며, 제 2FET T_r4역시 저항과 등가로서 사용된다.

그러므로, 전원전압이 회로양단에 직렬로 걸리면 분배전압 V_p는 제 1FET T_r1의 게이트 G₁과 제 2FET T_r4외 드레인 D₄간의 접속점에 나타난다.

그 분배전압 V_p는 제 1FET T_r1과 제 2FET T_r4의 등가저항성분외 비에 비례한다. 결과적으로, 분배전압 V_p는 휴즈조건 즉, 휴즈가 용단됐는가에 따라 변화된다. 예를들어 분배전압 V_p가 제 2 도에 보인 바와같이 반전기 INV의 입력단자에 걸리면 반전기 회로는 휴즈가 용단되었는가를 판정한다.

따라서, 분배전압 V_p의 전위 역시 "판정전위" V_p"라 칭한다.

일반적으로, 휴즈 F가 용단되지 않고 도통상태에 있을때 그것은 약 100옴의 작은 저항성분을 갖지만 휴즈가 용단됐을때는 수메가옴 정도의 아주 높은 저항성분을 갖는다.

제 2 도에서 판정전위 V_p는 주로 제 1FET T_r1의 등가저항 R₁과 제 2FET T_r4의 등가저항 R₄각각외 비에 의해 결정된다.

예를 들어, 등가저항성분 R₁이 저항성분 R₄와 동일하고 또한 임계저항 R이 휴즈 F의 저항성분 R_F와 동일하면 판정전위 V_p는 양전압원(V_DD一V_ss)/2의 절반값이 된다.

여기서 V_DD와 V_SS는 각각 양전압원을 갖는 제 1 전원수단과 음전압원을 갖는 제2 전원수단이다. 그러한 상태에서, 휴즈저항 R_F가 저항 R보다 더 크면 판정전위 V_p는 고전위레벨 "H" 가 된다.

마찬가지로, 휴즈저항 성분 R_F가 임계저항 R의 것보다 작으면 판정전위 Vp는 저전위레벨 "L"이 된다. 따라서, 저항 R이 임계소자로서 사용될 수 있으므로 "임계저항 R"로서 호칭된다.

이것이 본 발명의 한 특징이다.

본 발명의 장점을 명백히 하기 위해 예를들어 임계저항 R이 10킬로옴으로 결정되고 또한 휴즈가 용단됐을 때 휴즈저항 R_F의 값이 10킬로옴이 될 때 까지 반전기 INV의 입력단자에 고전위 "H"가 나타난다.

따라서, 비록 휴즈나 휴즈단자들간의 갭이 오염되거나 습기가 끼고 또한 글로운 백휴즈가 될지라도 휴즈저항성분 R_F가 10킬로옴 이하로 감소될 때까지 고전위 "H"가 안정하게 유지된다. 그래서 휴즈회로의 출력레벨은 휴즈가 용단되었는지("H") 용단되지 않았는지 ("L")를 나타내주므로 오차없이 판정하는 것이 가능하다. 더우기, 임계저항 R을 사용한으로써 다른 회로부품들에 영향을 주지 않고 특정한 설계값으로 휴즈저항 성분 RF를 조정할 수가 있다. IC의 각종 트리밍이나 제어 회로에 그것을 적용하기가 아주 편리하다는 것이 본 발명의 특징이다.

상술한 바와같이, 본 발명의 휴즈회로는 종래의 휴즈회로(제1FET T_r1과 휴즈 F등)에 간단한 회로(임피던스 소자들 예를들어 FET들과 저항들 등)를 추가하여 구성된다.

그러한 회로는 종래외 IC 제조방법을 적용하여 쉽게 제조될 수 있다.

제 3 도는 본 발명에 의한 휴즈회로의 다른 실시예를 나타낸다.

제 3 도는 임계저항 R이 제거된 것을 제외하고는 제 2 도의 회로와 동일하다.

도면들에서 동일부분이나 유사한 부분은 동일 번호로 나타낸다. 그러한 회로에서, FET T_r1과 T_r4의 각등가저항성분들은 각 트랜지스터들의 칫수와 형태에 의해 결정된다. FET T_r1과 T_r4의 온상태의 저항성분을 선택함으로써, 제 3 도의 회로는 제 2 도의 것과 등가가 되도록 고려될 수 있다.

등가저항 성분은 트랜지스터들의 형태 또는 칫수를 변경시킴으로써 변화시킬 수 있다. 예를들어 제 4a 및 4b 도는 본 발명으로 적용될 수 있는 금속산화반도체 전계효과 트랜지스터들(MOSFET)의 부분 평면도를 나타낸다. 도면들은 MOSFET의 배열의 개략적 평면도를 나타낸다. FET의 내부저항성분은 W/L 즉, 게이트전극 G의 폭 W과 가장 L의 비에 역비례한다. 도면들에는 FET들의 두가지 기본형태가 있다. 즉,제 4a 도는 W₁/L₁의 비가 작고, 제 4b 도는 W₂/L₂의 비가 크므로 제 4a 도에 보인 패턴의 온 상태 저항성분은 제 4b 도에 보인 패턴의 것보다 작다.

제 3 도의 회로에서는 제 1FET T_r1이 W₁/L₁의 비가 작은 구조를 갖도록 형성되어야만 하며 제 2FET T_r4는 W₂/L₂의 비가 큰 구조를 갖도록 형성되어야만 한다. W/L의 비를 그렇게 선택하는 이유는 회로 안정도에 관한 제 6 도를 참조로 후술한다. 이러한 경우에 판정전위 V_p는 제 1FET T_r1의 게이트 G₁과 제 2FET T_r4의드레인 D₄의 접속점상에 나타난다. 휴즈가 용단되지 않은 상태에 있을때 제 1 트랜지스터 T_r1과 제 2FET T_r4감의 판정전위 V_p는 감소되어 반전기 INV의 한 입력의 판정전위 V_p는 저전위레벨 "L"이 된다. 마찬가지로, 휴즈가 용단됐을때 판정전위 V_p는 고전위 레벤 "H"가 된다.

실험결과를 간단히 기술한다.

제 1FET T_r1의 게이트 전극 G₁의 폭 W₁과 기장 L₁을 각각 8μm와 20μm로 설계하면 W₁/L₁비는 8/20이다. 마찬가지로 제 2FET T_r4에 대한 W₂/L₂의 비는 8/18 내지 8/16이 되도록 선택된다. 그러한 FET들의 칫수를 사용하면 제 3 도의 회로는 수 킬로옴의 휴즈에 대해 안정한 동작을 나타냄이 발견되었다. 그러한 휴즈회로를 사용하는 IC는 휴즈의 용단 여부의 오판정으로 인한 장애없이 동작한다. 안정성의 이유는 제 5 도와 제 6 도를 참조하여 후술한다.

제 3 도에 보인 바와같은 실시예에 의하면 FET T_r1과 T_r2의 등가저항과 그로인한 휴즈가 용단되었는가 여부를 판정하기 위한 판정전위 V_p는 FET들의 온상태의 상관비에 의해 결정된다. 그것은 두 FET들(W₁/L₁: W₂/L₂)의 W/L의 비에 의해 결정된다. 그러므로, 제 2 도에 보인 바와같은 임계저항 R은 필요없다. 따라서 제조방법을 간략화하는데 효과적이다. 왜냐하면, FET T_r1과 T_r4은 IC내에 다른 트랜지스터를 제조하는 것과 동일한 방법으로 제조될 수 있기 때문이다. 또한 저항성분을 제조하기 위한 방법을 추가할 필요가 없다.

이제 회로안정도에 대해 설명한다. 제 5a 도는 제 1FET의 전압-전류 특성과 제 1 도에 보인 바와같은 그의 저항성분에 의해 변화하는 휴즈조건들을 나타내는 그래프이다. 수평선(X-축)은 드레인-소오스전압 V_DS이고, 수직선(Y-축)은 드레인-소오스전류 I_DS이다. X-축에서, 반전기 입력임계전압 V_th(INV)(점선)은 그의 축의 중심에 보이고 있다. 따라서, 전압 V_th(INV)의 좌측은 저전위레벨 "L"을 나타내며, 우측은 고전위레벨 "H"를 나타낸다. 제 1FET T_rl의 곡선은 도면에서 보인 바와같이 역으로 주어진다. 휴즈 F의 저항성분 R_F가 성질이 변화하면 그에 따라서 선들(R_Fl,……RF₆)는 휴즈 F의 저항성분들 R_F의 파라메터로서 주어진다. 이것은 다음과 같이 표현될 수 있다.

R_F6〈 R_F5〈 R_F4〈 R_F3〈 R_F2〈 R_Fl(1)

여기서 R_F1의 선은 휴즈가 용단된 상태를 나타내는 것이고, R_F2, R_F3, R_F4및 R_F5의 선들은 글로운 백 휴즈상태를 나타내며 또한 R_F6의 선은 휴즈가 도통상태에서 용단되지 않은 상태를 나타낸다. 이러한 선들과 곡선들의 교차점은 휴즈회로의 판정전위 V_p를 나타낸다. 도면에 보인 바와같이 휴즈 F의 저항성분 R_F가 용단된 상태의 휴즈의 저항성분보다 더 작아지면 판정전위 V_p는 반전기 임계전압 Vth를 넘어서 "H"로부터 "L"로 감소된다. 예를들어 R_F4와 R_F5의 교차점들은 도통상태에서 저전위레벨 "L"로 보일 수 있다. 따라서 종래의 휴즈회로는 오동작하여 트리밍 회로가 제어되지 않는다.

제 5b 도는 제 1FET T_r1의 전압-전류특성과 제 3 도에 보인 바와같은 그의 저항성분에 의해 변화하는 휴즈조건들을 나타내는 그래프이다. 모든 도면에서 동일 또는 유사부분은 동일 표시번호로 나타낸다. 도면에서 볼 수 있는 바와같이 만일 휴즈 F의 저항성분 R_F가 용단된 휴즈의 저항성분보다 더 작게 될 경우 판정전위 V_p는 제 2FET의 특성의 비선형때문에 고전위레벨 "H"에 유지된다. 예를들어, 비록 R_F4와 R_F5선들의 교차점들이 글로운 백 휴즈상태에 있을지라도 판정전위 V_p는 고전위레벨 "H"에 유지되는데 이 레벨은 반전기임계전압 Vth(INV)의 것보다 더 많은 레벨이다. 따라서 본 발명의 휴즈회로는 고정확성으로 동작한다.

제 6a 도는 제 3 도에 보인 바와같은 제 1 및 제 2FET들의 진압-전류특성을 나타내는 그래프이다. 도면에서, 수평선(X-축)은 드레인-소오스전압 V_DS이며, 수직선(Y-축)은 드레인-소오스전류I_DS이다. 제 6a 도는 제 2FET T_r4의 드레인-소오스전류 I_DS가 제 1FET T_r4의 것보다 더 크고, 휴즈 F의 저항 R_F가 이 FET들보다 더 작아야하는 요구조건에 부합됨을 나타내고 있다. 제 2FET T_r4의 전압-전류 특성은 휴즈조건들에 의해 변화된다. 곡선(a)는 휴즈 F가 용단되어 도통상태에 있을때의 상태를 나타내며, 곡선(b)는 휴즈F가 용단됐을때의 상태를 나타내며 곡선(C)는 휴즈가 "글로운 백 휴즈"상태에 있을때의 상태를 나타낸다.

제 6b 도는 동작점의 안정도를 나타내기 위한 그래프이다. 도면에서, 그래프는 제 6a 도에 보인 바와같은 제1 및 제 2FET들 T_r1과 T_r4의 전압-전류 특성에 의해 구성된다.

제 1FET T_rl과 제 FET T_r4의 소오스와 드레인간의 두 전압의 합은 다음과 같이 표현된다.

V_DS(T_r1) + V_DS(T_r4) (2)

이것은 전압원(V_DD一V_SS)에서 휴즈의 전압강하(I_D×R_F)을 뺀 것과 동일하므로 다음 관계식으로 나타낼 수 있다.

V_DS(T_r1) + V_DS(T_r4) = (V_DD-V_SS)-(I_D× R_F) (3)

상술한 바와같이, 회로는 정전류 모드로 동작되며, 식(3)의 우측은 상수로 간주되고 FET들 T_r1파 T_r4는각각의 부하로 간주되므로 식(3)의 관계는 제 6b 도와 같이 나타낼 수 있다. 여기서 제 6a 도의 제 1FET T_r1의곡선은 도면에 보인 바와같이 반대이다. 만약 다음과 같은 조건이 제 2 FET T_r4에서 만족된다면,

V_GS= V_G-V_S(4)

그리고

V_G1〈 V_GS2〈 V_GS3(5)

이선들의 교차점 P_A,P_B와 P_C는 휴즈가 각각 비용단상태, 용단상태 그리고 글로운 백 휴즈상태일때 각각의 경우들에 대한 FET들의 동작점들을 나타낼 수 있다. 동작점 P_A에서, 제 1FET T_r1의 드레인-소오스 전류 I_DS(T_rl)은 제 2FET T_r4의 것과 동일하며, 이는 다음과 같이 표현될 수 있다.

I_DS(T_r1) = I_DS(T_r4) (6)

상기 방정식으로부터, 동작점에서 FET들의 내부저항들을 결정할 수 있다. 이것은 이 FET들의 W/L비를 결정하여 사용될 수 있다. 도면에서 볼 수 있는 바와같이, 점 P_A의 전압은 용단되지 않은 휴즈를 나타내는 저전압이다. 점 P_B는 용단된 상태의 휴즈를 나타내는 고전위레벨 "H"이다. 만일 휴즈가 글로운 백휴즈상태일 경우, 동작점은 이 지점에서 판정전위 V_p가 여전히 고전위레벨 "H"일때조차 점 P_c로 이동한다. 제 1 도(종래)의 회로에서 휴즈 F의 저항성분 R_F가 1메가옴과 동일하도록 글로운 백 휴즈를 갖는다고 생각하면, 판정전위 V_p는 변전기 INV의 입력임계전압 Vth으로서 전원전압 V_DD-V_SS("L")의 절반이하가 되므로 용단되지 않을 것으로 판정된다.

더우기, 전술한 바와같이 제 1FET T_r1이 제 2FET T_r4의 포화전류보다 더 작아야만 될 필요가 있음을 제 6b 도로부터 이해할 수 있다. 만일 제 1FET T_r1의 포화전류가 제 2FET T_r4의 것보다 더 클 경우 동작점 P_A는 도면의 우측으로 오게 되므로 그것은 판정전위 Vp의 고전위레벨 "H"를 나타낸다.

상술한 기술에서는 n-채널 공핍 FET들이 사용됐으나 P-채널 FET나 고양 FET들로 할 수도 있음을 본 기술분야에 있는 자는 알것이다.

제 7a 및 7b 도는 CMOS회로에 적용된 본 발명에 의한 휴즈회로의 다른 실시예를 나타낸다. 도면에서, 제 7a 도 회로의 작용은 제 2 도 회로와 동일하며 제 7b 도 회로의 작용은 제 3 도 회로와 동일하다. 따라서, 제 7b 도에 대한 상세한 설명은 생략한다. 제 7a 도에서는 정전류원을 제공하기 위해 제 1 고양형 P-채널 FET T_rl, 제 2고양형 n-채널 FET T_r2및 휴즈 F는 양전원 V_DD와 음전원 V_SS간에 직렬로 연결된다. 그러한 휴즈회로에서, 출력단자(노드 1)은 제 1FET T_r1의 소오스 S_l과 제 2FET T_r2의 드레인 D₂간외 중심점에 배열된다. 마찬가지로 제 3고양형 P-채널 FET T_r3임피던스 소자들 Z(트랜지스터들 또는 저항들) 제 4고양형 n-채널 FET T_r4와 임계저항 R은 양전원 V_DD와 음전원 V_SS간에 직렬로 연결된다. 그러한 기준전압원 회로에서, 제 3FET T_r3의 게이트 G₃는 그의 드레인 D₃에 연결되며, 또한 제 1FET_r1외 게이트 G₁에 연결된다. 마찬가지로, 제 4FET T_r4외 게이트 G₄는 그의 드레인 D₄에 연결되며 또한 제 2FET Tr2의 게이토 G₂에 각각 연결된다.

제 2 도와 제 3 도에 보인 바와같은 상술한 기술은 공핍형 n-채널 FET로서 실시됐지만 제 7a 도에 보인 본 발명의 실시예는 고양형 P-채널 및 n-채널 FET들로 대치한 것이다. 따라서, 제 1 및 제 2FET T_rl, T_r2는 정전위가 각각 걸리는 게이토를 갖는 고양형 FET들이다. 휴즈 F의 저항 성분 R_F에 대응하여 변동시키기 위해 기준 전압원회로로부터 제 1FET T_r1의 게이트 G₁과 제 2FET T_r2의 게이트 G₂에 정전압을 걸어준다.

도면에서, 휴즈 F의 저항 R_F가 저항 R과 동일하고 또한 휴즈회로 소자들의 값들이 반전기 INV의 입력임계전압 V_th으로서(V_DD十V_SS)/2의 출력전압이 되도록 결정될때 만일 상기 조건들이 만족되면 저항 R의 저항성분 R_F는 휴즈 F의 임계소자에 응용될 수 있다.

제 7b 도에서, 예를들어 본 발명의 휴즈회로가 제 1FET T_rl의 W₁/L₁가 제 3FET T_r3외 W₃/L₃와 동일하고, 제 2FET T_r2가 제 4FET T_r4와 동일하고, 그리고 저항 R이 임피던스 소자 Z로서 사용되는 그러한 조합회로로 구성될때 만일 그러한 조건이 만족된다면 트랜지스터들의 온 상태의 상관비(예, T_r1/T_r3=T_r2/T_r4)를 포한하는 조합회로를 제공하도록 응용될 수 있다.

그리고, FET들의 온상태 저항 성분은 W/L비를 변화시킬 뿐만 아니라 다른 방법에 의해 변화될 수 있음을 명백히 알 것이다. 이러한 수정은 가능하며, 그들은 모두 본 발명의 범위내에 있다.

상술한 기술에서 사용된 휴즈회로부품들 즉, 트랜지스터들, 저항들 및 휴즈와 같은 임피던스 소자들은 모두 종래에 공지된 것으로 IC다이나 칩상에 제조될 수 있다. 또한 그러한 반도체장치의 제조방법 역시 모두 공지된 것으로 모든 종류의 반도체제조 방법이 적용될 수 있다.

본 발명은 또한 본 발명의 정신이나 기본 특징으로부터 벗어남이 없이 기타 특정한 형태로 실시될 수도 있다.

그러므로 여기서 기술된 실시예들은 그에만 국한되지 않는 것으로 본 발명의 청구범위에 의해서만 제한된다. 그러므로 청구범위내에서 등가범위내에서 수정 변경 가능하다.

Claims (10)

1. 제 1 전압을 공급하기 위한 제 1 전압원(V_DD)과, 상기 제 1 전압보다 낮은 제 2 전압을 공급하기 위한 제 2 전압원(V_SS)과, 게이트 소오스와 드레인을 갖는제 1 트랜지스터(제 2, 3 도 : T_r4, 제 7a, 7b 도; T_r2)와, 상기 드레인과 상기 제 1 전원간에 연결된 임피던스 소자(제 2, 3, 7a로 : T_rl)파, 그리고 상기 소오스와 상기 제 2 전원간에 연결된 휴즈(F)로 구성하되, 상기 제 1 트랜지스터(T_r4, T_r2)외 게이토와 소오스간의 전압은 상기 휴즈(F)가 용단되었는가의 여부에 의해 변화되며, 상기 휴즈가 용단조건에 있을때 상기 제 1 트랜지스터(T_r4, T_r2)의 온 상태의 저항성분은 상기 휴즈가 비용단조건에 있을때에 비해 더 큰 저항성분을 가지며 그리고, 상기 휴즈회로는 상기 휴즈가 상기 제 1트랜지스터(T_r4, T_r2)와 상기 휴즈조건에 대응하는 상기 임피던스 소자(T_rl)간의 접속점에서 용단되였는가의 여부를 판정하기 위한 전위를 발생시키는 것이 특징인 휴즈회로를 갖는 집적회로.
2. 제 1 항에서, 상기 제 1트랜지스터는 공핍형 트랜지스터인 것이 특징인 휴즈회로를 갖는 집적회로.
3. 제 1 항에서, 상기 임피던스 소자는 게이트, 소오스 및 드레인을 갖고 있으며 전전류 특성을 갖는 제 2 트랜지스터(T_rl)로 구성된 것이 특징인 휴즈회로를 갖는 집적회로.
4. 제 3 항에서, 상기 임피던스 소자는 상기 제 2트랜지스터의 게이트와 소오스간에 연결된 저항(R)을 더 포함하며 상기 전위는 상기 저항과 상기 제 1 트랜지스터의 드레인의 접속점에서 발생되는 것이 특징인 휴즈회로를 갖는 집적회로.
5. 제 4 항에서, 상기 저항(R)의 저항 성분은 상기 휴즈(F)가 비용단될때 휴즈 저항성분의 것과 동일한 것이 특징인 휴즈회로를 갖는 집적회로.
6. 제 3 항에서, 상기 제 2 트랜지스터는 공핍형 트랜지스터인 것이 특징인 휴즈회로를 갖는 집적회로.
7. 제 3 항에서, 상기 제 2 트랜지스터의 포화전류는 상기 제 1 트랜지스터의 것보다 더 작은 것이 특징인 휴즈회로를 갖는 집적회로.
8. 제 3 항에서, 상기 제 1트랜지스터(제 3 도 ; T_r4)의 W/L의 비는 제 2 트랜지스터(제 3 도 ; T_rl)의 것보다 작은 "여기서 W는 채널폭 그리고 L은 상기 제 l 및 제 2 트랜지스터들의 게이트전극의 채널 길이임 것이 특징인 휴즈회로를 갖는 집적회로.
9. 제 1 항에 있어서, 상기 제 1 트랜지스터의 상기 게이트는 상기 제 2 전원에 연결된 것이 특징인 휴즈회로를 갖는 집적회로.
10. 제 1 항에서, 상기 제 1 트랜지스터는 정전위를 공급받는 게이트를 갖는 고양형 트랜지스터인 것이 특징인 휴즈회로를 갖는 집적회로.

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