JP3748269B2 - 試験装置及び試験方法 - Google Patents
試験装置及び試験方法 Download PDFInfo
- Publication number
- JP3748269B2 JP3748269B2 JP2005504180A JP2005504180A JP3748269B2 JP 3748269 B2 JP3748269 B2 JP 3748269B2 JP 2005504180 A JP2005504180 A JP 2005504180A JP 2005504180 A JP2005504180 A JP 2005504180A JP 3748269 B2 JP3748269 B2 JP 3748269B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- under test
- control devices
- devices
- modules
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000012360 testing method Methods 0.000 title claims description 421
- 238000010998 test method Methods 0.000 title claims description 16
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 230000015654 memory Effects 0.000 description 23
- 238000012546 transfer Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318307—Generation of test inputs, e.g. test vectors, patterns or sequences computer-aided, e.g. automatic test program generator [ATPG], program translations, test program debugging
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31907—Modular tester, e.g. controlling and coordinating instruments in a bus based architecture
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Debugging And Monitoring (AREA)
Description
技術分野
本発明は、試験装置及び試験方法に関する。特に本発明は、複数の被試験デバイスのそれぞれを試験する複数の制御装置を備え、複数の被試験デバイスを並行して試験する試験装置及び試験方法に関する。また本出願は、下記の米国特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
米国特許出願番号１０／４０３，８１７ 出願日 平成１５年３月３１日
背景技術
従来の試験装置では、１つの制御装置が制御バスを介して複数のテストモジュールに制御データを提供することにより複数のテストモジュールを制御し、テストモジュールに接続された１又は複数の被試験デバイスの試験を並行して行っていた。このような試験装置は、例えば、特許第２５８３０５５号明細書、特許第２５８３０５６号明細書、特許第２５８３０５７号明細書、特許第２５８７９４０号明細書、特許第２５８７９４１号明細書、特許第２６２７７５１号明細書に開示されている。
ＣＰＵ等の複雑な論理回路を試験する場合、試験項目が多く、また試験結果に応じて被試験デバイス毎に異なる試験シーケンスで試験することが必要となる。そのため、複数の被試験デバイスを並行、かつ独立させて試験することが望ましい。しかしながら、従来の試験装置では、１つの制御装置で複数の被試験デバイスの試験を並行して行うので、被試験デバイス毎に異なる試験シーケンスで試験を行う場合には、各試験シーケンスをシーケンシャルに処理する必要があり、効率よく試験することができなかった。
また、複数の制御装置で複数の被試験デバイスを試験するように試験装置を構成した場合であっても、複数のテストモジュールと複数の被試験デバイスとの接続が固定的であると、ピン数等が異なる様々な種類の被試験デバイスと制御装置と常に対応させて試験することは困難である。
そこで本発明は、上記の課題を解決することができる試験装置及び試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
発明の開示
このような目的を達成するために、本発明の第１の形態によると、複数の被試験デバイスを試験する試験装置であって、複数の被試験デバイスのいずれかに接続され、接続された被試験デバイスに試験信号を供給する複数のテストモジュールと、複数のテストモジュールを制御し、複数の被試験デバイスのそれぞれを並行して試験する複数の制御装置と、複数の制御装置のそれぞれが複数の被試験デバイスのそれぞれに接続されるべく、複数の制御装置と複数のテストモジュールとの接続形態を設定する接続設定装置とを備える。
複数の制御装置のそれぞれは、複数の被試験デバイスのそれぞれの試験結果に応じて複数のテストモジュールを制御し、複数の被試験デバイスに対して異なる試験シーケンスを並列して実行してもよい。
接続設定装置は、複数の制御装置による複数の被試験デバイスの試験前に、複数の制御装置のうちの一の制御装置の指示に基づいて、複数の制御装置による複数の被試験デバイスの試験中の接続形態に設定してもよい。
接続設定装置は、テストモジュールから受信したデータパケットを制御装置に送信するシリアルインターフェースと、シリアルインターフェースがテストモジュールからデータパケットを受信しない場合に、シリアルインターフェースが送信するシリアルデータに空きが生じないようにＩＤＬＥパケットを提供するＩＤＬＥパケット生成部とを有してもよい。
複数の制御装置のそれぞれは、被試験デバイスの性能を判定する性能判定試験を被試験デバイスに対して実行させる性能判定試験実行部と、性能判定試験の結果に基づいて、被試験デバイスの動作仕様を決定する動作仕様決定部と、動作仕様決定部が決定した動作仕様に応じた良否判定試験を被試験デバイスに対して実行させる良否判定試験実行部と、良否判定試験の結果に基づいて、動作仕様決定部が決定した動作仕様における被試験デバイスの良否を判断する良否判断部とを有してもよい。
また、本発明の第２の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスを試験する制御装置を備え、制御装置は、被試験デバイスの性能を判定する性能判定試験を被試験デバイスに対して実行させる性能判定試験実行部と、性能判定試験の結果に基づいて、被試験デバイスの動作仕様を決定する動作仕様決定部と、動作仕様決定部が決定した動作仕様に応じた良否判定試験を被試験デバイスに対して実行させる良否判定試験実行部と、良否判定試験の結果に基づいて、動作仕様決定部が決定した動作仕様における被試験デバイスの良否を判定する良否判定部とを有する。
性能判定試験実行部は、被試験デバイスが有するメモリの性能を判定する性能判定試験を被試験デバイスに対して実行させ、動作仕様決定部は、メモリの一部が動作していない場合に、被試験デバイスの動作仕様の１つであるメモリ容量を、メモリの動作している部分のメモリ容量以下のメモリ容量に決定し、良否判定試験実行部は、被試験デバイスを動作仕様決定部が決定したメモリ容量を有するデバイスとして、被試験デバイスに対して良否判定試験を実行させ、良否判定部は、被試験デバイスを動作仕様決定部が決定したメモリ容量のデバイスとして、被試験デバイスの良否を判定してもよい。
また、本発明の第３の形態によると、複数の制御装置によって複数の被試験デバイスのそれぞれを並行して試験する試験方法であって、複数の制御装置のそれぞれが、被試験デバイスの性能を判定する性能判定試験を被試験デバイスに対して実行させる性能判定試験実行段階と、性能判定試験の結果に基づいて、被試験デバイスの動作仕様を決定する動作仕様決定段階と、決定した動作仕様に応じた良否判定試験を被試験デバイスに対して実行させる良否判定試験実行段階と、良否判定試験の結果に基づいて、決定した動作仕様における被試験デバイスの良否を判定する良否判定段階部とを備える。
また、本発明の第４の形態によると、複数の被試験デバイスのいずれかに接続され、接続された被試験デバイスに試験信号を供給する複数のテストモジュールと、複数のテストモジュールを制御し、複数の被試験デバイスを試験する複数の制御装置とを備える試験装置による試験方法であって、複数の制御装置と複数のテストモジュールとの接続形態を示す接続切換設定データを取得する段階と、接続切換設定データに基づいて、複数の制御装置のそれぞれが複数の被試験デバイスのそれぞれに接続されるべく、複数の制御装置と複数のテストモジュールとの接続形態を設定する段階と、複数の制御装置が複数のテストモジュールを制御し、複数の被試験デバイスのそれぞれを並行して試験する段階とを備える。
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。
【図面の簡単な説明】
図１は、試験装置１０の構成の一例を示す。
図２は、試験装置１０の構成の一例を示す。
図３は、サイト制御装置１３０ａの機能構成の一例を示す。
図４は、接続設定装置１４０のハードウェア構成の一例を示す。
図５は、接続設定装置１４０のハードウェア構成の一例を示す。
図６は、Ｃｏｎｆｉｇレジスタ２５０のデータ構成の一例を示す。
図７は、接続切換設定データの一例を示す。
発明を実施するための最良の形態
以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１及び図２は、本発明の一実施形態に係る試験装置１０の構成の一例を示す。試験装置１０は、試験信号を生成してＤＵＴ１００（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：被試験デバイス）に供給し、ＤＵＴ１００が試験信号に基づいて動作した結果出力する結果信号が期待値と一致するか否かに基づいてＤＵＴ１００の良否を判断する。本実施形態に係る試験装置１０は、オープンアーキテクチャにより実現され、ＤＵＴ１００に試験信号を供給するテストモジュール１５０として、オープンアーキテクチャに基づくモジュールを用いることができる。そして、接続設定装置１４０は、ＤＵＴ１００のピンの数、ロードモジュール１６０の配線の形態、テストモジュール１５０の種類等に応じて、サイト制御装置１３０とテストモジュール１５０との接続形態を設定する。これにより、試験装置１０は、サイト制御装置１３０とＤＵＴ１００とが一対一に対応するように接続し、１つのサイト制御装置１３０が１つのＤＵＴ１００を試験する。そのため、複数のサイト制御装置１３０ａ〜ｈは、複数のＤＵＴ１００を並行して試験し、さらに複数のサイト制御装置１３０ａ〜ｈは、それぞれのＤＵＴ１００の性能に応じて異なる試験シーケンスを実行できる。
試験装置１０は、システム制御装置１１０、通信ネットワーク１２０、サイト制御装置１３０ａ〜ｈ、接続設定装置１４０、テストモジュール１５０ａ〜ｆ、及びロードボード１６０ａ〜ｄを備え、ＤＵＴ１００ａ〜ｄに接続される。
システム制御装置１１０は、試験装置１０がＤＵＴ１００ａ〜ｄの試験に用いる試験制御プログラム、試験プログラム、及び試験データ等を外部のネットワーク等を介して受信し、格納する。通信ネットワーク１２０は、システム制御装置１１０とサイト制御装置１３０ａ〜ｈとを接続し、これらの間の通信を中継する。
サイト制御装置１３０ａ〜ｈは、本発明に係る制御装置の一例であり、複数のテストモジュールを制御し、複数のＤＵＴ１００のそれぞれを並行して試験する。ここで、複数のサイト制御装置１３０ａ〜ｈは、それぞれ一のＤＵＴ１００の試験を制御する。例えば、図１において、サイト制御装置１３０ａは、ＤＵＴ１００ａに接続されたテストモジュール１５０ａ〜ｆに接続され、ＤＵＴ１００ａの試験を制御する。また、図２において、サイト制御装置１３０ａは、ＤＵＴ１００ｂに接続されたテストモジュール１５０ａ〜ｂに接続され、ＤＵＴ１００ｂの試験を制御し、サイト制御装置１３０ｂは、ＤＵＴ１００ｃに接続されたテストモジュール１５０ｃ〜ｄに接続され、ＤＵＴ１００ｃの試験を制御する。
より具体的には、サイト制御装置１３０ａ〜ｈは、通信ネットワーク１２０を介してシステム制御装置１１０から試験制御プログラムを取得し実行する。次に、サイト制御装置１３０ａ〜ｈは、試験制御プログラムに基づいて、当該ＤＵＴ１００ａ〜ｄの試験に用いる試験プログラム及び試験データをシステム制御装置１１０から取得し、接続設定装置１４０を介して当該ＤＵＴ１００の試験に用いるテストモジュール１５０ａ〜ｆに格納する。次に、サイト制御装置１３０ａ〜ｈは、接続設定装置１４０を介して、試験プログラム及び試験データに基づく試験の開始をテストモジュール１５０ａ〜ｆに指示する。そして、サイト制御装置１３０ａ〜ｈは、試験が終了したことを示す割込み等を例えばテストモジュール１５０ａ〜ｆから受信し、試験結果に基づいて次の試験を各モジュールに行なわせる。即ち、複数のサイト制御装置１３０ａ〜ｈのそれぞれは、複数のＤＵＴ１００のそれぞれの試験結果に応じて複数のテストモジュール１５０ａ〜ｆを制御し、複数のＤＵＴ１００に対して異なる試験シーケンスを並行して実行する。
接続設定装置１４０は、複数のサイト制御装置１３０ａ〜ｈのそれぞれが複数のＤＵＴ１００のそれぞれに接続されるべく、複数のサイト制御装置１３０ａ〜ｈと複数のテストモジュール１５０ａ〜ｆとの接続形態を設定する。即ち、複数のサイト制御装置１３０ａ〜ｈのそれぞれを、サイト制御装置１３０ａ〜ｈがそれぞれ制御するテストモジュール１５０ａ〜ｆのいずれかに接続し、これらの間の通信を中継する。
接続設定装置１４０は、複数のサイト制御装置１３０ａ〜ｈによる複数のＤＵＴ１００の試験前に、複数のサイト制御装置１３０ａ〜ｈのうちの一のサイト制御装置１３０の指示に基づいて、複数のサイト制御装置１３０ａ〜ｈによる複数のＤＵＴ１００の試験中の、複数のサイト制御装置１３０ａ〜ｈと複数のテストモジュール１５０ａ〜ｆとの接続形態を設定する。例えば、図２においては、サイト制御装置１３０ａは、複数のテストモジュール１５０ａ〜ｂに接続するように設定され、これらを用いてＤＵＴ１００ｂの試験を行う。また、サイト制御装置１３０ｂは、複数のテストモジュール１５０ｃ〜ｄに接続するように設定され、これらを用いてＤＵＴ１００ｃの試験を行う。
ロードボード１６０ａ〜ｄには、複数のＤＵＴ１００が載置され、複数のテストモジュール１５０ａ〜ｆを対応するＤＵＴ１００の端子に接続する。
図２に示すサイト制御装置１３０ａ〜ｈが複数のテストモジュール１５０ａ〜ｆを用いてＤＵＴ１００ｂ〜ｄを試験するための構成及び動作は、図１に示すサイト制御装置１３０ａが複数のテストモジュール１５０ａ〜ｆを用いてＤＵＴ１００ａを試験するための構成及び動作と略同様であるため、以下相違点を除き図１に示すサイト制御装置１３０ａがＤＵＴ１００ａを試験するための構成及び動作を中心に説明する。
複数のテストモジュール１５０ａ〜ｆは、ＤＵＴ１００ａが有する複数の端子の一部ずつにそれぞれ接続され、サイト制御装置１３０ａにより格納された試験プログラム及び試験データに基づいてＤＵＴ１００ａの試験を行う。ＤＵＴ１００ａの試験において、テストモジュール１５０ａ〜ｆは、試験プログラムにより定められたシーケンスに基づいて試験データから試験信号を生成し、テストモジュール１５０ａ〜ｆのそれぞれに接続されたＤＵＴ１００ａの端子に試験信号を供給する。そして、ＤＵＴ１００ａが試験信号に基づいて動作した結果出力する結果信号を取得して期待値と比較し、比較結果を格納する。
また、テストモジュール１５０ａ〜ｆは、試験プログラムの処理が完了した場合や、試験プログラムの実行中に異常が生じた場合等において、サイト制御装置１３０ａに対して割込みを発生する。この割込みは、接続設定装置１４０を介してテストモジュール１５０ａ〜ｆに対応するサイト制御装置１３０ａに通知され、サイト制御装置１３０ａが有するプロセッサにより割込み処理が行われる。
以上において、試験装置１０は、オープンアーキテクチャにより実現され、オープンアーキテクチャ規格を満たす各種のモジュールを使用することができる。そして、試験装置１０は、接続設定装置１４０が有する任意の接続スロットにテストモジュール１５０ａ〜ｆを挿入して使用することができる。この際、試験装置１０の使用者等は、例えばサイト制御装置１３０ａを介して接続設定装置１４０の接続形態を変更し、ＤＵＴ１００の試験に用いる複数のテストモジュール１５０ａ〜ｆを、ＤＵＴ１００の試験を制御するサイト制御装置１３０ａ〜ｈのいずれかに接続させることができる。これにより、試験装置１０の使用者は、複数のＤＵＴ１００のそれぞれの端子数、端子の配置、端子の種類、又は試験の種類等に応じて、複数のサイト制御装置１３０ａ〜ｈとテストモジュール１５０ａ〜ｆとを適切に接続し、サイト制御装置１３０とＤＵＴ１００とを一対一に対応させ、複数のＤＵＴ１００を独立に並行して試験することができる。したがって、複数のＤＵＴ１００に対して異なる試験シーケンスで試験をする場合であっても、複数のＤＵＴ１００を並行して試験することにより試験時間を短縮することができる。
図３は、本実施形態に係るサイト制御装置１３０の機能構成の一例を示す。サイト制御装置１３０ａ〜ｈのそれぞれは、ＤＵＴ１００の性能を判定する性能判定試験をＤＵＴ１００に対して実行させる性能判定試験実行部１７０と、ＤＵＴ１００の動作仕様を決定する動作仕様決定部１８０と、ＤＵＴ１００の動作仕様に対応づけて良否判定試験の試験条件の種類を格納する試験条件格納部１９０と、良否判定試験をＤＵＴ１００に対して実行させる良否判定試験実行部２００と、動作仕様決定部１８０が決定した動作仕様におけるＤＵＴ１００の良否を判定する良否判定部２０５とを有する。
性能判定試験実行部１７０は、ＤＵＴ１００の性能として、ＤＵＴ１００が有するメモリの性能であるメモリ容量（例えばキャッシュサイズ）、動作周波数、システムバス周波数、許容電圧、消費電力、システムバスへのドライブ能力等を判定する性能判定試験をテストモジュール１５０に実行させる。そして。動作仕様決定部１８０は、性能判定試験実行部１７０による性能判定試験の結果に基づいて、ＤＵＴ１００の動作仕様として、メモリ容量、動作周波数、システムバス周波数、許容電圧、消費電力、ドライブ能力等を決定する。例えば、ＤＵＴ１００が有するメモリの一部が動作していない場合に、ＤＵＴ１００の動作仕様の１つであるメモリ容量を、ＤＵＴ１００が有するメモリの動作している部分のメモリ容量以下のメモリ容量に決定する。
そして、良否判定試験実行部２００は、試験条件格納部１９０から動作仕様決定部１８０が決定した動作仕様に応じて良否判定試験の試験条件を選択し、動作仕様決定部１８０が決定した動作仕様に応じた良否判定試験をテストモジュール１５０に実行させる。具体的には、ＤＵＴ１００を動作仕様決定部１８０が決定したメモリ容量を有し、動作仕様決定部１８０が決定した動作周波数、システムバス周波数、許容電圧、消費電力、及び／又はドライブ能力で動作するデバイスとして、ＤＵＴ１００に対して良否判定試験を実行させる。そして、良否判定部２０５は、良否判定試験実行部２００による良否判定試験の結果に基づいて、ＤＵＴ１００を動作仕様決定部１８０が決定したメモリ容量を有し、動作周波数、システムバス周波数、許容電圧、消費電力、及び／又はドライブ能力等で動作するデバイスとして、ＤＵＴ１００の良否を判定する。
本実施形態のサイト制御装置１３０によれば、ＤＵＴ１００の性能の試験結果に基づいて動作仕様を決定して選別し、その後選別された動作仕様に応じた試験シーケンスで試験が実行され、選別された動作仕様における条件を満たすか否かを判定することができる。さらに、複数のサイト制御装置１３０ａ〜ｈと複数のＤＵＴ１００とが一対一で対応しているので、複数のサイト制御装置１３０ａ〜ｈが並行して、複数のＤＵＴ１００に対してそれぞれが異なる試験シーケンスで動作することができるので、効率よく動作仕様の選別及び試験を行うことができる。
図４は、本実施形態に係る接続設定装置１４０のハードウェア構成の一例を示す。図４では、接続設定装置１４０のハードウェア構成のうち、サイト制御装置１３０からテストモジュール１５０へのデータ転送のために用いられる部分を示す。
接続設定装置１４０は、複数のＯ／Ｅデコーダ２１０ａ〜ｈ、複数のＦＩＦＯレジスタメモリ２２０ａ〜ｈ、複数のＦＩＦＯコントローラ２３０ａ〜ｈ、Ｃｏｎｆｉｇコントローラ２４０、Ｃｏｎｆｉｇレジスタ２５０、複数のマルチプレクサ２６０ａ〜ｇ、及び複数のＯ／Ｅデコーダ２７０ａ〜ｇを有する。
複数のＯ／Ｅデコーダ２１０ａ〜ｈは、複数のサイト制御装置１３０ａ〜ｈのそれぞれから、テストモジュール１５０ａ〜ｆ内の記録領域に対する書込命令及び書込データ、又は読出命令等の制御データを受信して光電変換し、複数のＦＩＦＯレジスタメモリ２２０ａ〜ｈのそれぞれに供給する。複数のＦＩＦＯレジスタメモリ２２０ａ〜ｈは、複数のＯ／Ｅデコーダ２１０ａ〜ｈのそれぞれが光電変換した制御データを取得して一時的に保持する。複数のＦＩＦＯコントローラ２３０ａ〜ｈは、複数のＦＩＦＯレジスタメモリ２２０ａ〜ｈのそれぞれから制御データを読み出し、複数のマルチプレクサ２６０ａ〜ｇのそれぞれに供給する。
Ｃｏｎｆｉｇコントローラ２４０は、ＦＩＦＯコントローラ２３０ａが読み出した制御データのうちの、接続設定装置１４０の接続切換設定データを含む設定データを取得する。接続切換設定データは、サイト制御装置１３０ａ〜ｈとテストモジュール１５０ａ〜ｇとの接続形態を示すデータである。そして、Ｃｏｎｆｉｇレジスタ２５０は、Ｃｏｎｆｉｇコントローラ２４０が取得した接続切換設定データを保持し、複数のマルチプレクサ２６０ａ〜ｇを設定する。複数のマルチプレクサ２６０ａ〜ｇは、Ｃｏｎｆｉｇレジスタ２５０が保持する接続切換設定データに基づいて、ＦＩＦＯコントローラ２３０ａ〜ｈが読み出した制御データのうちのいずれかを選択し、複数のＯ／Ｅデコーダ２７０ａ〜ｇのそれぞれに供給する。複数のＯ／Ｅデコーダ２７０ａ〜ｇは、複数のマルチプレクサ２６０ａ〜ｇのそれぞれが選択した制御データを電光変換してテストモジュール１５０ａ〜ｇのそれぞれに送信する。
以上のように、サイト制御装置１３０ａから供給される接続切換設定データをＣｏｎｆｉｇレジスタ２５０が保持することによってマルチプレクサ２６０ａ〜ｇが設定され、複数のサイト制御装置１３０ａ〜ｈと複数のＤＵＴ１００とが一対一に対応するよう、サイト制御装置１３０ａ〜ｈとテストモジュール１５０ａ〜ｇとを接続することができる。
図５は、本実施形態に係る接続設定装置１４０のハードウェア構成の一例を示す。図５では、接続設定装置１４０のハードウェア構成のうち、テストモジュール１５０からサイト制御装置１３０への、書込命令に対する応答又は読出命令に対する読出データ等のデータ転送のために用いられる部分を示す。
接続設定装置１４０は、複数のＦＩＦＯレジスタメモリ２８０ａ〜ｇ、複数のＦＩＦＯコントローラ２９０ａ〜ｇ、複数のマルチプレクサ３００ａ〜ｈ、複数のアービタ３１０ａ〜ｈ、及び複数のＩＤＬＥパケット生成部３２０ａ〜ｈをさらに有する。なお、Ｏ／Ｅデコーダ２１０ａ〜ｈは、本発明のシリアルインターフェースの一例であり、テストモジュール１５０ａ〜ｇから受信したデータパケットをサイト制御装置１３０ａ〜ｈに送信する。
複数のＯ／Ｅデコーダ２７０ａ〜ｇは、複数のサイト制御装置１３０ａ〜ｈの要求に基づいて複数テストモジュール１５０ａ〜ｇのそれぞれが出力した、ＤＵＴ１００の試験結果を示すデータである読出データを受信して光電変換し、複数のＦＩＦＯレジスタメモリ２８０ａ〜ｇのそれぞれに供給する。複数のＦＩＦＯレジスタメモリ２８０ａ〜ｇは、複数のＯ／Ｅデコーダ２７０ａ〜ｇのそれぞれが光電変換した読出データを取得して一時的に保持する。複数のＦＩＦＯコントローラ２９０ａ〜ｇは、複数のＦＩＦＯレジスタメモリ２８０ａ〜ｇのそれぞれから読出データを読み出す。
ＦＩＦＯコントローラ２９０ａ〜ｇのそれぞれは、複数のマルチプレクサ３００ａ〜ｈのそれぞれに対してデータ転送を要求するための複数のＲＥＱ出力端子を有し、データ転送を要求するアービタ３１０に対してリクエストコマンド（ＲＥＱ）を出力する。また、ＦＩＦＯコントローラ２９０ａ〜ｇのそれぞれは、ＲＥＱに対する複数のアービタ３１０ａ〜ｈからの応答を受け取るＧＮＴ入力端子を有し、データ転送を要求したマルチプレクサ３００からグラントコマンド（ＧＮＴ）を受け取る。
複数のＦＩＦＯコントローラ２９０ａ〜ｇは、サイト制御装置１３０ａ〜ｈのいずれかに読出データ（Ｒ＿ＤＡＴＡ）を供給する場合に、まず当該読出データを供給するサイト制御装置１３０に対応するアービタ３１０ａ〜ｈのいずれかにＲＥＱを供給する。アービタ３１０ａ〜ｈは、ＦＩＦＯコントローラ２９０ａ〜ｇのいずれかからＲＥＱを受け取ると、Ｃｏｎｆｉｇレジスタ２５０が保持する接続切換設定データに基づいて、ＦＩＦＯコントローラ２９０ａ〜ｇのうちで読出データの出力を許可するＦＩＦＯコントローラ２９０にグラントコマンド（ＧＮＴ）を供給する。そして、ＧＮＴを受け取ったＦＩＦＯコントローラ２９０は、Ｒ＿ＤＡＴＡをマルチプレクサ３００ａ〜ｈに供給する。
複数のマルチプレクサ３００ａ〜ｈは、アービタ３１０ａ〜ｈの制御に基づいて、アービタ３１０ａ〜ｈがＧＮＴを供給したＦＩＦＯコントローラ２９０からのＲ＿ＤＡＴＡをそれぞれ選択し、複数のＯ／Ｅデコーダ２１０ａ〜ｈのそれぞれに供給する。複数のＯ／Ｅデコーダ２１０ａ〜ｈは、複数のマルチプレクサ３００ａ〜ｈのそれぞれが選択したＲ＿ＤＡＴＡを電光変換して対応するサイト制御装置１３０ａ〜ｈのそれぞれに送信する。
ＩＤＬＥパケット生成部３２０ａ〜ｈは、複数のＯ／Ｅデコーダ２１０ａ〜ｈがテストモジュール１５０ａ〜ｇからのデータパケットを受信しない場合、即ちアービタ３１０ａ〜ｈがＦＩＦＯコントローラ２９０ａ〜ｇのいずれをも選択していない場合に、複数のＯ／Ｅデコーダ２１０ａ〜ｈがテストモジュール１５０ａ〜ｇに送信するシリアルデータに空きが生じないように、複数のＯ／Ｅデコーダ２１０ａ〜ｈが送信するシリアルデータにＩＤＬＥパケットを挿入する。また、マルチプレクサ３００ａは、Ｃｏｎｆｉｇコントローラ２４０がＣｏｎｆｉｇレジスタ２５０から読み出した設定データを取得して、サイト制御装置１３０ａ供給する。
以上のように、アービタ３１０ａ〜ｈが、Ｃｏｎｆｉｇレジスタ２５０が保持する接続切換設定データに基づいて、マルチプレクサ３００ａ〜ｈが読出データを取得すべきＦＩＦＯコントローラ２９０ａ〜ｇを選択することにより、サイト制御装置１３０は、制御データを送信したテストモジュール１５０から読出データを取得することができる。また、ＩＤＬＥ生成部３２０ａ〜ｈによってテストモジュール１５０ａ〜ｇに送信されるシリアルデータに空きを生じさせないことによって、テストモジュール１５０ａ〜ｇのＰＬＬ回路による内部クロックのフェイズロックを常に維持することができ、テストモジュール１５０ａ〜ｇの内部クロックにずれを生じさせることなく高速シリアルデータ転送を行うことができる。
図６は、本実施形態に係るＣｏｎｆｉｇレジスタ２５０のデータ構成の一例を示す。Ｃｏｎｆｉｇレジスタ２５０は、アドレス（１７ｈ〜１Ｅｈ）に対応づけて、接続切換設定データ（Ｓｗｉｔｃｈ Ｓｅｌｅｃｔ １〜Ｓｗｉｔｃｈ Ｓｅｌｅｃｔ ８）、即ち複数のマルチプレクサ２６０がそれぞれ選択するサイト制御装置１３０を保持する。例えば、アドレス１７ｈに格納されたＳｗｉｔｃｈ Ｓｅｌｅｃｔ １は、１〜８番目のマルチプレクサ２６０を設定する接続切換設定データであり、アドレス１８ｈに格納されたＳｗｉｔｃｈ Ｓｅｌｅｃｔ ２は、９〜１６番目のマルチプレクサ２６０を設定する接続切換設定データである。Ｃｏｎｆｉｇレジスタ２５０は、接続設定装置１４０が有するマルチプレクサ２６０の数に応じた数の接続切換設定データを保持する。
図７は、本実施形態に係る接続切換設定データの一例を示す。なお、図７では、図６に示した接続切換設定データ（Ｓｗｉｔｃｈ Ｓｅｌｅｃｔ １）３００の具体的な内容を示す。
Ｃｏｎｆｉｇレジスタ２５０は、接続設定装置１４０のポート（Ｐｏｒｔ１〜Ｐｏｒｔ８）に対応づけて、サイト制御装置１３０の番号（ＣＰＵ ＮＯ．）、及び設定の有効／無効（ＯＮ／ＯＦＦ）を格納する。接続設定装置１４０のポート（Ｐｏｒｔ１〜Ｐｏｒｔ８）は、１〜８番目のマルチプレクサ２６０に対応しており、サイト制御装置１３０の番号（ＣＰＵ ＮＯ．）は、１〜８番目のマルチプレクサ２６０が選択するサイト制御装置１３０を示す。
本実施形態では、Ｃｏｎｆｉｇレジスタ２５０が接続設定装置１４０の接続切換の設定の有効／無効を格納しているが、サイト制御装置１３０が設定の有効／無効を制御する等の他の手段により同様の機能を実現してもよい。
以上のようなＣｏｎｆｉｇレジスタ２５０のデータ構成により、複数のマルチプレクサ２６０が選択するサイト制御装置１３０を切り換えて、サイト制御装置１３０とＤＵＴ１００とが一対一に対応するように接続し、複数のサイト制御装置１３０が並行して複数のＤＵＴ１００が試験することを実現することができる。
以上発明の実施形態を説明したが、本出願に係る発明の技術的範囲は上記の実施形態に限定されるものではない。上記実施形態に種々の変更を加えて、請求の範囲に記載の発明を実施することができる。そのような発明が本出願に係る発明の技術的範囲に属することもまた請求の範囲の記載から明らかである。
産業上の利用可能性
以上の説明から明らかなように、本発明によれば、複数の被試験デバイスのそれぞれを並行して試験する試験装置及び試験方法を実現することができる。
本発明は、試験装置及び試験方法に関する。特に本発明は、複数の被試験デバイスのそれぞれを試験する複数の制御装置を備え、複数の被試験デバイスを並行して試験する試験装置及び試験方法に関する。また本出願は、下記の米国特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
米国特許出願番号１０／４０３，８１７ 出願日 平成１５年３月３１日
背景技術
従来の試験装置では、１つの制御装置が制御バスを介して複数のテストモジュールに制御データを提供することにより複数のテストモジュールを制御し、テストモジュールに接続された１又は複数の被試験デバイスの試験を並行して行っていた。このような試験装置は、例えば、特許第２５８３０５５号明細書、特許第２５８３０５６号明細書、特許第２５８３０５７号明細書、特許第２５８７９４０号明細書、特許第２５８７９４１号明細書、特許第２６２７７５１号明細書に開示されている。
ＣＰＵ等の複雑な論理回路を試験する場合、試験項目が多く、また試験結果に応じて被試験デバイス毎に異なる試験シーケンスで試験することが必要となる。そのため、複数の被試験デバイスを並行、かつ独立させて試験することが望ましい。しかしながら、従来の試験装置では、１つの制御装置で複数の被試験デバイスの試験を並行して行うので、被試験デバイス毎に異なる試験シーケンスで試験を行う場合には、各試験シーケンスをシーケンシャルに処理する必要があり、効率よく試験することができなかった。
また、複数の制御装置で複数の被試験デバイスを試験するように試験装置を構成した場合であっても、複数のテストモジュールと複数の被試験デバイスとの接続が固定的であると、ピン数等が異なる様々な種類の被試験デバイスと制御装置と常に対応させて試験することは困難である。
そこで本発明は、上記の課題を解決することができる試験装置及び試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
発明の開示
このような目的を達成するために、本発明の第１の形態によると、複数の被試験デバイスを試験する試験装置であって、複数の被試験デバイスのいずれかに接続され、接続された被試験デバイスに試験信号を供給する複数のテストモジュールと、複数のテストモジュールを制御し、複数の被試験デバイスのそれぞれを並行して試験する複数の制御装置と、複数の制御装置のそれぞれが複数の被試験デバイスのそれぞれに接続されるべく、複数の制御装置と複数のテストモジュールとの接続形態を設定する接続設定装置とを備える。
複数の制御装置のそれぞれは、複数の被試験デバイスのそれぞれの試験結果に応じて複数のテストモジュールを制御し、複数の被試験デバイスに対して異なる試験シーケンスを並列して実行してもよい。
接続設定装置は、複数の制御装置による複数の被試験デバイスの試験前に、複数の制御装置のうちの一の制御装置の指示に基づいて、複数の制御装置による複数の被試験デバイスの試験中の接続形態に設定してもよい。
接続設定装置は、テストモジュールから受信したデータパケットを制御装置に送信するシリアルインターフェースと、シリアルインターフェースがテストモジュールからデータパケットを受信しない場合に、シリアルインターフェースが送信するシリアルデータに空きが生じないようにＩＤＬＥパケットを提供するＩＤＬＥパケット生成部とを有してもよい。
複数の制御装置のそれぞれは、被試験デバイスの性能を判定する性能判定試験を被試験デバイスに対して実行させる性能判定試験実行部と、性能判定試験の結果に基づいて、被試験デバイスの動作仕様を決定する動作仕様決定部と、動作仕様決定部が決定した動作仕様に応じた良否判定試験を被試験デバイスに対して実行させる良否判定試験実行部と、良否判定試験の結果に基づいて、動作仕様決定部が決定した動作仕様における被試験デバイスの良否を判断する良否判断部とを有してもよい。
また、本発明の第２の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスを試験する制御装置を備え、制御装置は、被試験デバイスの性能を判定する性能判定試験を被試験デバイスに対して実行させる性能判定試験実行部と、性能判定試験の結果に基づいて、被試験デバイスの動作仕様を決定する動作仕様決定部と、動作仕様決定部が決定した動作仕様に応じた良否判定試験を被試験デバイスに対して実行させる良否判定試験実行部と、良否判定試験の結果に基づいて、動作仕様決定部が決定した動作仕様における被試験デバイスの良否を判定する良否判定部とを有する。
性能判定試験実行部は、被試験デバイスが有するメモリの性能を判定する性能判定試験を被試験デバイスに対して実行させ、動作仕様決定部は、メモリの一部が動作していない場合に、被試験デバイスの動作仕様の１つであるメモリ容量を、メモリの動作している部分のメモリ容量以下のメモリ容量に決定し、良否判定試験実行部は、被試験デバイスを動作仕様決定部が決定したメモリ容量を有するデバイスとして、被試験デバイスに対して良否判定試験を実行させ、良否判定部は、被試験デバイスを動作仕様決定部が決定したメモリ容量のデバイスとして、被試験デバイスの良否を判定してもよい。
また、本発明の第３の形態によると、複数の制御装置によって複数の被試験デバイスのそれぞれを並行して試験する試験方法であって、複数の制御装置のそれぞれが、被試験デバイスの性能を判定する性能判定試験を被試験デバイスに対して実行させる性能判定試験実行段階と、性能判定試験の結果に基づいて、被試験デバイスの動作仕様を決定する動作仕様決定段階と、決定した動作仕様に応じた良否判定試験を被試験デバイスに対して実行させる良否判定試験実行段階と、良否判定試験の結果に基づいて、決定した動作仕様における被試験デバイスの良否を判定する良否判定段階部とを備える。
また、本発明の第４の形態によると、複数の被試験デバイスのいずれかに接続され、接続された被試験デバイスに試験信号を供給する複数のテストモジュールと、複数のテストモジュールを制御し、複数の被試験デバイスを試験する複数の制御装置とを備える試験装置による試験方法であって、複数の制御装置と複数のテストモジュールとの接続形態を示す接続切換設定データを取得する段階と、接続切換設定データに基づいて、複数の制御装置のそれぞれが複数の被試験デバイスのそれぞれに接続されるべく、複数の制御装置と複数のテストモジュールとの接続形態を設定する段階と、複数の制御装置が複数のテストモジュールを制御し、複数の被試験デバイスのそれぞれを並行して試験する段階とを備える。
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。
【図面の簡単な説明】
図１は、試験装置１０の構成の一例を示す。
図２は、試験装置１０の構成の一例を示す。
図３は、サイト制御装置１３０ａの機能構成の一例を示す。
図４は、接続設定装置１４０のハードウェア構成の一例を示す。
図５は、接続設定装置１４０のハードウェア構成の一例を示す。
図６は、Ｃｏｎｆｉｇレジスタ２５０のデータ構成の一例を示す。
図７は、接続切換設定データの一例を示す。
発明を実施するための最良の形態
以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１及び図２は、本発明の一実施形態に係る試験装置１０の構成の一例を示す。試験装置１０は、試験信号を生成してＤＵＴ１００（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：被試験デバイス）に供給し、ＤＵＴ１００が試験信号に基づいて動作した結果出力する結果信号が期待値と一致するか否かに基づいてＤＵＴ１００の良否を判断する。本実施形態に係る試験装置１０は、オープンアーキテクチャにより実現され、ＤＵＴ１００に試験信号を供給するテストモジュール１５０として、オープンアーキテクチャに基づくモジュールを用いることができる。そして、接続設定装置１４０は、ＤＵＴ１００のピンの数、ロードモジュール１６０の配線の形態、テストモジュール１５０の種類等に応じて、サイト制御装置１３０とテストモジュール１５０との接続形態を設定する。これにより、試験装置１０は、サイト制御装置１３０とＤＵＴ１００とが一対一に対応するように接続し、１つのサイト制御装置１３０が１つのＤＵＴ１００を試験する。そのため、複数のサイト制御装置１３０ａ〜ｈは、複数のＤＵＴ１００を並行して試験し、さらに複数のサイト制御装置１３０ａ〜ｈは、それぞれのＤＵＴ１００の性能に応じて異なる試験シーケンスを実行できる。
試験装置１０は、システム制御装置１１０、通信ネットワーク１２０、サイト制御装置１３０ａ〜ｈ、接続設定装置１４０、テストモジュール１５０ａ〜ｆ、及びロードボード１６０ａ〜ｄを備え、ＤＵＴ１００ａ〜ｄに接続される。
システム制御装置１１０は、試験装置１０がＤＵＴ１００ａ〜ｄの試験に用いる試験制御プログラム、試験プログラム、及び試験データ等を外部のネットワーク等を介して受信し、格納する。通信ネットワーク１２０は、システム制御装置１１０とサイト制御装置１３０ａ〜ｈとを接続し、これらの間の通信を中継する。
サイト制御装置１３０ａ〜ｈは、本発明に係る制御装置の一例であり、複数のテストモジュールを制御し、複数のＤＵＴ１００のそれぞれを並行して試験する。ここで、複数のサイト制御装置１３０ａ〜ｈは、それぞれ一のＤＵＴ１００の試験を制御する。例えば、図１において、サイト制御装置１３０ａは、ＤＵＴ１００ａに接続されたテストモジュール１５０ａ〜ｆに接続され、ＤＵＴ１００ａの試験を制御する。また、図２において、サイト制御装置１３０ａは、ＤＵＴ１００ｂに接続されたテストモジュール１５０ａ〜ｂに接続され、ＤＵＴ１００ｂの試験を制御し、サイト制御装置１３０ｂは、ＤＵＴ１００ｃに接続されたテストモジュール１５０ｃ〜ｄに接続され、ＤＵＴ１００ｃの試験を制御する。
より具体的には、サイト制御装置１３０ａ〜ｈは、通信ネットワーク１２０を介してシステム制御装置１１０から試験制御プログラムを取得し実行する。次に、サイト制御装置１３０ａ〜ｈは、試験制御プログラムに基づいて、当該ＤＵＴ１００ａ〜ｄの試験に用いる試験プログラム及び試験データをシステム制御装置１１０から取得し、接続設定装置１４０を介して当該ＤＵＴ１００の試験に用いるテストモジュール１５０ａ〜ｆに格納する。次に、サイト制御装置１３０ａ〜ｈは、接続設定装置１４０を介して、試験プログラム及び試験データに基づく試験の開始をテストモジュール１５０ａ〜ｆに指示する。そして、サイト制御装置１３０ａ〜ｈは、試験が終了したことを示す割込み等を例えばテストモジュール１５０ａ〜ｆから受信し、試験結果に基づいて次の試験を各モジュールに行なわせる。即ち、複数のサイト制御装置１３０ａ〜ｈのそれぞれは、複数のＤＵＴ１００のそれぞれの試験結果に応じて複数のテストモジュール１５０ａ〜ｆを制御し、複数のＤＵＴ１００に対して異なる試験シーケンスを並行して実行する。
接続設定装置１４０は、複数のサイト制御装置１３０ａ〜ｈのそれぞれが複数のＤＵＴ１００のそれぞれに接続されるべく、複数のサイト制御装置１３０ａ〜ｈと複数のテストモジュール１５０ａ〜ｆとの接続形態を設定する。即ち、複数のサイト制御装置１３０ａ〜ｈのそれぞれを、サイト制御装置１３０ａ〜ｈがそれぞれ制御するテストモジュール１５０ａ〜ｆのいずれかに接続し、これらの間の通信を中継する。
接続設定装置１４０は、複数のサイト制御装置１３０ａ〜ｈによる複数のＤＵＴ１００の試験前に、複数のサイト制御装置１３０ａ〜ｈのうちの一のサイト制御装置１３０の指示に基づいて、複数のサイト制御装置１３０ａ〜ｈによる複数のＤＵＴ１００の試験中の、複数のサイト制御装置１３０ａ〜ｈと複数のテストモジュール１５０ａ〜ｆとの接続形態を設定する。例えば、図２においては、サイト制御装置１３０ａは、複数のテストモジュール１５０ａ〜ｂに接続するように設定され、これらを用いてＤＵＴ１００ｂの試験を行う。また、サイト制御装置１３０ｂは、複数のテストモジュール１５０ｃ〜ｄに接続するように設定され、これらを用いてＤＵＴ１００ｃの試験を行う。
ロードボード１６０ａ〜ｄには、複数のＤＵＴ１００が載置され、複数のテストモジュール１５０ａ〜ｆを対応するＤＵＴ１００の端子に接続する。
図２に示すサイト制御装置１３０ａ〜ｈが複数のテストモジュール１５０ａ〜ｆを用いてＤＵＴ１００ｂ〜ｄを試験するための構成及び動作は、図１に示すサイト制御装置１３０ａが複数のテストモジュール１５０ａ〜ｆを用いてＤＵＴ１００ａを試験するための構成及び動作と略同様であるため、以下相違点を除き図１に示すサイト制御装置１３０ａがＤＵＴ１００ａを試験するための構成及び動作を中心に説明する。
複数のテストモジュール１５０ａ〜ｆは、ＤＵＴ１００ａが有する複数の端子の一部ずつにそれぞれ接続され、サイト制御装置１３０ａにより格納された試験プログラム及び試験データに基づいてＤＵＴ１００ａの試験を行う。ＤＵＴ１００ａの試験において、テストモジュール１５０ａ〜ｆは、試験プログラムにより定められたシーケンスに基づいて試験データから試験信号を生成し、テストモジュール１５０ａ〜ｆのそれぞれに接続されたＤＵＴ１００ａの端子に試験信号を供給する。そして、ＤＵＴ１００ａが試験信号に基づいて動作した結果出力する結果信号を取得して期待値と比較し、比較結果を格納する。
また、テストモジュール１５０ａ〜ｆは、試験プログラムの処理が完了した場合や、試験プログラムの実行中に異常が生じた場合等において、サイト制御装置１３０ａに対して割込みを発生する。この割込みは、接続設定装置１４０を介してテストモジュール１５０ａ〜ｆに対応するサイト制御装置１３０ａに通知され、サイト制御装置１３０ａが有するプロセッサにより割込み処理が行われる。
以上において、試験装置１０は、オープンアーキテクチャにより実現され、オープンアーキテクチャ規格を満たす各種のモジュールを使用することができる。そして、試験装置１０は、接続設定装置１４０が有する任意の接続スロットにテストモジュール１５０ａ〜ｆを挿入して使用することができる。この際、試験装置１０の使用者等は、例えばサイト制御装置１３０ａを介して接続設定装置１４０の接続形態を変更し、ＤＵＴ１００の試験に用いる複数のテストモジュール１５０ａ〜ｆを、ＤＵＴ１００の試験を制御するサイト制御装置１３０ａ〜ｈのいずれかに接続させることができる。これにより、試験装置１０の使用者は、複数のＤＵＴ１００のそれぞれの端子数、端子の配置、端子の種類、又は試験の種類等に応じて、複数のサイト制御装置１３０ａ〜ｈとテストモジュール１５０ａ〜ｆとを適切に接続し、サイト制御装置１３０とＤＵＴ１００とを一対一に対応させ、複数のＤＵＴ１００を独立に並行して試験することができる。したがって、複数のＤＵＴ１００に対して異なる試験シーケンスで試験をする場合であっても、複数のＤＵＴ１００を並行して試験することにより試験時間を短縮することができる。
図３は、本実施形態に係るサイト制御装置１３０の機能構成の一例を示す。サイト制御装置１３０ａ〜ｈのそれぞれは、ＤＵＴ１００の性能を判定する性能判定試験をＤＵＴ１００に対して実行させる性能判定試験実行部１７０と、ＤＵＴ１００の動作仕様を決定する動作仕様決定部１８０と、ＤＵＴ１００の動作仕様に対応づけて良否判定試験の試験条件の種類を格納する試験条件格納部１９０と、良否判定試験をＤＵＴ１００に対して実行させる良否判定試験実行部２００と、動作仕様決定部１８０が決定した動作仕様におけるＤＵＴ１００の良否を判定する良否判定部２０５とを有する。
性能判定試験実行部１７０は、ＤＵＴ１００の性能として、ＤＵＴ１００が有するメモリの性能であるメモリ容量（例えばキャッシュサイズ）、動作周波数、システムバス周波数、許容電圧、消費電力、システムバスへのドライブ能力等を判定する性能判定試験をテストモジュール１５０に実行させる。そして。動作仕様決定部１８０は、性能判定試験実行部１７０による性能判定試験の結果に基づいて、ＤＵＴ１００の動作仕様として、メモリ容量、動作周波数、システムバス周波数、許容電圧、消費電力、ドライブ能力等を決定する。例えば、ＤＵＴ１００が有するメモリの一部が動作していない場合に、ＤＵＴ１００の動作仕様の１つであるメモリ容量を、ＤＵＴ１００が有するメモリの動作している部分のメモリ容量以下のメモリ容量に決定する。
そして、良否判定試験実行部２００は、試験条件格納部１９０から動作仕様決定部１８０が決定した動作仕様に応じて良否判定試験の試験条件を選択し、動作仕様決定部１８０が決定した動作仕様に応じた良否判定試験をテストモジュール１５０に実行させる。具体的には、ＤＵＴ１００を動作仕様決定部１８０が決定したメモリ容量を有し、動作仕様決定部１８０が決定した動作周波数、システムバス周波数、許容電圧、消費電力、及び／又はドライブ能力で動作するデバイスとして、ＤＵＴ１００に対して良否判定試験を実行させる。そして、良否判定部２０５は、良否判定試験実行部２００による良否判定試験の結果に基づいて、ＤＵＴ１００を動作仕様決定部１８０が決定したメモリ容量を有し、動作周波数、システムバス周波数、許容電圧、消費電力、及び／又はドライブ能力等で動作するデバイスとして、ＤＵＴ１００の良否を判定する。
本実施形態のサイト制御装置１３０によれば、ＤＵＴ１００の性能の試験結果に基づいて動作仕様を決定して選別し、その後選別された動作仕様に応じた試験シーケンスで試験が実行され、選別された動作仕様における条件を満たすか否かを判定することができる。さらに、複数のサイト制御装置１３０ａ〜ｈと複数のＤＵＴ１００とが一対一で対応しているので、複数のサイト制御装置１３０ａ〜ｈが並行して、複数のＤＵＴ１００に対してそれぞれが異なる試験シーケンスで動作することができるので、効率よく動作仕様の選別及び試験を行うことができる。
図４は、本実施形態に係る接続設定装置１４０のハードウェア構成の一例を示す。図４では、接続設定装置１４０のハードウェア構成のうち、サイト制御装置１３０からテストモジュール１５０へのデータ転送のために用いられる部分を示す。
接続設定装置１４０は、複数のＯ／Ｅデコーダ２１０ａ〜ｈ、複数のＦＩＦＯレジスタメモリ２２０ａ〜ｈ、複数のＦＩＦＯコントローラ２３０ａ〜ｈ、Ｃｏｎｆｉｇコントローラ２４０、Ｃｏｎｆｉｇレジスタ２５０、複数のマルチプレクサ２６０ａ〜ｇ、及び複数のＯ／Ｅデコーダ２７０ａ〜ｇを有する。
複数のＯ／Ｅデコーダ２１０ａ〜ｈは、複数のサイト制御装置１３０ａ〜ｈのそれぞれから、テストモジュール１５０ａ〜ｆ内の記録領域に対する書込命令及び書込データ、又は読出命令等の制御データを受信して光電変換し、複数のＦＩＦＯレジスタメモリ２２０ａ〜ｈのそれぞれに供給する。複数のＦＩＦＯレジスタメモリ２２０ａ〜ｈは、複数のＯ／Ｅデコーダ２１０ａ〜ｈのそれぞれが光電変換した制御データを取得して一時的に保持する。複数のＦＩＦＯコントローラ２３０ａ〜ｈは、複数のＦＩＦＯレジスタメモリ２２０ａ〜ｈのそれぞれから制御データを読み出し、複数のマルチプレクサ２６０ａ〜ｇのそれぞれに供給する。
Ｃｏｎｆｉｇコントローラ２４０は、ＦＩＦＯコントローラ２３０ａが読み出した制御データのうちの、接続設定装置１４０の接続切換設定データを含む設定データを取得する。接続切換設定データは、サイト制御装置１３０ａ〜ｈとテストモジュール１５０ａ〜ｇとの接続形態を示すデータである。そして、Ｃｏｎｆｉｇレジスタ２５０は、Ｃｏｎｆｉｇコントローラ２４０が取得した接続切換設定データを保持し、複数のマルチプレクサ２６０ａ〜ｇを設定する。複数のマルチプレクサ２６０ａ〜ｇは、Ｃｏｎｆｉｇレジスタ２５０が保持する接続切換設定データに基づいて、ＦＩＦＯコントローラ２３０ａ〜ｈが読み出した制御データのうちのいずれかを選択し、複数のＯ／Ｅデコーダ２７０ａ〜ｇのそれぞれに供給する。複数のＯ／Ｅデコーダ２７０ａ〜ｇは、複数のマルチプレクサ２６０ａ〜ｇのそれぞれが選択した制御データを電光変換してテストモジュール１５０ａ〜ｇのそれぞれに送信する。
以上のように、サイト制御装置１３０ａから供給される接続切換設定データをＣｏｎｆｉｇレジスタ２５０が保持することによってマルチプレクサ２６０ａ〜ｇが設定され、複数のサイト制御装置１３０ａ〜ｈと複数のＤＵＴ１００とが一対一に対応するよう、サイト制御装置１３０ａ〜ｈとテストモジュール１５０ａ〜ｇとを接続することができる。
図５は、本実施形態に係る接続設定装置１４０のハードウェア構成の一例を示す。図５では、接続設定装置１４０のハードウェア構成のうち、テストモジュール１５０からサイト制御装置１３０への、書込命令に対する応答又は読出命令に対する読出データ等のデータ転送のために用いられる部分を示す。
接続設定装置１４０は、複数のＦＩＦＯレジスタメモリ２８０ａ〜ｇ、複数のＦＩＦＯコントローラ２９０ａ〜ｇ、複数のマルチプレクサ３００ａ〜ｈ、複数のアービタ３１０ａ〜ｈ、及び複数のＩＤＬＥパケット生成部３２０ａ〜ｈをさらに有する。なお、Ｏ／Ｅデコーダ２１０ａ〜ｈは、本発明のシリアルインターフェースの一例であり、テストモジュール１５０ａ〜ｇから受信したデータパケットをサイト制御装置１３０ａ〜ｈに送信する。
複数のＯ／Ｅデコーダ２７０ａ〜ｇは、複数のサイト制御装置１３０ａ〜ｈの要求に基づいて複数テストモジュール１５０ａ〜ｇのそれぞれが出力した、ＤＵＴ１００の試験結果を示すデータである読出データを受信して光電変換し、複数のＦＩＦＯレジスタメモリ２８０ａ〜ｇのそれぞれに供給する。複数のＦＩＦＯレジスタメモリ２８０ａ〜ｇは、複数のＯ／Ｅデコーダ２７０ａ〜ｇのそれぞれが光電変換した読出データを取得して一時的に保持する。複数のＦＩＦＯコントローラ２９０ａ〜ｇは、複数のＦＩＦＯレジスタメモリ２８０ａ〜ｇのそれぞれから読出データを読み出す。
ＦＩＦＯコントローラ２９０ａ〜ｇのそれぞれは、複数のマルチプレクサ３００ａ〜ｈのそれぞれに対してデータ転送を要求するための複数のＲＥＱ出力端子を有し、データ転送を要求するアービタ３１０に対してリクエストコマンド（ＲＥＱ）を出力する。また、ＦＩＦＯコントローラ２９０ａ〜ｇのそれぞれは、ＲＥＱに対する複数のアービタ３１０ａ〜ｈからの応答を受け取るＧＮＴ入力端子を有し、データ転送を要求したマルチプレクサ３００からグラントコマンド（ＧＮＴ）を受け取る。
複数のＦＩＦＯコントローラ２９０ａ〜ｇは、サイト制御装置１３０ａ〜ｈのいずれかに読出データ（Ｒ＿ＤＡＴＡ）を供給する場合に、まず当該読出データを供給するサイト制御装置１３０に対応するアービタ３１０ａ〜ｈのいずれかにＲＥＱを供給する。アービタ３１０ａ〜ｈは、ＦＩＦＯコントローラ２９０ａ〜ｇのいずれかからＲＥＱを受け取ると、Ｃｏｎｆｉｇレジスタ２５０が保持する接続切換設定データに基づいて、ＦＩＦＯコントローラ２９０ａ〜ｇのうちで読出データの出力を許可するＦＩＦＯコントローラ２９０にグラントコマンド（ＧＮＴ）を供給する。そして、ＧＮＴを受け取ったＦＩＦＯコントローラ２９０は、Ｒ＿ＤＡＴＡをマルチプレクサ３００ａ〜ｈに供給する。
複数のマルチプレクサ３００ａ〜ｈは、アービタ３１０ａ〜ｈの制御に基づいて、アービタ３１０ａ〜ｈがＧＮＴを供給したＦＩＦＯコントローラ２９０からのＲ＿ＤＡＴＡをそれぞれ選択し、複数のＯ／Ｅデコーダ２１０ａ〜ｈのそれぞれに供給する。複数のＯ／Ｅデコーダ２１０ａ〜ｈは、複数のマルチプレクサ３００ａ〜ｈのそれぞれが選択したＲ＿ＤＡＴＡを電光変換して対応するサイト制御装置１３０ａ〜ｈのそれぞれに送信する。
ＩＤＬＥパケット生成部３２０ａ〜ｈは、複数のＯ／Ｅデコーダ２１０ａ〜ｈがテストモジュール１５０ａ〜ｇからのデータパケットを受信しない場合、即ちアービタ３１０ａ〜ｈがＦＩＦＯコントローラ２９０ａ〜ｇのいずれをも選択していない場合に、複数のＯ／Ｅデコーダ２１０ａ〜ｈがテストモジュール１５０ａ〜ｇに送信するシリアルデータに空きが生じないように、複数のＯ／Ｅデコーダ２１０ａ〜ｈが送信するシリアルデータにＩＤＬＥパケットを挿入する。また、マルチプレクサ３００ａは、Ｃｏｎｆｉｇコントローラ２４０がＣｏｎｆｉｇレジスタ２５０から読み出した設定データを取得して、サイト制御装置１３０ａ供給する。
以上のように、アービタ３１０ａ〜ｈが、Ｃｏｎｆｉｇレジスタ２５０が保持する接続切換設定データに基づいて、マルチプレクサ３００ａ〜ｈが読出データを取得すべきＦＩＦＯコントローラ２９０ａ〜ｇを選択することにより、サイト制御装置１３０は、制御データを送信したテストモジュール１５０から読出データを取得することができる。また、ＩＤＬＥ生成部３２０ａ〜ｈによってテストモジュール１５０ａ〜ｇに送信されるシリアルデータに空きを生じさせないことによって、テストモジュール１５０ａ〜ｇのＰＬＬ回路による内部クロックのフェイズロックを常に維持することができ、テストモジュール１５０ａ〜ｇの内部クロックにずれを生じさせることなく高速シリアルデータ転送を行うことができる。
図６は、本実施形態に係るＣｏｎｆｉｇレジスタ２５０のデータ構成の一例を示す。Ｃｏｎｆｉｇレジスタ２５０は、アドレス（１７ｈ〜１Ｅｈ）に対応づけて、接続切換設定データ（Ｓｗｉｔｃｈ Ｓｅｌｅｃｔ １〜Ｓｗｉｔｃｈ Ｓｅｌｅｃｔ ８）、即ち複数のマルチプレクサ２６０がそれぞれ選択するサイト制御装置１３０を保持する。例えば、アドレス１７ｈに格納されたＳｗｉｔｃｈ Ｓｅｌｅｃｔ １は、１〜８番目のマルチプレクサ２６０を設定する接続切換設定データであり、アドレス１８ｈに格納されたＳｗｉｔｃｈ Ｓｅｌｅｃｔ ２は、９〜１６番目のマルチプレクサ２６０を設定する接続切換設定データである。Ｃｏｎｆｉｇレジスタ２５０は、接続設定装置１４０が有するマルチプレクサ２６０の数に応じた数の接続切換設定データを保持する。
図７は、本実施形態に係る接続切換設定データの一例を示す。なお、図７では、図６に示した接続切換設定データ（Ｓｗｉｔｃｈ Ｓｅｌｅｃｔ １）３００の具体的な内容を示す。
Ｃｏｎｆｉｇレジスタ２５０は、接続設定装置１４０のポート（Ｐｏｒｔ１〜Ｐｏｒｔ８）に対応づけて、サイト制御装置１３０の番号（ＣＰＵ ＮＯ．）、及び設定の有効／無効（ＯＮ／ＯＦＦ）を格納する。接続設定装置１４０のポート（Ｐｏｒｔ１〜Ｐｏｒｔ８）は、１〜８番目のマルチプレクサ２６０に対応しており、サイト制御装置１３０の番号（ＣＰＵ ＮＯ．）は、１〜８番目のマルチプレクサ２６０が選択するサイト制御装置１３０を示す。
本実施形態では、Ｃｏｎｆｉｇレジスタ２５０が接続設定装置１４０の接続切換の設定の有効／無効を格納しているが、サイト制御装置１３０が設定の有効／無効を制御する等の他の手段により同様の機能を実現してもよい。
以上のようなＣｏｎｆｉｇレジスタ２５０のデータ構成により、複数のマルチプレクサ２６０が選択するサイト制御装置１３０を切り換えて、サイト制御装置１３０とＤＵＴ１００とが一対一に対応するように接続し、複数のサイト制御装置１３０が並行して複数のＤＵＴ１００が試験することを実現することができる。
以上発明の実施形態を説明したが、本出願に係る発明の技術的範囲は上記の実施形態に限定されるものではない。上記実施形態に種々の変更を加えて、請求の範囲に記載の発明を実施することができる。そのような発明が本出願に係る発明の技術的範囲に属することもまた請求の範囲の記載から明らかである。
産業上の利用可能性
以上の説明から明らかなように、本発明によれば、複数の被試験デバイスのそれぞれを並行して試験する試験装置及び試験方法を実現することができる。
Claims (18)
- 複数の被試験デバイスを試験する試験装置であって、
前記複数の被試験デバイスのいずれかに接続され、接続された前記被試験デバイスに試験信号を供給する複数のテストモジュールと、
前記複数のテストモジュールを制御し、前記複数の被試験デバイスのそれぞれを並行して試験する複数の制御装置と、
前記複数の制御装置のそれぞれが前記複数の被試験デバイスのそれぞれに接続されるべく、前記複数の制御装置と前記複数のテストモジュールとの接続形態を設定する接続設定装置と
を備え、
前記接続設定装置は、
前記テストモジュールから受信したデータパケットを前記制御装置に送信するシリアルインターフェースと、
前記シリアルインターフェースが前記テストモジュールから前記データパケットを受信しない場合に、前記シリアルインターフェースが送信するシリアルデータに空きが生じないようにＩＤＬＥパケットを提供するＩＤＬＥパケット生成部と
を有する試験装置。 - 前記複数の制御装置のそれぞれは、前記複数の被試験デバイスのそれぞれの試験結果に応じて前記複数のテストモジュールを制御し、前記複数の被試験デバイスに対して異なる試験シーケンスを並列して実行する請求項１に記載の試験装置。
- 前記接続設定装置は、前記複数の制御装置による前記複数の被試験デバイスの試験前に、前記複数の制御装置のうちの一の制御装置の指示に基づいて、前記複数の制御装置による前記複数の被試験デバイスの試験中の接続形態に設定する請求項１に記載の試験装置。
- 前記複数の制御装置のそれぞれは、
前記被試験デバイスの性能を判定する性能判定試験を前記被試験デバイスに対して実行させる性能判定試験実行部と、
前記性能判定試験の結果に基づいて、前記被試験デバイスの動作仕様を決定する動作仕様決定部と、
前記動作仕様決定部が決定した前記動作仕様に応じた良否判定試験を前記被試験デバイスに対して実行させる良否判定試験実行部と、
前記良否判定試験の結果に基づいて、前記動作仕様決定部が決定した前記動作仕様における前記被試験デバイスの良否を判断する良否判断部と
を有する請求項１に記載の試験装置。 - 前記接続設定装置は、
前記複数の制御装置から前記複数のテストモジュール内の記録領域に対する書込命令及び書込データを受信して光電変換する複数のＯ／Ｅデコーダ
をさらに有する請求項１に記載の試験装置。 - 前記接続設定装置は、
前記複数のテストモジュールが出力した前記複数の被試験デバイスの試験結果を示すデータを受信して光電変換する複数のＯ／Ｅデコーダ
をさらに有する請求項１に記載の試験装置。 - 複数の被試験デバイスを試験する試験装置であって、
前記複数の被試験デバイスのいずれかに接続され、接続された前記被試験デバイスに試験信号を供給する複数のテストモジュールと、
前記複数のテストモジュールを制御し、前記複数の被試験デバイスのそれぞれを並行して試験する複数の制御装置と、
前記複数の制御装置のそれぞれが前記複数の被試験デバイスのそれぞれに接続されるべく、前記複数の制御装置と前記複数のテストモジュールとの接続形態を設定する接続設定装置と
を備え、
前記複数の制御装置のそれぞれは、
前記被試験デバイスの性能を判定する性能判定試験を前記被試験デバイスに対して実行させる性能判定試験実行部と、
前記性能判定試験の結果に基づいて、前記被試験デバイスの動作仕様を決定する動作仕様決定部と、
前記動作仕様決定部が決定した前記動作仕様に応じた良否判定試験を前記被試験デバイスに対して実行させる良否判定試験実行部と、
前記良否判定試験の結果に基づいて、前記動作仕様決定部が決定した前記動作仕様における前記被試験デバイスの良否を判断する良否判断部と
を有する試験装置。 - 前記複数の制御装置のそれぞれは、前記複数の被試験デバイスのそれぞれの試験結果に応じて前記複数のテストモジュールを制御し、前記複数の被試験デバイスに対して異なる試験シーケンスを並列して実行する請求項７に記載の試験装置。
- 前記接続設定装置は、前記複数の制御装置による前記複数の被試験デバイスの試験前に、前記複数の制御装置のうちの一の制御装置の指示に基づいて、前記複数の制御装置による前記複数の被試験デバイスの試験中の接続形態に設定する請求項７に記載の試験装置。
- 前記接続設定装置は、
前記複数の制御装置から前記複数のテストモジュール内の記録領域に対する書込命令及び書込データを受信して光電変換する複数のＯ／Ｅデコーダ
をさらに有する請求項７に記載の試験装置。 - 前記接続設定装置は、
前記複数のテストモジュールが出力した前記複数の被試験デバイスの試験結果を示すデータを受信して光電変換する複数のＯ／Ｅデコーダ
をさらに有する請求項７に記載の試験装置。 - 複数の被試験デバイスのいずれかに接続され、接続された前記被試験デバイスに試験信号を供給する複数のテストモジュールと、前記複数のテストモジュールを制御し、前記複数の被試験デバイスを試験する複数の制御装置と、前記複数の制御装置と前記複数のテストモジュールとの接続形態を設定する接続設定装置とを備える試験装置による試験方法であって、
前記接続設定装置が、前記複数の制御装置と前記複数のテストモジュールとの接続形態を示す接続切換設定データを取得する段階と、
前記接続設定装置が、前記接続切換設定データに基づいて、前記複数の制御装置のそれぞれが前記複数の被試験デバイスのそれぞれに接続されるべく、前記複数の制御装置と前記複数のテストモジュールとの接続形態を設定する段階と、
前記複数の制御装置が、前記複数のテストモジュールを制御し、前記複数の被試験デバイスのそれぞれを並行して試験する段階と、
前記接続設定装置が有するシリアルインターフェースが、前記テストモジュールから受信したデータパケットを前記制御装置に送信する段階と、
前記シリアルインターフェースが前記テストモジュールから前記データパケットを受信しない場合に、前記シリアルインターフェースが送信するシリアルデータに空きが生じないようにＩＤＬＥパケットを提供する段階と
を備える試験方法。 - 前記複数の被試験デバイスのそれぞれを並行して試験する段階は、前記複数の制御装置のそれぞれが、前記複数の被試験デバイスのそれぞれの試験結果に応じて前記複数のテストモジュールを制御し、前記複数の被試験デバイスに対して異なる試験シーケンスを並列して実行する段階を有する請求項１２に記載の試験方法。
- 前記複数の制御装置と前記複数のテストモジュールとの接続形態を設定する段階は、前記接続設定装置が、前記複数の制御装置による前記複数の被試験デバイス の試験前に、前記複数の制御装置のうちの一の制御装置の指示に基づいて、前記複数の制御装置による前記複数の被試験デバイスの試験中の接続形態に設定する段階を有する請求項１２に記載の試験方法。
- 前記複数の制御装置のそれぞれが、前記被試験デバイスの性能を判定する性能判定試験を前記被試験デバイスに対して実行させる性能判定試験実行段階と、
前記複数の制御装置のそれぞれが、前記性能判定試験の結果に基づいて、前記被試験デバイスの動作仕様を決定する動作仕様決定段階と、
前記複数の制御装置のそれぞれが、決定した前記動作仕様に応じた良否判定試験を前記被試験デバイスに対して実行させる良否判定試験実行段階と、
前記複数の制御装置のそれぞれが、前記良否判定試験の結果に基づいて、決定した前記動作仕様における前記被試験デバイスの良否を判断する良否判断段階と
をさらに備える請求項１２に記載の試験方法。 - 複数の被試験デバイスのいずれかに接続され、接続された前記被試験デバイスに試験信号を供給する複数のテストモジュールと、前記複数のテストモジュールを制御し、前記複数の被試験デバイスを試験する複数の制御装置と、前記複数の制御装置と前記複数のテストモジュールとの接続形態を設定する接続設定装置とを備える試験装置による試験方法であって、
前記接続設定装置が、前記複数の制御装置と前記複数のテストモジュールとの接続形態を示す接続切換設定データを取得する段階と、
前記接続設定装置が、前記接続切換設定データに基づいて、前記複数の制御装置のそれぞれが前記複数の被試験デバイスのそれぞれに接続されるべく、前記複数の制御装置と前記複数のテストモジュールとの接続形態を設定する段階と、
前記複数の制御装置が、前記複数のテストモジュールを制御し、前記複数の被試験デバイスのそれぞれを並行して試験する段階と、
前記複数の制御装置のそれぞれが、前記被試験デバイスの性能を判定する性能判定試験を前記被試験デバイスに対して実行させる性能判定試験実行段階と、
前記複数の制御装置のそれぞれが、前記性能判定試験の結果に基づいて、前記被試験デバイスの動作仕様を決定する動作仕様決定段階と、
前記複数の制御装置のそれぞれが、決定した前記動作仕様に応じた良否判定試験を前記被試験デバイスに対して実行させる良否判定試験実行段階と、
前記複数の制御装置のそれぞれが、前記良否判定試験の結果に基づいて、決定した前記動作仕様における前記被試験デバイスの良否を判断する良否判断段階と
を備える試験方法。 - 前記複数の被試験デバイスのそれぞれを並行して試験する段階は、前記複数の制御装置のそれぞれが、前記複数の被試験デバイスのそれぞれの試験結果に応じて前記複数のテストモジュールを制御し、前記複数の被試験デバイスに対して異なる試験シーケンスを並列して実行する段階を有する請求項１６に記載の試験方法。
- 前記複数の制御装置と前記複数のテストモジュールとの接続形態を設定する段階は、前記接続設定装置が、前記複数の制御装置による前記複数の被試験デバイスの試験前に、前記複数の制御装置のうちの一の制御装置の指示に基づいて、前記複数の制御装置による前記複数の被試験デバイスの試験中の接続形態に設定する段階を有する請求項１６に記載の試験方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/403,817 | 2003-03-31 | ||
| US10/403,817 US7290192B2 (en) | 2003-03-31 | 2003-03-31 | Test apparatus and test method for testing plurality of devices in parallel |
| PCT/JP2004/004046 WO2004088339A1 (ja) | 2003-03-31 | 2004-03-24 | 試験装置及び試験方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005301635A Division JP4704178B2 (ja) | 2003-03-31 | 2005-10-17 | 試験装置及び試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3748269B2 true JP3748269B2 (ja) | 2006-02-22 |
| JPWO2004088339A1 JPWO2004088339A1 (ja) | 2006-07-06 |
Family
ID=32990043
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005504180A Expired - Fee Related JP3748269B2 (ja) | 2003-03-31 | 2004-03-24 | 試験装置及び試験方法 |
| JP2005301635A Expired - Fee Related JP4704178B2 (ja) | 2003-03-31 | 2005-10-17 | 試験装置及び試験方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005301635A Expired - Fee Related JP4704178B2 (ja) | 2003-03-31 | 2005-10-17 | 試験装置及び試験方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (2) | US7290192B2 (ja) |
| EP (2) | EP1884789B1 (ja) |
| JP (2) | JP3748269B2 (ja) |
| KR (1) | KR20050113271A (ja) |
| CN (3) | CN101231325B (ja) |
| DE (2) | DE602004016973D1 (ja) |
| MY (1) | MY131932A (ja) |
| TW (1) | TWI315406B (ja) |
| WO (1) | WO2004088339A1 (ja) |
Families Citing this family (75)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040225459A1 (en) * | 2003-02-14 | 2004-11-11 | Advantest Corporation | Method and structure to develop a test program for semiconductor integrated circuits |
| JP4332392B2 (ja) * | 2003-09-12 | 2009-09-16 | 株式会社アドバンテスト | 試験装置 |
| US7362089B2 (en) * | 2004-05-21 | 2008-04-22 | Advantest Corporation | Carrier module for adapting non-standard instrument cards to test systems |
| US7430486B2 (en) * | 2004-05-22 | 2008-09-30 | Advantest America R&D Center, Inc. | Datalog support in a modular test system |
| CN100367040C (zh) * | 2004-08-18 | 2008-02-06 | 华为技术有限公司 | 一种射频产品测试方法 |
| US7913002B2 (en) * | 2004-08-20 | 2011-03-22 | Advantest Corporation | Test apparatus, configuration method, and device interface |
| US7253651B2 (en) * | 2004-12-21 | 2007-08-07 | Formfactor, Inc. | Remote test facility with wireless interface to local test facilities |
| JP2006266835A (ja) * | 2005-03-23 | 2006-10-05 | Advantest Corp | 試験装置、試験方法、及び試験制御プログラム |
| JP2006275986A (ja) * | 2005-03-30 | 2006-10-12 | Advantest Corp | 診断プログラム、切替プログラム、試験装置、および診断方法 |
| CN100442070C (zh) * | 2005-12-08 | 2008-12-10 | 上海华虹Nec电子有限公司 | 同步通讯芯片并行测试的方法 |
| JP2008051581A (ja) * | 2006-08-23 | 2008-03-06 | Yokogawa Electric Corp | デバイス試験装置およびデバイス試験方法 |
| KR100858651B1 (ko) * | 2006-11-01 | 2008-09-16 | 주식회사 유니테스트 | 순차적 반도체 테스트 장치 |
| KR100829402B1 (ko) * | 2006-11-01 | 2008-05-15 | 주식회사 유니테스트 | 순차적 반도체 테스트 장치 |
| US7852094B2 (en) * | 2006-12-06 | 2010-12-14 | Formfactor, Inc. | Sharing resources in a system for testing semiconductor devices |
| US7528623B2 (en) * | 2007-02-02 | 2009-05-05 | Teradyne, Inc. | Distributing data among test boards to determine test parameters |
| WO2009011033A1 (ja) * | 2007-07-17 | 2009-01-22 | Advantest Corporation | 試験装置、回路装置およびプログラム |
| JP5080580B2 (ja) * | 2007-08-27 | 2012-11-21 | 株式会社アドバンテスト | システム、中継装置、および試験装置 |
| US8117004B2 (en) * | 2008-03-30 | 2012-02-14 | Advantest Corporation | Testing module, testing apparatus and testing method |
| US8922957B2 (en) * | 2008-04-30 | 2014-12-30 | Keysight Technologies, Inc. | Dynamic switch contact protection |
| JP4772920B2 (ja) * | 2008-05-30 | 2011-09-14 | 株式会社アドバンテスト | 試験装置および送信装置 |
| KR101452959B1 (ko) * | 2008-06-02 | 2014-10-24 | 삼성전자주식회사 | 실장형 테스트 장비 및 그 방법 |
| US8165027B2 (en) * | 2008-12-08 | 2012-04-24 | Advantest Corporation | Test apparatus and test method |
| JP2010145271A (ja) * | 2008-12-19 | 2010-07-01 | Yokogawa Electric Corp | 半導体試験装置 |
| WO2011001462A1 (ja) * | 2009-06-29 | 2011-01-06 | 株式会社アドバンテスト | 試験装置 |
| CN101719177B (zh) * | 2009-11-02 | 2012-08-15 | 无锡中星微电子有限公司 | 片上系统建模和仿真的方法及装置 |
| US8094566B2 (en) * | 2009-12-24 | 2012-01-10 | Advantest Corporation | Test apparatus and test method |
| US20110184687A1 (en) * | 2010-01-25 | 2011-07-28 | Advantest Corporation | Test apparatus and test method |
| US8547125B2 (en) * | 2010-01-26 | 2013-10-01 | Advantest Corporation | Test apparatus and test module |
| US8258803B2 (en) * | 2010-01-26 | 2012-09-04 | Advantest Corporation | Test apparatus and test method |
| JP5374651B2 (ja) * | 2010-03-12 | 2013-12-25 | カスケード マイクロテック インコーポレイテッド | 半導体試験システム |
| JP2011226854A (ja) * | 2010-04-16 | 2011-11-10 | Advantest Corp | 電圧を供給する装置 |
| CN102378232A (zh) * | 2010-08-23 | 2012-03-14 | 财团法人资讯工业策进会 | 无线网络信号的测试系统及其测量方法 |
| CN102419726A (zh) * | 2010-09-28 | 2012-04-18 | 致茂电子(苏州)有限公司 | 测试程序分散配置的测试方法及其系统 |
| US20120102462A1 (en) * | 2010-10-26 | 2012-04-26 | Microsoft Corporation | Parallel test execution |
| KR20130143065A (ko) * | 2010-10-29 | 2013-12-30 | 어드밴테스트 (싱가포르) 피티이. 엘티디. | 주문형 전자 모듈을 구비한 검사기 및 이를 포함 또는 이용하는 시스템 및 방법 |
| WO2012070076A1 (en) * | 2010-11-26 | 2012-05-31 | Microtest S.R.L. | An equipment for testing electronic devices in general |
| US8839057B2 (en) * | 2011-02-03 | 2014-09-16 | Arm Limited | Integrated circuit and method for testing memory on the integrated circuit |
| JP2013113665A (ja) * | 2011-11-28 | 2013-06-10 | Advantest Corp | 試験パターン生成装置、試験プログラム生成装置、生成方法、プログラム、および試験装置 |
| CN103176120A (zh) * | 2011-12-22 | 2013-06-26 | 英业达股份有限公司 | 信号模拟装置、信号录制与模拟测试方法 |
| US10296433B2 (en) * | 2012-06-01 | 2019-05-21 | Litepoint Corporation | Method for transferring and confirming transfer of predefined data to a device under test (DUT) during a test sequence |
| JP5833502B2 (ja) * | 2012-06-04 | 2015-12-16 | 株式会社アドバンテスト | テストプログラム |
| JP2013250250A (ja) | 2012-06-04 | 2013-12-12 | Advantest Corp | テスターハードウェアおよびそれを用いた試験システム |
| JP5833500B2 (ja) * | 2012-06-04 | 2015-12-16 | 株式会社アドバンテスト | 試験システム |
| JP5816144B2 (ja) * | 2012-08-30 | 2015-11-18 | 株式会社アドバンテスト | テストプログラムおよび試験システム |
| CN102967815B (zh) * | 2012-11-07 | 2014-10-29 | 北京华大信安科技有限公司 | 芯片测试方法、自动化测试机和系统 |
| KR102002982B1 (ko) * | 2013-01-17 | 2019-07-24 | 삼성전자주식회사 | 반도체 소자의 테스트 설비 및 이를 이용한 반도체 소자의 테스트 방법 |
| JP2014235127A (ja) | 2013-06-04 | 2014-12-15 | 株式会社アドバンテスト | 試験システム、制御プログラム、コンフィギュレーションデータの書込方法 |
| TWI489114B (zh) * | 2013-07-05 | 2015-06-21 | Univ China Sci & Tech | CAN-BUS communication method and system for embedded oscilloscope |
| KR102024946B1 (ko) * | 2013-08-08 | 2019-09-25 | 미래산업 주식회사 | 인라인 테스트 핸들러 |
| US9015538B2 (en) | 2013-09-03 | 2015-04-21 | Litepoint Corporation | Method for testing data packet signal transceivers with multiple radio access technologies using interleaved device setup and testing |
| US9544787B2 (en) * | 2013-09-03 | 2017-01-10 | Litepoint Corporation | Method for testing data packet signal transceivers using interleaved device setup and testing |
| US9152520B2 (en) * | 2013-09-26 | 2015-10-06 | Texas Instruments Incorporated | Programmable interface-based validation and debug |
| US9628356B2 (en) * | 2013-10-10 | 2017-04-18 | Ixia | Methods, systems, and computer readable media for providing user interfaces for specification of system under test (SUT) and network tap topology and for presenting topology specific test results |
| US9356855B2 (en) * | 2013-10-10 | 2016-05-31 | Ixia | Methods, systems, and computer readable media for providing for specification or autodiscovery of device under test (DUT) topology information |
| CN104678278A (zh) * | 2013-11-28 | 2015-06-03 | 英业达科技有限公司 | 由连接配置提供信号的集成电路测试结构及其测试方法 |
| JP2015169524A (ja) * | 2014-03-06 | 2015-09-28 | 株式会社アドバンテスト | 試験装置、キャリブレーションデバイス、キャリブレーション方法、および試験方法 |
| CN104931086A (zh) * | 2014-03-18 | 2015-09-23 | 光宝电子(广州)有限公司 | 平行多工测试系统及测试方法 |
| US10145890B2 (en) | 2014-03-28 | 2018-12-04 | Hewlett Packard Enterprise Development Lp | Testing electronic devices |
| US9898438B2 (en) | 2014-10-13 | 2018-02-20 | Samsung Electronics Co., Ltd. | Symbol lock method and a memory system using the same |
| CN108347356B (zh) * | 2017-01-24 | 2020-12-22 | 北京京东尚科信息技术有限公司 | 一种多协议单元测试方法、装置、电子设备和存储介质 |
| TWI653519B (zh) * | 2017-05-03 | 2019-03-11 | 和碩聯合科技股份有限公司 | 配置單元、檢測系統及檢測方法 |
| US10393802B2 (en) * | 2017-06-14 | 2019-08-27 | Nuvoton Technology Corporation | System and method for adaptive testing of semiconductor product |
| CN110161977B (zh) * | 2018-02-13 | 2022-04-12 | 京元电子股份有限公司 | 测量系统及其测量方法 |
| KR102583174B1 (ko) | 2018-06-12 | 2023-09-26 | 삼성전자주식회사 | 테스트 인터페이스 보드, 이를 포함하는 테스트 시스템 및 이의 동작 방법 |
| CN108627195A (zh) * | 2018-08-17 | 2018-10-09 | 深圳市金邦科技发展有限公司 | 一种对记忆体模组进行检测的智能检测方法及智能检测系统 |
| DE112018008085B4 (de) | 2018-11-20 | 2022-09-15 | Mitsubishi Electric Corporation | Kommunikationssystem, Listenverbreitungsstation, Kommunikationsverfahren und Kommunikationsprogramm |
| CN109753004B (zh) * | 2019-02-26 | 2024-02-23 | 美登思电气（上海）有限公司 | 自动转换开关模拟器及其应用 |
| US11067623B2 (en) * | 2019-05-19 | 2021-07-20 | Test Research, Inc. | Test system and method of operating the same |
| TWI704361B (zh) * | 2019-08-01 | 2020-09-11 | 正崴精密工業股份有限公司 | 自動化電路板測試系統及其方法 |
| US10917326B1 (en) | 2019-08-23 | 2021-02-09 | Keysight Technologies, Inc. | Methods, systems, and computer readable media for debugging test traffic generation |
| CN113014442B (zh) * | 2019-12-19 | 2023-04-18 | 西安诺瓦星云科技股份有限公司 | 网口环路检测方法和网口环路检测系统 |
| CN112181744A (zh) * | 2020-09-25 | 2021-01-05 | 北京博睿维讯科技有限公司 | 一种转换器接口的故障检测方法、系统、终端以及存储介质 |
| TWI760157B (zh) * | 2021-03-24 | 2022-04-01 | 德律科技股份有限公司 | 多核並行測試單一待測物的系統及方法 |
| CN113961405B (zh) * | 2021-09-30 | 2022-10-28 | 北京百度网讯科技有限公司 | 状态切换指令验证方法、装置、电子设备及存储介质 |
| CN118033392B (zh) * | 2024-04-15 | 2024-06-28 | 英诺达(成都)电子科技有限公司 | 电路检测方法及装置、电子设备、存储介质、程序产品 |
Family Cites Families (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2569520B2 (ja) * | 1987-01-19 | 1997-01-08 | トヨタ自動車株式会社 | 電子制御装置及びその検査装置 |
| JP2587941B2 (ja) | 1987-05-29 | 1997-03-05 | 株式会社 アドバンテスト | Ｉｃテストシステム |
| JP2583057B2 (ja) | 1987-05-29 | 1997-02-19 | 株式会社 アドバンテスト | Ｉｃテストシステム |
| JP2583056B2 (ja) | 1987-05-29 | 1997-02-19 | 株式会社 アドバンテスト | Ｉｃテストシステム |
| JP2587940B2 (ja) | 1987-05-29 | 1997-03-05 | 株式会社 アドバンテスト | Ｉｃテストシステム |
| JP2583055B2 (ja) | 1987-05-29 | 1997-02-19 | 株式会社 アドバンテスト | Ｉｃテストシステム |
| JPH0731537B2 (ja) * | 1987-09-11 | 1995-04-10 | 株式会社日立製作所 | 多重化制御装置 |
| JP2627751B2 (ja) | 1987-09-28 | 1997-07-09 | 株式会社アドバンテスト | Ｉｃテストシステム |
| US5025205A (en) | 1989-06-22 | 1991-06-18 | Texas Instruments Incorporated | Reconfigurable architecture for logic test system |
| US5675544A (en) * | 1990-06-25 | 1997-10-07 | Texas Instruments Incorporated | Method and apparatus for parallel testing of memory circuits |
| US5425036A (en) * | 1992-09-18 | 1995-06-13 | Quickturn Design Systems, Inc. | Method and apparatus for debugging reconfigurable emulation systems |
| US5742840A (en) * | 1995-08-16 | 1998-04-21 | Microunity Systems Engineering, Inc. | General purpose, multiple precision parallel operation, programmable media processor |
| US5748642A (en) * | 1995-09-25 | 1998-05-05 | Credence Systems Corporation | Parallel processing integrated circuit tester |
| US5991907A (en) * | 1996-02-02 | 1999-11-23 | Lucent Technologies Inc. | Method for testing field programmable gate arrays |
| US5905883A (en) * | 1996-04-15 | 1999-05-18 | Sun Microsystems, Inc. | Verification system for circuit simulator |
| CN1206467A (zh) * | 1996-11-15 | 1999-01-27 | 株式会社爱德万测试 | 集成电路设备测试器 |
| US5978942A (en) | 1996-12-19 | 1999-11-02 | Simd Solutions, Inc. | STAR-I: scalable tester architecture with I-cached SIMD technology |
| JP3063676B2 (ja) * | 1997-05-09 | 2000-07-12 | 日本電気株式会社 | 半導体装置の回路検証方法 |
| US6028439A (en) * | 1997-10-31 | 2000-02-22 | Credence Systems Corporation | Modular integrated circuit tester with distributed synchronization and control |
| US6202182B1 (en) * | 1998-06-30 | 2001-03-13 | Lucent Technologies Inc. | Method and apparatus for testing field programmable gate arrays |
| JP2000163456A (ja) | 1998-11-25 | 2000-06-16 | Hitachi Ltd | 論理検証方法 |
| JP3942765B2 (ja) | 1999-03-15 | 2007-07-11 | 株式会社アドバンテスト | 半導体デバイスシミュレート装置及びそれを用いた半導体試験用プログラムデバッグ装置 |
| US6631487B1 (en) * | 1999-09-27 | 2003-10-07 | Lattice Semiconductor Corp. | On-line testing of field programmable gate array resources |
| JP2001184225A (ja) * | 1999-12-27 | 2001-07-06 | Toshiba Microelectronics Corp | エミュレータ及びエミュレート方法 |
| US6694488B1 (en) | 2000-03-03 | 2004-02-17 | Nec Corporation | System for the design of high-performance communication architecture for system-on-chips using communication architecture tuners |
| DE10039004A1 (de) | 2000-08-10 | 2002-02-21 | Philips Corp Intellectual Pty | Anordnung zum Testen eines integrierten Schaltkreises |
| JP3822044B2 (ja) * | 2000-09-25 | 2006-09-13 | 株式会社東芝 | 設計検証システム、設計検証方法および設計検証プログラムを格納したコンピュータ読取り可能な記録媒体 |
| JP2002296329A (ja) * | 2001-03-30 | 2002-10-09 | Agilent Technologies Japan Ltd | 集積回路の試験装置 |
| US6779140B2 (en) * | 2001-06-29 | 2004-08-17 | Agilent Technologies, Inc. | Algorithmically programmable memory tester with test sites operating in a slave mode |
| US6754868B2 (en) * | 2001-06-29 | 2004-06-22 | Nextest Systems Corporation | Semiconductor test system having double data rate pin scrambling |
| KR100442696B1 (ko) * | 2001-12-19 | 2004-08-02 | 삼성전자주식회사 | 반도체 메모리 소자의 병렬 테스트 시스템 |
| US7810067B2 (en) * | 2002-08-30 | 2010-10-05 | Sap Aktiengesellschaft | Development processes representation and management |
-
2003
- 2003-03-31 US US10/403,817 patent/US7290192B2/en not_active Expired - Lifetime
-
2004
- 2004-03-24 WO PCT/JP2004/004046 patent/WO2004088339A1/ja active Application Filing
- 2004-03-24 EP EP07075969A patent/EP1884789B1/en not_active Expired - Lifetime
- 2004-03-24 DE DE602004016973T patent/DE602004016973D1/de not_active Expired - Lifetime
- 2004-03-24 KR KR1020057018515A patent/KR20050113271A/ko not_active Application Discontinuation
- 2004-03-24 CN CN2008100068598A patent/CN101231325B/zh not_active Expired - Fee Related
- 2004-03-24 DE DE602004022347T patent/DE602004022347D1/de not_active Expired - Lifetime
- 2004-03-24 JP JP2005504180A patent/JP3748269B2/ja not_active Expired - Fee Related
- 2004-03-24 EP EP04723013A patent/EP1610135B8/en not_active Expired - Lifetime
- 2004-03-24 CN CNB2004800055526A patent/CN100432689C/zh not_active Expired - Lifetime
- 2004-03-29 MY MYPI20041120A patent/MY131932A/en unknown
- 2004-03-29 TW TW093108468A patent/TWI315406B/zh not_active IP Right Cessation
- 2004-03-30 US US10/813,594 patent/US7272765B2/en not_active Expired - Lifetime
- 2004-03-30 CN CNB2004800084143A patent/CN100489554C/zh not_active Expired - Lifetime
-
2005
- 2005-10-17 JP JP2005301635A patent/JP4704178B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040193990A1 (en) | 2004-09-30 |
| EP1884789B1 (en) | 2009-07-29 |
| CN101231325A (zh) | 2008-07-30 |
| EP1610135B8 (en) | 2009-03-04 |
| JPWO2004088339A1 (ja) | 2006-07-06 |
| CN100432689C (zh) | 2008-11-12 |
| KR20050113271A (ko) | 2005-12-01 |
| EP1884789A3 (en) | 2008-02-13 |
| DE602004022347D1 (de) | 2009-09-10 |
| EP1610135A4 (en) | 2006-12-20 |
| TWI315406B (en) | 2009-10-01 |
| US7272765B2 (en) | 2007-09-18 |
| EP1884789A2 (en) | 2008-02-06 |
| CN101231325B (zh) | 2011-08-31 |
| EP1610135A1 (en) | 2005-12-28 |
| US20040255216A1 (en) | 2004-12-16 |
| MY131932A (en) | 2007-09-28 |
| JP4704178B2 (ja) | 2011-06-15 |
| DE602004016973D1 (de) | 2008-11-20 |
| JP2006053160A (ja) | 2006-02-23 |
| CN100489554C (zh) | 2009-05-20 |
| TW200506397A (en) | 2005-02-16 |
| WO2004088339A1 (ja) | 2004-10-14 |
| CN1756960A (zh) | 2006-04-05 |
| US7290192B2 (en) | 2007-10-30 |
| CN1768275A (zh) | 2006-05-03 |
| EP1610135B1 (en) | 2008-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3748269B2 (ja) | 試験装置及び試験方法 | |
| US7577540B2 (en) | Re-configurable embedded core test protocol for system-on-chips (SOC) and circuit boards | |
| JP3987589B2 (ja) | 集積回路 | |
| JP5171632B2 (ja) | Ｉｃテスト方法及びその装置 | |
| US8362791B2 (en) | Test apparatus additional module and test method | |
| JP4843101B2 (ja) | 試験装置および試験方法 | |
| EP2105752B1 (en) | Scan control method, scan control circuit and apparatus | |
| CN115184781B (zh) | 一种芯片测试方法及系统 | |
| JP4843102B2 (ja) | 試験装置および試験方法 | |
| GB2290203A (en) | Communication circuit for performing data transfer | |
| JP4116805B2 (ja) | 内部バス試験装置及び内部バス試験方法 | |
| JP2011002942A (ja) | 制御システム、通信システム及び通信装置 | |
| JP2023538595A (ja) | 高速パラレルバス経由の高帯域ｉｊｔａｇ | |
| JP2713724B2 (ja) | 半導体集積回路 | |
| JP3156644B2 (ja) | 半導体集積回路 | |
| KR101016733B1 (ko) | 스캔 제어 방법, 스캔 제어 회로 및 장치 | |
| JP2004078739A (ja) | データ処理装置およびそのテスト方法 | |
| KR19990076323A (ko) | 마이크로프로세서의 에뮬레이션 모드를 위한 바운더리 스캔 스탠다드 인터페이스 회로 | |
| JP2003302448A (ja) | テスト回路 | |
| JPH1078886A (ja) | テスト装置 | |
| JPH05173824A (ja) | エミュレータ及びマイクロコンピュータチップ | |
| JP2007234046A (ja) | 中央演算処理装置のテスト回路装置 | |
| JPH09223037A (ja) | テスト回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051122 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051124 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081209 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101209 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101209 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111209 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111209 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131209 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |