JP5171632B2 - Icテスト方法及びその装置 - Google Patents
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Description
シリアル入力端子及びシリアル出力端子と、
このシリアル入力端子から受ける信号を記憶し、且つこの信号をスキャンチェーン動作モードで前記シリアル出力端子に供給する第1のシフトレジスタ記憶素子と、
前記第1のシフトレジスタ記憶素子からの信号を記憶し、且つこの信号を更新動作モードでパラレル出力端子に供給する第2のパラレルレジスタ記憶素子と
を有する
テスト回路において、
このテスト回路が更に、シリアルテスト入力端子を前記シフトレジスタ回路の前記シリアル入力端子に接続する、又は付加的な入力端子を前記シフトレジスタ回路の前記シリアル入力端子に接続するマルチプレクサと、第1の更新動作モードを制御する第1の入力端子と、前記付加的な入力端子が前記シリアル入力端子に接続された場合に用いられる第2の更新機構とを更に具えるテスト回路
を提供する。
前記シフトレジスタ回路がラッパー命令レジスタを有している本発明によるテスト回路と、
ラッパー境界レジスタと、
ラッパーバイパスレジスタと
を有するIEEE STD 1500 規格のラッパーをも提供する。
第1のモードにおいて、シリアル入力端子をラッパー命令レジスタに結合し、このシリアル入力端子の信号をシリアルシフトレジスタ記憶素子に記憶し、更新信号に応答して前記シリアルシフトレジスタに記憶されたラッパー命令をパラレル更新レジスタにローディングし、
第2のモードにおいて、ラッパーパラレルインタフェースの1つのポートを用いることによりユーザデータを前記シリアル入力端子に供給し、連続的な更新信号に応答して前記シリアルシフトレジスタに記憶された前記ラッパー命令を連続的に前記パラレル更新レジスタにローディングする
テスト方法をも提供する。
‐ シフト信号を用いることにより、シリアル入力を、フリップフロップ32を介してシリアル出力にシフトするために、又は
‐ 「外部」信号をフリップフロップ32にローディングし、その後、外部信号をフリップフロップ38又はシリアル出力端子に供給しうるようにするために
選択できる。
Claims (21)
- 集積回路コア又は集積回路コアの外部の回路をテストするテスト回路であって、このテスト回路が、
埋め込みコアテストアーキテクチャ用のラッパー命令レジスタであって、このラッパー命令レジスタはテスト命令データを記憶するシフトレジスタ回路を具え、このシフトレジスタ回路が複数の回路段を有し、各回路段が、
シリアル入力端子及びシリアル出力端子と、
このシリアル入力端子から受ける信号を記憶し、且つこの信号をスキャンチェーン動作モードで前記シリアル出力端子に供給する第1のシフトレジスタ記憶素子と、
前記第1のシフトレジスタ記憶素子からの信号を記憶し、且つこの信号を更新動作モードでパラレル出力端子に供給する第2のパラレルレジスタ記憶素子と
を有する
テスト回路において、
このテスト回路が、前記テスト命令データに従って前記ラッパー命令レジスタにより制御されるラッパー境界レジスタと、シリアルテスト入力端子を前記シフトレジスタ回路の前記シリアル入力端子に接続する、又は付加的な入力端子を前記シフトレジスタ回路の前記シリアル入力端子に接続するマルチプレクサと、第1の更新動作モードを制御する第1の入力端子と、前記付加的な入力端子が前記シリアル入力端子に接続された場合に用いられる第2の更新機構とを更に具え、
前記第2の更新機構が制御回路をもって構成され、この制御回路は、前記シフトレジスタ回路の少なくとも1つの回路段に記憶されている特定のデータ値に応答して他のシフトレジスタ段を前記更新動作モードに設定する更新信号を発生するようになっている
テスト回路。 - 請求項1に記載のテスト回路において、前記付加的な入力端子がテスト回路の少なくとも1つのパラレル入力ポートを有するテスト回路。
- 請求項1に記載のテスト回路において、このテスト回路が更に、命令レジスタ選択信号入力端子を有し、前記命令レジスタ選択信号入力端子がアクティブである場合に、前記テスト回路へのシリアル入力が、前記マルチプレクサを介して前記シフトレジスタ回路の前記シリアル入力端子に供給され、前記命令レジスタ選択信号入力端子がアクティブでない場合で、前記シフトレジスタ回路の少なくとも1つの回路段に特定のデータ値が記憶されていると、前記制御回路が前記更新信号を発生するようになっているテスト回路。
- 請求項3に記載のテスト回路において、このテスト回路が更に、前記シフトレジスタ段を更新動作モードに設定するための更新信号入力端子を有し、前記命令レジスタ選択信号入力端子がアクティブである場合のみ更新信号入力端子が動作可能となるようになっているテスト回路。
- 請求項1〜4のいずれか一項に記載のテスト回路において、前記制御回路が、前記第1のシフトレジスタ記憶素子の1つにローディングされた信号を受けるようになっているテスト回路。
- 請求項5に記載のテスト回路において、前記制御回路が、更新信号を前記第2のパラレルレジスタ記憶素子に供給する論理ゲート構造を具えるテスト回路。
- 請求項6に記載のテスト回路において、命令レジスタ選択信号がアクティブでなく、且つ前記シフトレジスタ回路の少なくとも1つの回路段に特定のデータ値が記憶されている場合に、又は前記命令レジスタ選択信号がアクティブであり、且つ外部更新信号がアクティブである場合に、前記論理ゲート構造が更新信号を生じるようになっているテスト回路。
- 請求項1〜7のいずれか一項に記載のテスト回路において、このテスト回路が更に、前記シフトレジスタ回路の前記シリアル出力端子に少なくとも1つの付加的な制御出力ポートを有しているテスト回路。
- 請求項8に記載のテスト回路において、前記付加的な制御出力ポートにアンチスキュー素子が設けられているテスト回路。
- 請求項1〜9のいずれか一項に記載のテスト回路において、前記第2の更新機構が制御回路をもって構成され、この制御回路により更新が開始された後に、前記第2のパラレルレジスタ記憶素子に記憶されたデータを用いて、ラッパー境界レジスタセルを制御するようになっているテスト回路。
- 請求項1〜10のいずれか一項に記載のテスト回路において、前記第2の更新機構が制御回路をもって構成され、この制御回路により更新が開始された後に、前記第2のパラレルレジスタ記憶素子に記憶されたデータをラッパー命令レジスタ出力として生ぜしめるようになっているテスト回路。
- 請求項1〜11のいずれか一項に記載のテスト回路において、前記第2の更新機構が制御回路をもって構成され、この制御回路は、前記シフトレジスタの少なくとも2つの回路段に記憶されている特定のデータ値に応答して、埋め込みコアをテストするための第1の信号及び前記第2の更新機構を達成するための第2の信号を発生するようになっているテスト回路。
- 請求項1〜12に記載のテスト回路において、前記シフトレジスタ回路がIEEE STD 1500 規格の埋め込みコアテストアーキテクチャ用のラッパー命令レジスタを有しているテスト回路。
- 請求項1〜13のいずれか一項に記載のテスト回路において、前記第1のシフトレジスタ記憶素子が第1のフリップフロップを具え、前記第2のパラレルレジスタ記憶素子が第2のフリップフロップを具えているテスト回路。
- 請求項1〜14のいずれか一項に記載のテスト回路であって、当該テスト回路が更に、
ラッパーバイパスレジスタと
を具えるIEEE STD 1500 規格のラッパー。 - 回路コア及び請求項15に記載のIEEE STD 1500 規格のラッパーを有する集積回路。
- 集積回路コア又は集積回路コアの外部の回路をテストするテスト方法であって、コアラッパーのテスト回路を第1のモード及び第2のモードで用い、前記テスト回路が、
ラッパー命令レジスタと、
前記ラッパー命令レジスタに記憶されるラッパー命令に従って、前記ラッパー命令レジスタにより制御されるラッパー境界レジスタと
を備えるテスト方法で、
第1のモードにおいて、シリアル入力端子をラッパー命令レジスタに結合し、このシリアル入力端子の信号をシリアルシフトレジスタ記憶素子に記憶し、更新信号に応答して前記シリアルシフトレジスタに記憶されたラッパー命令をパラレル更新レジスタにローディングし、
第2のモードにおいて、ラッパーパラレルインタフェースの1つのポートを用いることによりユーザデータを前記シリアル入力端子に供給し、連続的な更新信号に応答して前記シリアルシフトレジスタに記憶された前記ラッパー命令を連続的に前記パラレル更新レジスタにローディングする
テスト方法で、
前記第2のモードで、前記ラッパー命令レジスタに記憶されているデータを用いて、前記シフトレジスタ段を更新動作モードに設定するための連続的な更新信号を発生させるか否かを決定する
テスト方法。 - 請求項17に記載のテスト方法において、前記第2のモードで、前記シリアルシフトレジスタの1つ以上の回路段に記憶されているデータを用いて、連続的な更新信号の発生を制御するテスト方法。
- 請求項17又は18に記載のテスト方法において、前記第1のモードで、自動テストパターン生成システムからのデータを前記シリアル入力端子に供給するテスト方法。
- 請求項17〜19のいずれか一項に記載のテスト方法において、付加的なテストモードを達成するために前記第2のモードを用いるテスト方法。
- 請求項17〜20のいずれか一項に記載のテスト方法において、埋め込みコアをより一層大きなコア内でテストするために前記第2のモードを用いるテスト方法。
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