JPH0792233A - テスト容易化回路 - Google Patents
テスト容易化回路Info
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- JPH0792233A JPH0792233A JP5237599A JP23759993A JPH0792233A JP H0792233 A JPH0792233 A JP H0792233A JP 5237599 A JP5237599 A JP 5237599A JP 23759993 A JP23759993 A JP 23759993A JP H0792233 A JPH0792233 A JP H0792233A
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Abstract
(57)【要約】
【目的】 この発明は、同一なテストデータの重複設定
を回避し、テスト時間の短縮化を図ったテスト容易化回
路を提供することを目的とする。 【構成】 この発明は、テスト動作時にテストデータが
スキャン入出力されて設定され、設定されたテストデー
タを記憶保持して被テスト回路１，２，３に供給する第
１のスキャンＦ／Ｆ４，５，７，８，１０と、スキャン
Ｆ／Ｆ４，５，７，８，１０と連鎖状に接続され、スル
ー設定テストモード時にはそれまで記憶保持していたテ
ストデータを保持した状態で、前段から与えられたテス
トデータをスルーさせて後段のスキャンＦ／Ｆに与える
第２のスキャンＦ／Ｆ６，９と、スルー設定テストモー
ド時に、第２のスキャンＦ／Ｆをスルー状態に制御する
スルースキャン信号生成回路１１とから構成される。
を回避し、テスト時間の短縮化を図ったテスト容易化回
路を提供することを目的とする。 【構成】 この発明は、テスト動作時にテストデータが
スキャン入出力されて設定され、設定されたテストデー
タを記憶保持して被テスト回路１，２，３に供給する第
１のスキャンＦ／Ｆ４，５，７，８，１０と、スキャン
Ｆ／Ｆ４，５，７，８，１０と連鎖状に接続され、スル
ー設定テストモード時にはそれまで記憶保持していたテ
ストデータを保持した状態で、前段から与えられたテス
トデータをスルーさせて後段のスキャンＦ／Ｆに与える
第２のスキャンＦ／Ｆ６，９と、スルー設定テストモー
ド時に、第２のスキャンＦ／Ｆをスルー状態に制御する
スルースキャン信号生成回路１１とから構成される。
Description
【０００１】
【産業上の利用分野】本発明は、論理ＬＳＩのテスト容
易化回路に関し、特にスキャンテスト手法を使用する論
理ＬＳＩのテスト容易化回路に関する。
易化回路に関し、特にスキャンテスト手法を使用する論
理ＬＳＩのテスト容易化回路に関する。
【０００２】
【従来の技術】近年のＬＳＩ市場においては、大規模な
ＬＳＩが出現してきており、それらのテストはますます
困難となりつつある。そこで、これら大規模なＬＳＩに
対しては各種のテスト容易化設計が実施されるようにな
ってきている。ＡＳＩＣ（Application Specific Integ
rated Circuit ）等にも一般的に使用されてきている。
ＬＳＩが出現してきており、それらのテストはますます
困難となりつつある。そこで、これら大規模なＬＳＩに
対しては各種のテスト容易化設計が実施されるようにな
ってきている。ＡＳＩＣ（Application Specific Integ
rated Circuit ）等にも一般的に使用されてきている。
【０００３】スキャンテスト手法は、図７に模式的に示
すように、テストされる組み合せ回路１０１，１０２，
１０３を備えた被テスト回路内の各フリップ・フロップ
（以後、Ｆ／Ｆと略す）１０４〜１０９がスキャン動作
モード時にシリアル接続をされるように回路内のＦ／Ｆ
をシフトレジスタ化し、回路内の観測性、制御性を上げ
るテスト手法である。
すように、テストされる組み合せ回路１０１，１０２，
１０３を備えた被テスト回路内の各フリップ・フロップ
（以後、Ｆ／Ｆと略す）１０４〜１０９がスキャン動作
モード時にシリアル接続をされるように回路内のＦ／Ｆ
をシフトレジスタ化し、回路内の観測性、制御性を上げ
るテスト手法である。
【０００４】大規模回路をスキャンテスト手法でテスト
する場合には、被テスト回路内に存在するＦ／Ｆの数が
多くなるため、スキャンテストを実行するのに必要なス
キャンＦ／Ｆの数が増え、スキャンチェーンに接続され
るスキャンＦ／Ｆが増加する。すなわち、テストデータ
を各スキャンＦ／Ｆに設定する時間や、テスト結果を被
テスト回路外へ出力する時間が増えることになり、テス
ト時間が増加する。これは、テストコストの増加につな
がる。
する場合には、被テスト回路内に存在するＦ／Ｆの数が
多くなるため、スキャンテストを実行するのに必要なス
キャンＦ／Ｆの数が増え、スキャンチェーンに接続され
るスキャンＦ／Ｆが増加する。すなわち、テストデータ
を各スキャンＦ／Ｆに設定する時間や、テスト結果を被
テスト回路外へ出力する時間が増えることになり、テス
ト時間が増加する。これは、テストコストの増加につな
がる。
【０００５】一方、現在ではＬＳＩの製品サイクルが短
くなってきており、設計から市場への投入までの時間も
短くなってきているため、不良解析に要する時間の短縮
化も強く望まれている。
くなってきており、設計から市場への投入までの時間も
短くなってきているため、不良解析に要する時間の短縮
化も強く望まれている。
【０００６】スキャンチェーンに接続されるスキャンＦ
／Ｆ数の増加という問題に対しては、スキャンチェーン
１１０〜１１２の本数を増やした図８に示すパラレル・
スキャン方式や、図９に示すアドレススキャン方式によ
る対処法がある。
／Ｆ数の増加という問題に対しては、スキャンチェーン
１１０〜１１２の本数を増やした図８に示すパラレル・
スキャン方式や、図９に示すアドレススキャン方式によ
る対処法がある。
【０００７】しかし、パラレル・スキャン方式において
は、テストデータ及びテスト結果の入出力を行うための
インターフェース（外部端子や入出力バッファ）が増え
るため、テスト用外部端子を容易に増やすことが困難な
ＬＳＩやテスト回路による面積オーバーヘッドを増やせ
ないＬＳＩ等においては使用に無理があった。
は、テストデータ及びテスト結果の入出力を行うための
インターフェース（外部端子や入出力バッファ）が増え
るため、テスト用外部端子を容易に増やすことが困難な
ＬＳＩやテスト回路による面積オーバーヘッドを増やせ
ないＬＳＩ等においては使用に無理があった。
【０００８】このような問題を解決する方法としては、
アドレススキャン方式がある。アドレススキャン方式で
は、スキャン動作させるＦ／Ｆをアドレスによってセレ
クトし、必要なＦ／Ｆのみスキャン動作される手法であ
る。
アドレススキャン方式がある。アドレススキャン方式で
は、スキャン動作させるＦ／Ｆをアドレスによってセレ
クトし、必要なＦ／Ｆのみスキャン動作される手法であ
る。
【０００９】図９では、アドレスデコーダ１１３によっ
てインターフェース（図示せず）を介して外部から与え
られるアドレスがデコードされ、デコード出力によって
スキャンチェーンに接続されるＦ／Ｆ１１４〜１１９を
マルチプレクサ１２０，１２１やセレクタ１２２，１２
３によって選択する回路構成になっている。図９に示す
構成では、スキャンＦ／Ｆ群１１４，１１５，１１６，
１１９、スキャンＦ／Ｆ群１１４，１１７，１１８，１
１９、スキャンＦ／Ｆ群１１４，１１５，１１６，１１
７，１１８，１１９というようなシフトレジスタが形成
されている。
てインターフェース（図示せず）を介して外部から与え
られるアドレスがデコードされ、デコード出力によって
スキャンチェーンに接続されるＦ／Ｆ１１４〜１１９を
マルチプレクサ１２０，１２１やセレクタ１２２，１２
３によって選択する回路構成になっている。図９に示す
構成では、スキャンＦ／Ｆ群１１４，１１５，１１６，
１１９、スキャンＦ／Ｆ群１１４，１１７，１１８，１
１９、スキャンＦ／Ｆ群１１４，１１５，１１６，１１
７，１１８，１１９というようなシフトレジスタが形成
されている。
【００１０】
【発明が解決しようとする課題】以上説明した従来技術
によるパラレルスキャン方式においては、スキャンＦ／
Ｆ群の中の複数のＦ／Ｆに同じテストパターンが設定さ
れる場合がある。このような同じテストパターンの設定
に関しては、無駄なデータ設定をしているといってよ
い。
によるパラレルスキャン方式においては、スキャンＦ／
Ｆ群の中の複数のＦ／Ｆに同じテストパターンが設定さ
れる場合がある。このような同じテストパターンの設定
に関しては、無駄なデータ設定をしているといってよ
い。
【００１１】また、同じようにアドレススキャン方式に
おいては、各機能モジュール単位毎にアドレス指定する
構成になっているため、アドレス指定されたスキャンＦ
／Ｆ群の中の複数のＦ／Ｆに同じテストパターンが設定
される場合がある。この場合も、無駄なデータ設定をし
ているといってよい。さらに、機能モジュールが多くな
る大規模な回路になれば、このような無駄な設定による
テスト時間はさらに増加することになる。
おいては、各機能モジュール単位毎にアドレス指定する
構成になっているため、アドレス指定されたスキャンＦ
／Ｆ群の中の複数のＦ／Ｆに同じテストパターンが設定
される場合がある。この場合も、無駄なデータ設定をし
ているといってよい。さらに、機能モジュールが多くな
る大規模な回路になれば、このような無駄な設定による
テスト時間はさらに増加することになる。
【００１２】テストコストを考えれば、テストに無用な
時間を費やすことはできるだけ避けることが望ましい。
時間を費やすことはできるだけ避けることが望ましい。
【００１３】そこで、本発明は、上記に鑑みなされたも
のであり、その目的とするところは、同じテストパター
ンが入力されるスキャンＦ／Ｆに対して、同一テストパ
ターンの設定の時間を省き、テスト時間の短縮化を達成
し得るテスト容易化回路を提供することにある。
のであり、その目的とするところは、同じテストパター
ンが入力されるスキャンＦ／Ｆに対して、同一テストパ
ターンの設定の時間を省き、テスト時間の短縮化を達成
し得るテスト容易化回路を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、テスト動作時にテストデー
タがスキャン入出力されて設定され、設定されたテスト
データを記憶保持して被テスト回路に供給する第１の記
憶回路と、第１の記憶回路と連鎖状に接続され、テスト
動作時にテストデータがスキャン入出力されて設定さ
れ、設定されたテストデータを記憶保持して被テスト回
路に供給し、スルー設定テストモード時にはそれまで記
憶保持していたテストデータを保持した状態で、前段か
ら与えられたテストデータをスルーさせて後段の第１の
記憶回路に与える第２の記憶回路と、スルー設定テスト
モード時に、第２の記憶回路の前段の第１の記憶回路に
記憶保持された内容にしたがって、第２の記憶回路をス
ルー状態に制御する制御回路とから構成される。
に、請求項１記載の発明は、テスト動作時にテストデー
タがスキャン入出力されて設定され、設定されたテスト
データを記憶保持して被テスト回路に供給する第１の記
憶回路と、第１の記憶回路と連鎖状に接続され、テスト
動作時にテストデータがスキャン入出力されて設定さ
れ、設定されたテストデータを記憶保持して被テスト回
路に供給し、スルー設定テストモード時にはそれまで記
憶保持していたテストデータを保持した状態で、前段か
ら与えられたテストデータをスルーさせて後段の第１の
記憶回路に与える第２の記憶回路と、スルー設定テスト
モード時に、第２の記憶回路の前段の第１の記憶回路に
記憶保持された内容にしたがって、第２の記憶回路をス
ルー状態に制御する制御回路とから構成される。
【００１５】
【作用】上記構成において、請求項１記載の発明は、そ
れぞれのテスト毎に第２の記憶回路に同一のテストデー
タが設定される場合に、一旦テストデータが設定された
後は以降のテストデータの設定の際に、同一のテストデ
ータをスルーさせて、同一のテストデータがそれぞれの
テスト毎に設定されることを回避し、テスト時間を削減
するようにしている。
れぞれのテスト毎に第２の記憶回路に同一のテストデー
タが設定される場合に、一旦テストデータが設定された
後は以降のテストデータの設定の際に、同一のテストデ
ータをスルーさせて、同一のテストデータがそれぞれの
テスト毎に設定されることを回避し、テスト時間を削減
するようにしている。
【００１６】
【実施例】以下、図面を用いてこの発明の実施例につい
て説明する。
て説明する。
【００１７】図１は、本発明の一実施例のテスト容易化
回路を備えた論理ＬＳＩのシステムを示す図である。図
１において、被テスト回路となる組み合せ回路１，２，
３は、ノーマル動作モードにおいては通常動作を行い、
スキャンテスト信号Ｔ（図中には記載していない）が活
性化してスキャン動作モードになると、スキャンＦ／Ｆ
４〜１０をシリアル接続しシフトレジスタを形成する。
回路を備えた論理ＬＳＩのシステムを示す図である。図
１において、被テスト回路となる組み合せ回路１，２，
３は、ノーマル動作モードにおいては通常動作を行い、
スキャンテスト信号Ｔ（図中には記載していない）が活
性化してスキャン動作モードになると、スキャンＦ／Ｆ
４〜１０をシリアル接続しシフトレジスタを形成する。
【００１８】第２の記憶回路となるスキャンＦ／Ｆ６
は、スルーテスト信号Ｔｅがアクティブになっている時
に、スルースキャン信号生成回路１１の出力信号となる
スルースキャン信号Ｔｈがアクティブな場合は、スルー
スキャン動作モード（スルー設定テストモード）にな
り、保持しているデータをホールドしつつ、シリアル接
続された第１の記憶回路となるスキャンＦ／Ｆ５からシ
フトされるデータをそのままスキャンＦ／Ｆ７に転送す
る。
は、スルーテスト信号Ｔｅがアクティブになっている時
に、スルースキャン信号生成回路１１の出力信号となる
スルースキャン信号Ｔｈがアクティブな場合は、スルー
スキャン動作モード（スルー設定テストモード）にな
り、保持しているデータをホールドしつつ、シリアル接
続された第１の記憶回路となるスキャンＦ／Ｆ５からシ
フトされるデータをそのままスキャンＦ／Ｆ７に転送す
る。
【００１９】同様に、第２の記憶回路となるスキャンＦ
／Ｆ９も、データをホールドしつつ、第１の記憶回路と
なるスキャンＦ／Ｆ８からのデータをスキャンＦ／Ｆ１
０に転送する。スルースキャン信号Ｔｈは、スルーテス
ト信号Ｔｅとシリアル接続された前段のスキャンＦ／Ｆ
群の出力信号とから生成される。
／Ｆ９も、データをホールドしつつ、第１の記憶回路と
なるスキャンＦ／Ｆ８からのデータをスキャンＦ／Ｆ１
０に転送する。スルースキャン信号Ｔｈは、スルーテス
ト信号Ｔｅとシリアル接続された前段のスキャンＦ／Ｆ
群の出力信号とから生成される。
【００２０】スルーテスト信号Ｔｅがアクティブになっ
ている時に、スルースキャン信号Ｔｈがノンアクティブ
な場合には、スキャンＦ／Ｆ６，９は固定値出力動作モ
ードになり、保持していたデータを出力する。
ている時に、スルースキャン信号Ｔｈがノンアクティブ
な場合には、スキャンＦ／Ｆ６，９は固定値出力動作モ
ードになり、保持していたデータを出力する。
【００２１】図２は、本発明の回路を使用して形成され
るシフトレジスタの構成図を示す図である。
るシフトレジスタの構成図を示す図である。
【００２２】図２において、データラッチ部１２は、ノ
ーマル動作モードにおいてはノーマルデータ入力端子１
３からのデータのラッチ及びデータのホールドを行う。
ノーマル動作の制御は、制御信号群によって行われる。
スキャン動作モードにおいては、制御信号群内のスキャ
ンテスト信号Ｔによって、シリアル接続された前段のデ
ータラッチ部１２からの出力信号Ｑをラッチし、そのデ
ータを後段のデータラッチ部１２に出力する。
ーマル動作モードにおいてはノーマルデータ入力端子１
３からのデータのラッチ及びデータのホールドを行う。
ノーマル動作の制御は、制御信号群によって行われる。
スキャン動作モードにおいては、制御信号群内のスキャ
ンテスト信号Ｔによって、シリアル接続された前段のデ
ータラッチ部１２からの出力信号Ｑをラッチし、そのデ
ータを後段のデータラッチ部１２に出力する。
【００２３】スキャンテスト信号Ｔとスルーテスト信号
Ｔｅがアクティブ、かつスルースキャン信号Ｔｈがアク
ティブな場合のスルースキャン動作モードにおけるデー
タラッチ部１２は、前段のデータラッチ部１２からの出
力信号Ｑをラッチせずにそのまま後段のデータラッチ部
１２に出力する。
Ｔｅがアクティブ、かつスルースキャン信号Ｔｈがアク
ティブな場合のスルースキャン動作モードにおけるデー
タラッチ部１２は、前段のデータラッチ部１２からの出
力信号Ｑをラッチせずにそのまま後段のデータラッチ部
１２に出力する。
【００２４】スルーテスト信号Ｔｅがアクティブ、かつ
スルースキャン信号Ｔｈがノンアクティブな場合の固定
値出力動作モードにおいては、データラッチ部１２は保
持しているデータを出力する。
スルースキャン信号Ｔｈがノンアクティブな場合の固定
値出力動作モードにおいては、データラッチ部１２は保
持しているデータを出力する。
【００２５】以上の機能を持ったデータラッチ部１２の
構成を図３に示す。
構成を図３に示す。
【００２６】図３における信号Ｅはノーマル動作モード
におけるイネーブル信号であり、信号Ｔはスキャンテス
ト信号であり、信号Ｔｈはスルーテスト信号であり、信
号ＣはＤ型Ｆ／Ｆ１３のクロック信号である。入力デー
タＳは、スキャンテスト信号Ｔによりシリアルに接続さ
れた前段のデータラッチ部１２の出力データであり、入
力データＤはノーマル動作モードにおける入力データで
ある。
におけるイネーブル信号であり、信号Ｔはスキャンテス
ト信号であり、信号Ｔｈはスルーテスト信号であり、信
号ＣはＤ型Ｆ／Ｆ１３のクロック信号である。入力デー
タＳは、スキャンテスト信号Ｔによりシリアルに接続さ
れた前段のデータラッチ部１２の出力データであり、入
力データＤはノーマル動作モードにおける入力データで
ある。
【００２７】また、データラッチ部１２は、Ｄ型Ｆ／Ｆ
１４に加えて、セレクタ１５，１６及びセレクタ制御信
号生成回路１７を備えており、イネーブル信号Ｅがノン
アクティブ又はスルーテスト信号Ｔｈがアクティブの時
にはＤ型Ｆ／Ｆ１４の出力がセレクタ１５によって選択
され、スキャンテスト信号Ｔがアクティブかつスルーテ
スト信号Ｔｈがノンアクティブの時には入力データＳが
選択され、スキャンテスト信号Ｔがアクティブかつスル
ーテスト信号Ｔｈがノンアクティブの時には入力データ
Ｓが選択され、イネーブル信号Ｅがアクティブの時には
入力データＤが選択され、それぞれ選択された内容がＤ
型Ｆ／Ｆ１４の入力となる。また、セレクタ制御信号生
成回路１７の出力が例えば“１”レベルで入力データＳ
がセレクタ１６により選択され、例えば“０”レベルで
Ｄ型Ｆ／Ｆ１４の出力Ｑが選択され、それぞれ選択され
た内容がデータラッチ部１２の出力となる。
１４に加えて、セレクタ１５，１６及びセレクタ制御信
号生成回路１７を備えており、イネーブル信号Ｅがノン
アクティブ又はスルーテスト信号Ｔｈがアクティブの時
にはＤ型Ｆ／Ｆ１４の出力がセレクタ１５によって選択
され、スキャンテスト信号Ｔがアクティブかつスルーテ
スト信号Ｔｈがノンアクティブの時には入力データＳが
選択され、スキャンテスト信号Ｔがアクティブかつスル
ーテスト信号Ｔｈがノンアクティブの時には入力データ
Ｓが選択され、イネーブル信号Ｅがアクティブの時には
入力データＤが選択され、それぞれ選択された内容がＤ
型Ｆ／Ｆ１４の入力となる。また、セレクタ制御信号生
成回路１７の出力が例えば“１”レベルで入力データＳ
がセレクタ１６により選択され、例えば“０”レベルで
Ｄ型Ｆ／Ｆ１４の出力Ｑが選択され、それぞれ選択され
た内容がデータラッチ部１２の出力となる。
【００２８】図２に示す論理回路１８は、スルースキャ
ン信号Ｔｈを生成するスルースキャン信号生成回路で、
ここでは３つの他のデータラッチ部１９の出力信号Ｑ
１，Ｑ２，Ｑ３とスルーテスト信号Ｔｅとからスルース
キャン信号Ｔｈを生成している。このスルースキャン信
号生成回路１８は、３つのデータラッチ部１９の出力Ｑ
１，Ｑ２，Ｑ３が所定の組み合せで、かつスルースキャ
ン信号Ｔｅがアクティブな場合にスルーテスト信号Ｔｈ
をアクティブにする機能を有する。
ン信号Ｔｈを生成するスルースキャン信号生成回路で、
ここでは３つの他のデータラッチ部１９の出力信号Ｑ
１，Ｑ２，Ｑ３とスルーテスト信号Ｔｅとからスルース
キャン信号Ｔｈを生成している。このスルースキャン信
号生成回路１８は、３つのデータラッチ部１９の出力Ｑ
１，Ｑ２，Ｑ３が所定の組み合せで、かつスルースキャ
ン信号Ｔｅがアクティブな場合にスルーテスト信号Ｔｈ
をアクティブにする機能を有する。
【００２９】図４はスルースキャン信号生成回路１１の
具体的な回路構成を示す図である。図４においては、３
つのデータラッチ部の出力Ｑ１，Ｑ２，Ｑ３とスルーテ
スト信号Ｔｅを入力とする構成としている。この例で
は、３つのデータラッチ部１２の出力の組み合せが（１
１１）、かつスルースキャン信号Ｔｅがアクティブとな
った場合にスルースキャン信号Ｔｈがアクティブとな
る。
具体的な回路構成を示す図である。図４においては、３
つのデータラッチ部の出力Ｑ１，Ｑ２，Ｑ３とスルーテ
スト信号Ｔｅを入力とする構成としている。この例で
は、３つのデータラッチ部１２の出力の組み合せが（１
１１）、かつスルースキャン信号Ｔｅがアクティブとな
った場合にスルースキャン信号Ｔｈがアクティブとな
る。
【００３０】次に、上述した構成を使用して行うテスト
シーケンスについて説明する。
シーケンスについて説明する。
【００３１】図５は図４の回路を従来のスキャンテスト
でテストする際に使用するテストベクトルを模式的に示
した図である。
でテストする際に使用するテストベクトルを模式的に示
した図である。
【００３２】ＡＳＩＣ等のＬＳＩにおいて、ＡＴＰＧ
（Automatic Test Pattern Generator）によりスキャン
Ｆ／Ｆを自動挿入させて作成するテストパターンの場合
は、一部のパターンが同じものとなる場合が少なからず
とも発生する。
（Automatic Test Pattern Generator）によりスキャン
Ｆ／Ｆを自動挿入させて作成するテストパターンの場合
は、一部のパターンが同じものとなる場合が少なからず
とも発生する。
【００３３】図５のテストパターン群における１０３−
ａ，１０６−ｂ，１０３−ｃ，１０６−ｃの箇所がその
ような箇所である場合には、上記記載の回路を使用して
以下のテストシーケンスを行うことによりテストパター
ンの総ステップ数を減らすことが可能である。
ａ，１０６−ｂ，１０３−ｃ，１０６−ｃの箇所がその
ような箇所である場合には、上記記載の回路を使用して
以下のテストシーケンスを行うことによりテストパター
ンの総ステップ数を減らすことが可能である。
【００３４】ここで、スルースキャン信号生成回路にお
いて使用する前段の記憶回路のデータは、例えば作成さ
れたテストパターン１０２−ａ，１０２−ｃ（及び１０
５−ｂ，１０５−ｃ）において同一な組み合せを持つも
のとしてもよい。その時の本発明の回路を用いたときの
テストパターンを模式的に表したものを図６に示す。
いて使用する前段の記憶回路のデータは、例えば作成さ
れたテストパターン１０２−ａ，１０２−ｃ（及び１０
５−ｂ，１０５−ｃ）において同一な組み合せを持つも
のとしてもよい。その時の本発明の回路を用いたときの
テストパターンを模式的に表したものを図６に示す。
【００３５】次に、実際のテスト手順について説明す
る。
る。
【００３６】テスト手順は、初めにスキャン動作モード
において図５の１ｓｔテストパターンを各スキャンＦ／
Ｆに設定し、設定データによりテストを行う。次のサイ
クルにおいて、スルーテスト信号Ｔｅをアクティブにし
て、第１の記憶回路となるスキャンＦ／Ｆ５，８に、第
２の記憶回路となるスキャンＦ／Ｆ６，９をスルーさせ
る制御情報をセットし、スキャンＦ／Ｆをスルースキャ
ン動作モードにする。この制御情報はテストパターンと
兼用するようにしてもよい。次に、図６の２ｎｄテスト
パターンを入力し、スルースキャン動作モードになって
いるスキャンＦ／Ｆ６，９以外のＦ／Ｆ４，５，７，
８，１０にテストパターンを設定し、次のサイクルでス
キャン信号Ｔをノンアクティブにし、各Ｆ／Ｆを固定値
出力動作モード及びノーマル動作モードにしてテストを
実行する。以下同様に、ｉｔｈテストパターンまで実行
する。
において図５の１ｓｔテストパターンを各スキャンＦ／
Ｆに設定し、設定データによりテストを行う。次のサイ
クルにおいて、スルーテスト信号Ｔｅをアクティブにし
て、第１の記憶回路となるスキャンＦ／Ｆ５，８に、第
２の記憶回路となるスキャンＦ／Ｆ６，９をスルーさせ
る制御情報をセットし、スキャンＦ／Ｆをスルースキャ
ン動作モードにする。この制御情報はテストパターンと
兼用するようにしてもよい。次に、図６の２ｎｄテスト
パターンを入力し、スルースキャン動作モードになって
いるスキャンＦ／Ｆ６，９以外のＦ／Ｆ４，５，７，
８，１０にテストパターンを設定し、次のサイクルでス
キャン信号Ｔをノンアクティブにし、各Ｆ／Ｆを固定値
出力動作モード及びノーマル動作モードにしてテストを
実行する。以下同様に、ｉｔｈテストパターンまで実行
する。
【００３７】ｉｔｈテストパターンのテストを実行中
に、スルーテスト信号Ｔｅをノンアクティブにし、次の
（ｉ＋１）ｔｈテストパターンを入力できるようにして
おく。
に、スルーテスト信号Ｔｅをノンアクティブにし、次の
（ｉ＋１）ｔｈテストパターンを入力できるようにして
おく。
【００３８】以下、（ｉ＋１）ｔｈテストパターンから
ｊｔｈテストパターンまでと、（ｊ＋１）ｔｈテストパ
ターンからｎｔｈテストパターンまでのテストも同様に
行う。
ｊｔｈテストパターンまでと、（ｊ＋１）ｔｈテストパ
ターンからｎｔｈテストパターンまでのテストも同様に
行う。
【００３９】このような実施例においては、テストパタ
ーンにおいて同一なデータが設定される記憶回路（スキ
ャンＦ／Ｆ）に対しては、設定データを通過させてテス
トパターンを各記憶回路に設定する時間を削減すること
ができるので、テストに要する時間を短縮することが可
能となる。
ーンにおいて同一なデータが設定される記憶回路（スキ
ャンＦ／Ｆ）に対しては、設定データを通過させてテス
トパターンを各記憶回路に設定する時間を削減すること
ができるので、テストに要する時間を短縮することが可
能となる。
【００４０】また、テストパターンの設定を省くスキャ
ンＦ／Ｆを、ソフト的に（テストパターンによって）設
定することが可能である。
ンＦ／Ｆを、ソフト的に（テストパターンによって）設
定することが可能である。
【００４１】
【発明の効果】以上説明したように、この発明によれ
ば、それぞれのテスト毎に第２の記憶回路に同一のテス
トデータが設定される場合に、一旦テストデータが設定
された後は以降のテストデータの設定の際に、同一のテ
ストデータをスルーさせるようにしたので、同一のテス
トデータがそれぞれのテスト毎に設定されることが回避
され、テスト時間の短縮化を達成することができる。
ば、それぞれのテスト毎に第２の記憶回路に同一のテス
トデータが設定される場合に、一旦テストデータが設定
された後は以降のテストデータの設定の際に、同一のテ
ストデータをスルーさせるようにしたので、同一のテス
トデータがそれぞれのテスト毎に設定されることが回避
され、テスト時間の短縮化を達成することができる。
【図１】この発明の一実施例に係わるテスト容易化回路
を備えたシステムの構成を示す図である。
を備えたシステムの構成を示す図である。
【図２】図１に示すスキャンＦ／Ｆの構成を示す図であ
る。
る。
【図３】図２に示すデータラッチ部の構成を示す図であ
る。
る。
【図４】図１及び図２に示すスルースキャン信号生成回
路の構成を示す図である。
路の構成を示す図である。
【図５】従来のスキャンテストで使用されるテストベク
トルの一例を示す図である。
トルの一例を示す図である。
【図６】本発明のスキャンテストで使用されるテストベ
クトルの一例を示す図である。
クトルの一例を示す図である。
【図７】従来のスキャンチェーン方式を採用したテスト
容易化回路を備えたシステムの構成を示す図である。
容易化回路を備えたシステムの構成を示す図である。
【図８】従来のパラレルスキャン方式を採用したテスト
容易化回路を備えたシステムの構成を示す図である。
容易化回路を備えたシステムの構成を示す図である。
【図９】従来のアドレススキャン方式を採用したテスト
容易化回路を備えたシステムの構成を示す図である。
容易化回路を備えたシステムの構成を示す図である。
１，２，３ 組み合せ回路 ４〜１０ スキャンＦ／Ｆ １１，１８ スルースキャン信号生成回路 １２，１９ データラッチ部
Claims (1)
- 【請求項１】 テスト動作時にテストデータがスキャン
入出力されて設定され、設定されたテストデータを記憶
保持して被テスト回路に供給する第１の記憶回路と、 第１の記憶回路と連鎖状に接続され、テスト動作時にテ
ストデータがスキャン入出力されて設定され、設定され
たテストデータを記憶保持して被テスト回路に供給し、
スルー設定テストモード時にはそれまで記憶保持してい
たテストデータを保持した状態で、前段から与えられた
テストデータをスルーさせて後段の第１の記憶回路に与
える第２の記憶回路と、 スルー設定テストモード時に、第２の記憶回路の前段の
第１の記憶回路に記憶保持された内容にしたがって、第
２の記憶回路をスルー状態に制御する制御回路とを有す
ることを特徴とするテスト容易化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237599A JPH0792233A (ja) | 1993-09-24 | 1993-09-24 | テスト容易化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237599A JPH0792233A (ja) | 1993-09-24 | 1993-09-24 | テスト容易化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0792233A true JPH0792233A (ja) | 1995-04-07 |
Family
ID=17017713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5237599A Pending JPH0792233A (ja) | 1993-09-24 | 1993-09-24 | テスト容易化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792233A (ja) |
-
1993
- 1993-09-24 JP JP5237599A patent/JPH0792233A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20050325 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070521 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20080401 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080729 |