JP3722628B2 - 自動クロック位相調整装置及び自動クロック位相調整方法及びそれを用いた表示装置 - Google Patents
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- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
Description
【０００１】
【発明の属する技術分野】
本発明は、パーソナルコンピュータ等から入力されるアナログ映像信号をデジタル映像信号に変換し、液晶パネル等の固定画素デバイスに表示するための回路技術に関するものであって、更に詳述すれば、アナログ映像信号をデジタル映像信号に変換する際の、クロック位相調整を自動的に行う回路技術に関するものである。
【０００２】
【従来の技術】
近年、パーソナルコンピュータの映像表示装置として、省スペース及び省電力が特徴である液晶ディスプレイが注目されている。液晶ディスプレイでは、パーソナルコンピュータから出力されるアナログ映像信号をディジタル映像信号に変換して、拡大／縮小処理等の映像処理を行い、液晶パネルに表示することが一般的である。
【０００３】
図５に、アナログ映像信号をディジタル映像信号へ変換する回路、及びアナログ映像信号とクロック信号の波形を示す。同図に示すように、アナログ映像信号５０１は、入力されたクロック信号のタイミングで、Ａ／Ｄ変換回路５０５によってディジタル映像信号へ変換される。
【０００４】
アナログ映像信号５０１に対して、クロック位相５０２、５０３のタイミングでＡ／Ｄ変換が行われると、アナログ映像信号５０１の立ち上がり、立ち下がり部分であるために、非常に不安定なディジタル映像信号出力となってしまう。このとき、映像としてはノイズが発生しているように見える。よって、クロック位相５０４のように、アナログ映像信号５０１の安定部分でＡ／Ｄ変換を行うために、クロック位相を調整する必要がある。
【０００５】
クロック位相の調整は、ユーザが液晶表示装置に表示されている映像を見ながら、キー入力等で調整を行う必要があった。しかし、映像の変化を目視にて確認し、調整を行う作業は非常に困難なものである。これを解決する方法として、自動的にＡ／Ｄ変換におけるクロック位相を調整する手法が開発されており、液晶表示装置においては、自動クロック位相調整機能の内蔵が必須となっている。
【０００６】
従来のこの種のクロック自動調整方法としては、特開平１０−６３２３４号公報に記載のクロック自動調整方法等があげられる。以下、従来技術について説明する。
【０００７】
図６に、従来技術による液晶表示装置のブロック図を示す。
パーソナルコンピュータは、アナログ映像信号、水平同期信号、垂直同期信号を、映像信号入力端子１０１、水平同期信号入力端子１１１、垂直同期信号入力端子１１２にそれぞれ入力する。
【０００８】
アナログ映像信号は、映像入力端子１０１を経てＡ／Ｄ変換回路１０２に入力される。Ａ／Ｄ変換回路１０２では、クロック発生回路１０６から入力されるクロック信号のタイミングで、アナログ映像信号をディジタル映像信号に変換する。Ａ／Ｄ変換回路１０２から出力されたディジタル映像信号は、映像処理回路１０３、映像エッジ検出回路１０８にそれぞれ入力される。
【０００９】
映像処理回路１０３に入力されたディジタル映像信号は、拡大／圧縮処理等が行われ、液晶駆動回路１０４を経て液晶パネル１０５に入力され、表示される。
【００１０】
水平同期信号は、水平同期信号入力端子１１１から遅延回路１１０に入力される。遅延回路１１０は、水平同期信号を制御回路１０７によって定められた遅延量だけ遅延させ、出力する。遅延回路１１０から出力された水平同期信号は、クロック発生回路１０６、映像エッジ検出回路１０８にそれぞれ入力される。
【００１１】
クロック発生回路１０６は、水平同期信号を逓倍し、クロック信号として出力する回路であり、その逓倍比は制御回路１０７によって定められる。従って、水平同期信号の遅延量によって、クロック位相が制御される。クロック発生回路１０６から出力されたクロック信号は、Ａ／Ｄ変換回路１０２、映像処理回路１０３、映像エッジ検出回路１０８にそれぞれ入力される。
【００１２】
垂直同期信号は、垂直同期信号入力端子１１２から映像処理回路１０３、映像エッジ検出回路１０８にそれぞれ入力される。
【００１３】
制御回路１０７は、液晶表示装置全体を制御を行うものであり、主にマイクロコンピュータによって構成されている。
【００１４】
映像エッジ検出回路１０８は、制御回路１０７によって定められた映像レベルをしきい値として、入力されたディジタル映像信号の水平映像開始座標、水平映像終了座標を検出する回路である。なお、水平方向は、水平同期信号を基準としてクロック単位、垂直方向は、垂直同期信号を基準としてライン単位で検出可能である。また、ここで言う座標とは、水平方向のエッジを検出した画素と、その画素があるラインを指すものである。
【００１５】
次に、図７を用いて自動クロック位相調整動作の従来例について説明する。
図７は、従来の自動クロック位相調整動作の処理フロー図である。なお、自動クロック位相調整を行う前には、入力映像信号に対してクロック逓倍比が合っている状態となっているもの、すなわち、水平同期信号を総水平画素数逓倍したクロック信号がクロック発生回路１０６から出力されているものとする。
【００１６】
ステップ７０１では、制御回路１０７が遅延回路１１０の遅延量を最小に設定する。ステップ７０２では、制御回路１０７が、映像エッジ検出回路１０８から水平映像開始位置データを読み込み、制御回路１０７内のメモリに保存する。ステップ７０３では、制御回路１０７によって遅延回路１１０の遅延量を増やし、クロック位相を遅らせる。ステップ７０４では、制御回路１０７が、映像エッジ検出回路１０８から水平映像開始位置データを取り込む。ステップ７０５では、ステップ７０４で読み込んだ水平開始位置が、ステップ７０２に読み込んだ値から変化しているか否かを判定し、変化した場合はステップ７０６へ進み、変化していない場合はステップ７０３に戻る。ステップ７０６では、制御回路１０７が、ステップ７０６時点での遅延量の半分を遅延回路１１０に設定し、調整値とする。
【００１７】
図８を用いて、さらに詳しく説明する。図８は、アナログ映像信号とクロック信号波形を示す波形図である。
【００１８】
ステップ７０１時点でのクロック位相が、アナログ映像信号８０１に対してクロック位相８０２だとする。ステップ７０２では、水平開始位置をｎと検出できる。ステップ７０３〜７０４を繰り返すと、クロック位相がクロック位相８０３、８０４のように遅延して行く。クロック位相８０４の状態になった場合、ステップ７０４では水平開始位置をｎ−１と検出する。このとき、ステップ７０５にて水平開始位置がｎからｎ−１に変化したことが判定され、ステップ７０６に進み、クロック位相８０４のように画素の中心付近にクロック位相が設定される。
【００１９】
【課題を解決するための手段】
上記した目的を達成するため、本発明による自動クロック位相調整装置は、
アナログ映像信号と、クロック信号とを入力とし、前記クロック信号のタイミングにより、アナログ映像信号をディジタル映像信号に変換するＡ／Ｄ変換回路と、
アナログ映像信号に同期した水平同期信号を入力とし、任意に定めた遅延量で出力する遅延回路と、前記遅延回路から出力される水平同期信号を入力とし、任意に定めた逓倍比で逓倍を行い、前記クロック信号として出力するクロック発生回路と、
前記Ａ／Ｄ変換回路からの出力であるディジタル映像信号と、前記遅延回路からの出力である水平同期信号と、前記クロック発生回路からの出力であるクロック信号と、アナログ映像信号に同期した垂直同期信号とを入力として、水平映像開始座標と、水平映像終了座標を検出する映像エッジ検出回路と、
前記映像エッジ検出回路と同様の入力で、指定した座標のディジタル信号値を検出する映像レベル検出回路と、
前記遅延回路の遅延量を最小から前記クロック信号の１周期量を超えるまで任意の変化量で変化させることにより、前記クロック発生回路から出力されるクロック信号の位相を順次遅らせるように制御する第１の制御動作と、前記第１の制御動作での各クロック位相おいて、前記映像エッジ検出回路で検出した水平映像開始・終了座標におけるディジタル信号値を、前記映像レベル検出回路にて取得する第２の制御動作と、前記第２の制御動作で取得した水平映像開始・終了座標の各クロック位相におけるディジタル信号値について、同じクロック位相同士で和をとる演算動作と、前記演算動作によって得られた加算ディジタル信号値から、最大の加算ディジタル信号値となっているクロック位相を検出する検出動作と、前記検出動作により検出したクロック位相となるように、前記遅延回路を制御する第３の制御動作を実行する制御回路とを、
備えた構成をとり、これにより、入力アナログ映像信号波形に合わせて、自動的に最適なクロック位相に調整する。
【００２０】
アナログ映像信号９０１のように信号波形が鈍ることは、パーソナルコンピュータから表示装置への接続ケーブル等の影響により十分起こりうる現象である。このような場合、従来の自動クロック位相調整方法ではクロック位相が合わせきれないため、結局、ユーザによるクロック位相調整が必要になってしまい、自動調整の意味をなさない。
【００２１】
以上のように、従来技術による自動クロック位相調整手法では、１画素の中心部が必ず安定しているアナログ映像信号にのみ有効であるため、これを改善し、入力されたアナログ映像信号波形に合わせて、自動的に最適なクロック位相に調整する手段を提供することが、本発明の目的である。
【００２２】
【課題を解決するための手段】
上記した目的を達成するため、本発明による自動クロック位相調整装置は、
アナログ映像信号と、クロック信号とを入力とし、前記クロック信号のタイミングにより、アナログ映像信号をディジタル映像信号に変換するＡ／Ｄ変換回路と、
アナログ映像信号に同期した水平同期信号を入力とし、任意に定めた遅延量で出力する遅延回路と、前記遅延回路から出力される水平同期信号を入力とし、任意に定めた分周比で分周を行い、前記クロック信号として出力するクロック発生回路と、
前記Ａ／Ｄ変換回路からの出力であるディジタル映像信号と、前記遅延回路からの出力である水平同期信号と、前記クロック発生回路からの出力であるクロック信号と、アナログ映像信号に同期した垂直同期信号とを入力として、水平映像開始座標と、水平映像終了座標を検出する映像エッジ検出回路と、
前記映像エッジ検出回路と同様の入力で、指定した座標のディジタル信号値を検出する映像レベル検出回路と、
前記遅延回路の遅延量を最小から前記クロック信号の１周期量を超えるまで任意の変化量で変化させることにより、前記クロック発生回路から出力されるクロック信号の位相を順次遅らせるように制御する第１の制御動作と、前記第１の制御動作での各クロック位相おいて、前記映像エッジ検出回路で検出した水平映像開始・終了座標におけるディジタル信号値を、前記映像レベル検出回路にて取得する第２の制御動作と、前記第２の制御動作で取得した水平映像開始・終了座標の各クロック位相におけるディジタル信号値について、同じクロック位相同士で和をとる演算動作と、前記演算動作によって得られた加算ディジタル信号値から、最大の加算ディジタル信号値となっているクロック位相を検出する検出動作と、前記検出動作により検出したクロック位相となるように、前記遅延回路を制御する第３の制御動作を実行する制御回路とを、
備えた構成をとり、これにより、入力アナログ映像信号波形に合わせて、自動的に最適なクロック位相に調整する。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。
図１は、本発明の第１実施形態に係る液晶表示装置の構成を示すブロック図であり、本実施形態は、パーソナルコンピュータからのアナログ映像信号を表示する液晶表示装置への適用例である。
【００２４】
図１において、１０１はアナログ映像信号入力端子、１０２はＡ／Ｄ変換回路、１０３は映像処理回路、１０４は液晶駆動回路、１０５は液晶パネル、１０６はクロック発生回路、１０７は制御回路、１０８は映像エッジ検出回路、１０９は映像レベル検出回路、１１０は遅延回路、１１１は水平同期信号入力端子、１１２は垂直同期信号入力端子である。
【００２５】
パーソナルコンピュータは、アナログ映像信号、水平同期信号、垂直同期信号を、映像信号入力端子１０１、水平同期信号入力端子１１１、垂直同期信号入力端子１１２にそれぞれ入力する。
【００２６】
アナログ映像信号は、映像入力端子１０１を経てＡ／Ｄ変換回路１０２に入力される。Ａ／Ｄ変換回路１０２では、クロック発生回路１０６から入力されるクロック信号のタイミングで、入力されたアナログ映像信号をディジタル映像信号に変換する。Ａ／Ｄ変換回路１０２から出力されたディジタル映像信号は、映像処理回路１０３、映像エッジ検出回路１０８、映像レベル検出回路１０９にそれぞれ入力される。
【００２７】
映像処理回路１０３に入力されたディジタル映像信号は、拡大／圧縮処理等が行われ、液晶駆動回路１０４を経て液晶パネル１０５に入力され、表示される。
【００２８】
水平同期信号は、水平同期信号入力端子１１１から遅延回路１１０に入力される。遅延回路１１０は、水平同期信号を制御回路１０７によって定められた遅延量だけ遅延させ、出力する。遅延回路１１０から出力された水平同期信号は、クロック発生回路１０６、映像エッジ検出回路１０８、映像レベル検出回路１０９にそれぞれ入力される。
【００２９】
クロック発生回路１０６は、水平同期信号を逓倍し、クロック信号として出力する回路であり、その逓倍比は制御回路１０７によって定められる。従って、水平同期信号の遅延量によって、クロック位相が制御される。クロック発生回路１０６から出力されたクロック信号は、Ａ／Ｄ変換回路１０２、映像処理回路１０３、映像エッジ検出回路１０８、映像レベル検出回路１０９にそれぞれ入力される。
【００３０】
垂直同期信号は、垂直同期信号入力端子１１２から映像処理回路１０３、映像エッジ検出回路１０８、映像レベル検出回路１０９にそれぞれ入力される。
【００３１】
制御回路１０７は、液晶表示装置全体を制御を行うものであり、主にマイクロコンピュータによって構成されている。
【００３２】
映像エッジ検出回路１０８は、制御回路１０７によって定められた映像レベルをしきい値として、入力されたディジタル映像信号の水平映像開始座標、水平映像終了座標を検出する回路である。なお、水平方向は、水平同期信号を基準としてクロック単位、垂直方向は、垂直同期信号を基準としてライン単位で検出可能である。また、ここで言う座標とは、水平方向のエッジを検出した画素と、その画素があるラインを指すものである。
【００３３】
映像レベル検出回路１０９は、課題を解決する手段として図８の従来構成に新たに付け加えた回路であり、この映像レベル検出回路１０９は、制御回路１０７によって指定された画素の映像レベルを検出する。
【００３４】
次に、図３を用いて自動クロック位相調整動作について説明する。
図３は、本実施形態の自動クロック位相調整動作の処理フロー図である。なお、自動クロック位相調整を行う前に、入力映像信号に対してクロック逓倍比が合っている状態となっているもの、すなわち、水平同期信号を総水平画素数逓倍したクロック信号がクロック発生回路１０６から出力されているものとする。
【００３５】
ステップ３０１では、制御回路１０７が遅延回路１１０の遅延量を最小に設定する。ステップ３０２では、制御回路１０７が、映像エッジ検出回路１０８より水平開始位置とそのライン数データを取り込む。ステップ３０３では、制御回路１０７が、映像レベル検出回路１０９からステップ３０２にて取得した位置における映像レベルを取り込み、制御回路１０７内にあるメモリに記憶する。ステップ３０４では、制御回路１０７によって遅延回路１１０の遅延量を増やし、クロック位相を遅らせる。ステップ３０５では、遅延回路１１０での遅延量が、ステップ３０１から１クロック周期量動いたか否かを判定する。１クロック周期量動いた場合は、ステップ３０６に進み、動いていない場合は、ステップ３０２に戻る。このステップ３０２〜３０４の動作を繰り返すことにより、水平開始位置の各クロック位相における映像レベルデータを、制御回路１０７内のメモリに蓄えることができる。
【００３６】
ステップ３０６では、制御回路１０７が、遅延回路１１０の遅延量を再び最小に設定する。ステップ３０７では、制御回路１０７が、映像エッジ検出回路１０８より水平終了位置とそのライン数データを取り込む。ステップ３０８では、制御回路１０７が、映像レベル検出回路１０９からステップ３０２にて検出した位置の映像レベルを取り込み、制御回路１０７内にあるメモリに記憶する。ステップ３０９では、制御回路１０７によって遅延回路１１０の遅延量を増やし、クロック位相を遅らせる。ステップ３１０では、遅延回路１１０での遅延量が、ステップ３０６から１クロック周期量動いたか否かを判定する。１クロック周期量動いた場合は、ステップ３１１に進み、動いていない場合は、ステップ３０７に戻る。このステップ３０７〜３０９の動作を繰り返すことにより、水平終了位置の各クロック位相における映像レベルデータを、制御回路１０７内のメモリに蓄えることができる。
【００３７】
ステップ３１１では、制御回路１０７のメモリに蓄えられている、水平映像開始・終了位置の映像レベルデータを、それぞれ同じクロック位相のデータ同士で和を取り、合成映像レベルデータを作成する。この合成映像レベルデータから安定部分を検出し、検出したクロック位相となるように、遅延回路１１０を制御する。
【００３８】
さらに、図４を用いて詳しく説明を行う。
入力されたアナログ映像信号４０１が、水平映像開始画素４０２、水平映像終了画素４０３を含むで信号であった場合、ステップ３０２〜３０４、３０６〜３０９の動作により、水平映像開始画素４０２、水平映像終了画素４０３部分の各クロック位相における映像レベルを、制御回路１０７内のメモリ内に記録することができる。
【００３９】
ステップ３１１では、制御回路１０７が以下の動作を行うことによって、最適なクロック位相に調整する。
【００４０】
第１に、取得した映像レベルデータを同じ位相同士で加算し、合成画素４０４に示した合成映像レベルデータを得る。
【００４１】
第２に、この合成画素４０４の安定部分を検出するために、合成映像レベルデータの最大値を検出する。なぜなら、映像の立ち上がり、立ち下がり部分の映像レベルは、安定部分の映像レベルに比べ小さいため、水平映像開始・終了画素の両方において安定な部分のクロック位相の合成映像レベルが最大値として現れるためである。
【００４２】
この最大値を検出する方法として、各クロック位相を先頭として、連続する３つのクロック位相における映像レベルの和をとり、その値が最大となったときの中心のクロック位相を求めるクロック位相とする。合成画素拡大図４０５においては、クロック位相ｍ−１，ｍ，ｍ＋１における映像レベルの和が最大となるので、求めるクロック位相はｍとなる。
【００４３】
第３に、求めたクロック位相となるように、制御回路１０７は遅延回路１１０を制御し、自動クロック位相調整を終了する。
【００４４】
なお、本実施形態では最大値を検出する方法として、３つクロック位相における映像レベルの和を取ることによって行ったが、各１つのクロック位相における映像レベルから最大値を検出しても構わない。また、幾つかのクロック位相における映像レベルの和から最大値を検出する場合、和をとる映像レベル数は任意で構わない。
【００４５】
図２は、本発明の第２実施形態に係る液晶表示装置の構成を示すブロック図であり、本実施形態も、パーソナルコンピュータからのアナログ映像信号を表示する液晶表示装置への適用例である。
【００４６】
本実施形態が第１実施形態と相違するのは、第１実施形態が、クロック発生回路１０６に入力する水平同期信号の遅延量によってクロック位相を制御する構成となっているのに対して、本実施形態では、水平同期信号を直接クロック発生回路１０６に入力し、出力されたクロック信号を遅延回路１１０に入力することにより、クロック信号を直接遅延させ、クロック位相を制御するようにした点にある。
【００４７】
かような構成をとる本実施形態においても、自動クロック位相調整動作については、第１実施形態で述べた方法と同様である。
【００４８】
なお、以上の実施形態では、液晶パネルを用いた表示装置への適用について述べたが、本発明は、アナログ映像信号をディジタル映像信号に変換し、表示を行うプラズマパネル等の液晶パネル以外の固定画素表示デバイスにおいても、適用可能であることは言うまでもない。
【００４９】
【発明の効果】
以上のように本発明によれば、水平映像開始・終了位置での各クロック位相における映像レベルを検出し、合成することによって、入力されたアナログ映像信号における立ち上がり、立ち下がり期間を反映させた映像レベルデータを得ることができる。この映像レベルデータが最大となっているクロック位相、すなわち、映像レベルの変化が少ない安定部分を検出し、そこにクロック位相を合わせることにより、入力されるアナログ映像信号波形に合わせて、最適なクロック位相調整を自動的に行うことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る液晶表示装置の構成を示すブロック図である。
【図２】本発明の第２実施形態に係る液晶表示装置の構成を示すブロック図である。
【図３】本発明の実施形態による自動クロック位相調整動作の処理フロー図である。
【図４】本発明の実施形態による自動クロック位相調整方式の説明図である。
【図５】クロック位相調整の概念説明図である。
【図６】従来技術による液晶表示装置の構成を示すブロック図である。
【図７】従来技術による自動クロック位相調整動作の処理フロー図である。
【図８】従来技術による自動クロック位相調整方式の説明図である。
【図９】従来技術の自動クロック位相調整方式における課題の説明図である。
【符号の説明】
１０１ アナログ映像信号入力端子
１０２ Ａ／Ｄ変換回路
１０３ 映像処理回路
１０４ 液晶駆動回路
１０５ 液晶パネル
１０６ クロック発生回路
１０７ 制御回路
１０８ 映像エッジ検出回路
１０９ 映像レベル検出回路
１１０ 遅延回路
１１１ 水平同期信号入力端子
１１２ 垂直同期信号入力端子
【発明の属する技術分野】
本発明は、パーソナルコンピュータ等から入力されるアナログ映像信号をデジタル映像信号に変換し、液晶パネル等の固定画素デバイスに表示するための回路技術に関するものであって、更に詳述すれば、アナログ映像信号をデジタル映像信号に変換する際の、クロック位相調整を自動的に行う回路技術に関するものである。
【０００２】
【従来の技術】
近年、パーソナルコンピュータの映像表示装置として、省スペース及び省電力が特徴である液晶ディスプレイが注目されている。液晶ディスプレイでは、パーソナルコンピュータから出力されるアナログ映像信号をディジタル映像信号に変換して、拡大／縮小処理等の映像処理を行い、液晶パネルに表示することが一般的である。
【０００３】
図５に、アナログ映像信号をディジタル映像信号へ変換する回路、及びアナログ映像信号とクロック信号の波形を示す。同図に示すように、アナログ映像信号５０１は、入力されたクロック信号のタイミングで、Ａ／Ｄ変換回路５０５によってディジタル映像信号へ変換される。
【０００４】
アナログ映像信号５０１に対して、クロック位相５０２、５０３のタイミングでＡ／Ｄ変換が行われると、アナログ映像信号５０１の立ち上がり、立ち下がり部分であるために、非常に不安定なディジタル映像信号出力となってしまう。このとき、映像としてはノイズが発生しているように見える。よって、クロック位相５０４のように、アナログ映像信号５０１の安定部分でＡ／Ｄ変換を行うために、クロック位相を調整する必要がある。
【０００５】
クロック位相の調整は、ユーザが液晶表示装置に表示されている映像を見ながら、キー入力等で調整を行う必要があった。しかし、映像の変化を目視にて確認し、調整を行う作業は非常に困難なものである。これを解決する方法として、自動的にＡ／Ｄ変換におけるクロック位相を調整する手法が開発されており、液晶表示装置においては、自動クロック位相調整機能の内蔵が必須となっている。
【０００６】
従来のこの種のクロック自動調整方法としては、特開平１０−６３２３４号公報に記載のクロック自動調整方法等があげられる。以下、従来技術について説明する。
【０００７】
図６に、従来技術による液晶表示装置のブロック図を示す。
パーソナルコンピュータは、アナログ映像信号、水平同期信号、垂直同期信号を、映像信号入力端子１０１、水平同期信号入力端子１１１、垂直同期信号入力端子１１２にそれぞれ入力する。
【０００８】
アナログ映像信号は、映像入力端子１０１を経てＡ／Ｄ変換回路１０２に入力される。Ａ／Ｄ変換回路１０２では、クロック発生回路１０６から入力されるクロック信号のタイミングで、アナログ映像信号をディジタル映像信号に変換する。Ａ／Ｄ変換回路１０２から出力されたディジタル映像信号は、映像処理回路１０３、映像エッジ検出回路１０８にそれぞれ入力される。
【０００９】
映像処理回路１０３に入力されたディジタル映像信号は、拡大／圧縮処理等が行われ、液晶駆動回路１０４を経て液晶パネル１０５に入力され、表示される。
【００１０】
水平同期信号は、水平同期信号入力端子１１１から遅延回路１１０に入力される。遅延回路１１０は、水平同期信号を制御回路１０７によって定められた遅延量だけ遅延させ、出力する。遅延回路１１０から出力された水平同期信号は、クロック発生回路１０６、映像エッジ検出回路１０８にそれぞれ入力される。
【００１１】
クロック発生回路１０６は、水平同期信号を逓倍し、クロック信号として出力する回路であり、その逓倍比は制御回路１０７によって定められる。従って、水平同期信号の遅延量によって、クロック位相が制御される。クロック発生回路１０６から出力されたクロック信号は、Ａ／Ｄ変換回路１０２、映像処理回路１０３、映像エッジ検出回路１０８にそれぞれ入力される。
【００１２】
垂直同期信号は、垂直同期信号入力端子１１２から映像処理回路１０３、映像エッジ検出回路１０８にそれぞれ入力される。
【００１３】
制御回路１０７は、液晶表示装置全体を制御を行うものであり、主にマイクロコンピュータによって構成されている。
【００１４】
映像エッジ検出回路１０８は、制御回路１０７によって定められた映像レベルをしきい値として、入力されたディジタル映像信号の水平映像開始座標、水平映像終了座標を検出する回路である。なお、水平方向は、水平同期信号を基準としてクロック単位、垂直方向は、垂直同期信号を基準としてライン単位で検出可能である。また、ここで言う座標とは、水平方向のエッジを検出した画素と、その画素があるラインを指すものである。
【００１５】
次に、図７を用いて自動クロック位相調整動作の従来例について説明する。
図７は、従来の自動クロック位相調整動作の処理フロー図である。なお、自動クロック位相調整を行う前には、入力映像信号に対してクロック逓倍比が合っている状態となっているもの、すなわち、水平同期信号を総水平画素数逓倍したクロック信号がクロック発生回路１０６から出力されているものとする。
【００１６】
ステップ７０１では、制御回路１０７が遅延回路１１０の遅延量を最小に設定する。ステップ７０２では、制御回路１０７が、映像エッジ検出回路１０８から水平映像開始位置データを読み込み、制御回路１０７内のメモリに保存する。ステップ７０３では、制御回路１０７によって遅延回路１１０の遅延量を増やし、クロック位相を遅らせる。ステップ７０４では、制御回路１０７が、映像エッジ検出回路１０８から水平映像開始位置データを取り込む。ステップ７０５では、ステップ７０４で読み込んだ水平開始位置が、ステップ７０２に読み込んだ値から変化しているか否かを判定し、変化した場合はステップ７０６へ進み、変化していない場合はステップ７０３に戻る。ステップ７０６では、制御回路１０７が、ステップ７０６時点での遅延量の半分を遅延回路１１０に設定し、調整値とする。
【００１７】
図８を用いて、さらに詳しく説明する。図８は、アナログ映像信号とクロック信号波形を示す波形図である。
【００１８】
ステップ７０１時点でのクロック位相が、アナログ映像信号８０１に対してクロック位相８０２だとする。ステップ７０２では、水平開始位置をｎと検出できる。ステップ７０３〜７０４を繰り返すと、クロック位相がクロック位相８０３、８０４のように遅延して行く。クロック位相８０４の状態になった場合、ステップ７０４では水平開始位置をｎ−１と検出する。このとき、ステップ７０５にて水平開始位置がｎからｎ−１に変化したことが判定され、ステップ７０６に進み、クロック位相８０４のように画素の中心付近にクロック位相が設定される。
【００１９】
【課題を解決するための手段】
上記した目的を達成するため、本発明による自動クロック位相調整装置は、
アナログ映像信号と、クロック信号とを入力とし、前記クロック信号のタイミングにより、アナログ映像信号をディジタル映像信号に変換するＡ／Ｄ変換回路と、
アナログ映像信号に同期した水平同期信号を入力とし、任意に定めた遅延量で出力する遅延回路と、前記遅延回路から出力される水平同期信号を入力とし、任意に定めた逓倍比で逓倍を行い、前記クロック信号として出力するクロック発生回路と、
前記Ａ／Ｄ変換回路からの出力であるディジタル映像信号と、前記遅延回路からの出力である水平同期信号と、前記クロック発生回路からの出力であるクロック信号と、アナログ映像信号に同期した垂直同期信号とを入力として、水平映像開始座標と、水平映像終了座標を検出する映像エッジ検出回路と、
前記映像エッジ検出回路と同様の入力で、指定した座標のディジタル信号値を検出する映像レベル検出回路と、
前記遅延回路の遅延量を最小から前記クロック信号の１周期量を超えるまで任意の変化量で変化させることにより、前記クロック発生回路から出力されるクロック信号の位相を順次遅らせるように制御する第１の制御動作と、前記第１の制御動作での各クロック位相おいて、前記映像エッジ検出回路で検出した水平映像開始・終了座標におけるディジタル信号値を、前記映像レベル検出回路にて取得する第２の制御動作と、前記第２の制御動作で取得した水平映像開始・終了座標の各クロック位相におけるディジタル信号値について、同じクロック位相同士で和をとる演算動作と、前記演算動作によって得られた加算ディジタル信号値から、最大の加算ディジタル信号値となっているクロック位相を検出する検出動作と、前記検出動作により検出したクロック位相となるように、前記遅延回路を制御する第３の制御動作を実行する制御回路とを、
備えた構成をとり、これにより、入力アナログ映像信号波形に合わせて、自動的に最適なクロック位相に調整する。
【００２０】
アナログ映像信号９０１のように信号波形が鈍ることは、パーソナルコンピュータから表示装置への接続ケーブル等の影響により十分起こりうる現象である。このような場合、従来の自動クロック位相調整方法ではクロック位相が合わせきれないため、結局、ユーザによるクロック位相調整が必要になってしまい、自動調整の意味をなさない。
【００２１】
以上のように、従来技術による自動クロック位相調整手法では、１画素の中心部が必ず安定しているアナログ映像信号にのみ有効であるため、これを改善し、入力されたアナログ映像信号波形に合わせて、自動的に最適なクロック位相に調整する手段を提供することが、本発明の目的である。
【００２２】
【課題を解決するための手段】
上記した目的を達成するため、本発明による自動クロック位相調整装置は、
アナログ映像信号と、クロック信号とを入力とし、前記クロック信号のタイミングにより、アナログ映像信号をディジタル映像信号に変換するＡ／Ｄ変換回路と、
アナログ映像信号に同期した水平同期信号を入力とし、任意に定めた遅延量で出力する遅延回路と、前記遅延回路から出力される水平同期信号を入力とし、任意に定めた分周比で分周を行い、前記クロック信号として出力するクロック発生回路と、
前記Ａ／Ｄ変換回路からの出力であるディジタル映像信号と、前記遅延回路からの出力である水平同期信号と、前記クロック発生回路からの出力であるクロック信号と、アナログ映像信号に同期した垂直同期信号とを入力として、水平映像開始座標と、水平映像終了座標を検出する映像エッジ検出回路と、
前記映像エッジ検出回路と同様の入力で、指定した座標のディジタル信号値を検出する映像レベル検出回路と、
前記遅延回路の遅延量を最小から前記クロック信号の１周期量を超えるまで任意の変化量で変化させることにより、前記クロック発生回路から出力されるクロック信号の位相を順次遅らせるように制御する第１の制御動作と、前記第１の制御動作での各クロック位相おいて、前記映像エッジ検出回路で検出した水平映像開始・終了座標におけるディジタル信号値を、前記映像レベル検出回路にて取得する第２の制御動作と、前記第２の制御動作で取得した水平映像開始・終了座標の各クロック位相におけるディジタル信号値について、同じクロック位相同士で和をとる演算動作と、前記演算動作によって得られた加算ディジタル信号値から、最大の加算ディジタル信号値となっているクロック位相を検出する検出動作と、前記検出動作により検出したクロック位相となるように、前記遅延回路を制御する第３の制御動作を実行する制御回路とを、
備えた構成をとり、これにより、入力アナログ映像信号波形に合わせて、自動的に最適なクロック位相に調整する。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。
図１は、本発明の第１実施形態に係る液晶表示装置の構成を示すブロック図であり、本実施形態は、パーソナルコンピュータからのアナログ映像信号を表示する液晶表示装置への適用例である。
【００２４】
図１において、１０１はアナログ映像信号入力端子、１０２はＡ／Ｄ変換回路、１０３は映像処理回路、１０４は液晶駆動回路、１０５は液晶パネル、１０６はクロック発生回路、１０７は制御回路、１０８は映像エッジ検出回路、１０９は映像レベル検出回路、１１０は遅延回路、１１１は水平同期信号入力端子、１１２は垂直同期信号入力端子である。
【００２５】
パーソナルコンピュータは、アナログ映像信号、水平同期信号、垂直同期信号を、映像信号入力端子１０１、水平同期信号入力端子１１１、垂直同期信号入力端子１１２にそれぞれ入力する。
【００２６】
アナログ映像信号は、映像入力端子１０１を経てＡ／Ｄ変換回路１０２に入力される。Ａ／Ｄ変換回路１０２では、クロック発生回路１０６から入力されるクロック信号のタイミングで、入力されたアナログ映像信号をディジタル映像信号に変換する。Ａ／Ｄ変換回路１０２から出力されたディジタル映像信号は、映像処理回路１０３、映像エッジ検出回路１０８、映像レベル検出回路１０９にそれぞれ入力される。
【００２７】
映像処理回路１０３に入力されたディジタル映像信号は、拡大／圧縮処理等が行われ、液晶駆動回路１０４を経て液晶パネル１０５に入力され、表示される。
【００２８】
水平同期信号は、水平同期信号入力端子１１１から遅延回路１１０に入力される。遅延回路１１０は、水平同期信号を制御回路１０７によって定められた遅延量だけ遅延させ、出力する。遅延回路１１０から出力された水平同期信号は、クロック発生回路１０６、映像エッジ検出回路１０８、映像レベル検出回路１０９にそれぞれ入力される。
【００２９】
クロック発生回路１０６は、水平同期信号を逓倍し、クロック信号として出力する回路であり、その逓倍比は制御回路１０７によって定められる。従って、水平同期信号の遅延量によって、クロック位相が制御される。クロック発生回路１０６から出力されたクロック信号は、Ａ／Ｄ変換回路１０２、映像処理回路１０３、映像エッジ検出回路１０８、映像レベル検出回路１０９にそれぞれ入力される。
【００３０】
垂直同期信号は、垂直同期信号入力端子１１２から映像処理回路１０３、映像エッジ検出回路１０８、映像レベル検出回路１０９にそれぞれ入力される。
【００３１】
制御回路１０７は、液晶表示装置全体を制御を行うものであり、主にマイクロコンピュータによって構成されている。
【００３２】
映像エッジ検出回路１０８は、制御回路１０７によって定められた映像レベルをしきい値として、入力されたディジタル映像信号の水平映像開始座標、水平映像終了座標を検出する回路である。なお、水平方向は、水平同期信号を基準としてクロック単位、垂直方向は、垂直同期信号を基準としてライン単位で検出可能である。また、ここで言う座標とは、水平方向のエッジを検出した画素と、その画素があるラインを指すものである。
【００３３】
映像レベル検出回路１０９は、課題を解決する手段として図８の従来構成に新たに付け加えた回路であり、この映像レベル検出回路１０９は、制御回路１０７によって指定された画素の映像レベルを検出する。
【００３４】
次に、図３を用いて自動クロック位相調整動作について説明する。
図３は、本実施形態の自動クロック位相調整動作の処理フロー図である。なお、自動クロック位相調整を行う前に、入力映像信号に対してクロック逓倍比が合っている状態となっているもの、すなわち、水平同期信号を総水平画素数逓倍したクロック信号がクロック発生回路１０６から出力されているものとする。
【００３５】
ステップ３０１では、制御回路１０７が遅延回路１１０の遅延量を最小に設定する。ステップ３０２では、制御回路１０７が、映像エッジ検出回路１０８より水平開始位置とそのライン数データを取り込む。ステップ３０３では、制御回路１０７が、映像レベル検出回路１０９からステップ３０２にて取得した位置における映像レベルを取り込み、制御回路１０７内にあるメモリに記憶する。ステップ３０４では、制御回路１０７によって遅延回路１１０の遅延量を増やし、クロック位相を遅らせる。ステップ３０５では、遅延回路１１０での遅延量が、ステップ３０１から１クロック周期量動いたか否かを判定する。１クロック周期量動いた場合は、ステップ３０６に進み、動いていない場合は、ステップ３０２に戻る。このステップ３０２〜３０４の動作を繰り返すことにより、水平開始位置の各クロック位相における映像レベルデータを、制御回路１０７内のメモリに蓄えることができる。
【００３６】
ステップ３０６では、制御回路１０７が、遅延回路１１０の遅延量を再び最小に設定する。ステップ３０７では、制御回路１０７が、映像エッジ検出回路１０８より水平終了位置とそのライン数データを取り込む。ステップ３０８では、制御回路１０７が、映像レベル検出回路１０９からステップ３０２にて検出した位置の映像レベルを取り込み、制御回路１０７内にあるメモリに記憶する。ステップ３０９では、制御回路１０７によって遅延回路１１０の遅延量を増やし、クロック位相を遅らせる。ステップ３１０では、遅延回路１１０での遅延量が、ステップ３０６から１クロック周期量動いたか否かを判定する。１クロック周期量動いた場合は、ステップ３１１に進み、動いていない場合は、ステップ３０７に戻る。このステップ３０７〜３０９の動作を繰り返すことにより、水平終了位置の各クロック位相における映像レベルデータを、制御回路１０７内のメモリに蓄えることができる。
【００３７】
ステップ３１１では、制御回路１０７のメモリに蓄えられている、水平映像開始・終了位置の映像レベルデータを、それぞれ同じクロック位相のデータ同士で和を取り、合成映像レベルデータを作成する。この合成映像レベルデータから安定部分を検出し、検出したクロック位相となるように、遅延回路１１０を制御する。
【００３８】
さらに、図４を用いて詳しく説明を行う。
入力されたアナログ映像信号４０１が、水平映像開始画素４０２、水平映像終了画素４０３を含むで信号であった場合、ステップ３０２〜３０４、３０６〜３０９の動作により、水平映像開始画素４０２、水平映像終了画素４０３部分の各クロック位相における映像レベルを、制御回路１０７内のメモリ内に記録することができる。
【００３９】
ステップ３１１では、制御回路１０７が以下の動作を行うことによって、最適なクロック位相に調整する。
【００４０】
第１に、取得した映像レベルデータを同じ位相同士で加算し、合成画素４０４に示した合成映像レベルデータを得る。
【００４１】
第２に、この合成画素４０４の安定部分を検出するために、合成映像レベルデータの最大値を検出する。なぜなら、映像の立ち上がり、立ち下がり部分の映像レベルは、安定部分の映像レベルに比べ小さいため、水平映像開始・終了画素の両方において安定な部分のクロック位相の合成映像レベルが最大値として現れるためである。
【００４２】
この最大値を検出する方法として、各クロック位相を先頭として、連続する３つのクロック位相における映像レベルの和をとり、その値が最大となったときの中心のクロック位相を求めるクロック位相とする。合成画素拡大図４０５においては、クロック位相ｍ−１，ｍ，ｍ＋１における映像レベルの和が最大となるので、求めるクロック位相はｍとなる。
【００４３】
第３に、求めたクロック位相となるように、制御回路１０７は遅延回路１１０を制御し、自動クロック位相調整を終了する。
【００４４】
なお、本実施形態では最大値を検出する方法として、３つクロック位相における映像レベルの和を取ることによって行ったが、各１つのクロック位相における映像レベルから最大値を検出しても構わない。また、幾つかのクロック位相における映像レベルの和から最大値を検出する場合、和をとる映像レベル数は任意で構わない。
【００４５】
図２は、本発明の第２実施形態に係る液晶表示装置の構成を示すブロック図であり、本実施形態も、パーソナルコンピュータからのアナログ映像信号を表示する液晶表示装置への適用例である。
【００４６】
本実施形態が第１実施形態と相違するのは、第１実施形態が、クロック発生回路１０６に入力する水平同期信号の遅延量によってクロック位相を制御する構成となっているのに対して、本実施形態では、水平同期信号を直接クロック発生回路１０６に入力し、出力されたクロック信号を遅延回路１１０に入力することにより、クロック信号を直接遅延させ、クロック位相を制御するようにした点にある。
【００４７】
かような構成をとる本実施形態においても、自動クロック位相調整動作については、第１実施形態で述べた方法と同様である。
【００４８】
なお、以上の実施形態では、液晶パネルを用いた表示装置への適用について述べたが、本発明は、アナログ映像信号をディジタル映像信号に変換し、表示を行うプラズマパネル等の液晶パネル以外の固定画素表示デバイスにおいても、適用可能であることは言うまでもない。
【００４９】
【発明の効果】
以上のように本発明によれば、水平映像開始・終了位置での各クロック位相における映像レベルを検出し、合成することによって、入力されたアナログ映像信号における立ち上がり、立ち下がり期間を反映させた映像レベルデータを得ることができる。この映像レベルデータが最大となっているクロック位相、すなわち、映像レベルの変化が少ない安定部分を検出し、そこにクロック位相を合わせることにより、入力されるアナログ映像信号波形に合わせて、最適なクロック位相調整を自動的に行うことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る液晶表示装置の構成を示すブロック図である。
【図２】本発明の第２実施形態に係る液晶表示装置の構成を示すブロック図である。
【図３】本発明の実施形態による自動クロック位相調整動作の処理フロー図である。
【図４】本発明の実施形態による自動クロック位相調整方式の説明図である。
【図５】クロック位相調整の概念説明図である。
【図６】従来技術による液晶表示装置の構成を示すブロック図である。
【図７】従来技術による自動クロック位相調整動作の処理フロー図である。
【図８】従来技術による自動クロック位相調整方式の説明図である。
【図９】従来技術の自動クロック位相調整方式における課題の説明図である。
【符号の説明】
１０１ アナログ映像信号入力端子
１０２ Ａ／Ｄ変換回路
１０３ 映像処理回路
１０４ 液晶駆動回路
１０５ 液晶パネル
１０６ クロック発生回路
１０７ 制御回路
１０８ 映像エッジ検出回路
１０９ 映像レベル検出回路
１１０ 遅延回路
１１１ 水平同期信号入力端子
１１２ 垂直同期信号入力端子
Claims (11)
- アナログ映像信号と、クロック信号とを入力とし、前記クロック信号のタイミングにより、アナログ映像信号をディジタル映像信号に変換するＡ／Ｄ変換回路と、
アナログ映像信号に同期した水平同期信号を入力とし、任意に定めた遅延量で出力する遅延回路と、
前記遅延回路から出力される水平同期信号を入力とし、任意に定めた逓倍比で逓倍を行い、前記クロック信号として出力するクロック発生回路と、
前記Ａ／Ｄ変換回路からの出力であるディジタル映像信号と、前記遅延回路からの出力である水平同期信号と、前記クロック発生回路からの出力であるクロック信号と、アナログ映像信号に同期した垂直同期信号とを入力として、水平映像開始座標と、水平映像終了座標を検出する映像エッジ検出回路と、
前記映像エッジ検出回路と同様の入力で、指定した座標のディジタル信号値を検出する映像レベル検出回路と、
前記遅延回路の遅延量を最小から前記クロック信号の１周期量を超えるまで任意の変化量で変化させることにより、前記クロック発生回路から出力されるクロック信号の位相を順次遅らせるように制御する第１の制御動作と、前記第１の制御動作での各クロック位相おいて、前記映像エッジ検出回路で検出した水平映像開始・終了座標におけるディジタル信号値を、前記映像レベル検出回路にて取得する第２の制御動作と、前記第２の制御動作で取得した水平映像開始・終了座標の各クロック位相におけるディジタル信号値について、同じクロック位相同士で和をとる演算動作と、前記演算動作によって得られた加算ディジタル信号値から、最大の加算ディジタル信号値となっているクロック位相を検出する検出動作と、前記検出動作により検出したクロック位相となるように、前記遅延回路を制御する第３の制御動作を実行する制御回路とを、
備えることを特徴とした自動クロック位相調整装置。 - アナログ映像信号と、第１のクロック信号とを入力とし、前記第１のクロック信号のタイミングにより、アナログ映像信号をディジタル映像信号に変換するＡ／Ｄ変換回路と、
アナログ映像信号に同期した水平同期信号を入力とし、任意に定めた逓倍比で逓倍を行い、第２のクロック信号として出力するクロック発生回路と、
第２のクロック信号を入力として、任意に定めた遅延量で遅延させ、第１のクロック信号として出力する遅延回路と、
前記Ａ／Ｄ変換回路からの出力であるディジタル映像信号と、前記遅延回路からの出力である第１のクロック信号と、アナログ映像信号に同期した水平・垂直同期信号とを入力として、水平映像開始座標と、水平映像終了座標を検出する映像エッジ検出回路と、
前記映像エッジ検出回路と同様の入力で、指定した座標のディジタル信号値を検出する映像レベル検出回路と、
前記遅延回路の遅延量を最小から前記クロック信号の１周期量を超えるまで任意の変化量で変化させることにより、前記クロック発生回路から出力されるクロック信号の位相を順次遅らせるように制御する第１の制御動作と、前記第１の制御動作での各クロック位相おいて、前記映像エッジ検出回路で検出した水平映像開始・終了座標におけるディジタル信号値を、前記映像レベル検出回路にて取得する第２の制御動作と、前記第２の制御動作で取得した水平映像開始・終了座標の各クロック位相におけるディジタル信号値について、同じクロック位相同士で和をとる演算動作と、前記演算動作によって得られた加算ディジタル信号値から、最大の加算ディジタル信号値となっているクロック位相を検出する検出動作と、前記検出動作により検出したクロック位相となるように、前記遅延回路を制御する第３の制御動作を実行する制御回路とを、
備えることを特徴とした自動クロック位相調整装置。 - アナログ映像信号と、クロック信号とを入力とし、前記クロック信号のタイミングにより、アナログ映像信号をディジタル映像信号に変換するＡ／Ｄ変換回路と、
アナログ映像信号に同期した水平同期信号を、任意に定めた逓倍比で逓倍し、かつ、任意に定めた遅延量で遅延させて、前記クロック信号として出力するクロック発生回路および遅延回路と、
前記Ａ／Ｄ変換回路からの出力であるディジタル映像信号と、前記クロック信号と、前記水平同期信号と、アナログ映像信号に同期した垂直同期信号とを入力として、水平映像開始座標と、水平映像終了座標を検出する映像エッジ検出回路と、
前記映像エッジ検出回路と同様の入力で、指定した座標のディジタル信号値を検出する映像レベル検出回路と、
演算制御を行う制御回路とを、
具備し、
前記した遅延量を順次変化させることによりクロック位相を変化させ、水平映像開始・終了座標での各クロック位相におけるディジタル信号値を検出して加算することによって、入力されたアナログ映像信号における立上り・立ち下がり期間を反映させた加算ディジタル信号を作成し、この加算ディジタル信号値が最大となっているクロック位相に、前記クロック信号の位相を自動的に合わせることを特徴とする自動クロック位相調整方法。 - 請求項１または請求項２に記載の自動クロック位相調整装置を具備するか、または、請求項３に記載の自動クロック位相調整方法を実行する、固定画素表示デバイスを用いた表示装置。
- アナログ映像信号をデジタル映像信号に変換するタイミングを定めるためのクロック信号の位相を調整する自動クロック位相調整装置において、
前記クロック信号の位相を遅延するための遅延回路と、
該遅延回路と接続され、該遅延回路における前記クロック信号の位相遅延量を制御する制御回路とを有し、
前記制御回路は、前記デジタル映像信号の水平映像開始位置における映像レベルと水平映像終了位置における映像レベルとを合成することにより得られた合成映像レベルが最大となるように、前記クロック信号の位相の制御量を制御することを特徴とする自動クロック位相調整装置。 - アナログ映像信号をデジタル映像信号に変換するタイミングを定めるためのクロック信号の位相を調整する自動クロック位相調整装置において、
前記クロック信号の位相を遅延するための遅延回路と、
該遅延回路と接続され、該遅延回路における前記クロック信号の位相遅延量を制御する制御回路とを有し、
前記制御回路は、前記デジタル映像信号の水平映像開始位置における映像レベルと水平映像終了位置における映像レベルと合成して合成映像レベルを求め、該合成映像レベルが最大となるように前記遅延回路の位相遅延量を制御し、該合成映像レベルが最大となる位相を前記クロック信号の最適位相として設定することを特徴とする自動クロック位相調整装置。 - アナログ映像信号をデジタル映像信号に変換するタイミングを定めるためのクロック信号の位相を調整する自動クロック位相調整装置において、
前記クロック信号の位相を遅延するための遅延回路と、
前記デジタル映像信号の水平映像開始位置における映像レベルと水平映像終了位置における映像レベルとを検出する検出回路と、
前記検出回路と接続され、前記検出回路からの出力信号に基づいて前記遅延回路における前記クロック信号の位相遅延量を制御する制御回路と、を有し、
前記制御回路は、前記検出回路の出力信号を用いて、前記デジタル映像信号の水平映像開始位置における映像レベルと水平映像終了位置における映像レベルとを合成して合成映像レベルを求め、該合成映像レベルが最大となるように前記遅延回路の位相遅延量を制御し、該合成映像レベルが最大となる位相を前記クロック信号の最適位相として設定することを特徴とする自動クロック位相調整装置。 - 前記クロック信号は、前記アナログ映像信号とともに入力される水平同期信号を逓倍して得られるものであり、前記遅延回路は、前記水平同期信号の位相を遅延することにより前記クロック信号の位相を遅延することを特徴とする請求項７に記載の自動クロック位相調整装置。
- 前記クロック信号は、前記アナログ映像信号とともに入力される水平同期信号を逓倍して得られるものであり、前記遅延回路は、前記水平同期信号を逓倍することにより得られたクロック信号の位相を遅延することを特徴とする請求項７に記載の自動クロック位相調整装置。
- 前記制御回路は、前記水平映像開始位置における映像レベルと前記水平映像終了位置における映像レベルとを加算して前記合成映像レベルを得ることを特徴とする請求項７に記載の自動クロック位相調整装置。
- 映像表示装置において、
クロック信号を発生するクロック発生回路と、該クロック発生回路からのクロック信号に同期して、入力されたアナログ映像信号をデジタル映像信号に変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器から出力されたデジタル映像信号に所定の処理を施す映像処理回路と、該映像処理回路からの出力信号に基づき映像表示を行う表示部と、前記クロック発生回路からのクロック信号の位相を調整する自動クロック位相調整回路とを備え、該自動クロック位相調整回路は、
前記クロック信号の位相を遅延するための遅延回路と、
前記デジタル映像信号の水平映像開始位置における映像レベルと水平映像終了位置における映像レベルとを検出する検出回路と、
該検出回路と接続され、該検出回路からの出力信号に基づいて前記遅延回路における前記クロック信号の位相遅延量を制御する制御回路とを含み、
前記制御回路は、前記検出回路の出力信号を用いて、前記デジタル映像信号の水平映像開始位置における映像レベルと水平映像終了位置における映像レベルとを合成して合成映像レベルを求め、該合成映像レベルが最大となるように前記遅延回路の位相遅延量を制御し、該合成映像レベルが最大となる位相を前記クロック信号の最適位相として設定することを特徴とする映像表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29833098A JP3722628B2 (ja) | 1998-10-20 | 1998-10-20 | 自動クロック位相調整装置及び自動クロック位相調整方法及びそれを用いた表示装置 |
| US09/399,223 US6340993B1 (en) | 1998-10-20 | 1999-09-20 | Automatic clock phase adjusting device and picture display employing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29833098A JP3722628B2 (ja) | 1998-10-20 | 1998-10-20 | 自動クロック位相調整装置及び自動クロック位相調整方法及びそれを用いた表示装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000122624A JP2000122624A (ja) | 2000-04-28 |
| JP2000122624A5 JP2000122624A5 (ja) | 2004-10-07 |
| JP3722628B2 true JP3722628B2 (ja) | 2005-11-30 |
Family
ID=17858275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29833098A Expired - Fee Related JP3722628B2 (ja) | 1998-10-20 | 1998-10-20 | 自動クロック位相調整装置及び自動クロック位相調整方法及びそれを用いた表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6340993B1 (ja) |
| JP (1) | JP3722628B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4612758B2 (ja) * | 1999-03-26 | 2011-01-12 | キヤノン株式会社 | 映像信号処理装置 |
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| JP3721738B2 (ja) * | 1997-09-03 | 2005-11-30 | 日本ビクター株式会社 | 画像表示装置 |
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-
1998
- 1998-10-20 JP JP29833098A patent/JP3722628B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-20 US US09/399,223 patent/US6340993B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6340993B1 (en) | 2002-01-22 |
| JP2000122624A (ja) | 2000-04-28 |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130922 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
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