JP3692890B2 - 強誘電性メモリ回路の形成方法 - Google Patents

強誘電性メモリ回路の形成方法 Download PDF

Info

Publication number
JP3692890B2
JP3692890B2 JP2000043310A JP2000043310A JP3692890B2 JP 3692890 B2 JP3692890 B2 JP 3692890B2 JP 2000043310 A JP2000043310 A JP 2000043310A JP 2000043310 A JP2000043310 A JP 2000043310A JP 3692890 B2 JP3692890 B2 JP 3692890B2
Authority
JP
Japan
Prior art keywords
annealing
forming
memory circuit
ferroelectric
ferroelectric memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2000043310A
Other languages
English (en)
Other versions
JP2000200881A (ja
Inventor
ディヴィシュ・エヌ・パテル
ダグラス・シェルドン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of JP2000200881A publication Critical patent/JP2000200881A/ja
Application granted granted Critical
Publication of JP3692890B2 publication Critical patent/JP3692890B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/003—Anneal

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Non-Volatile Memory (AREA)

Description

【０００１】
【産業上の利用分野】
本発明は、強誘電性集積回路の形成方法、特に強誘電性コンデンサを形成する方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
強誘電性コンデンサは、一般には、一連の蒸着及び画成工程を経て形成される。この工程では、酸素アニールを数回行う必要がある。酸素アニールは、蒸着、スパッタリング、或いはスピンコーティングされた（ｓｐｕｎ−ｏｎ）「ＰＺＴ（ジルコン酸チタン酸鉛）」の結晶相を正確に形成するために、更には電極及び材料の欠陥を低減するために必要とされる。
【０００３】
「ＰＺＴ」は、ジルコン酸チタン酸鉛より成る強誘電体の名称であり、Ｐｂ（Ｔｉx Ｚｒ1-x ）Ｏ3 の一般式を有する。ここでｘは組成比を表しｘ＝０乃至１の範囲内の値である。蒸着、スパッタリング、或いはスピンコートされたＰＺＴは非晶質であり、強誘電特性を有しない（或いは強誘電性が不十分である）。酸素雰囲気中でのアニールは、所望の強誘電特性を生じ得る結晶学的相を正確に形成するために必要である。例えば、ＰＺＴをメモリ回路に使用する場合、必要な強誘電体相（フェロエレクトリック フェーズ：ｆｅｒｒｏｅｌｅｃｔｒｉｃｐｈａｓｅ）は正方晶系の相（テトラゴナル フェーズ：ｔｅｔｒａｇｏｎａｌｐｈａｓｅ）である。所望の強誘電性特性の一つは、電界を付与することなく生じる永久双極子モーメントである。これは正に帯電したＴｉ+4イオンがその負に帯電したＯ-2環境に対して一方向に変位する場合にのみ生じ得る。酸素の空格子点は、ターゲットの欠陥及び酸素反応性により、スパッタされたＰＺＴ材料内に生じる傾向にある。かくして、酸素は、これらの欠陥を修復して良好な強誘電性を確保するために必要である。また、これらの酸素アニールは、材料の格子不整合の結果生じる界面における過剰の電荷を減少させる電気的受容体（アクセプタ：ａｃｃｅｐｔｏｒ）原子として機能することにより、電極／ＰＺＴ界面に影響を及ぼす。
【０００４】
現在、酸素アニールは、５００℃より高温度でＯ2 の雰囲気中で行われている。一般に、酸素アニールは、電気炉アニール法又は短時間アニール法（ＲＴＡ）により行う。
【０００５】
しかしながら、これらのアニールの効果は、強誘電性コンデンサを形成するために行う処理工程の幾つかにより、低下したり或いは場合によっては消滅してしまうこともある。例えば、後続の多くの集積回路処理段階では、低圧力でイオン化が弱く且つ極めて活性化されたガス状態（プラズマとして知られている）にある。このプラズマ内では、中程度のエネルギ（＜１ ｋｅＶ）の電子及び陽子が生成される。これらの粒子は、強誘電性材料内でイオン化して電子・正孔対を形成し、構成成分をなすＰＺＴ原子をイオン化することができる。これらの処理段階の結果生じた余分な電荷は蓄積され、強誘電体内に誘起された構造的な双極子モーメントの内部電界より大きく及び又それと反対方向の内部電界を形成する。
【０００６】
例えば、強誘電性コンデンサ上にＳｉＨ4 ガスおよび酸素またはＮ2 Ｏガスを用いてシリケート（ｓｉｌｉｃａｔｅ）ガラス膜を堆積すると、Ｈ2 又はＮ2 が強誘電体結晶内で置換型不純物になり、結晶の強誘電性効果を損なうことがある。十分なＨ2 が強誘電性結晶内に置換可能に蓄積した場合には、誘起された構造的な双極子モーメントはゼロとなり、強誘電体ヒステレシス曲線は従来の線型誘電媒体のそれに近似する。これは、強誘電体内に埋設されて大幅に抵抗率が低減した領域として理解されよう。
【０００７】
本発明の目的は、上述した欠点を有しない強誘電体コンデンサおよびこれを用いた強誘電性メモリ回路を形成するための改良された方法を提供することにある。
【０００８】
【課題を解決するための手段及び作用】
本発明は、オゾンアニールにより、強誘電性コンデンサおよびこのコンデンサを用いた強誘電性メモリ回路を形成する方法に関する。この方法は概して、一連のオゾンアニールを含む一連の処理段階より成る。
【０００９】
本発明の強誘電体メモリ回路の形成方法によれば、
強誘電性メモリ回路を形成するに当り、
下地上に下部電極を形成する工程と、
前記下部電極上に、強誘電体層を設ける工程と、
第一のアニールをオゾン雰囲気中で行う工程と、
前記強誘電体層上に、上部電極を形成する工程と、
第一のマスクを用いて前記上部電極を画成する工程と、
第二のアニールを行う工程と、
第二のマスクを用いて前記下部電極を画成する工程と、
第三のアニールを行う工程と、
をこの順序で行うことを特徴とする。
【００１０】
さらに、この発明の実施に当たり、好ましくは、前記第二のアニールを行う工程と、前記第二のマスクを用いて前記下部電極を画成する工程と、の間に第三のマスクを用いて前記強誘電体層を画成する工程とを更に含むことが良い。
【００１１】
さらに、この発明の実施に当り、好ましくは、前記上部電極、前記強誘電体層、前記下部電極上に、ガラス層を設ける工程と、
前記ガラス層に、前記上部電極及び前記下部電極へ達する個別のコンタクト窓をそれぞれ画成する工程と、
第四のアニールを行う工程と、
前記ガラス層に、前記基板へ達する別のコンタクト窓を画成する工程と、
前記ガラス層上及びそれぞれの前記コンタクト窓内に金属配線層を形成する工程と、
前記金属配線層を画成する工程と、
第五のアニールを行う工程と
を更に含むのが良い。
【００１２】
さらに、この発明の実施に当り、好ましくは、前記金属配線層及び前記ガラス層上に金属間（インターメタル：ｉｎｔｅｒ−ｍｅｔａｌ）誘電体層を設ける工程と、第六のアニールを行う工程とを更に含むのが良い。
【００１３】
さらに、この発明の実施に当り、好ましくは、前記第一のアニールを短時間アニール法により行うのが良い。
【００１４】
さらに、この発明の実施に当り、好ましくは、前記短時間アニール法を６５０℃乃至８５０℃の範囲内の温度で、５秒乃至３０秒間の範囲内の期間行うのが良い。
【００１５】
さらに、この発明の実施に当り、好ましくは、前記第一のアニールをオゾン雰囲気中での短時間アニールと酸素雰囲気中での電気炉アニールとの組合せで行うのが良い。
【００１６】
さらに、この発明の実施に当り、好ましくは、前記第一のアニールをオゾン雰囲気中での電気炉アニールと酸素雰囲気中での短時間アニールとの組合せで行うのが良い。
【００１７】
さらに、この発明の実施に当り、好ましくは、前記第二のアニールを電気炉アニールとするのが良い。
【００１８】
さらに、この発明の実施に当り、好ましくは、前記電気炉アニールを酸素雰囲気中で、６５０℃乃至７５０℃の範囲内の温度で１時間行うのが良い。
【００１９】
さらに、この発明の実施に当り、好ましくは、前記第二のアニールを７５０℃を越える温度でオゾン雰囲気中での短時間アニールと、それに続く７５０℃で１時間の電気炉アニールにより行うのが良い。
【００２０】
さらに、この発明の実施に当り、好ましくは、前記第三のアニールを酸素雰囲気における４５０℃乃至７５０℃の範囲内の温度で約１時間の電気炉アニールで行うのが良い。
【００２１】
さらに、この発明の実施に当り、好ましくは、前記第三のアニールの実施に先立ち、前記上部電極、前記強誘電体層及び前記下部電極を、４００℃乃至４５０℃の範囲内の温度で約３０分間オゾンに晒す工程を更に含むのが良い。
【００２２】
さらに、この発明の実施に当り、好ましくは、前記第四のアニールを酸素雰囲気中で、５５０℃の温度で約１時間の電気炉アニールで行うのが良い。
【００２３】
さらに、この発明の実施に当り、好ましくは、前記第四のアニールの実施に先立ち、４００℃乃至４５０℃の範囲内の温度で約３０分間、前記上部電極、前記強誘電体層、及び前記下部電極をオゾンに晒す工程を更に含むのが良い。
【００２４】
さらに、この発明の実施に当り、好ましくは、前記第五のアニールを酸素雰囲気における５５０℃の温度で約１時間の電気炉アニールで行うのが良い。
【００２５】
さらに、この発明の実施に当り、好ましくは、前記第五のアニールの実施に先立ち、前記上部電極、前記強誘電層体層、及び前記下部電極を、４００℃乃至４５０℃の範囲内の温度で、約３０分間オゾンに晒す工程を更に含むのが良い。
【００２６】
さらに、前記第六のアニールを電気炉アニールとするのが好ましい。
【００２７】
さらに、前記電気炉アニールを４５０℃より低い温度で３０分間だけ行うのが好ましい。
【００２８】
さらに、電気炉アニール又は短時間アニールにより、前記下部電極の予備アニールを行うのが好ましい。
【００３１】
【実施例】
以下、図面を参照してこの発明の実施例につき説明する。尚、図中、同一部分には同一符号を付して示してある。また、各図は、主要工程段階で得られた構造体を断面で示しており、断面を表わすハッチング等を一部省略してある。以下、好ましい実施例を説明する。
【００３２】
本発明の方法的側面における好ましい実施例は、以下に説明する態様で実施される一連の製造工程を含む。
【００３３】
図１は、強誘電体層が形成されるべき下地を示しており、本発明の実施例によれば、流し込み（フロード：ｆｌｏｗｅｄ）ガラス層１０上には下部電極１２が設けられている。流し込みガラス層１０は、ドープドポリシリコンゲート９、基板８（Ｓｉ（珪素）、又はＧａＡｓ（ガリウム砒素）のような化合物半導体）、及びそれに続く配線層（インターコネクト層：Ｉｎｔｅｒｃｏｎｎｅｃｔ ｌａｙｅｒ）の間を分離（絶縁）する。また、ソース及びドレン領域（Ｓ、Ｄ）も図示されている。
【００３４】
この実施例では、この下地をソースおよびドレイン領域（Ｓ，Ｄ）と、分離領域とが形成されている基板８、ドープトポリシリコンゲート９および平坦化された流し込みガラス層１０とで構成しているが、これに何ら限定されるものではない。
【００３５】
ゲート材料であるポリシリコンをＣＶＤ（化学的気相成長）法で堆積する。ポリシリコンゲート９には３通りの方法でドーピングを行うことが可能である。その方法としては、ポリシリコンの堆積中にドーパントガスを導入することによってドーピングするか、イオンインプランテーションを行うか、或いは堆積後に拡散よってドーピングする方法がある。通常、ゲートへのドーピングは、ウエハに隣接させた固体ソースか或いはドーパントとしてのＰＯＣｌ3 （三塩化ホスホリル：ｐｈｏｓｐｈｏｒｙｌ ｃｈｌｏｒｉｄｅ）を用いて、高温でドーパントを拡散させて行う。その後、ドープトポリシリコンゲートを、ホトリソグラフィおよびドライプラズマエッチングによってパターニングして得る。
【００３６】
流し込みガラス層１０を好ましくはＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）またはＢＰＳＧ（Ｂｏｒｏｎ ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）とするのが良い。これら材料にはドーパントが含まれているが、例えば、ＰＳＧの場合にはリン（Ｐ）がおよびＢＰＳＧの場合にはボロン（Ｂ）およびリン（Ｐ）が含まれており、これらドーパントはケイ酸塩ガラスの軟化点を下げるために用いられている。これらのガラスは、一般には、ＳｉＨ4 、Ｏ2 、ＰＨ3 、Ｂ2 Ｈ6 を用いたＣＶＤ法により堆積するか、或いは、５００℃未満の温度でＴＥＯＳ（テトラ エチル オルソ シラン：Ｔｅｔｒａ ＥｔｈｙｌＯｒｔｈｏ Ｓｉｌａｎｅ）、Ｏ2 、ＴＭＰ（トリメチル フォスファイト：Ｔｒｉ Ｍｅｔｈｙｌ Ｐｈｏｓｐｈｉｔｅ）およびＴＭＢ（トリメチル ボーレイト：Ｔｒｉ Ｍｅｔｈｙｌ Ｂｏｒａｔｅ）を用いて堆積する、６乃至１０重量％のＰを含むＢＳＧか、または、４重量％のＢおよび４重量％のＰを含むＢＰＳＧのいずれかをフロー（ｆｌｏｗ）・ガラスの組成として用いる。このガラスを蒸気、または酸素または窒素中で、８００℃乃至１１００℃の範囲内の温度で２０乃至３０分の範囲内の時間内だけ流動させる。
【００３７】
下部電極１２は、例えば、スパッタによる堆積或いは蒸着により設けることができる。
【００３８】
別の実施例において、下部電極は、基板のソース又はドレン領域等の活性領域に直接形成してもよい。
【００３９】
下部電極１２は、例えば、白金（Ｐｔ）、金（Ａｕ）、又はモリブデン（Ｍｏ）等の貴金属から形成することができる。好ましくは、下部電極１２は、２００オングストローム（２０ナノメートル）のチタン（Ｔｉ）層と、１５００オングストローム（１５０ナノメートル）の白金（Ｐｔ）層より成り、両層の金属の堆積工程の間で真空状態を破ることのない、一つの続けた処理工程（シングル パス：ｓｉｎｇｌｅ ｐａｓｓ）で堆積される。一般に流し込みガラスに対する白金の粘着力は弱いので、チタン層が接着層として使用される。
【００４０】
更に、下部電極１２を熱処理するために、酸素、オゾン、空気又は形成ガス雰囲気下で５００℃乃至７００℃間のある温度で、電気炉アニール（ファーネスアニール）法もしくは短時間アニール（ＲＴＡ）法により予備アニールを行う。このアニールにより、二酸化チタン（ＴｉＯ2 ）の単分子層が数層形成され、下部電極１２と流し込みガラス１０とを良好に接合する。更に、このアニールの結果、白金膜の上側に、二酸化チタン（ＴｉＯ2 ）（アニール中に酸素を使用した場合）又は窒化チタン（ＴｉＮ）（アニール中に空気及び又は形成ガスを使用した場合）のアイランドが数個形成される。これにより、下部電極１２とそれに続いて堆積（デポジット：ｄｅｐｏｓｉｔｅ）される強誘電体との間の接着性を改善している。
【００４１】
図２に示すように、強誘電体層１４を下部電極１２上に設ける。例えば、酸化タンタル等のペロブスカイト（灰チタン石）結晶型もしくは高誘電率の材料を、強誘電体層１４として堆積することができる。例えば、一般式Ａx Ｂy Ｏz （但し、ｘ、ｙ、ｚはそれぞれ組成比を表している）を有して典型的にはｚが３である材料を、強誘電体１４として使用可能である。このグループに含まれるものは、例えば、ＹＢａ2 Ｃｕ3 Ｏ7 等のペロブスカイト構造の結晶の高温超伝導体のクラスである。しかしながら、強誘電体は、例えば、Ｐｂ（Ｔｉx Ｚｒ1-x ）Ｏ3 （但し、ｘは組成比を表す）の一般式を有するＰＺＴ（ジルコン酸チタン酸鉛）、又はＰＬＺＴ（ジルコン酸チタン酸鉛ランタン）等のドープド（ｄｏｐｅｄ）ＰＺＴであることが好ましい。強誘電体層１４は、例えば、アルゴン及び酸素、アルゴン及びオゾン、アルゴン、酸素、又は、オゾンの雰囲気中におけるＰＺＴ酸化物セラミックターゲットのＲＦ（高周波）スパッタリングにより堆積するか、或いはアルゴン及び酸素の雰囲気中か、又は、アルゴン及びオゾンの雰囲気中におけるＰｂ−Ｔｉ−Ｚｒ金属ターゲットのＤＣ（直流）／ＲＦスパッタリングにより堆積するかして設けることができる。また、強誘電体層１４は、有機溶剤中に懸濁させたＰｂ−Ｔｉ−Ｚｒ酸化物の先駆物質を高速回転速度でスピニング（ｓｐｉｎｉｎｇ）させた後アニールを行って有機溶剤を除去することにより、堆積形成することもできる。
【００４２】
次に、強誘電体層１４に対し最初のアニールを行う。この最初のアニールは、短時間アニール（ＲＴＡ）法又は電気炉アニール法によりオゾン雰囲気中で行う。強誘電体が存するウエーハ全体をアニールするために電気炉アニール法又は短時間アニール法を実施する場合、レーザ、マイクロ波又はガス放電（プラズマ）を使用してアニールを行うことができる。短時間アニール法によりメモリ強誘電コンデンサが良好な強誘電特性を発揮できるので、好ましい実施例においては、短時間アニール法によりアニールを行う。
【００４３】
短時間アニール法においては、タングステンハロゲンランプからの熱放射により、ウエーハの温度を急上昇させる。ウエーハを、水晶ケージ内に載置し、ウエーハの温度を、熱電対及び又は光学パイロメータを用いて調節する。アニール工程においては、酸素、オゾン又は空気のようなガスを使用することができる。短時間アニール（ＲＴＡ）法を実施する場合、アニールは約６５０℃乃至８５０℃の範囲内の温度で約５秒乃至３０秒間行うことが好ましい。ＰＺＴの微晶質相（マイクロ−クリスターライン フェーズ：ｍｉｃｒｏ−ｃｒｙｓｔａｌｌｉｎｅｐｈａｓｅ）を、強誘電特性を呈するペロブスカイト結晶相に変換するために、強誘電体層１４の急速熱処理の間、オゾンガスを使用することが好ましい。加えて、オゾン雰囲気内の短時間アニール（ＲＴＡ）は、従来の電気炉内での酸素アニールと比較して、アニール中に失われる鉛（Ｐｂ）原子の数を大幅に減少させるという点でも好ましい。
【００４４】
この最初のアニールは、単一のアニール工程か又はそれを組み合わせたものにより実施可能である。アニールは、強誘電体のキューリ点以上の温度で任意の圧力の酸素（Ｏ2 ）及び又はオゾン（Ｏ3 ）雰囲気を用いた短時間アニール法又は電気炉アニール法により行うことができる。可能な組合せとしては、オゾン短時間アニール−酸素短時間アニール、オゾン短時間アニール−酸素電気炉アニール、酸素電気炉アニール−オゾン短時間アニール、或いは、単一の電気炉又は２つの異なる電気炉内で実施されるオゾン電気炉アニール−酸素電気炉アニール等がある。利用するアニール類型は、製造工程の終わりに必要とされる強誘電特性に応じて決定される。好ましい実施例においては、オゾン短時間アニール−酸素電気炉アニール、又は酸素電気炉アニール−オゾン短時間アニールのいずれかが利用される。
【００４５】
次に、図３に示したように、例えば直流マグネトロンスパッタリングによる堆積法により、強誘電体層１４上に上部電極１６を形成する。上部電極１６は、例えば白金、金、又はモリブデン等の貴金属から構成することができる。上部電極１６は、約１５００オングストローム（１５０ナノメートル）の厚さを有することが好ましい。
【００４６】
次に、上部電極１６上に、第一のフォトレジストパターンを設ける。この第一のフォトレジストパターンは、例えば、光リソグラフィにより形成することができる。次に、パターンに基づいて、上部電極１６を画成する。上部電極１６は、例えば、フレオン−１２（商品名）（ジクロロジフルオロメタン：ＣＣｌ2 Ｆ2 ）プラズマを使用した異方性反応性イオンエッチングにより画成することができる。また、アルゴン雰囲気中での（ＴｉＷ等の金属製ハードマスクを使用した）スパッタエッチング又はイオンミリングも、上部電極１６を画成するために使用可能である。次に、第一のフォトレジストパターンを除去する。その結果得られた構造体を図４に示す。この構造体は、パターニングされた上部電極１６を有している。
【００４７】
次に、第二のアニール、即ち積層体（１２、１４、１６）全体のアニールを行う。このアニールは、電気炉アニール法又は短時間アニール法により行う。メモリ回路の場合、酸素雰囲気中で、６５０℃乃至７５０℃の範囲内のある温度で１時間、電気炉アニールを行うことが好ましい。しかしながら、７５０℃を越える温度で４５秒間のオゾン短時間アニールの後、７５０℃の温度で１時間電気炉内で酸素アニールを行ってもよい。更に、この第二のアニールに先立ち、４５０℃より高い温度でウエーハ全体を３０分間オゾンに予め晒すことにより、このアニールで達成し得る強誘電特性を改善することができる。
【００４８】
次に、強誘電体１４をパターン形成即ち画成するために、強誘電体層１４及び上部電極１６上に、第二のフォトレジストパターンを従来の方法で設ける。この場合、例えば光リソグラフィ技術により、強誘電体層１４のパターンを決める。露出した強誘電体層の部分をエッチングした後、フォトレジストパターンを除去し、図５の構造体を得る。この構造体はパターニングされた強誘電体層１４を有している。
【００４９】
次に、下部電極１２の領域を画成するために、第三のフォトレジストパターンを通常の方法により設ける。この場合、下部電極１２に対しパターン形成のための光学的な露光を行った後、エッチングにより下部電極の露出部分を除去する。その後、第三のフォトレジストを除去する。図６は、パターニングされた下部電極１２を具える構造体を示す。
【００５０】
次に、第三のアニールを行う。このアニールは、酸素雰囲気下における５５０℃の温度で１時間の電気炉アニールか、或いは、４００℃乃至４５０℃の範囲内のある温度で３０分間この構造体をオゾンに晒した後、酸素雰囲気中で５５０℃の温度で１時間電気炉アニールを行う２段階工程のいずれかにより実施することができる。
【００５１】
次に、図７に示すように、ガラス層１８をウエーハ上に形成する。ガラス層１８は、種々の方法で堆積可能である。例えば、６００℃以上で酸素とＴＥＯＳ（オルト珪酸テトラエチル：Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）を用いたＣＶＤ法、３８０℃以上で酸素（Ｏ2 ）とモノシラン（ＳｉＨ4 ）を用いたＣＶＤ法、３９０℃で酸素とＴＥＯＳを用いたＰＥＣＶＤ（プラズマ・エンハンストＣＶＤ）法、又は３９０℃でオゾンとＴＥＯＳを用いた熱ＣＶＤ法により行うことができる。ガラスを堆積するための雰囲気中にオゾンを使用することにより、下側の強誘電体の劣化を減少させることができる。好ましいガラスフィルム積層体は、熱ＣＶＤによるオゾン（Ｏ3 ）／ＴＥＯＳガラスと、それに続くＰＥＣＶＤによるＴＥＯＳ／酸素（Ｏ2 ）ガラスから成る。ガラス層１８の厚さは、約５０００オングストローム（５００ナノメートル）である。
【００５２】
次に、上部電極１６への第１のコンタクト窓２０を、エッチングにより形成する。好ましくは、第１のコンタクト窓２０は、フォトレジスト・コンタクトマスクを用いて、ガラス層１８を貫通してプラズマエッチングすることにより形成される。更に、下部電極１２への第２のコンタクト窓２２を、同様にガラス層１８を貫通して形成する。２つのコンタクト窓２０、２２は、同時に形成することが望ましい。
【００５３】
次に、第四のアニールを行う。第四のアニールは、第三のアニールに対して先に説明したように行うことができる。第四のアニール後、基板８へのコンタクト窓２４を、ガラス層１８と流し込みガラス層１０を貫通してエッチング形成する。図８は、その結果得られる構造体を示す。
【００５４】
次に、図９に示したように、ガラス層１８上とコンタクト窓（２０、２２、２４）内に、例えばスパッタリングによる堆積により、金属配線層（又は相互接続金属層ともいう。）２６を設ける。配線層２６は、ＴｉＮ（窒化チタン）障壁層と、例えばＳｉ（珪素）を１重量％添加したＡｌ（アルミニウム）等のＡｌ−Ｓｉ金属層とを以て構成する。Ａｌ−Ｓｉ金属層は、スパッタで形成された下側のＴｉＮ障壁層（バリア層）上にスパッタで堆積される。この障壁層（バリア層）は、その後のアニール中に、Ａｌ−Ｓｉ金属と上部及び下部電極とが相互拡散（インターディフェージング：ｉｎｔｅｒｄｉｆｆｕｓｉｎｇ）するのを防ぐ働きをする。ＴｉＮ障壁層の厚さは、約５００オングストローム（５０ナノメートル）であり、Ａｌ−Ｓｉ金属の厚さは、５０００オングストローム（５００ナノメートル）乃至８０００オングストローム（８００ナノメートル）である。
【００５５】
次に、従来の方法により、金属配線層２６上に第４フォトレジストパターンを設ける。更に、露出した金属配線層２６の部分をエッチングした後、第４フォトレジストパターンを除去して図１０に示した構造体を得る。この構造体はパターニングされた金属配線層２６を有している。
【００５６】
次に、オゾン及び又は酸素雰囲気中で、第五のアニールを行う。第五のアニールは、電気炉アニール法又は短時間アニール法により行う。電気炉アニールは、４５０℃より低い温度で３０分間だけ実施することが望ましい。
【００５７】
次に、図１１に示したように、平坦化した金属層間（インターメタル：ｉｎｔｅｒｍｅｔａｌ）誘電体層２８を設ける。金属層間誘電体層２８は、例えば、ＳｉＨ4 （モノシラン）及びＮ2 ０（一酸化二窒素）のプラズマ・エンハンスト化学蒸着（ＰＥＣＶＤ酸化物）／スピン・オン・ガラス（ＳＯＧ）／ＰＥＣＶＤ酸化物を交互に重ねたもの、或いは、ＰＥＣＶＤ酸化物／ＴＥＯＳ−オゾンの常圧ＣＶＤ（ＡＰＣＶＤ）／ＰＥＣＶＤ酸化物を交互に重ねたものでよい。更に、金属層間誘電体層２８上に、第５フォトレジストパターンを従来の手段により形成する。次に、露光した金属層間誘電体層２８をエッチングすることにより、第１金属配線層２６へのコンタクト（ビアス：ｖｉａｓ）を形成する。更に、第５のフォトレジストパターンを除去して図１２の構造体を得る。誘電体層２８上に、例えば珪素を１重量％含むアルミニウム又は珪素１重量％と銅０．５重量％を含むアルミニウムから成る第２金属配線層２９を設ける。必要に応じて、第２金属配線層２９の下に、例えばＴｉＮ（窒化チタン）又はＴｉＷ（タングステン・チタン）等の障壁層を蒸着形成してもよい。
【００５８】
次に、オゾン及び又は酸素雰囲気中で第六のアニールを行って、本発明の構造を完成する。第六のアニールは、上述した第五のアニールと同様に実施する。
金属層間誘電体層２８の堆積、成形および金属配線層の堆積の処理工程を、必要に応じて反復して行い、より高次の多段配線層を構成してもよい。
【００５９】
上述した説明は、単に好適例を示したものであり、従って、本発明は上述した実施例にのみに限定されるものではない。
【図面の簡単な説明】
【図１】強誘電体層が形成されるべき下地の部分的断面図。
【図２】図１の下部電極上に強誘電体層を形成した構造を示す部分的断面図。
【図３】図２の強誘電体層上に上部電極を形成した構造を示す部分的断面図。
【図４】図３の構造から上部電極の一部を除去した状態を示す部分的断面図。
【図５】図４の構造から強誘電体層の一部を除去した状態を示す部分的断面図。
【図６】図５の構造から下部電極の一部を除去した状態を示す部分的断面図。
【図７】図６の上部電極、強誘電体、下部電極上にガラス層を形成した構造を示す部分的断面図。
【図８】図７のガラス層内に、上部電極、強誘電体、下部電極へのコンタクト窓を形成した構造を示す部分的断面図。
【図９】図８のガラス層上に、第一の金属配線層を形成した構造を示す部分的断面図。
【図１０】図９の金属配線層の一部を除去した構造を示す部分的断面図。
【図１１】図１０の構造に金属層間誘電体層を形成した状態を示す部分的断面図。
【図１２】図１１の金属層間誘電体層上に、第二の金属配線層を形成した構造を示す部分的断面図。
【符号の説明】
８：基板
１０：流し込みガラス層
１２：下部電極
１４：強誘電体層
１６：上部電極
１８：ガラス層
２０：第１コンタクト窓
２２：第２コンタクト窓
２４：コンタクト窓
２６：金属配線層
２８：インターメタル誘電体層
２９：金属配線層

Claims (20)

  1. 強誘電性メモリ回路を形成するに当り、
    下地上に下部電極を形成する工程と、
    前記下部電極上に、強誘電体層を設ける工程と、
    第一のアニールをオゾン雰囲気中で行う工程と、
    前記強誘電体層上に、上部電極を形成する工程と、
    第一のマスクを用いて前記上部電極を画成する工程と、
    第二のアニールを行う工程と、
    第二のマスクを用いて前記下部電極を画成する工程と、
    第三のアニールを行う工程と、
    をこの順序で行うことを特徴とする強誘電性メモリ回路の形成方法。
  2. 前記第二のアニールを行う工程と、前記第二のマスクを用いて前記下部電極を画成する工程と、の間に第三のマスクを用いて前記強誘電体層を画成する工程と
    を更に含むことを特徴とする請求項1記載の強誘電性メモリ回路の形成方法。
  3. 前記上部電極、前記強誘電体層、前記下部電極上に、ガラス層を設ける工程と、
    前記ガラス層に、前記上部電極及び前記下部電極へ達する個別のコンタクト窓をそれぞれ画成する工程と、
    第四のアニールを行う工程と、
    前記ガラス層に、前記基板へ達する別のコンタクト窓を画成する工程と、
    前記ガラス層上及びそれぞれの前記コンタクト窓内に金属配線層を形成する工程と、
    前記金属配線層を画成する工程と、
    第五のアニールを行う工程と
    を更に含むことを特徴とする請求項１記載の強誘電性メモリ回路の形成方法。
  4. 前記金属配線層及び前記ガラス層上に金属間（インターメタル：ｉｎｔｅｒ−ｍｅｔａｌ）誘電体層を設ける工程と、第六のアニールを行う工程とを更に含むことを特徴とする請求項３記載の強誘電性メモリ回路の形成方法。
  5. 前記第一のアニールを短時間アニール法により行うことを特徴とする請求項１記載の強誘電性メモリ回路の形成方法。
  6. 前記短時間アニール法を６５０℃乃至８５０℃の範囲内の温度で、５秒乃至３０秒間の範囲内の期間行うことを特徴とする請求項５記載の強誘電性メモリ回路の形成方法。
  7. 前記第一のアニールをオゾン雰囲気中での短時間アニールと酸素雰囲気中での電気炉アニールとの組合せで行うことを特徴とする請求項１記載の強誘電性メモリ回路の形成方法。
  8. 前記第一のアニールをオゾン雰囲気中での電気炉アニールと酸素雰囲気中での短時間アニールとの組合せで行うことを特徴とする請求項１記載の強誘電性メモリ回路の形成方法。
  9. 前記第二のアニールを電気炉アニールとすることを特徴とする請求項１記載の強誘電性メモリ回路の形成方法。
  10. 前記電気炉アニールを酸素雰囲気中で、６５０℃乃至７５０℃の範囲内の温度で１時間行うことを特徴とする請求項９記載の強誘電性メモリ回路の形成方法。
  11. 前記第二のアニールを７５０℃を越える温度でオゾン雰囲気中での短時間アニールと、それに続く７５０℃で１時間の電気炉アニールにより行うことを特徴とする請求項１記載の強誘電性メモリ回路の形成方法。
  12. 前記第三のアニールを酸素雰囲気における４５０℃乃至７５０℃の範囲内の温度で約１時間の電気炉アニールで行うことを特徴とする請求項１記載の強誘電性メモリ回路の形成方法。
  13. 前記第三のアニールの実施に先立ち、前記上部電極、前記強誘電体層及び前記下部電極を、４００℃乃至４５０℃の範囲内の温度で約３０分間オゾンに晒す工程を更に含むことを特徴とする請求項１記載の強誘電性メモリ回路の形成方法。
  14. 前記第四のアニールを酸素雰囲気中で、５５０℃の温度で約１時間の電気炉アニールで行うことを特徴とする請求項３記載の強誘電性メモリ回路の形成方法。
  15. 前記第四のアニールの実施に先立ち、４００℃乃至４５０℃の範囲内の温度で約３０分間、前記上部電極、前記強誘電体層、及び前記下部電極をオゾンに晒す工程を更に含むことを特徴とする請求項３記載の強誘電性メモリ回路の形成方法。
  16. 前記第五のアニールを酸素雰囲気における５５０℃の温度で約１時間の電気炉アニールで行うことを特徴とする請求項３記載の強誘電性メモリ回路の形成方法。
  17. 前記第五のアニールの実施に先立ち、前記上部電極、前記強誘電層体層、及び前記下部電極を、４００℃乃至４５０℃の範囲内の温度で、約３０分間オゾンに晒す工程を更に含むことを特徴とする請求項３記載の強誘電性メモリ回路の形成方法。
  18. 前記第六のアニールを電気炉アニールとすることを特徴とする請求項４記載の強誘電性メモリ回路の形成方法。
  19. 前記電気炉アニールを４５０℃より低い温度で３０分間だけ行うことを特徴とする請求項１８記載の強誘電性メモリ回路の形成方法。
  20. 電気炉アニール又は短時間アニールにより、前記下部電極の予備アニールを行うことを特徴とする請求項１記載の強誘電性メモリ回路の形成方法。
JP2000043310A 1992-02-25 2000-02-21 強誘電性メモリ回路の形成方法 Expired - Lifetime JP3692890B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US84137092A 1992-02-25 1992-02-25
US07/841370 1992-02-25

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP03583893A Division JP3350996B2 (ja) 1992-02-25 1993-02-24 強誘電性メモリ回路の形成方法及び強誘電性コンデンサの形成方法

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2004338232A Division JP3960331B2 (ja) 1992-02-25 2004-11-22 強誘電体メモリ回路の形成方法
JP2005088220A Division JP2005191602A (ja) 1992-02-25 2005-03-25 強誘電体メモリ回路の形成方法および強誘電体メモリ回路

Publications (2)

Publication Number Publication Date
JP2000200881A JP2000200881A (ja) 2000-07-18
JP3692890B2 true JP3692890B2 (ja) 2005-09-07

Family

ID=25284697

Family Applications (4)

Application Number Title Priority Date Filing Date
JP03583893A Expired - Lifetime JP3350996B2 (ja) 1992-02-25 1993-02-24 強誘電性メモリ回路の形成方法及び強誘電性コンデンサの形成方法
JP2000043310A Expired - Lifetime JP3692890B2 (ja) 1992-02-25 2000-02-21 強誘電性メモリ回路の形成方法
JP2004338232A Expired - Lifetime JP3960331B2 (ja) 1992-02-25 2004-11-22 強誘電体メモリ回路の形成方法
JP2005088220A Withdrawn JP2005191602A (ja) 1992-02-25 2005-03-25 強誘電体メモリ回路の形成方法および強誘電体メモリ回路

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP03583893A Expired - Lifetime JP3350996B2 (ja) 1992-02-25 1993-02-24 強誘電性メモリ回路の形成方法及び強誘電性コンデンサの形成方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2004338232A Expired - Lifetime JP3960331B2 (ja) 1992-02-25 2004-11-22 強誘電体メモリ回路の形成方法
JP2005088220A Withdrawn JP2005191602A (ja) 1992-02-25 2005-03-25 強誘電体メモリ回路の形成方法および強誘電体メモリ回路

Country Status (3)

Country Link
US (1) US5374578A (ja)
EP (1) EP0557937A1 (ja)
JP (4) JP3350996B2 (ja)

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5648114A (en) * 1991-12-13 1997-07-15 Symetrix Corporation Chemical vapor deposition process for fabricating layered superlattice materials
EP0574275B1 (en) * 1992-06-12 1998-04-15 Matsushita Electronics Corporation Semiconductor device having capacitor
JPH0685173A (ja) * 1992-07-17 1994-03-25 Toshiba Corp 半導体集積回路用キャパシタ
JP3319869B2 (ja) * 1993-06-24 2002-09-03 三菱電機株式会社 半導体記憶装置およびその製造方法
US5933316A (en) * 1993-08-02 1999-08-03 Motorola Inc. Method for forming a titanate thin film on silicon, and device formed thereby
DE69433244T2 (de) 1993-08-05 2004-07-29 Matsushita Electric Industrial Co., Ltd., Kadoma Herstellungsverfahren für Halbleiterbauelement mit Kondensator von hoher dielektrischer Konstante
JP2875733B2 (ja) * 1994-02-15 1999-03-31 松下電子工業株式会社 半導体装置の製造方法
JP3119997B2 (ja) * 1994-06-21 2000-12-25 松下電子工業株式会社 半導体装置の製造方法
US5489548A (en) * 1994-08-01 1996-02-06 Texas Instruments Incorporated Method of forming high-dielectric-constant material electrodes comprising sidewall spacers
US5554564A (en) * 1994-08-01 1996-09-10 Texas Instruments Incorporated Pre-oxidizing high-dielectric-constant material electrodes
US5589284A (en) * 1994-08-01 1996-12-31 Texas Instruments Incorporated Electrodes comprising conductive perovskite-seed layers for perovskite dielectrics
US5504041A (en) * 1994-08-01 1996-04-02 Texas Instruments Incorporated Conductive exotic-nitride barrier layer for high-dielectric-constant materials
US5622893A (en) * 1994-08-01 1997-04-22 Texas Instruments Incorporated Method of forming conductive noble-metal-insulator-alloy barrier layer for high-dielectric-constant material electrodes
US5566045A (en) * 1994-08-01 1996-10-15 Texas Instruments, Inc. High-dielectric-constant material electrodes comprising thin platinum layers
US5585300A (en) * 1994-08-01 1996-12-17 Texas Instruments Incorporated Method of making conductive amorphous-nitride barrier layer for high-dielectric-constant material electrodes
US5498569A (en) * 1994-08-22 1996-03-12 Ramtron International Corporation Layered local interconnect compatible with integrated circuit ferroelectric capacitors
US5728603A (en) * 1994-11-28 1998-03-17 Northern Telecom Limited Method of forming a crystalline ferroelectric dielectric material for an integrated circuit
US5576240A (en) * 1994-12-09 1996-11-19 Lucent Technologies Inc. Method for making a metal to metal capacitor
US6204111B1 (en) 1994-12-28 2001-03-20 Matsushita Electronics Corporation Fabrication method of capacitor for integrated circuit
CN1075243C (zh) * 1994-12-28 2001-11-21 松下电器产业株式会社 集成电路用电容元件及其制造方法
KR0161785B1 (ko) * 1995-04-29 1998-12-01 주승기 강유전체 박막소자의 제조방법
JP3076507B2 (ja) * 1995-06-13 2000-08-14 松下電子工業株式会社 半導体装置、半導体集積回路装置及びその製造方法
JP3246274B2 (ja) * 1995-06-22 2002-01-15 松下電器産業株式会社 半導体装置
JPH0969615A (ja) * 1995-08-30 1997-03-11 Sony Corp 強誘電体薄膜の形成方法及び半導体素子のキャパシタ構造の作製方法
US6004839A (en) * 1996-01-17 1999-12-21 Nec Corporation Semiconductor device with conductive plugs
JP3027941B2 (ja) * 1996-05-14 2000-04-04 日本電気株式会社 誘電体容量素子を用いた記憶装置及び製造方法
KR0183868B1 (ko) * 1996-05-25 1999-04-15 김광호 강유전체막 및 그의 형성방법
US6115233A (en) * 1996-06-28 2000-09-05 Lsi Logic Corporation Integrated circuit device having a capacitor with the dielectric peripheral region being greater than the dielectric central region
TW345723B (en) * 1996-07-09 1998-11-21 Hitachi Ltd Semiconductor memory and process for producing the same
US5990507A (en) * 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures
US6251720B1 (en) 1996-09-27 2001-06-26 Randhir P. S. Thakur High pressure reoxidation/anneal of high dielectric constant materials
US5861328A (en) * 1996-10-07 1999-01-19 Motorola, Inc. Method of fabricating GMR devices
JPH10209392A (ja) * 1997-01-22 1998-08-07 Sony Corp 半導体メモリセル用キャパシタの電極及び半導体メモリセル用キャパシタ、並びに、それらの作製方法
US5902131A (en) * 1997-05-09 1999-05-11 Ramtron International Corporation Dual-level metalization method for integrated circuit ferroelectric devices
TW396454B (en) * 1997-06-24 2000-07-01 Matsushita Electrics Corporati Semiconductor device and method for fabricating the same
JP3337622B2 (ja) * 1997-07-16 2002-10-21 松下電器産業株式会社 選択的エッチング液及びそのエッチング液を用いた半導体装置の製造方法
EP0893832A3 (en) * 1997-07-24 1999-11-03 Matsushita Electronics Corporation Semiconductor device including a capacitor device and method for fabricating the same
US6200874B1 (en) * 1997-08-22 2001-03-13 Micron Technology, Inc. Methods for use in forming a capacitor
JP3424900B2 (ja) * 1997-10-24 2003-07-07 松下電器産業株式会社 半導体装置およびその製造方法
US6177351B1 (en) * 1997-12-24 2001-01-23 Texas Instruments Incorporated Method and structure for etching a thin film perovskite layer
KR100444317B1 (ko) * 1997-12-31 2004-10-14 주식회사 하이닉스반도체 로직 반도체소자의 캐패시터 형성방법
KR100268453B1 (ko) * 1998-03-30 2000-11-01 윤종용 반도체 장치 및 그것의 제조 방법
KR100505605B1 (ko) * 1998-06-15 2005-09-26 삼성전자주식회사 금속막-절연막-금속막 구조의 커패시터 제조방법
US6211035B1 (en) * 1998-09-09 2001-04-03 Texas Instruments Incorporated Integrated circuit and method
US6495412B1 (en) 1998-09-11 2002-12-17 Fujitsu Limited Semiconductor device having a ferroelectric capacitor and a fabrication process thereof
US6048740A (en) * 1998-11-05 2000-04-11 Sharp Laboratories Of America, Inc. Ferroelectric nonvolatile transistor and method of making same
EP1138065A1 (de) * 1998-11-06 2001-10-04 Infineon Technologies AG Verfahren zum herstellen einer strukturierten metalloxidhaltigen schicht
KR100505397B1 (ko) * 1998-12-30 2006-05-16 주식회사 하이닉스반도체 반도체메모리소자의캐패시터제조방법
KR100324601B1 (ko) * 1998-12-30 2002-04-17 박종섭 계면의 특성 향상을 위한 강유전체 캐패시터 제조 방법
US7022623B2 (en) 1999-04-22 2006-04-04 Micron Technology, Inc. Method of fabricating a semiconductor device with a dielectric film using a wet oxidation with steam process
KR20000074727A (ko) * 1999-05-25 2000-12-15 윤종용 오존 어닐링 공정을 이용한 강유전체 커패시터의 제조방법
US6133086A (en) * 1999-06-24 2000-10-17 United Microelectronics Corp. Fabrication method of a tantalum pentoxide dielectric layer for a DRAM capacitor
US7060584B1 (en) 1999-07-12 2006-06-13 Zilog, Inc. Process to improve high performance capacitor properties in integrated MOS technology
US6313901B1 (en) * 1999-09-01 2001-11-06 National Semiconductor Corporation Liquid crystal display fabrication process using a final rapid thermal anneal
KR100363081B1 (ko) * 1999-09-16 2002-11-30 삼성전자 주식회사 박막 형성장치
DE19959711A1 (de) 1999-12-10 2001-06-21 Infineon Technologies Ag Verfahren zur Herstellung einer strukturierten Metallschicht
KR100353804B1 (ko) * 1999-12-28 2002-09-26 주식회사 하이닉스반도체 반도체 소자의 강유전체 캐패시터 형성방법
US6603161B2 (en) * 2000-03-10 2003-08-05 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and method for manufacturing the same
US6582972B1 (en) 2000-04-07 2003-06-24 Symetrix Corporation Low temperature oxidizing method of making a layered superlattice material
KR100351056B1 (ko) * 2000-06-27 2002-09-05 삼성전자 주식회사 선택적 금속산화막 형성단계를 포함하는 반도체 소자의 제조방법
US6682969B1 (en) 2000-08-31 2004-01-27 Micron Technology, Inc. Top electrode in a strongly oxidizing environment
JP2002076293A (ja) * 2000-09-01 2002-03-15 Matsushita Electric Ind Co Ltd キャパシタ及び半導体装置の製造方法
JP4218350B2 (ja) 2002-02-01 2009-02-04 パナソニック株式会社 強誘電体薄膜素子およびその製造方法、これを用いた薄膜コンデンサ並びに圧電アクチュエータ
JP4632620B2 (ja) * 2002-08-05 2011-02-16 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4525889B2 (ja) * 2002-08-14 2010-08-18 セイコーエプソン株式会社 強誘電体メモリ、強誘電体メモリの製造方法、及び半導体装置の製造方法
KR100532434B1 (ko) * 2003-05-09 2005-11-30 삼성전자주식회사 반도체 메모리 소자의 커패시터 제조 방법
JP4557503B2 (ja) * 2003-05-14 2010-10-06 株式会社東芝 半導体装置の製造方法及び半導体装置の製造装置
US20040257861A1 (en) * 2003-06-17 2004-12-23 Berndt Dale F. Method of incorporating magnetic materials in a semiconductor manufacturing process
WO2005074032A1 (ja) * 2004-01-28 2005-08-11 Fujitsu Limited 半導体装置及びその製造方法
KR100604845B1 (ko) 2004-04-12 2006-07-26 삼성전자주식회사 질소를 포함하는 씨앗층을 구비하는 금속-절연체-금속캐패시터 및 그 제조방법
JP4593204B2 (ja) 2004-08-24 2010-12-08 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリの製造方法
JP2006066415A (ja) * 2004-08-24 2006-03-09 Oki Electric Ind Co Ltd 強誘電体メモリの製造方法
JP4868200B2 (ja) * 2004-09-22 2012-02-01 ブラザー工業株式会社 圧電アクチュエータおよびインクジェットヘッドの製造方法
US7449738B2 (en) * 2004-10-29 2008-11-11 Wisconsin Alumni Research Foundation Strain-engineered ferroelectric thin films
JP4746357B2 (ja) * 2005-06-09 2011-08-10 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2007149952A (ja) * 2005-11-28 2007-06-14 Fujitsu Ltd 強誘電体キャパシタの形成方法および半導体装置の製造方法
WO2008023409A1 (fr) * 2006-08-22 2008-02-28 Fujitsu Microelectronics Limited Procédé de fabrication d'un dispositif à semi-conducteur
US7750173B2 (en) * 2007-01-18 2010-07-06 Advanced Technology Materials, Inc. Tantalum amido-complexes with chelate ligands useful for CVD and ALD of TaN and Ta205 thin films
JP4567026B2 (ja) * 2007-05-24 2010-10-20 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2012084602A (ja) * 2010-10-07 2012-04-26 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置システム
CN115734614A (zh) * 2021-08-27 2023-03-03 联华电子股份有限公司 半导体元件及其制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58163A (ja) * 1981-06-25 1983-01-05 Seiko Epson Corp キヤパシタの製造方法
US4441249A (en) * 1982-05-26 1984-04-10 Bell Telephone Laboratories, Incorporated Semiconductor integrated circuit capacitor
US4589056A (en) * 1984-10-15 1986-05-13 National Semiconductor Corporation Tantalum silicide capacitor
JPS62213148A (ja) * 1986-03-13 1987-09-19 Seiko Epson Corp 半導体装置
US5138520A (en) * 1988-12-27 1992-08-11 Symetrix Corporation Methods and apparatus for material deposition
JPH02187061A (ja) * 1989-01-13 1990-07-23 Fujitsu Ltd 半導体装置およびその製造方法
KR940006708B1 (ko) * 1989-01-26 1994-07-25 세이꼬 엡슨 가부시끼가이샤 반도체 장치의 제조 방법
IT1237894B (it) * 1989-12-14 1993-06-18 Sgs Thomson Microelectronics Processo per la fabbricazione di circuiti integrati comprendenti componenti elettronici di due tipi diversi aventi ciascuno coppie di elettrodi ricavati dagli stessi strati di silicio policristallino e separati da dielettrici diversi
NL9000602A (nl) * 1990-03-16 1991-10-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met geheugenelementen vormende condensatoren met een ferroelectrisch dielectricum.
US5142437A (en) * 1991-06-13 1992-08-25 Ramtron Corporation Conducting electrode layers for ferroelectric capacitors in integrated circuits and method
US5142438A (en) * 1991-11-15 1992-08-25 Micron Technology, Inc. Dram cell having a stacked capacitor with a tantalum lower plate, a tantalum oxide dielectric layer, and a silicide buried contact

Also Published As

Publication number Publication date
US5374578A (en) 1994-12-20
JP3350996B2 (ja) 2002-11-25
JP2000200881A (ja) 2000-07-18
JP2005191602A (ja) 2005-07-14
EP0557937A1 (en) 1993-09-01
JP3960331B2 (ja) 2007-08-15
JPH0613565A (ja) 1994-01-21
JP2005101650A (ja) 2005-04-14

Similar Documents

Publication Publication Date Title
JP3692890B2 (ja) 強誘電性メモリ回路の形成方法
JP3717039B2 (ja) 強誘電体メモリトランジスタおよびその製造方法
EP0380326B1 (en) Method of manufacturing a semi-conductor device
JPH0521752A (ja) 高密度ｄｒａｍ用の粗化された多結晶シリコン表面のコンデンサ電極板
JP2002509647A (ja) チタン酸バリウムストロンチウムの薄膜を製造する方法
KR100458084B1 (ko) 누설전류가 감소된 하부전극을 갖는 강유전체 커패시터 형성 방법
JP2003068991A (ja) 半導体装置及びその製造方法
JP2830705B2 (ja) 半導体装置の製造方法
US6890768B2 (en) Method of making layered superlattice material with ultra-thin top layer
JPH1154729A (ja) 半導体素子のコンデンサの製造方法
KR100333667B1 (ko) 강유전체 메모리 소자의 캐패시터 제조 방법
JP3235549B2 (ja) 導電層形成法
JP2001077323A (ja) 半導体装置の製造方法
KR20030074108A (ko) 반도체 장치 및 그 제조 방법
KR100705175B1 (ko) Mos 구조 형성 방법
JPH08293580A (ja) 強誘電体薄膜キャパシタの製造方法
WO2002073680A2 (en) Method of making layered superlattice material with ultra-thin top layer
JPH03214627A (ja) 半導体装置の製造方法
JPH0621064A (ja) 半導体装置の製造方法
JPH0528501B2 (ja)
JPH03133129A (ja) 半導体装置の製造方法
JPH0350728A (ja) 半導体装置の製造方法
KR100358147B1 (ko) 강유전체 캐패시터 제조 방법
JPH05129204A (ja) 多結晶シリコン膜の形成方法
JPH05267671A (ja) 薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040511

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040928

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041122

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20041129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050325

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050531

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050613

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090701

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100701

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110701

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110701

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120701

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120701

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130701

Year of fee payment: 8

EXPY Cancellation because of completion of term