JP3585155B2 - 画像読取装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、イメージスキャナ、ファクシミリ、デジタル複写機のスキャナ部等の画像読取装置に関する。
【0002】
【従来の技術】
従来より原稿の画像情報を光学的に読み取って電気的な信号に変換するデジタル式の画像読取装置が知られており、大別すると、原稿を所定速度で搬送させながら位置固定の密着型ラインセンサで読み取る所謂シートスキャナと、コンタクトガラス上にセットされた原稿を光学系のスキャニングにより読み取る所謂ブックスキャナとがある。シートスキャナにあっては原稿を搬送させる駆動源としてステッピングモータが用いられ、ブックスキャナにあっては光学系をスキャニングさせる駆動源としてステッピングモータが用いられている。
【0003】
何れの方式のスキャナにあっても、通常は、画像読取密度が切換え可能とされており、主走査方向に関してはラインセンサに関する電気的な処理により対処している。副走査方向の画像読取密度に関しては、原稿又は光学系を移動させるためのステッピングモータによる移動速度を変更すればよいが、モータの最高速値及び最低速値には自ずと限界がある。そこで、通常は、ステッピングモータの速度は最高の画像読取密度に合わせて一定とし、この速度により決まる基準画像読取密度と目的とする画像読取密度との比率に応じてラインゲート信号の間引きを行って画像読取りを行わせる有効ラインゲート信号を決定することにより副走査方向の画像読取密度を見掛け上、目的とする画像読取密度に合わせるようにしている。この種の手法は、例えば、特開平3−74961号公報等により知られている。
【0004】
例えば、ステッピングモータの持つ1ステップパルス分の分解能が基準画像読取密度対応の1200dpiであるとすると、200dpiの画像読取密度の読取りを行ないたい場合であれば、6ステップパルスで1回、1ライン分の画像データを読み取るようにすればよい。240dpiの画像読取密度の読取りを行ないたい場合であれば、5ステップパルスで1回、1ライン分の画像データを読み取るようにすればよい。220dpi等のように端数を生じてしまう画像読取密度の場合には、後述する例のように余りを考慮して平均化すればよい。
【0005】
ところが、ステッピングモータが一定速度で動作中に、ライン割込みが発生する度に次に間引くためのステップパルス数を1ライン毎に計算する手法では、割込み処理内の動作時間が長くなり、CPUの負荷が大きくなってしまう。
【0006】
この点、特開平7−226831号公報によれば、CPUの負担を軽減し得る手法が示されている。これは、画像データの読取動作を開始する前にステッピングモータのモータステップ数を予め計算してテーブル内に格納しておき、実際の読取動作時には、テーブルに記憶されたライン毎のモータステップ数と駆動中のステッピングモータのステップパルス数からパルスカウンタにより得られるカウント値とをコンパレータで比較し、一致したら次のラインデータを有効ラインデータとして取り込むようにしたものである。
【0007】
この場合、一定速度で回転駆動されるステッピングモータの1ステップ分が1200dpiの分解能を有するものとし、この条件で、200dpiの画像読取密度に変更して画像読取りを行うものとすれば、6ステップで1回入力されたラインデータを読めばよいといえる。この場合、まず、読込動作開始前にテーブルカウンタによりテーブルアドレスを更新しながらテーブルにテーブル値として(TA+1)分(アドレスAまで)、モータステップ数“6”が書込まれる。一方、実際の読取動作時にはパルスカウンタによって“6”までステップパルスが計数された時、コンパレータからタイミング発生器に対してイネーブル信号を発生し有効ラインであることを指示する。
【0008】
また、目標とする画像読取密度が220dpiの場合であれば、
1ライン目 (1200+ 0)÷220=5 余り 100
2ライン目 (1200+100)÷220=5 余り 200
3ライン目 (1200+200)÷220=6 余り 80
4ライン目 (1200+ 80)÷220=5 余り 180
…
のように余りを考慮してステップパルス数が、5,5,6,5,…となるように算出されて、テーブル中に格納される。
【0009】
従って、従来例において、そのハードウエア構成を考えると、基準画像読取密度1200dpiに対して目標画像読取密度が220dpiの場合であれば、テーブル2にはアドレス順に、テーブル値が5,5,6,5,…のように書き込まれ、目標画像読取密度が200dpiの場合にはテーブルにはアドレス順に全て同じテーブル値6,6,6,6,…が書き込まれる。即ち、テーブル値等に関係なくテーブル用のメモリとしてはそのアドレス分(TA+1)が必ず必要であり、かつ、各テーブル値のメモリ容量やパルスカウンタのビット数として最低限3ビット必要とする(例えば、“6”=“110”であり、3ビット必要)構成となっている。即ち、動作制御上は特に支障ない構成ではあるが、メモリないしはハードウェアの利用面で必ずしも有効に活用しているとはいえず、未だ、有効利用してメモリ容量を節約し得る面、或るいは、削減し得る面を有するものであり、不十分な構成である。
【0010】
【発明が解決しようとする課題】
このような点を考慮し、ステッピングモータの速度を一定とする条件下で目標画像読取密度(指定解像度)への切換えを確実に行う機能を損なうことなく、極力メモリ容量やハードウェアを削減して、全体として低コスト化を図れるようにした画像読取装置が特願平9−66443号として本出願人により提案されている。
【0011】
この既提案例の概要を図4を参照して説明する。この既提案例は、前述した特開平7−226831号公報に示されるような画像読取密度の切換え方式を前提としており、ステッピングモータの速度を一定速度に制御するために制御装置(図示せず;例えば、CPU)から送出されるステップパルスSPと、画像データの1ライン分を示す信号として画像処理部(図示せず)から送出される入力ゲート信号(ラインゲート信号)とを入力として、ステッピングモータの速度により決まる基準画像読取密度と目的とする画像読取密度との比率に応じ入力ゲート信号の間引きを行って実際に画像読取りを行わせる有効ラインゲート信号なる出力ゲート信号として決定することにより副走査方向の画像読取密度を制御する画像処理装置を備えた画像読取装置に適用される。このような前提的な構成において、既提案例では、1ライン毎に入力される入力ゲート信号を有効ラインゲート信号なる出力ゲート信号とするか否かをステップパルスSP毎に発生するゲートイネーブル信号ENの可否によって決定するように構成することを基本とする。
【0012】
このため、既提案例の画像処理装置では、まず、ゲートイネーブル信号発生手段1が設けられている。このゲートイネーブル信号発生手段1は、ステップパルスSP毎にゲートイネーブル信号ENを発生させるゲートイネーブル信号生成回路2と、予め1ライン毎のゲートイネーブル信号ENの可否情報(“1”“0”情報)をアドレスとともに記憶するRAMテーブル3と、ステップパルスSPに同期してこのRAMテーブル3からRAMデータを順に読み出すためのアドレス情報を更新出力するテーブルカウンタ4とにより構成されている。
【0013】
ここに、前記RAMテーブル3に対するデータ作成アルゴリズムは前述した公報例と同様であるが、テーブル値のフォーマットが異なる。例えば、基準画像読取密度1200dpiを目標画像読取密度220dpiに変える場合を想定すると、従来はモータステップ数をテーブル値としているため、アドレス順に、5,5,6,5,…のようなテーブル値とされているが、既提案例によれば、
アドレス0 テーブル値0 = 0
アドレス1 テーブル値1 = 0
アドレス2 テーブル値2 = 0
アドレス3 テーブル値3 = 0
アドレス4 テーブル値4 = 1
アドレス5 テーブル値5 = 0
アドレス6 テーブル値6 = 0
アドレス7 テーブル値7 = 0
アドレス8 テーブル値8 = 0
アドレス9 テーブル値9 = 1
アドレス10 テーブル値10= 0
アドレス11 テーブル値11= 0
アドレス12 テーブル値12= 0
アドレス13 テーブル値13= 0
アドレス14 テーブル値14= 0
アドレス15 テーブル値15= 1
(以下、同様)
のように1アドレス1ビットでゲートイネーブル信号ENの可否情報(“1”が可、“0”が否を示す)が実際に読取りを行わせるべきライン位置に対応させて書き込まれている。なお、上例ではアドレス0〜4が1ライン目用、アドレス5〜9が2ライン目用、アドレス10〜15が3ライン目用、〜とされている。
【0014】
一方、入力ゲート信号とRAMテーブル3から読み出されたRAMデータに基づくゲートイネーブル信号生成回路2からのゲートイネーブル信号ENとの入力を1ライン毎に受け、その入力ゲート信号を有効ラインゲート信号とするか否かをゲートイネーブル信号ENの可否によって決定するイネーブル制御手段となるイネーブル制御回路5が設けられている。
【0015】
このような構成において、実際の画像読取動作時には、ステップパルスSPが1パルス出力される毎にテーブルカウンタ4がカウントアップすることにより、RAMテーブル3の読み出すベきアドレスが+1ずつ更新され(TA+1)、アドレス1(0h)から順にRAMデータが読出され、ゲートイネーブル信号生成回路2からゲートイネーブル信号ENとしてイネーブル制御回路5に出力される。この時、イネーブル制御回路5には入力ゲート信号も適宜入力されており、“1”であるゲートイネーブル信号ENが入力された時に入力ゲート信号が入力されていればその入力ゲート信号に基づきイネーブル制御回路5の内部処理により内部ゲートイネーブル信号が作成され、有効であることを示す出力ゲート信号として出力される。このようにして、基本的には、入力ゲート信号のうち、目標画像読取密度に対応して実際に読取動作を行わせたい位置(ライン)の入力ゲート信号のみを出力ゲート信号として通過させるものである。
【0016】
既提案例によれば、RAMテーブル3の構成が1アドレス1ビットで済む上に、ゲートイネーブル信号ENの可否情報を格納しておりライン毎に直接的な判断に供されるので、従来のようなパルスカウンタ、コンパレータ、タイミング発生器等のハードウェアを極力削減することができる。また、ステップパルスSPに同期してゲートイネーブル信号ENを読出してイネーブル制御回路5の制御に供しているので、比較的精度のよい密度変換処理を行える。即ち、ステップパルスSPが目標とする密度位置分移動した所で、コンパレータなどの回路処理を経ずに比較的すぐにゲートイネーブル信号ENを出力させることができるためである。
【0017】
ところが、このような既提案例によっても、ステップパルスSPとライン信号(入力ゲート信号)との位相関係が非同期の場合、ステップパルスSP毎に読取る間引きパターンとライン信号とが徐々にずれていき、間引かなくてもよいラインを間引いてしまうことがある。この点を図5に示す既提案例のゲートイネーブル信号生成回路2の構成例、及び、図6に示す既提案例のゲート信号間引きタイミングの一例を参照して説明する。
【0018】
図5に示すゲートイネーブル信号生成回路2の構成例では、ステッピングモータのモータドライバ(図示せず)がステップパルスSPの立上りエッジ及び立下りエッジの両方エッジで動作する場合を想定しており、ステップパルスSPの立上り、立下りエッジを検出する変化点検出回路11の出力(エッジ信号)とRAMデータとを入力としてANDをとるANDゲート12が設けられ、このANDゲート12の出力がイネーブルエッジ信号とされている。このイネーブルエッジ信号によりセットされるフリップフロップ構成の1ビット記憶素子13が設けられ、この1ビット記憶素子13の出力が内部ゲートイネーブル信号とされている。また、入力ゲート信号の立下りエッジを検出する立下りエッジ検出回路14の出力と前述した内部ゲートイネーブル信号とのANDをとるANDゲート15が設けられている。このANDゲート15の出力によりセットされるフリップフロップ構成の1ビット記憶素子16が設けられ、この1ビット記憶素子16の出力がゲートイネーブル信号ENとされている。即ち、入力ゲート信号の立下りエッジのタイミングで内部ゲートイネーブル信号が“1”であれば、1ビット記憶素子16がセットされ、ゲートイネーブル信号ENを生ずる。内部ゲートイネーブル信号(1ビット記憶素子13)は、立上りエッジ検出回路17により検出されるゲートイネーブル信号が“1”となる立上りエッジでリセットされる。また、ゲートイネーブル信号EN(1ビット記憶素子16)は、立上りエッジ検出回路18により検出される入力ゲート信号が“1”となる立上りエッジでリセットされる。
【0019】
図6は、このようなゲートイネーブル信号生成回路2の構成例の下に、入力ゲート信号とステップパルスSPとの原稿読取時の現実的なタイミング関係の一例を示すものである。図示例の如く、ステップパルスSPの立上り、立下りエッジ毎にメモリアドレスが更新され、それに対応してRAMテーブル3からRAMデータが読出される。ここに、図6のRAMテーブル3中のRAMデータ(可否情報)例“010100100100…”は、ステッピングモータの1ステップパルスによる移動距離が1130dpi相当で、読取解像度が400dpiの場合を示している。この場合、図示の如く、入力ゲート信号の1周期中ではRAMデータが“1(可)”となる個所が必ず1個所となっており、毎ラインを通過させる(間引かない)ことを意味している。これにより、ステップパルスSP毎に入力ゲート信号をマスク(間引く)するゲートイネーブル信号ENが生成され、図4に示したようにこのゲートイネーブル信号ENと入力ゲート信号とのANDをイネーブル制御回路5でとることにより出力ゲート信号が得られる。
【0020】
ところが、図6に示す例のように、入力ゲート信号とステップパルスSPとの位相関係の非同期に起因してイネーブルエッジ信号が入力ゲート信号の1周期中に2パルス分存在することがある(タイミングt1,t2)。このとき、タイミングt1で示す本来のイネーブルエッジ信号で次の入力ゲート信号を許可(ゲートイネーブル信号ENが“1”となりマスクされない状態)した後、タイミングt2のイネーブルエッジ信号で次のライン(タイミングTに相当するライン)を許可するために内部ゲートイネーブル信号を“1”にするはずが、このタイミングt2での内部ゲートイネーブル信号は前ラインの処理をまだ終了していないため、まだ、“1”のままであり(タイミングt3より前)、結局、タイミングt2のイネーブルエッジ信号に起因する1ラインの許可が無視されてしまう。この結果、タイミングTでは入力ゲート信号はマスクされてしまい、ライン抜けとなってしまう。
【0021】
そこで、本発明は、このような既提案例をベースとしつつ、ステップパルスとライン信号との位相関係が非同期の場合に、ステップパルス毎に読取る間引きパターンとライン信号とが徐々にずれていったとしても、ずれてしまったことを検知することで対処可能な画像読取装置を提供することを目的とする。
【0022】
また、本発明は、このようなずれが検知された場合には次のライン抜けを補完することで正常に対処し得る画像読取装置を提供することを目的とする。
【0023】
【課題を解決するための手段】
請求項1記載の発明は、ステッピングモータの速度を一定速度に制御するために制御装置から送出されるステップパルスと、画像データの1ライン分を示す信号として画像処理部から送出されるラインゲート信号とを入力として、前記ステッピングモータの速度により決まる基準画像読取密度と目的とする画像読取密度との比率に応じて前記ラインゲート信号の間引きを行って画像読取りを行わせる有効ラインゲート信号を決定することにより副走査方向の画像読取密度を制御する画像読取装置において、1ライン毎に入力されるラインゲート信号を有効ラインゲート信号とするか否かを決定するゲートイネーブル信号を生成するゲートイネーブル信号発生手段と、この生成したゲートイネーブル信号の可否によって前記ラインゲート信号を前記有効ラインゲート信号として決定するイネーブル制御手段と、前記ゲートイネーブル信号の可否情報をアドレスとともに記憶しているテーブルとを備え、前記ゲートイネーブル信号発生手段は、前記ステップパルス毎に出力しようとする前記ゲートイネーブル信号の出力の可否を前記可否情報により決定し、前記ゲートイネーブル信号を可とする条件が1ライン中に2回以上発生した場合には可状態を次のラインまで保持する保持手段を有する。
【0024】
従って、ステップパルスとライン信号との位相関係の非同期に起因して1ライン中にゲートイネーブル信号を可とする条件が2回以上発生した場合にはその可状態を次のラインまで保持するので、少なくともタイミングずれによる異常なライン抜けを生じ得ることを検知でき、何らかの方法でライン抜けを生じないように対処できる。
【0025】
請求項2記載の発明は、請求項1記載の画像読取装置において、ゲートイネーブル信号発生手段は、ラインゲート信号を有効としない条件下でも保持手段が可状態を保持しているときにはラインゲート信号を有効とするよう切換える切換手段を有する。従って、ステップパルスとライン信号との位相関係の非同期に起因するライン抜けを生じ得る事態の検知だけでなく、その異常なライン抜けを生じないように動作させることができる。
【0026】
【発明の実施の形態】
本発明の一実施の形態を図1ないし図3に基づいて説明する。なお、本実施の形態は、前述した特願平9−66443号による既提案例をベースとするものであり、図4ないし図6で示した部分と同一部分は同一符号を用いて示し、説明も省略する。特に、図4に示した構成はそのまま用いるものであり、図4中に示すゲートイネーブル信号生成回路2の構成が図1に示すように改良されている。
【0027】
まず、本実施の形態のゲートイネーブル信号生成回路2にあっては、保持手段21と切換手段22とが付加されている。保持手段21はANDゲート12より得られるイネーブルエッジ信号と1ビット記憶素子13から得られる内部ゲートイネーブル信号とを入力とするANDゲート23と、このANDゲート23の出力によりセットされるフリップフロップ構成の1ビット記憶素子24と、ゲートイネーブル信号ENの立下りエッジを検出して前記1ビット記憶素子24をリセットするための立上りエッジ検出回路25とにより構成されている。即ち、ANDゲート23によりゲートイネーブル信号ENを可“1”とする条件が1ライン中に2回発生したか否かをチェックし、2回発生した場合にはANDゲート23の出力により1ビット記憶素子24をセットすることにより、ゲートイネーブル信号ENの立下りが検知されるまでの次のラインまで記憶保持するものである。この1ビット記憶素子24の出力が誤差吸収信号として機能し、この誤差吸収信号が出力された場合にはタイミングずれによる異常なライン抜けを生じ得ることがわかる。
【0028】
また、切換手段22はゲートイネーブル信号ENを出力する1ビット記憶素子16のセット入力側に付加されており、セット条件を変更するもので、誤差吸収信号と立下りエッジ検出回路14の出力(入力ゲート信号の立下りエッジ信号)とを入力とするANDゲート26とこのANDゲート26の出力とANDゲート15の出力とのORをとり1ビット記憶素子16をセットするORゲート27とにより構成されている。即ち、ANDゲート26のルートにより、ゲートイネーブル信号ENを出力し得る許可条件が増やされている。
【0029】
このような構成において、図6に示したケースの場合の動作のタイムチャートを示す図2を参照して動作を説明する。まず、内部ゲートイネーブル信号が“1”の状態でイネーブルエッジ信号が発生した場合(即ち、ゲートイネーブル信号ENを可“1”とする条件が1ライン中に2回発生した場合)(タイミングt2)、ANDゲート23の出力により1ビット記憶素子24がセット(保持)され、誤差吸収信号が出力される。その後、タイミングt4において、図6の場合には内部ゲートイネーブル信号が“1”のため、ゲートイネーブル信号はセットされなかったが、本実施の形態の場合には、誤差吸収信号がOR回路27を通してOR処理されて1ビット記憶素子16をセットするので、このタイミングt4でもゲートイネーブル信号ENが出力される。この結果、次のライン(タイミングTに相当するライン)でイネーブル制御回路5からは出力ゲート信号がアクティブ状態で出力される。よって、このライン分が誤って間引かれることなく、出力が得られることになる。
【0030】
ゲートイネーブル信号ENを可“1”とする条件が1ライン中に2回発生しない場合の動作は前述した図6の場合と同様である。
【0031】
なお、図1中に示す立下りエッジ検出回路14としては、例えば、図3(a)に示すように、入力信号(入力ゲート信号)を遅延回路31で遅延させた信号と入力信号の反転信号とを入力とするANDゲート32により構成すればよい。また、立下りエッジ検出回路17,18,25としては、例えば、図3(b)に示すように入力信号(ゲートイネーブル信号ENや入力ゲート信号)を遅延回路33で遅延させてさらに反転させた信号と入力信号とを入力とするANDゲート34により構成すればよい。さらに、変化点検出回路11としては、例えば、図3(c)に示すように、入力信号(ステップパルスSP)を遅延回路35で遅延させた信号と入力信号の反転信号とを入力とするANDゲート36と、入力信号(ステップパルスSP)を遅延回路37で遅延させてさらに反転させた信号と入力信号とを入力とするANDゲート38と、これらのANDゲート34,36の出力のORをとるORゲート39とにより構成すればよい。
【0032】
【発明の効果】
請求項1記載の発明によれば、1ライン毎に入力されるラインゲート信号を有効ラインゲート信号とするか否かを決定するゲートイネーブル信号を生成するゲートイネーブル信号発生手段と、この生成したゲートイネーブル信号の可否によって前記ラインゲート信号を前記有効ラインゲート信号として決定するイネーブル制御手段と、前記ゲートイネーブル信号の可否情報をアドレスとともに記憶しているテーブルとを備え、前記ゲートイネーブル信号発生手段は、前記ステップパルス毎に出力しようとする前記ゲートイネーブル信号の出力の可否を前記可否情報により決定し、前記ゲートイネーブル信号を可とする条件が1ライン中に2回以上発生した場合には可状態を次のラインまで保持する保持手段を有することで、ステップパルスとライン信号との位相関係の非同期に起因して1ライン中にゲートイネーブル信号を可とする条件が2回以上発生した場合にはその可状態を次のラインまで保持するようにしたので、少なくともタイミングずれによる異常なライン抜けを生じ得ることを検知することができ、よって、何らかの方法でライン抜けを生じないように対処することができる。
【0033】
請求項2記載の発明によれば、請求項1記載の画像読取装置において、ゲートイネーブル信号発生手段は、ラインゲート信号を有効としない条件下でも保持手段が可状態を保持しているときにはラインゲート信号を有効とするよう切換える切換手段を有するので、ステップパルスとライン信号との位相関係の非同期に起因するライン抜けを生じ得る事態の検知だけでなく、その異常なライン抜けを生じないように動作させることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態のゲートイネーブル信号生成回路の構成例を示すブロック図である。
【図2】その動作を示すタイムチャートである。
【図3】エッジ検出回路の構成例を示すブロック図である。
【図4】既提案例の画像読取装置の構成例を示すブロック図である。
【図5】そのゲートイネーブル信号生成回路の構成例を示すブロック図である。
【図6】その動作を示すタイムチャートである。
【符号の説明】
1 ゲートイネーブル信号発生手段
5 イネーブル制御手段
21 保持手段
22 切換手段
Claims (2)
- ステッピングモータの速度を一定速度に制御するために制御装置から送出されるステップパルスと、画像データの1ライン分を示す信号として画像処理部から送出されるラインゲート信号とを入力として、前記ステッピングモータの速度により決まる基準画像読取密度と目的とする画像読取密度との比率に応じて前記ラインゲート信号の間引きを行って画像読取りを行わせる有効ラインゲート信号を決定することにより副走査方向の画像読取密度を制御する画像読取装置において、1ライン毎に入力されるラインゲート信号を有効ラインゲート信号とするか否かを決定するゲートイネーブル信号を生成するゲートイネーブル信号発生手段と、この生成したゲートイネーブル信号の可否によって前記ラインゲート信号を前記有効ラインゲート信号として決定するイネーブル制御手段と、前記ゲートイネーブル信号の可否情報をアドレスとともに記憶しているテーブルとを備え、前記ゲートイネーブル信号発生手段は、前記ステップパルス毎に出力しようとする前記ゲートイネーブル信号の出力の可否を前記可否情報により決定し、前記ゲートイネーブル信号を可とする条件が1ライン中に2回以上発生した場合には可状態を次のラインまで保持する保持手段を有することを特徴とする画像読取装置。
- ゲートイネーブル信号発生手段は、ラインゲート信号を有効としない条件下でも保持手段が可状態を保持しているときにはラインゲート信号を有効とするよう切換える切換手段を有することを特徴とする請求項1記載の画像読取装置。
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