JPS62115972A - 水平同期信号の乱調補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、水平走査して画像を形成する画像処理装置
の画像書き込みタイミングを与える水平同期信号の乱調
補正回路に関するものである。

〔従来の技術〕

従来、例えばレーザビームプリンタにおいて、画像を形
成する場合には、感光ドラム上の画像形成領域の外にビ
ームディテクタを設けて、入射するレーザビームを受光
することにより、水平同期信号を発生させていた。

〔発明が解決しようとする問題点〕

この水平同期信号は、感光ドラムを露光走査するタイミ
ングに同期して発生させられるが、ノイズ等の要因によ
り不安定になった場合は、リーグ部とレーザビームプリ
ンタのプリンタ部の水平同期がとれずプリント画像の主
走査方向に横スジがはいってしまいプリント画像の品位
を落すことが多かった。

第３図はディザ処理した画像の一例を示す模式図であり
、Ｌｌ　〜Ｌ６は各画像ラインを示している。なお、図
中の斜線は濃淡を示し、斜線間隔が密なほど濃い印字ド
ツトを表す。

この図から分かるように、画像ラインＬ３においては、
ディザの周期が水平同期信号とズレるために画像ピッチ
がずれてしまい、画像ラインＬ５．Ｌ６においては、水
平同期信号が欠落するため、画像ラインＬ５．Ｌ６の間
が離れて、全体としては横方向に１本の白線が入ったよ
うにプリントされてしまい、画像品位を大幅に低下させ
てしまう等の問題点があった。

この発明は、上記の問題点を解消するためになされたも
ので、水平同期信号の乱調を防止できる水平同期信号の
乱調補正回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る水平同期信号の乱調補正回路は、第１の
水平同期信号と同周期の第２の水平同期信号を発生する
第２の水平同期信号発生手段と、第１の水平同期信号の
出力の異常時に第２の水平同期信号に同期させて画像メ
モリからの画像データの読み出しを行わせる水平同期信
号選択手段とを設けたものである。

〔作用〕

この発明においては、第１の水平同期信号が正常な周期
で出力されない場合に、水平同期信号選択手段が第２の
水平同期信号に同期させて画像メモリからの画像データ
の読出しを制御する。

〔実施例〕

第１図はこの発明の一実施例を示す水平同期信号の乱調
補正回路を説明するブロック図であり、１．２はライン
メモリで、画像読取りデータを１ライン分取り込む、３
，４はアドレスカウンタで、ラインメモリ１．２に入力
するアドレスを発生させる。５はセレクタで、アドレス
カウンタ３．４の出力を選択する。６，７はセレクタで
、セレクタ６にはセレクタ５の出力が入力され、セレク
タ７にはアドレスカウンタ４の出力が入力される。８は
駆動回路で、例えばＣＯＤで構成される画像読取り部（
図示しない）を駆動させ、読取りデータをＡ／Ｄ変換器
９に出力する。１０゜１１はバッファで、Ａ／Ｄ変換器
９で量子化された画像データが取り込まれる。］２はセ
レクタで、ラインメモリ１，２の出力を選択する。１３
は画像処理回路で、ラインメモリ１．２に取り込まれた
画像読取りデータに各種の処理を施す。

１４はディザＲＯＭで、ディザしきい値を出力する。１
５はコンパレータで、画像処理回路１３の出力とディザ
ＲＯＭ１４から出力されるディザしきい値とを比較し２
値化する。１６はディレィ回路で、後述する第２の水平
同期信号ＨＳＹＮＣ２をディザ周期の整数倍の遅延を行
い、第３の水平同期信号ＨＳＹＮＣ３を生成してセレク
タ１７に出力する。１８はディザアドレスカウンタで、
セレクタ１７から選択出力される水平同期信号によりデ
ィザアドレスカウンタ１８の主走査方向のカウントデー
タがクリアされる。１９はセレクタ制御回路で、セレク
タ５に選択信号（０またはｌ）を出力して、例えば選択
信号が「１」の場合に、アドレスカウンタ３を選択させ
、選択信号がｒＱＪの場合にアドレスカウンタ４を選択
させる。なお、選択信号が「１」とは後述する第１の水
平同期信号ＨＳＹＮＣＩが正規の周期で出力される場合
である。２０はラッチで、１ライン分の画素幅を一時蓄
える。２１はコンパレータで、アドレスカウンタ４の出
力とラッチ２ｏの出力とを比較し、両者が一致する場合
にコンパレート出力が制御回路２２に出力される。２３
は２進カウンタで、セレクタ制御回路１９から出力され
る区間信号に応じてｌ水平同期区間毎にｒｏ、１，０．
ｌ、・・・」をセレクタ制御回路１９に送出するととも
に、インバータ２４を介じてラインメモリ１，２および
セレクタ６．７に１水平開期区間毎にｒｏ、１，０，１
．・・・」を送出する。なお、ディザアドレスカウンタ
１８は図示しない画像転送りロックに同期して主走査方
向をカウントし、図示しない垂直同期信号に同期して副
走査方向のカウントデータがクリアされるように構成さ
れている。

第２図は第１図に示す第１の水平同期信号１（ＳＹＮＣ
ｌの検出動作を説明する構成図であり、３１は回転多面
鏡で、図示しないスキャナモータにより定速回転する。

３２はレーザユニットで、発射されるレーザビームが回
転多面鏡３１により反射され、さらに光学レンズ３３を
介して感光体ドラム３４にレーザビームを水平走査する
。３５はビームディテクタで、水平走査されるレーザビ
ームを検出して第１の水平同期信号１（ＳＹＮＧ　１を
セレクタ制御回路１９．制御回路２２．セレクタ１７．
アドレスカウンタ３に出力する。なお、回転多面鏡３１
の回転ムラは０．０１％程度あり、光学系の振動により
ビームディテクタ３５にレーザビームが照射されない場
合が生ずる。

次に第１の水平同期信号ＨＳＹＮＣＩまたは第２の水平
同期信号ＨＳＹＮＣ２による画像データの読み出し動作
について説明する。

まず、セレクタ制御回路１９は入力される第１の水平同
期信号ＨＳＹＮＣＩが正規のタイミングで入力される場
合にセレクタ５に対してアドレスカウンタ３を選択する
選択信号（ｒｌＪ）を送出し、それ以外の場合にアドレ
スカウンタ４を選択する選択信号がセレクタ５に送出さ
れる。

セレクタ５の出力はセレクタ制御回路１９に送出される
とともに、ラッチ２０に送出される。このとき、セレク
タ制御回路１９は第１の水平同期信号ＨＳＹＮＣ１が正
規の周期の範囲内で入力される場合に、ラッチ２ｏに対
してラッチ信号を出力する。このラッチ信号がラッチ２
０に入力されると、ラッチ出力がコンパレータ２１に送
出されるとともに、セレクタ制御回路１９に送出され、
セレクタ制御回路１９においては、ラッチ２ｏから出力
されるラッチ出力とセレクタ６の出力および入力される
第１の水平同期信号ＨＳＹＮＣＩより、第１の水平同期
信号ＨＳＹＮＣＩが正規の周期であるかどうかを判定す
ることができる。なお、ラッチ２ｏの出力は、直前で、
かつ、正規の周期の第１の水平同期信号）１ｓＹＮｃ　
１の周期を示すカウント値であり、セレクタ５の出力は
正規の周期の第１の水平同期信号ＨＳＹＮＣ：　１また
は第１の水平同期信号ＨＳＹＮＩＩＩ：ｌが正規の周期
でないときは、第２の水平同期信号Ｈ５ＹＮＣ２に応じ
てカウントされた正規の周期の水平同期信号に基づいた
カウントデータである。

次に第２の水平同期信号ＨＳＹＮＣ２の出力動作につい
て説明する。

コンパレータ２１は、ラッチ２０からのラッチ出力とア
ドレスカウンタ４の出力を比較して、両者が一致する場
合にコンパレート出力を制御回路２２に出力する。この
とき、制御回路２２は、セレクタ制御回路１９から出力
される区間信号（第１の水平同期信号Ｈ５ＹＭＣＩが正
規な周期であることを示す信号）に応じて、入力される
第１の水平同期信号）ＩＳＹＭＣＩよりも先にコンパレ
ータ２１からのコンパレート出力が入力された場合には
、制御回路２２より第２の水平同期信号ＨＳＹＮＣ２を
アドレスカウンタ４および駆動回路８に出力する。一方
、入力される第１の水平同期信号ＨＳＹＮＣＩよりも後
にコンパレータ２１よりコンパレート出力が入力された
場合には、制御回路２２より第１の水平同期信号ＨＳＹ
ＮＣＩをアドレスカウンタ４および駆動回路８に出力す
る。

駆動回路８により出力される読み取り画像データは、Ａ
／Ｄ変換器９で量子化されてバッファ１０．１１に取り
込まれ、セレクタ制御回路１９から出力される区間信号
に同期して２進カウンタ２３よりｒＱ」　、ｒｌ」の信
号は出力される。この出力はバッファ１１およびセレク
タ６、ラインメモリ１に送出され、２進カウンタ２３の
出力をインバータ２４で反転させた出力バッファ１ｏお
よびセレクタ７、ラインメモリ２に送出される。

特に、２進カウンタ２３の出ガが「１」の場合には、ラ
インメモリ１が読み出し動作となり、ラインメモリ２が
書き込み動作となる。

次いで、ラインメモリ１またはラインメモリ２に書き込
まれた画像データはセレクタ制御回路１９から出力され
る選択信号に応じて、セレクタ１２により選択され、次
段の画像処理回路１３に送出され画像データに各種の処
理が施される。次いで、コンパレータ１５が画像処理回
路１３からの出力される画像データとディザＲＯＭＩ　
４から出力されるしきい値とを比較して２値化データを
出力する。　　　゛ 一方、制御回路２２から送出される第２の水平同期信号
ＨＳＹＮＣ：２がディレィ回路１６に入力されディザ周
期の整数倍の遅延を行い第３の水平同期信号ＨＳＹＮＣ
３をセレクタ１７に出力する。セレクタ１７はセレクタ
制御回路１９から出力される選択信号に応じて、すなわ
ち、第１の水平同期信号Ｊ（ＳＹＮＣＩが正規の周期で
発生しなかった場合は、ディレィ回路１６から送出され
る第３の水平同期信号ＨＳＹＮＧ３をディザアドレスカ
ウンタ１８に出力し、この第３の水平同期信号ＨＳＹＮ
Ｃ３によりディザアドレスカウンタ１８の主走査方向の
カウントデータをクリアする。また、ディザアドレスカ
ウンタ１８の副走査方向のカウントクロックはセレクタ
制御回路１９から送出される区間信号により行われる。

このように、第３の水平同期信号ＨＳＹＮｆｌｌ：３は
、はぼ正規の周期で発生する第２の水平同期信号）ＩＳ
ＹＮＣ２をディザマトリクスの整数倍の周期遅延させた
信号となるため、第１の水平同期信号ＨＳＮＣＩが欠落
しても、ディザアドレスカウンタの周期性は前走査ライ
ンに対してほぼ同期させることができる。

〔発明の効果〕

以上説明したように、この発明は第１の水平同期信号と
同周期の第２の水平同期信号を発生する第２の水平同期
信号発生手段と、第１の水平同期信号の出力の異常時に
第２の水平同期信号に同期させて画像メモリからの画像
データの読み出しを行わせる水平同期信号選択手段とを
設けたので、第１の水平同期信号が外的要因によって欠
落しても、第１の水平同期信号と同周期の第２の水平同
期信号を選択的に出力でき、画像切れを防止して安定し
たプリント画像を出力できる。また、第１の水平同期信
号が外的要因によって欠落しても、第１の水平同期信号
と同周期の第２の水平同期信号をディザマトリクスの整
数倍遅延させた信号に同期してディザマトリクスのアド
レスカウンタをクリアできるので、ディザ周期の乱れに
よる画像品位低下を未然に防止できる等の利点を有する
。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す水平同期信号の乱調
補正回路を説明するブロック図、第２図は第１図に示す
第１の水平同期信号の検出動作を説明する構成図、第３
図はディザ処理した画像の一例を示す模式図である。 図中、１，２はラインメモリ、３．４はアドレスカウン
タ、５〜７，１２．１７はセレクタ、８は駆動回路、９
はＡ／Ｄ変換器、１０．１１はバッファ、１３は画像処
理回路、１４はディザＲＯＭ、１５．２１はコンパレー
タ、１６はディレィ回路、１８はディザアドレスカウン
タ、１９はセレクタ制御回路、２０はラッチ、２２は制
御回路、２３は２進カウンタ、２４はインバータである
。 第２図

Claims (2)

【特許請求の範囲】
1. （１）第１の水平同期信号に同期して画像メモリに格納
   した画像データの処理を行う画像処理装置において、前
   記第１の水平同期信号と同周期の第２の水平同期信号を
   発生する第２の水平同期信号発生手段と、前記第１の水
   平同期信号の出力の異常時に前記第２の水平同期信号に
   同期させて前記画像メモリからの画像データの読み出し
   を行わせる水平同期信号選択手段とを具備したことを特
   徴とする水平同期信号の乱調補正回路。
2. （２）第２の水平同期信号を主走査方向に所定時間遅延
   させることを特徴とする特許請求の範囲第（１）項記載
   の水平同期信号の乱調補正回路。