JP2978232B2 - 画像データメモリ装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像データバッファメモリに関し、特に、
これに限定する意図ではないが、スキャナで読取った画
像データを、スキャナとは非同期で記録走査するプリン
タに、該プリンタの記録走査に同期して転送するための
バッファメモリに関する。

〔従来技術〕

1.イマジオ方式 連続したデータ群を、メモリへ、同一周期で、非同期
に書き込みと読み出しを行っているが、読み出し処理は
書き込み処理に切り替えタイミングまでには終了する。

そのため、２系統のメモリを使用し、メモリへの書き
込み開始時に、書き込みと読み込みを逆系統に切り替え
選択している。

トグルバッファー方式と呼ばれている。

2.PDC−１方式 連続したデータ群を、メモリへ、同一周期で、非同期
に書き込みと読み出しを行っており、読み出し処理は書
き込み処理の切り替えタイミングまでには終了しない場
合がある。

そのため、３系統のメモリを使用し、書き込みのメモ
リを、循環的に実行し、読み込みを書き込みのメモリの
１つ後のメモリを循環的に使用する方式をとっている。

〔発明が解決しようとする課題〕

イマジオ方式は、メモリからの読み出し処理が、メモ
リへの書き込み処理開始までに終了しないシステムでは
採用できない。

PDC−１方式は、３系統のメモリを必要とするため、
コストが高くなるという欠点がある。

連続したデータ群を、メモリへ、同一周期で、非同期
に書き込みと読み出しを行い、かつ読み出し処理は書き
込み処理の切り替えタイミングまでには終了しない画像
処理であっても、使用するメモリは２系統でよいメモリ
装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明の画像データメモリ装置は、書込みと読出しを
同時に異ったアドレスに対して実行しうる第１および第
２のFIFOメモリ（100,101）；所定周期で交互に第１お
よび第２のFIFOメモリ（100,101）に画像データを書込
む書込み手段（CLK,LSYNC,102）；および、前記所定周
期と等しい周期で、前記書込み手段（CLK,LSYNC,102）
が書込みに選択していないFIFOメモリの、前記書込み手
段（CLK,LSYNC,102）の画像データ書込み速度以上の速
度の読出しを、前記書込み手段（CLK,LSYNC,102）と非
同期で、開始する読出し制御手段（DEPT,RCLK,103〜10
5）；を備える。なお、カッコ内の記号は、図面に示し
後述する実施例の対応要素を示す。

〔作用〕

書込み手段（CLK,LSYNC,102）が、所定周期で交互に
第１および第２のFIFOメモリ（100,101）に画像データ
を書込む。

読出し制御手段（DEPT,RCLK,103〜105）が、前記所定
周期と等しい周期で、前記書込み手段（CLK,LSYNC,10
2）が書込みに選択していないFIFOメモリの読出しを行
なうので、読出しも第１および第２のFIFOメモリ（100,
101）について交互に行なわれる。

しかして、読出し制御手段（DEPT,RCLK,103〜105）
が、書込みの開始と非同期で読出しを開始するので、例
えば、第１のFIFOメモリ（100）の書込み中に第２のFIF
Oメモリ（101）の読出しが開始されこの読出しが終了す
るまでに第２のFIFOメモリ（101）の書込みが開始され
ることがある。この場合でも、第１および第２のFIFOメ
モリ（100,101）書込みと読出しを同時に異ったアドレ
スに対して実行しうるのに加えて、読出し制御手段（DE
PT,RCLK,103〜105）の読出し速度が画像データ書込み速
度以上であるので、同一のFIFOメモリが同時に読出しと
書込みに選択されているとき、読出しが先行しており読
出しが終ったアドレスに書込みが行なわれる。すなわ
ち、書込みアドレスが読出しアドレスと重複することな
くしかも先行することはなく、読出しと書込みとの混乱
を生じない。

このように本発明によれば、連続したデータ群を、メ
モリへ、同一周期で、非同期に書き込みと読み出しを行
い、かつ読み出し処理は書き込み処理の切り替えタイミ
ングまでには終了しない画像処理であっても、使用する
メモリは２系統でよいメモリ装置が提供される。

本発明の他の目的および特徴は、図面を参照した以下
の実施例の説明より明らかになろう。

〔実施例〕

第１図に本発明の一実施例を示す。この実施例は、カ
ラースキャナ，画像処理システムおよびフルカラーレー
ザプリンタ（シアン，イエロー，マゼンダおよびブラッ
クの４色記録）でなるデジタルフルカラー複写機の画像
処理システムの一部をなすものである。

カラースキャナにおいて、蛍光灯の光照射による原稿
のイメージはミラー及びレンズを通して画像読み取り板
のCCDに照射され、ここでシリアルにスキャンされて電
気信号に変換される。CCDにより得られた電気信号はア
ナログ値であるが、AD変換器によりデジタル値に変換さ
れる。

変換された画像データは、画像処理システムのイメー
ジプロセッサユニット（IPU）に送られる。イメージプ
ロセッサユニットでは、種々の画像処理、例えば画像デ
ータの色変換，色調補正，明度補正等の処理，画像編集
等、を行なう。

画像処理されたデジタルデータはプリンタに送られ
る。プリンタでは、送られたデータに基づいて半導体レ
ーザー（レーザーダイオード,LD）を変調し、変調され
たレーザ光を一定速度で回転しているポリゴンモータを
介して感光体ドラム上へ照射する事によりドラム上に静
電潜像を作る。ドラム上の静電潜像は現像ユニットによ
って現像される顕像化された画像は転写ドラムに転写さ
れる。

本フルカラー複写機ではRGBの３色のカラーCCDを使用
し、同一原稿を４回スキャンしRGBのデータから、各ス
キャンごとにＹ（黄）,M（マゼンダ）,C（シアン）およ
びBL（黒）、分解して各色の現像部で現像される。現像
された画像は、転写ドラムへ転写され、４色が合成さ
れ、フルカラー像となり、転写ドラムから、用紙上へ転
写された後、定着され排紙される。

ここで本例のように、原稿を複数回走査して、そのデ
ータを用いて感光体上にLDによって静電潜像を形成する
方式では、原稿の走査開始位置と書き込み部の書き込み
開始位置とを、毎回一致させる必要がある、そのため原
稿読み取り側においては、原稿読み取りスキャナのある
一定位置から１ライン毎の読み取りを開始する、また、
プリンタでは、ポリゴンモータの同期検知信号によっ
て、１ラインの書き込みを開始する。このため、読みと
りタイミングと、書き込みタイミングは周期は同一であ
るが、同期はとれていない事になる。このため、その画
像データの、画像処理部からプリンタへの転送には、従
来は、さきに説明した３ラインバッファー方式のメモリ
装置がバッファメモリとして用いられていた。

ここで、プリンタのポリゴンモータによる走査（多角
形面の各面による走査）を主走査と呼び、感光体ドラム
の回転による走査を副走査と呼ぶと、主走査の速度を決
めるポリゴンミラーの回転数は次のように決定される。

ポリゴンミラーの面数を８面，書き込み密度400dpi,
画像作成のプロセス速度、すなわちドラムの線速を120m
m/secとすると、 120（mm/s）×400（dpi）/25.4（mm）＝1889.7（本/
s） 1889.7（本/s）/8（画）＝236.2（rps） 236.2（rps）×60（ｓ）＝14173（rpm）、 すなわちポリゴンモータの回転数は、14173rpmとなる。

スキャナ用のスキャナ制御ボードは、原稿を読み取り
読み取ったアナログ信号をデジタル信号に変換して、画
像処理用のIPUボードに送信する機能を有し、スキャナ
モータ，照明ランプレギュレータ,CCDボードアナログ処
理ボードを制御する。

システム制御ボードは、操作ボードからの信号に基づ
いて、画像処理のモードを選択し、スキャナボード、IP
Uボード，プリンタ制御ボードに制御信号を送りシステ
ム全体を制御する。このシステム制御ボードで上記内容
のポリゴンモータ回転数の選択制御を行い、その結果を
プリンタ制御ボードへ送信する。

画像処理用のIPUボードは、スキャナボードより送ら
れてきたデジタル画像信号を、各種の画像処理を行い、
画像処理されたデジタル画像信号を、プリンタ制御ボー
ドに送信する。

プリンタ制御ボードは、IPUボードから送られたデジ
タル画像信号を変調しLD（レーザーダイオード）を駆動
し感光体ドラムへの書き込みを行うとともに、各色プリ
ントの制御を行う。このブロックでシステム制御ボード
から送れらる、ポリゴンモータ回転速度制御信号に基づ
き、ポリゴンモータの回転制御が行なわれる。

先に述べたように、プリンタ制御ボードは、画像処理
用のIPUボードから送られたデジタル画像信号を変調
し、LDを駆動するわけであるが、IPUボードからデータ
の送られるタイミングとLD変調のタイミングは異なって
いる、そのため送られてきたデータをいったんメモリへ
記憶しておき、LD変調出力時にそのデータをメモリより
読み出して変調回路に送信する。

第２図の上側に、IPLボードからプリンタ制御ボード
への画像信号送信タイミングを示す。

まず信号名とその意味を説明する。

FGATE:FRAME GATE。フレーム同期信号で副走査方向
の画像域を示す信号である。

CLK ：データのプリンタ制御ボードへの読み込み
クロックである、データはこのクロックに同期して、IP
Uボードから送信される。

LSYNC:LINE SYNC。ライン同期信号で、主走査方向の
１ラインの同期信号である。

DATA ：画像データ（多値）である。

LSYNCは１ラインの同期信号であり、スキャナの原稿
読み込み素子（CCD等）の１ライン毎の読み込みタイミ
ングに同期している。

DATAは、ラインは有効期間のもののみ送られ、他の期
間では０（白：非記録）である。

第２図下側にLD変調回路への画像データ書き込みタイ
ミングを示す。

まず信号名とその意味を説明する。

LD変調回路への画像書き込みタイミング、すなわちLD
駆動タイミングはポリゴンモータの回転に同期している
必要がある。

DETP ：ポリゴンモータ回転検知信号（ライン同期
信号）で、画像域外に配置して有るフォトダイオードに
よる、LD光の検知信号である。

PMSYNC:ポリゴンモータ同期信号でDETPに同期して発
生される。この信号で書き込みタイミングの同期をとっ
ている。

CLK ：データの変調回路への書き込みクロックで
ある、データはこのクロックに同期して送信される。

CLKは次のように決定される。

副走査線速 V:180mm/sec 線密度 D:16本/mm 主走査幅 W:320mm 有効走査期間率P:76.9％ とすると、 主走査周期Fmは Fm＝1/D/V＝1/16/180＝347.222〔μｓ〕 主走査期間Tmは Tm＝Fm×Ｐ＝347.222×0.769＝266.975〔μｓ〕一ラ
イン画素数D1は D1＝Ｗ×Ｄ＝320×16＝5120 書き込みクロックCLKの周期Tpclkは Tpclk＝Fm/D1 ＝347.222/5120＝52.1435〔μｓ〕 書き込みクロック周波数Fpclkは Fpclk＝1/Tpclk＝1/52.1435＝19.18〔MHz〕 第１図に示すFIFO（ファーストインファーストアウ
ト）メモリ100および101は、書込みと読出しを同時に実
行しうる同一構成のもの（例えば、三菱電機株式会社製
のM66250P/FP:5120×8Bit LINE MEMORY（FIFO/LIFO））
であり、そのライトリセット入力WRESが“L"でライトア
ドレスカウンタがイニシャライズされる。

ライトイネーブル入力WEが“L"の時、ライトクロック
入力WCKの立ち上りで、データ入力D7〜D0の内容が取り
込まれ、ライトアドレスカウンタも同時にインクリメン
トされる。

リードリセット入力RRESが“L"でリードアドレスカウ
ンタがイニシャライズされる。

リードイネーブル入力REが“L"の時の、リードクロッ
ク入力RCKの立ち上がりで、メモリの内容がデータ出力Q
7Q0へ出力される、リードアドレスカウンタも同時にイ
ンクリメントされる。

第１図において、同期パルス発生回路104は、ポリゴ
ンモータからの同期検知信号であるDETPと、LD書き込み
クロックCLKの倍の周波数を持つ発信器信号RCKから、DE
TPに位相の同期したLD書き込みクロックPCLKと、ポリゴ
ンモータ同期信号PMSYNCを発生する。

これらの信号と、IPUからおくられる信号、FGATE,LSY
NC,CLKによって、画像データDATAが、メモリ100（FIFO
−０）と101（FIFO−１）に、交互に書き込まれ、そし
て交互に読み出される。そして、メモリ100,101から読
み出された画像データは、PCLKに同期して、次のLD変調
ボード（プリンタ）へ送られる。

102及び103はＤタイプフリップフロップであり、102
は、画像データを書き込むメモリを選択する機能を持
ち、103は画像データを読み出すべきメモリを選択する
機能を持つ。

104は、DETP信号とRCLK信号よりポリゴンモータ同期
信号PMSYNC及び、メモリからの読み出し及びLD変調回路
へのデータ送信クロックであるRCK（＝PCLK）を発生す
る同期パルス発生回路である。

105は、RCKをカウントして主走査方向の書き込み位置
を決定するRCKカウンタである。この出力OUTが“L"のと
きLDを点灯させる信号のライン有効幅信号となる。

106はラッチであり、FGATEが“L"の時のみ、メモリか
らの画像データを図示しないLD変調回路へ送信する。

第３図を参照すると、IPUから送られる画像データ
の、メモリ100,101への書き込みのタイミングを決定す
る、FGATE,LSYNC,CLK,のタイミングと、メモリ100,101
から画像データを読み出すタイミングすなわちLD変調部
への画像データの送信タイミングDETPは非同期である、
本例ではその１例を示す。

メモリ100,101への画像データの書き込みは、まずFGA
TEの立ち下がり後の最初のLSYNCの１ライン分の一連の
データ（L0）が、メモリ100（FIFO−０）へ書き込ま
れ、次のLSYNCの１ラインの一連のデータ（L1）が、メ
モリ101（FIFO−１）へ書き込まれる。このように、FIF
O−０とFIFO−１へ交互に書き込まれる。FIF−Ｏの書き
込みアドレスはLSYNCによってイニシャライズされる
為、常にアドレスの０から１連のデータは書き込まれ
る。

メモリ100,101からの画像データの読み出しは、FGATE
の立ち上がり後の最初のPMSYNCを基準に行われる。RCK
カウンタ105は、PMSYNCにより、カウタ値をリセットそ
の後RCKクロックによりカウンタをインクリメントし、
あるセットされている第一の値になるとOUT出力（ライ
ン有効幅信号PLGATE）を“L"とする。このタイミングに
より画像データのメモリからの読み出しが行われるとと
もに、LD変調回路にそのデータがおくられ、主走査方向
の書き込みスタート位置が決まる。さらにカウント105
のカウントが進み第２の値になると、OUT出力（ライン
有効幅信号PLGATE）を“H"に戻す。この時点で画像デー
タのメモリからの読み出しは終了され主走査方向の書き
込み終了位置が決まる。

画像データの読み出しを行うメモリは、読み出し開始
時における、書き込み処理を行われていないメモリを選
択して行われる。まず最初は、画像データのメモリへの
書き込みがFIFO−０で実行されている事から、画像デー
タの読み出しは、FIFO−１より行われる。ここで読み出
されるデータは、IPUから送られたデータでなく不確定
である事から以下に示すいずれかの手段で、LD変調器に
不確定データを送信しないようにする必要がある。

1.FGATE立ち下がり後の最初の読み出し処理及びLD変調
回路へのデータの送信を禁止する。

2.FGATE立ち上がり後、すなわち画像データのメモリへ
の書き込み、読み出し終了後に、メモリの内容をクリア
する、すなわち、メモリへデータ０（画像無し）を書き
込む。

FGATE立ち下がり後の２回目のPMSYNCでの書き込み開
始時は、画像データのメモリへの書き込みはFIFO−１で
実行されている事から、データの読み出しはFIFO−０よ
り行う。このデータはL0のデータである。、以後FIFO−
０とFIFO−１からデータを交互に読み出す。

FIF−Ｏからの読み出しアドレスはPMSYNCによってイ
ニシャライズされる為、常にアドレスの０から１連のデ
ータは読み出される。

本タイミングにおいて、同一FIFOで、画像データの書
き込みと読み込みの行われているタイミングが存在する
が、書き込み処理時間は、読み出し処理時間より長いの
で、問題はない。

〔発明の効果〕

連続したデータ群を、メモリへ、同一周期で、非同期
に書き込みと読み出しを行っており、かつ読み出し処理
は書き込み処理の切り替えタイミングまでには終了しな
い画像処理装置であっても、使用するメモリは２系統で
よく低コストの画像処理装置メモリ制御装置が可能とな
る。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す電気回路図である。
第２図は、第１図に示す電気回路の入，出力信号の発生
タイミングを示すタイムチャートである。 100,101:FIFOメモリ（FIFOメモリ） 102,103:フリップフロップ 104:同期パルス発生回路 105:RCKカウンタ 106:出力ラッチ （CLK,LSYNC,102:書き込み手段） （DEPT,RCLK,103〜105:読出し制御手段）

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】書込みと読出しを同時に異ったアドレスに
   対して実行しうる第１および第２のFIFOメモリ； 所定周期で交互に第１および第２のFIFOメモリに画像デ
   ータを書込む書込み手段；および、 前記所定周期と等しい周期で、前記書込み手段が書込み
   に選択していないFIFOメモリの、前記書込み手段の画像
   データ書込み速度以上の速度の読出しを、前記書込み手
   段と非同期で、開始する読出し制御手段； を備える画像データメモリ装置。