JPH0698165A - 並列処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 画像情報を高速処理のためにブロック単位で
処理するような場合でも、これらのブロックにまたがっ
た画像処理を簡易に行えるようにする。 【構成】 １ページ分の画像データを６分割した各ブロ
ックごとの画像データ４４８₁ 〜４４８₆ は、速度差吸
収回路６０２内の対応するＦＩＦＯメモリ６１１〜６１
６でデータの処理速度を吸収された後、ライン遅延回路
６０３でＦＩＦＯメモリ６３２〜６３６でラインごとに
順次遅延されて順序変換回路６０４に入力される。順序
変換回路６０４ではブロックごとの画像データをライン
単位に再編成して出力する。このとき、これらライン単
位の画像データの同期信号は、所定時間ずつずれたもの
となっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば複写機、ファク
シミリ装置、プリンタ等の画像処理装置で使用される画
像情報を並列処理するための並列処理装置に関する。

【０００２】

【従来の技術】１次元イメージセンサを用いて原稿の画
像を読み取り、これを適宜処理するようにした画像処理
装置は、複写機を初め各種の応用機器として広く使用さ
れるようになっている。このような画像処理装置では、
１つの処理系で画像の各ラインをすべて処理するように
すると、その処理系の負担が重くなるだけでなく、処理
にかなりの時間を要することになり、高速で画像の記録
や表示を行うことが困難となる。

【０００３】そこで、画像情報を幾つかの処理系で分担
するようにして処理速度を向上させた並列処理装置が提
案されている（特開昭６１−１３３７７１号公報）。こ
の提案では、複数のマイクロプロセッサを使用し、画像
データを走査方向にｎ分割して、これら分割されたディ
ジタル画像信号を各々独立かつ並列に処理するようにし
ている。

【０００４】この提案によると、走査方向にｎ分割した
後の各ブロック内で独立に処理できるディジタル画像信
号については、特に処理上で問題が発生するものでもな
く、同時に並列処理ができる数が増せば増すだけ全体的
な処理の高速化を図ることができるようになる。

【０００５】

【発明が解決しようとする課題】ところが、画像処理に
は分割されたそれぞれのブロックだけで処理ができない
ものもある。例えば図４４に示すように１つの原稿から
読み取った画像情報１１を主走査方向１２に破線１３で
示すように３等分にし、第１〜第３の領域１４₁〜１４
₃ に分割したものとする。このときに、図で１番左側に
属する第１の領域１４₁ の画像「ア」を面積で例えば４
倍に拡大するものとする。

【０００６】この場合には図４５に示すような結果とな
る画像処理が行われることになる。ところが、この拡大
処理では第１の領域１４₁ のみに存在した画像「ア」が
第１および第２の領域１４₁ 、１４₂ に跨がって存在す
ることになる。したがって、この場合には第１の領域１
４₁ を処理する処理系のみでは画像の処理を行うことが
できず、第２の領域１４₂ を処理する処理系も必要なデ
ータを受け取って画像処理を行うことになる。したがっ
て、このように各処理系間でデータの受け渡しを行う際
の管理を行う新たな処理系（管理用処理系）が別に必要
となり、処理全体が大変困難になるという問題があっ
た。

【０００７】図４６は、図４４に示した画像「ア」をリ
ピート機能と呼ばれる機能で多数生成した例を表わした
ものである。このリピート機能を活用とすると、例えば
同一宛先を記した画像を多数作成することができる。こ
の図４６に示した例では画像「ア」が等倍で主走査方向
１２と副走査方向１６に最大限表示できる範囲で繰り返
し生成されることになる。したがって、この場合には第
１の領域１４₁ を処理する処理系だけでなく、第２およ
び第３の領域１４₂ 、１４₃ を処理する処理系も必要な
データを受け取って処理を行うことになり、先の例と同
様に管理用処理系を新たに必要として処理が複雑かつ困
難になるといった問題があった。

【０００８】もちろん、このようなブロックごとの分割
処理を行わない場合にはブロック間でのデータの処理と
いった問題は生じない。しかしながら、この場合に処理
速度を並列処理と同様に高めようとすると元のサンプリ
ング周波数のｎ倍（ｎはブロックの数）の周波数のクロ
ックを使用する必要があり、ＣＰＵ（中央処理装置）等
をこのクロックで動作できるものに交換する必要があっ
て、これも現実的に困難となる場合か多かった。

【０００９】そこで本発明の第１の目的は、走査線を複
数に分割して並列処理を行う場合であっても元の１ライ
ン分の画像処理を簡易に行うことができるようにした並
列処理装置を提供することにある。

【００１０】本発明の第２の目的は、サンプリング周波
数を特に高速にする必要なく画像の処理を行うことので
きる並列処理装置を提供することにある。

【００１１】本発明の第３の目的は、複数ラインを並列
して受け入れて擬似中間調処理を行うことのできる並列
処理装置を提供することにある。

【００１２】本発明の第４の目的は、複数ラインを並列
して受け入れて誤差拡散による画像の濃度処理を行うこ
とのできる並列処理装置を提供することにある。

【００１３】本発明の第５の目的は、複数ラインを並列
して処理した後、ページメモリに画像データを格納しや
すい形式に変換することのできる並列処理装置を提供す
ることにある。

【００１４】

【課題を解決するための手段】請求項１記載の発明で
は、１ページ分の画像情報を構成する各ラインの画像デ
ータを主走査方向に所定数に分割する分割手段と、分割
された各ブロックの画像データをこれらに共通した同期
信号に同期させて１ブロックずつ並列に処理を行う第１
の並列処理手段と、この第１の並列処理手段によって処
理された全ブロックの画像データを複数ラインごとに再
編成すると共に、再編成後のそれぞれのラインの同期信
号をそれぞれ所定時間ずつずらして前記したブロックの
数のラインを並列処理する第２の並列処理手段とを並列
処理装置に具備させる。

【００１５】すなわち請求項１記載の発明では、第１の
並列処理手段によって各ブロックの画像データをこれら
に共通した同期信号に同期させて１ブロックずつ並列に
処理することで処理の高速化を図ると共に、拡大処理の
ようにラインごとに処理しなければならないものについ
ては第２の並列処理手段で処理を行うようにしている。
しかも第２の並列処理手段で処理する画像データは、処
理の簡略化のため等によりラインごとにずらすことにし
ている。

【００１６】請求項２記載の発明では、第１の並列処理
手段と第２の並列処理手段の間に、両者のデータ処理速
度差を吸収する速度差吸収手段を配置して、これらの処
理手段の接続を容易にしている。

【００１７】請求項３記載の発明では、第１の並列処理
手段による１ブロック当たりの処理周期から前記第２の
並列処理手段による１ライン処理時間をブロックの数で
割った時間を引いて得られる時間ずつ、画像データの処
理を第１の並列処理手段以降の回路部分で前記処理周期
ごとに一斉に休止する休止期間を設定し、第１の並列処
理手段以降のデータ処理のシーケンスを一定に保つよう
にしている。

【００１８】請求項４記載の発明では、１ページ分の画
像情報を構成する各ラインの画像データを主走査方向に
所定数に分割する分割手段と、分割された各ブロックの
画像データをこれらに共通した同期信号に同期させて１
ブロックずつ並列して処理を行う第１の並列処理手段
と、この第１の並列処理手段によって処理された全ブロ
ックの画像データを同一ラインごとに再編成すると共
に、これらラインごとの画像データを所定時間ずつ遅延
させながら並列に出力するライン別画像データ並列出力
手段と、このライン別画像データ並列出力手段のそれぞ
れに配置された、擬似中間調処理に必要な閾値をマッピ
ングした２次元マトリックスを同時に並列に出力される
ライン数ずつ間隔を置いて抽出してなるマトリックステ
ーブルと、これらのマトリックステーブルを用いてそれ
ぞれ対応するラインの画像データの擬似中間調処理を行
う擬似中間調処理手段とを並列処理装置に具備させる。

【００１９】すなわち請求項４記載の発明では、ライン
別画像データ並列出力手段によって並列的に出力される
各ラインの画像データを、それぞれの該当するラインに
対応する部分のみ用意したマトリックステーブルを用い
て擬似中間調処理を行うことにして、処理の簡易化を図
っている。

【００２０】請求項５記載の発明では、１ページ分の画
像情報を構成する各ラインの画像データを主走査方向に
所定数に分割する分割手段と、分割された各ブロックの
画像データをこれらに共通した同期信号に同期させて１
ブロックずつ並列して処理を行う第１の並列処理手段
と、この第１の並列処理手段によって処理された全ブロ
ックの画像データを同一ラインごとに再編成すると共
に、これらラインごとの画像データを所定時間ずつ遅延
させながら並列に出力するライン別画像データ並列出力
手段と、このライン別画像データ並列出力手段のそれぞ
れに配置され、それぞれのラインの前ラインの処理によ
って生じた画像データの濃度表現の誤差分を足し合わせ
て該当する画像データの濃度表現のための処理を行う誤
差拡散手段とを並列処理装置に具備させる。

【００２１】すなわち請求項５記載の発明では、ライン
別画像データ並列出力手段によって並列的に出力される
各ラインの画像データを用いて画像の濃度について誤差
拡散処理を行う際に、ライン単位で並列的に用意された
誤差拡散の処理部分が互いにリング状に連結されて前ラ
インの誤差を反映させながら画像濃度の処理を行うよう
にしている。

【００２２】請求項６記載の発明では、１ページ分の画
像情報を構成する各ラインの画像データを主走査方向に
所定数に分割する分割手段と、分割された各ブロックの
画像データをこれらに共通した同期信号に同期させて１
ブロックずつ並列して処理を行う第１の並列処理手段
と、この第１の並列処理手段によって処理された全ブロ
ックの画像データを同一ラインごとに再編成すると共
に、再編成後のそれぞれのラインの同期信号をそれぞれ
所定時間ずつずらして前記したブロックの数のラインを
並列処理する第２の並列処理手段と、この第２の並列処
理手段によって処理された各ラインの画像データを前記
したブロックの数の画素ずつ並列に組み換えて１ライン
ずつ順に出力する複数画素並列１ライン処理手段とを並
列処理装置に具備させる。

【００２３】すなわち請求項６記載の発明では、第２の
並列処理手段で処理された状態の複数ライン並列の画像
データを、複数画素並列に直して処理速度自体は落とさ
ずに各ラインを順序で配列し、ページメモリの格納等に
便利な形式に変更するようにした。

【００２４】

【実施例】以下実施例につき本発明を詳細に説明する。

【００２５】（ディジタル複写機の概要）

【００２６】図２は本発明の一実施例の並列処理装置を
使用したディジタル複写機の外観を表わしたものであ
る。このディジタル複写機は、フルカラーイメージセン
サで図示しない原稿を読み取り、種々の画像処理、画像
編集を行った画像データを蓄えるページメモリ（図示せ
ず）を搭載したイメージスキャナ部２２０と、このイメ
ージスキャナ部２２０で蓄えられた画像データを２色で
プリントするプリント部２２１とで構成されている。イ
メージスキャナ部２２０には、コピー枚数や種々の画像
処理・編集機能等をユーザが指定するためのコントロー
ルパネルが設けられており、これによる指定によって所
望のコピーを得ることができるようになっている。

【００２７】（イメージスキャナ部の構成）

【００２８】図３はイメージスキャナ部の構成を表わし
たものである。イメージスキャナ部２２０は、電荷結合
素子（以下、ＣＣＤと記す。）を用いたイメージセンサ
２３１を有している。イメージセンサ２３１はＣＣＤド
ライブ基板２３２上に取り付けられている。ＣＣＤドラ
イブ基板２３２の後段には順に、アナログ基板２３３、
第１のビデオ基板２３４、第２のビデオ基板２３５、カ
ラー基板２３６、ディジタルフィルタ基板（ＤＦ基板）
２３７および中間調処理基板２３８が設けられている。
また、カラー基板２３６には領域認識基板２３９が接続
され、中間調処理基板２３８には画像編集を行うための
編集基板２４１が接続されている。

【００２９】また、第１のビデオ基板２３４から中間調
処理基板２３８、領域認識基板２３９および編集基板２
４１とこれらを制御する第１のＣＰＵ（中央処理装置）
基板２４４とは、システムバスの規格の一つであるＶＭ
Ｅバス２４５によって互いに接続されるており、イメー
ジプロセッサシステム（ＩＰＳ）ラック２４６内に収納
されている。

【００３０】イメージプロセッサシステムラック２４６
の最後尾に配置された中間調処理基板２３８の次段に
は、データ処理基板２５１が接続されている。このデー
タ処理基板２５１には、第２のＣＰＵ基板２５２および
ページメモリを配置したページメモリ基板２５３が接続
されている。また、第２のＣＰＵ基板２５２には前記し
たオペレータによる操作用のコントロールパネル２５４
が接続されている。データ処理基板２５１は処理後の画
像データ２５５をプリント部２２１（図２参照）に出力
すると共に、プリント部２２１からの制御信号２５６を
入力するようになっている。また、第２のＣＰＵ基板２
５２は制御データ線２５７を介して第１のＣＰＵ基板２
４４と接続されていると共に、制御データ線２５８を介
して後に説明するプリント部の制御部に接続されてい
る。

【００３１】図４はプリント部の具体的な構成を表わし
たものである。プリント部２２１は、イメージスキャナ
部２２０からの画像データ２５５を入力するデータ分離
部２６１を備えている。データ分離部２６１の次段には
第１色画像データメモリ２６２と第２色画像データメモ
リ２６３が備えられており、それぞれ第１色と第２色に
よる画像データを格納するようになっている。第１色画
像データメモリ２６２の後段には第１色レーザ駆動部２
６４が、また第２色画像データメモリ２６３の後段には
第２色レーザ駆動部２６５がそれぞれ配置されており、
それぞれの色によるレーザの駆動を行うようになってい
る。制御部２６６は、制御データ線２６７を介してイメ
ージスキャナ部２２０の第２のＣＰＵ基板２５２（図
３）に接続されている。また、制御信号２５６をイメー
ジスキャナ部２２０のデータ処理基板２５１（図３）へ
送るようになっている。

【００３２】図５は図３に示したイメージスキャナ部の
概略を表わしたものである。イメージスキャナ部２２０
は、原稿搬送路の上側に所定の間隔をおいて配置された
原稿フィードローラ３０２、３０３と、原稿搬送路の下
側にこれらに対応して配置されたローラ３０４、３０５
とを備えている。原稿３０６はこれらのローラ３０２〜
３０６に挟まれて図で左方向に搬送されるようになって
いる。原稿搬送路のほぼ中央位置にはプラテンガラス３
０７が配置されており、この上にプラテンローラ３０８
がこれに転接する形で配置されている。

【００３３】プラテンガラス３０７の下側には原稿３０
６の読取位置を照明するための光源３０９と、原稿の反
射光をイメージセンサ２３１上に結像させる収束性ロッ
ドレンズアレイ３１０が配置されている。イメージセン
サ２３１は、図３に示したＣＣＤドライブ基板２３２上
に取り付けられている。また、このイメージスキャナ部
２２０の原稿挿入部には原稿３０６の挿入を検出するセ
ンサ３１５が設けられている。更に、プラテンローラ３
０８の周囲には、複数の平面を有し、プラテンローラ３
０８の中心軸を中心として回転可能な基準板３１２が設
けられている。

【００３４】図６は、この基準板の構成を表わしたもの
である。基準板３１２は、画像読み取り時の黒レベルの
基準となる黒色面３１３と、白レベル（背景）の基準と
なる白色面３１４とを有している。これら黒色面３１３
および白色面３１４は、プラテンガラス３０７とプラテ
ンローラ３０８の間に選択的に介装できるようになって
いる。

【００３５】図７はイメージセンサの配置構造を表わし
たものである。本実施例で使用されるイメージセンサ２
３１はフルカラーの密着型センサであり、千鳥状に配列
された第１〜第５のライン型のセンサチップ３２１〜３
２５からなっている。

【００３６】本実施例で第１、第３および第５のセンサ
チップ３２１、３２３、３２５のグループと残りの第２
および第４のセンサチップ３２２、３２４のグループと
は、グループの境目で主走査方向における画像の読み取
りが途切れることのないようになっている。第１、第３
および第５のセンサチップ３２１、３２３、３２５と残
りの第２および第４のセンサチップ３２２、３２４の間
では、それらの配置位置が走査方向と直交する方向に間
隔Δｘだけずれている。これら５つのライン型のセンサ
チップ３２１〜３２５によって読み取られた画像データ
を原稿３０６（図５）の同一ラインを読み取った画像デ
ータに直す処理は、後述する第１のビデオ基板２３４内
の回路で行っている。

【００３７】図８はイメージセンサを構成するチップに
おける画素配列の様子を表わしたものである。フルカラ
ーを実現するために、図７で示した第１〜第５のライン
型のセンサチップ３２１〜３２５は、青の画像データ読
取用のピクセル３２６Ｂ、緑の画像データ読取用のピク
セル３２６Ｇおよび赤の画像データ読取用のピクセル３
２６Ｒがこれらの順に繰り返し配置された構造となって
いる。

【００３８】（第１のＣＰＵ基板の説明）

【００３９】図９は第１のＣＰＵ基板の構成を具体的に
表わしたものである。第１のＣＰＵ基板２４４は、ＣＰ
Ｕ３３１、タイマ３３２、リード・オンリ・メモリ（以
下、ＲＯＭと記す。）３３３、ランダム・アクセス・メ
モリ（以下、ＲＡＭと記す。）３３４、ＶＭＥバスイン
タフェース（以下、ＶＭＥバスＩ／Ｆと記す。）３３
５、出力制御部３３６、入力制御部３３７およびシリア
ル通信部３３８を備えてる。これらはバス３３９によっ
て互いに接続されている。ＶＭＥバスＩ／Ｆ３３５はＶ
ＭＥバス２４５（図３参照）に接続され、シリアル通信
部３３８は制御データ線２５７（図３参照）に接続され
ている。第１のＣＰＵ基板２４４は、ＲＡＭ３３４をワ
ークエリアとして、ＲＯＭ３３３に格納されたプログラ
ムを実行することで、イメージプロセッサシステムラッ
ク２４６内の各基板の制御および第２のＣＰＵ基板２５
２（図３参照）との通信を行うようになっている。な
お、第１のＣＰＵ基板２４４にはその各部にクロック信
号を供給するためのクロック発生部３４０が備えられて
いる。

【００４０】図３等と共に説明を行う。図３に示したイ
メージスキャナ部２２０では、ユーザが所望のコピー枚
数や各種の画像処理・編集をコントロールパネル２５４
から指定すると、第２のＣＰＵ基板２５２上のＣＰＵが
制御データ線２５７を通して第１のＣＰＵ基板２４４上
のＣＰＵ３３１に対して、コントロールパネル２５４で
選択されている各種の画像処理・編集情報を送る。ま
た、第２のＣＰＵ基板２５２上のＣＰＵは、コントロー
ルパネル２５４によって選択されている用紙サイズ等の
情報を制御データ線２６７（図４）を通してプリント部
２２１の制御部２６６に送る。

【００４１】図９に示した第１のＣＰＵ基板２４４で
は、制御データ線２５７を通して送られてきた各種の画
像処理・編集情報を、シリアル通信部３３８を介して第
１のＣＰＵ基板２４４に取り込み、ＣＰＵ３３１によっ
て解読する。ＣＰＵ３３１は画像処理・編集情報に対応
した各種のパラメータ（制御データ）をＶＭＥバスＩ／
Ｆ３３５および図３に示すＶＭＥバス２４５を通してイ
メージプロセッサシステムラック２４６内の各基板２３
４〜２４１の所定のレジスタやＲＡＭに設定する。

【００４２】次に、図５に示したイメージスキャナ部２
２０でオペレータが原稿３０６を挿入すると、センサ３
１５がオンする。ＣＰＵ３３１は、図９の第１のＣＰＵ
基板２４４の入力制御部３３７を通してこれを検知す
る。そして、図示しない原稿フィード用のモータを駆動
し、原稿３０６が原稿フィードローラ３０２、３０３に
よって搬送される。搬送状態の原稿３０６がプラテンロ
ーラ３０８に達すると、光源３０９によって照射され原
稿３０６の反射光がイメージセンサ２３１に入射する。
この状態で、図３に示したＣＣＤドライブ基板２３２に
よって駆動されるイメージセンサ２３１によって原稿が
読み取られ、ＣＣＤビデオ信号３４１がアナログ基板２
３３によって順次処理されていく。

【００４３】（アナログ基板の説明）

【００４４】図１０は図３に示したアナログ基板を具体
的に表わしたものである。アナログ基板２３３は、ＣＣ
Ｄドライブ基板２３２（図３）からのＣＣＤビデオ信号
３４１を入力し、これから有効な画像信号を抽出するサ
ンプルホールド部３５１と、このサンプルホールド部３
５１の後段に順に設けられたゲインコントロール部３５
２、ダーク補正部３５３、オフセットコントロール部３
５４およびアナログ−ディジタル変換（以下、Ａ／Ｄ変
換と記す。）部３５５と、第１のビデオ基板２３４（図
３）からのディジタル−アナログ変換（以下、Ｄ／Ａ変
換と記す。）データ３５６をＤ／Ａ変換してゲインコン
トロール部３５２およびオフセットコントロール部３５
４に対して設定するＤ／Ａ変換部３５７とを備えてい
る。Ａ／Ｄ変換部３５５から出力される画像データ３５
８は図３に示したイメージプロセッサシステムラック２
４６に入力されるようになっている。

【００４５】ところで、このディジタル複写機では原稿
の読み込み開始に先立ち、図５に示したイメージスキャ
ナ部２２０の電源オン時に、プラテンガラス３０７上に
図６に示す基準板３１２の黒色面３１３を出し、これを
読み取るようになっている。そして、このときの読み取
り値が所定の値になるように、オフセットコントロール
部３５４（図１０）のオフセット値をＣＰＵ３３１から
Ｄ／Ａ変換部３５７に対して自動的に設定しておく（自
動オフセット制御：ＡＯＣ）。

【００４６】次に、プラテンガラス上に図６に示す基準
板３１２の白色面３１４を出してこれを読み取り、この
ときの読み取り値が所定の値になるように、ゲインコン
トロール部３５２のゲイン値をＣＰＵ３３１からＤ／Ａ
変換部３５７に対して自動的に設定しておく（自動利得
制御：ＡＧＣ）。このような調整が予め行われているの
で、実際の原稿読み取りデータは、飽和することのない
十分なダイナミックレンジを持ったビデオデータとな
り、Ａ／Ｄ変換部３５５でディジタル化され、画像デー
タ３５８として順次第１のビデオ基板２３４（図３）へ
送られていく。また、ダーク補正部３５３は、イメージ
センサ２３１のシールドビット（遮光画素）の出力信号
を用いてその暗電流による出力変化を除去するようにな
っている。

【００４７】（第１のビデオ基板の説明）

【００４８】図１１は図３に示した第１のビデオ基板を
具体的に表わしたものである。第１のビデオ基板２３４
は、図３に示したアナログ基板２３３から出力される画
像データ３５８を入力し、図７に示した第１〜第５のラ
イン型のセンサチップ３２１〜３２５のギャップを補正
するＣＣＤギャップ補正部３６１を備えている。ＣＣＤ
ギャップ補正部３６１の後段には、順にＲＧＢセパレー
ション部３６２と暗シェーディング補正部３６３が設け
られている。また、この第１のビデオ基板２３４にはこ
れら各部３６１〜３６３を制御する制御部３６４と、こ
れらにクロック信号を供給するクロック発生部３６５と
が備えられている。

【００４９】制御部３６４はＶＭＥバス２４５に接続さ
れており、これを介して図１０に示したアナログ基板２
３３（図３）に対してＤ／Ａ変換データ３５６を送ると
共に、後段の第２のビデオ基板２３５に対して制御信号
３６７を出力するようになっている。また、クロック発
生部３６５はアナログ基板２３３に対してドライブクロ
ック信号３６８を送るようになっている。ドライブクロ
ック信号３６８はアナログ基板２３３を経てＣＣＤドラ
イブ基板２３２（図３）に送られるようになっている。

【００５０】すでに説明したように、本実施例で使用さ
れているイメージセンサ２３１は図７に示すように千鳥
状に配列された５つのセンサチップ３２１〜３２５から
構成されている。そして、２つのチップ群が間隔Δｘだ
けずれている。そこで５つのセンサチップ３２１〜３２
５によって読み取られたデータを原稿の同一ラインを読
み取ったデータに直す処理を行うのがＣＣＤギャップ補
正部３６１である。ＣＣＤギャップ補正部３６１では、
具体的には第２および第４のセンサチップ３２２、３２
４で読み取ったデータをメモリを使って遅延させ、同一
ラインの読み取りデータに直している。

【００５１】図１２は、ＣＣＤギャップ補正部の出力す
る画素データ列を表わしたものである。図９で示した各
ピクセル３２６Ｂ、３２６Ｇ、３２６Ｒのそれぞれが出
力する画素データをＢ₁ 、Ｇ₁ 、Ｒ₁ 、Ｂ₂ 、Ｇ₂ 、Ｒ
₂ 、……Ｂ_N 、Ｇ_N 、Ｒ_N とすると、これらはこの図１
２に示したようにＢ（青）、Ｇ（緑）、Ｒ（赤）の順に
繰り返されている。

【００５２】図１３は、これに対してＲＧＢセパレーシ
ョン部の出力を表わしたものである。ここで同図（ａ）
はＲＧＢセパレーション部３６２から出力される青の画
素データ列であり、同図（ｂ）は緑の画素データ列であ
る。更に同図（ｃ）は赤の画素データ列を表わしてい
る。このように図１２で示したＢ、Ｇ、Ｒのシリアルな
画像データをそれぞれＢ、Ｇ、Ｒごとの画素データ列に
直す処理を行うのがＲＧＢセパレーション部３６２であ
る。

【００５３】Ｂ、Ｇ、Ｒに分離された画素データは、図
１１における暗シェーディング補正部３６３へ順次送ら
れ、暗シェーディング補正が行われる。暗シェーディン
グ補正は、原稿の読み取りに先立って、イメージスキャ
ナ部２２０（図４）の電源オン時に自動オフセット制
御、自動利得制御動作を行った後、黒色面３１３を読み
取った画像データを各画素ごとに内蔵のメモリに記憶し
ておき、実際に原稿を読み取ったときの各画素の画像デ
ータから各画素ごとに記憶していた黒色面読み取りデー
タを減算する処理である。このようにして順次第１のビ
デオ基板２３４で処理された画像データ３６９は第２の
ビデオ基板２３５に送られる。

【００５４】（第２のビデオ基板の説明）

【００５５】図１４は第２のビデオ基板の構成を具体的
に表わしたものである。第２のビデオ基板２３５は、第
１のビデオ基板２３４（図３）からの画像データ３６９
を入力する明シェーディング補正部３７１と、この明シ
ェーディング補正部３７１の後段に順に設けられたＲＧ
Ｂ位置ずれ補正部３７２、センサ位置ずれ補正部３７３
およびデータブロック分割部３７４と、上記各部３７１
〜３７４を制御する制御部３７６と、これら各部３７１
〜３７４にクロック信号を供給するクロック発生部３７
７とを備えている。制御部３７６はＶＭＥバス２４５に
接続されていると共に、第１のビデオ基板２３４（図
３）からの制御信号３６７を入力し、またカラー基板２
３６に対して制御信号３７８を送るようになっている。
また、クロック発生部３７７は後段の各基板に対して制
御用クロック信号３７９を送るようになっている。

【００５６】第２のビデオ基板２３５に送られてきた画
像データ３６９は、まず明シェーディング補正部３７１
で明シェーディング補正が行われる。明シェーディング
補正は、暗シェーディング補正と同様に自動オフセット
制御、自動利得制御動作後に、白色面３１４を読み取っ
た画像データを各画素ごとにメモリに記憶しておき、実
際に原稿を読み取ったときの各画素の画像データを記憶
していた各画素ごとの白色面読み取りデータで正規化
（除算）する処理である。

【００５７】明シェーディング補正および暗シェーディ
ング補正が行われた画像データは、光源３０９（図５）
の光量分布の影響や各画素ごとの感度のばらつきの影響
のない画像データとなる。また、ＣＰＵ３３１（図９）
によって自動オフセット制御、自動利得制御のオフセッ
ト値、ゲイン値を設定できると共に、明シェーディング
補正部３７１および暗シェーディング補正部３６３のメ
モリはＶＭＥバス２４５を介してＣＰＵ３３１から読み
書きできるようになっているため、自動オフセット制
御、自動利得制御および明、暗シェーディング補正のコ
ントロールをＣＰＵ３３１が行い得るのである。

【００５８】また、本実施例で使用されているイメージ
センサ２３１（図３）は、図８に示すように各ピクセル
３２６Ｂ、３２６Ｇ、３２６Ｒが主走査方向に順に配列
されているため、Ｂ、Ｇ、Ｒ間で実際の原稿読み取り位
置がずれている。このことは、次段のカラー基板２３６
で色を判断する場合に誤判断を生じるので、Ｒ、Ｇ、Ｂ
の読み取り位置が同一仮想点となるような補正が必要で
ある。この補正を行うのがＲＧＢ位置ずれ補正部３７２
である。ＲＧＢ位置ずれの補正は、例えば図８における
ピクセル３２６Ｇ₂ の位置を基準とした場合、ピクセル
３２６Ｇ₂ の位置の仮想Ｂデータ、仮想Ｒデータを、そ
れぞれピクセル３２６Ｂ₂ 、Ｂ₃ の画像データの演算
と、ピクセル３２６Ｒ₁ 、Ｒ₂ の画像データの演算から
求めるものである。

【００５９】ここまでの動作説明は、イメージセンサ２
３１が一つであるかのように行ってきたが、すでに説明
したように実際は、広幅の原稿を読み取るために３つの
イメージセンサ２３１₁ 〜２３１₃ を使用している。こ
れら３つのイメージセンサ２３１₁ 〜２３１₃ は原稿の
同一ライン（同一副走査位置）を読み取れるように調整
して取り付けてはいるが、実際には、副走査方向にずれ
を生じる。このずれを補正するのがセンサ位置ずれ補正
部３７３である。センサ位置ずれ補正は、ＣＣＤギャッ
プ補正と略同様の考え方で、各センサの画像データをそ
れぞれメモリを使って任意の時間だけ遅らせることで、
３つのイメージセンサ２３１₁ 〜２３１ ₃ の画像データ
がそのつなぎ目で原稿上の主走査方向の隣接画像となる
ようにするものである。

【００６０】ところで、高速広幅のディジタル複写機の
場合には、画像データを高速で処理する必要がある。し
かしながら、ＲＡＭやディジタル集積回路等は高速動作
にも限界がある。そこで、本実施例ではセンサ位置ずれ
補正部３７３の出力画像データを、データブロック分割
部３７４で主走査方向に複数のブロックに分割するよう
にしている。

【００６１】図１５は、主走査方向における出力画像デ
ータの分割の様子を表わしたものである。ここでは、例
えば１つのイメージセンサ２３１の出力画像データを２
つのブロックに分割し、図１５に示すように原稿３０６
の読み取りデータを計６個のブロックｂ₁ 〜ｂ₆ に分割
して、次段ではブロックｂ₁ 〜ｂ₆ ごとのパラレル処理
を行うことになる。このようにしてブロックｂ₁ 〜ｂ₆
に分割された画像データ３８２は順次カラー基板２３６
に送られる。

【００６２】（カラー基板の説明）

【００６３】図１６はカラー基板を具体的に表わしたも
のである。カラー基板２３６は、図３に示した第２のビ
デオ基板２３５からの画像データ３８２を入力する色相
判断部３９１と、この色相判断部３９１の後段に順に設
けられたゴーストキャンセル部３９２、バッファメモリ
３９３、色編集部３９４および濃度補正部３９５を備え
ている。制御部３９６は、これらの各部３９１〜３９５
を制御するようになっている。制御部３９６はＶＭＥバ
ス２４５に接続されていると共に、図１４に示した第２
のビデオ基板２３５からの制御信号３７８と、領域認識
基板２３９（図３）からの制御信号４０１とを入力し、
ディジタルフィルタ基板２３７（図３参照）と領域認識
基板２３９に対してそれぞれ制御信号４１１、４１２を
送るようになっている。

【００６４】カラー基板２３６に入力される画像データ
３８２は、Ｒ、Ｇ、Ｂのカラー画像信号であり、色相判
断部３９１で原稿上の画像の色の判断が行われ、コード
化されたカラーコード信号と濃度データとが生成され
る。次段のゴーストキャンセル部３９２は、色相判断部
３９１で生成されたカラーコード信号の補正を行うもの
である。これは、第２のビデオ基板２３５（図３）にお
けるＲＧＢ３色の位置ずれ補正の結果、例えば原稿上の
黒画像のエッジ部等で誤った色相判断が行われ、無彩色
以外のカラーコードを発生する場合があるからである。
ゴーストキャンセル部３９２は、このような誤った色相
判断の行われたカラーコード（ゴースト）を無彩色のカ
ラーコードに直す処理を行う。ゴーストが発生したとき
のカラーコードの変化パターンは予め分かっているの
で、このパターンと一致したときにカラーコードを無彩
色に直すようにしている。

【００６５】このようにして生成された濃度データおよ
びカラーコード信号は、順次バッファメモリ３９３に格
納されていく。一方、ゴーストキャンセル部３９２から
得られたカラーコード信号４２１は図３に示した領域認
識基板２３９に送られる。本実施例では、マーカペンを
用いて原稿上に書かれたマーカで囲まれた領域に対して
種々の編集をリアルタイムで行うことができるようにな
っており、このマーカで囲まれた領域を検出するのが領
域認識基板２３９である。

【００６６】この領域認識基板２３９の説明を行った後
に、カラー基板２３６の残りの部分について説明する。

【００６７】（領域認識基板の説明）

【００６８】図１７は領域認識基板を具体的に表わした
ものである。領域認識基板２３９は、図１６で説明した
カラー基板２３６からカラーコード信号４２１を入力す
るマーカフラグ生成部４３１を備えている。マーカフラ
グ生成部４３１の後段には、順にパラレル−シリアル変
換（以下、ＰＳ変換と記す。）部４３２、領域認識部４
３３およびシリアル−パラレル変換（以下、ＳＰ変換と
記す。）部４３４が配置されている。制御部４３６はこ
れら各部４３１〜４３４の制御を行うようになってい
る。制御部４３６はＶＭＥバス２４５に接続されている
と共に、カラー基板２３６からの制御信号信号４１２を
入力し、またカラー基板２３６に対して制御信号４０１
を送るようになっている。

【００６９】カラー基板２３６から順次送られてきたカ
ラーコード信号４２１は、各ブロックごとの信号になっ
ている。まず、マーカフラグ生成部４３１では、カラー
コードからマーカの画像であるか否かを判断し、マーカ
の画像である場合にマーカフラグを生成する。次に、ブ
ロック処理されたマーカフラグを１ラインの信号に直す
のがＰＳ変換部４３２である。このようにして得られた
１ラインのマーカフラグからマーカで囲まれた領域を認
識するのが領域認識部４３３であり、ここで領域内を示
す領域信号が生成される。この生成された領域信号はＳ
Ｐ変換部４３４で再び各ブロックごとに分割され、領域
信号４３８として図１６に示したカラー基板２３６の色
編集部３９４に順次出力される。

【００７０】このカラー基板２３６にバッファメモリ３
９３が設けられている理由は、領域認識基板２３６で領
域を認識するのに時間がかかるため、この間カラーコー
ド信号と濃度データを記憶しておき領域認識基板２３６
からの領域信号４３８とタイミングを合わせるためであ
る。

【００７１】このように領域認識基板２３９から送出さ
れたブロック分割された領域信号４３８は色編集部３９
４に入力される。また、図１７の制御部４３６から送出
される制御信号４０１は制御部３９６に入力される。制
御部３９６は、領域信号４３８と同期して、対応する画
素の濃度データとカラーコード信号をバッファメモリ３
９３から読み出し、色編集部３９４に送る。

【００７２】本実施例のディジタル複写機は２色複写機
であり、サブカラーフラグによって原稿上のどの色を２
色のうちのどちらの色でプリントするかの指定ができる
ようになっている。また、ドロップカラーフラグによっ
て原稿上のどの色の画像を消すか等の指定もできるよう
になっている。この機能を用いることにより、例えばマ
ーカそのものを読み取った画像データは再現する必要が
ないので暗黙的に消去される。２色の指定あるいはドロ
ップカラーに関する機能は、マーカで指定された領域内
あるいは領域外に対してのみ行うことも可能である。ま
た、地肌除去のオン、オフをコントロールするＢＫＧイ
ネーブルフラグを生成して、次段で行う地肌除去を領域
内、外について行うか否かの指定もできる。これらのフ
ラグの生成を行うのが色編集部３９４である。

【００７３】このようにして生成されたフラグと濃度デ
ータおよびカラーコード信号は、順次濃度補正部３９５
に送られる。濃度補正部３９５はドロップカラーフラグ
の立っている画素の濃度データを白にしたり（消した
り）、原稿上の色ごとに（カラーコードごとに）独立し
た濃度調整ができるようにするためのものである。この
ようにして処理されたサブカラーフラグ、ＢＫＧイネー
ブルフラグ、領域信号、濃度データ等の出力４３９は、
ディジタルフィルタ基板２３７（図３）に順次送出され
ることになる。

【００７４】（ディジタルフィルタ基板の説明）

【００７５】図１８はディジタルフィルタ基板を具体的
に表わしたものである。ディジタルフィルタ基板２３７
は、図１６に示したカラー基板２３６からの出力４３９
を入力する地肌除去部４４１と、この地肌除去部４４１
の後段に順に設けられたディジタルフィルタ４４２およ
びサブカラーフラグ補正部４４３と、これら各部４４１
〜４４３を制御するための制御部４４４とを備えてい
る。制御部４４４はＶＭＥバス２４５に接続されている
と共に、カラー基板２３６からの制御信号４１１を入力
すると共に、中間調処理基板２３８（図３）に対して制
御信号４４６を送るようになっている。

【００７６】ディジタルフィルタ基板２３７では、順次
地肌除去部４４１で、ＢＫＧイネーブルフラグの立って
いる部分の原稿の地肌部を白くすると共に、ＢＫＧフラ
グを生成する。次に、ディジタルフィルタ４４２では、
選択されている画像モードに応じてエッジ強調やスムー
ジング処理が行われる。また、サブカラーフラグ補正部
４４３は、スムージング処理によって画像エッジ部の地
肌濃度が持ち上がった場合に、その持ち上がった地肌画
素のサブカラーフラグを画像部のサブカラーフラグと同
じにする補正を行い、これにより、例えば原稿の色文字
の周りの黒輪郭の発生を防止する。こうして処理された
サブカラーフラグ、濃度データ、領域フラグおよびＢＫ
Ｇフラグ等の出力４４８は、図３に示した中間調処理基
板２３８に順次送られる。

【００７７】（中間調処理基板の説明）

【００７８】図１９は中間調処理基板を具体的に表わし
たものである。中間調処理基板２３８では、図１８に示
したディジタルフィルタ基板２３７の出力４４８をブロ
ック−ラインパラレル変換部４５１に入力するようにな
っている。ブロック−ラインパラレル変換部４５１の後
段には、縮拡大部４５２と、編集基板２４１（図３）か
らの画像データ４５３を入力する濃度調整部４５４と、
中間調処理部４５５および４値化データ変換部４５６が
順に配置されている。４値化データ変換部４５６には、
その出力データ４５７を記憶する診断用メモリ４５８が
接続されている。制御部４６１は、これら各部４５１、
４５２、４５４〜４５６、４５８を制御するようになっ
ている。また、クロック発生部４６２はこれらにクロッ
ク信号を供給するようになっている。制御部４６１はＶ
ＭＥバス２４５に接続されていると共に、図１８に示し
たディジタルフィルタ基板２３７からの制御信号４４６
と編集基板２４１からの制御信号４６４を入力し、編集
基板２４１とデータ処理基板２５１（図３）に対してそ
れぞれ制御信号４６５、４６６を送るようになってい
る。

【００７９】ところで、本実施例のディジタル複写機で
は、副走査方向の画像の縮拡大はアナログ複写機と同様
に原稿の搬送スピードを変えて行うが、主走査方向の縮
拡大はディジタル的な画像処理によって行うようになっ
ている。この場合に、ブロックごとの並列処理では、こ
の処理が非常に複雑になる。そこで、中間調処理基板２
３８のブロック−ラインパラレル変換部４５１では、合
計６ブロックからなるブロックごとの画像データ列をラ
インごとの並列処理ができる画像データ列に変換してい
る。

【００８０】図２０はブロック−ラインパラレル変換部
の変換前の画像データの様子を表わしたものである。こ
の図の（ａ）〜（ｆ）に示したように変換前の画像デー
タは第１〜第６のブロックｂ₁ 〜ｂ₆ ごとに第１ライン
Ｌ₁ 、第２ラインＬ₂ 、……の順に画像データが配列さ
れている。

【００８１】図２１は、これに対してブロック−ライン
パラレル変換部の変換後の画像データの様子を表わした
ものである。この図の（ａ）〜（ｄ）に示したように４
ライン並列の画像データ列に変換されることになる。し
たがって、例えば同図（ａ）では、第１ラインＬ₁ につ
いての第１〜第６のブロックｂ₁ 〜ｂ₆ の画像データが
順に配列され、続いて第５ラインＬ₅ 、第９ライン
Ｌ₉ 、……というように画像データの組み替えが行われ
る。同図（ｂ）については同様に第２ラインＬ₂ 、第６
ラインＬ₆ 、第１０ラインＬ₁₀、……というように画像
データの組み替えが行われる。以下同様である。

【００８２】このようにして図１９のブロック−ライン
パラレル変換部４５１で変換された画像データ、ＢＫＧ
フラグ、サブカラーフラグは、縮拡大部４５２に送られ
る一方、領域フラグ（領域信号）４７１は編集基板２４
１（図３）に送られる。また、縮拡大部４５２から出力
される画像データ４７２も編集基板２４１に送られる。

【００８３】ここで、編集基板２４１の説明を行った後
に、中間調処理基板２３８の残りの部分について説明す
る。

【００８４】（編集基板の説明）

【００８５】図２２は編集基板の具体的な構成を表わし
たものである。編集基板２４１は、図１９に示した中間
調処理基板２３８からの領域フラグ（領域信号）４７１
を入力する矩形領域認識部４８１と、中間調処理基板２
３８からの画像データ４７２を入力するミラー編集部４
８２と、このミラー編集部４８２の後段に順に設けられ
たネガポジ編集部４８３、濃度調整部４８４およびあみ
かけ編集部４８５と、これらの各部４８１〜４８５を制
御する制御部４８６とを備えている。あみかけ編集部４
８５は図１９に示した濃度調整部４５４に画像データ４
５３を出力するようになっている。制御部４８６はＶＭ
Ｅバス２４５に接続されていると共に、図１９に示した
中間調処理基板２３８からの制御信号４６５を入力し、
中間調処理基板２３８に対して制御信号４６４を送るよ
うになっている。

【００８６】また、矩形領域認識部４８１は領域フラグ
（領域信号）４８９を図１９に示した縮拡大部４５２に
送出するようになっている。この領域フラグ４８９に関
連して領域の指定方法について説明する。本実施例のデ
ィジタル複写機では、領域の指定を２つの方法で行うこ
とができる。

【００８７】図２３は、領域指定方法の最初のものとし
て、マーカで囲んで領域を指定する様子を表わしたもの
である。原稿３０６上にマーカで矩形を描くと、それぞ
れの４隅に対応する４９１₁ 〜４９１₄ が検出され、こ
れを基にして矩形が認識され、例えばその内部に対する
種々の編集処理が行われることになる。

【００８８】図２４は、領域指定方法の他のものとして
座標で領域を入力する方法を表わしたものである。この
方法では、原稿３０６上の２点Ａ、Ｂの原稿左上端から
の距離ｘ_A ，ｙ_A 、ｘ_B ，ｙ_B を図３に示したコントロ
ールパネル２５４から入力することで、これらを対角線
の２点とする矩形領域を認識し、これに対して種々の編
集を行うことができる。

【００８９】これらの矩形領域の認識および矩形領域内
の画素それぞれに対応して領域フラグ（領域信号）を生
成するのが矩形領域認識部４８１である。矩形領域認識
部４８１で順次処理された領域フラグ（領域信号）４８
９は、図１９に示した中間調処理基板２３８の縮拡大部
４５２に送られる。縮拡大部４５２では、ＢＫＧフラ
グ、サブカラーフラグ、濃度データと共に縮拡大処理が
行われる。縮拡大処理が行われた画像データ４７２は、
図２２に示した編集基板２４１のミラー編集部４８２に
順次送られる。編集基板２４１では、順次送られてくる
画像データ４７２に対してリアルタイムで編集を行うよ
うになっている。

【００９０】図２５は、ミラー編集部における画像処理
の様子を表わしたものである。ミラー編集部４８２は同
図（ａ）で示すような矩形領域５０１内で、あるいは画
像の全領域に対して鏡像編集処理を行い、同図（ｂ）に
示すような鏡像を得るようになっている。

【００９１】図２２における次段のネガポジ編集部４８
３は、白と黒が反転したネガポジ反転画像を得るように
なっている。更に次段に配置されたの濃度調整部４８４
はコントロールパネル２５４（図３）上のコピー濃度調
整機能に対応したものであり、出力色の２色のそれぞれ
について数種類の濃度変換カーブを選択できる。次段の
あみかけ編集部４８５は、コントロールパネル２５４か
ら選択されたあみパターンで画像にあみかけ処理を行
う。更に、領域内を消去（マスキング）したり、領域外
を消去（トリミング）したりする機能も、このあみかけ
編集部４８５で行う。なお、ネガポジ編集およびあみか
け編集も、マーカで囲んだ領域あるいは画像全体に対し
て行うことができることは言うまでもない。こうして順
次処理された画像データ４５３は図１９における中間調
処理基板２３８に送られることになる。

【００９２】図１９に示した中間調処理基板に戻って説
明を続ける。図２２で説明した編集基板２４１から送ら
れてきた画像データ４５３は、濃度調整部４５４に入力
される。濃度調整部４５４の機能は、編集基板２４１
（図２２）の濃度調整部４８４と同等である。編集基板
２４１はオプション基板になっている。そこで、この編
集基板２４１が搭載されていない場合には、中間調処理
基板２３８の濃度調整部４５４で濃度調整を行う。編集
基板２４１が搭載されている場合は、この濃度調整部４
５４で何も処理しない。すなわち本実施例のディジタル
複写機では、編集基板２４１が搭載されている場合に
は、これを用いてコントロールパネル２５４からあみか
けパターンの濃度を選択できる。このため、この選択し
た濃度がコントロールパネル２５４のコピー濃度調整で
変化しないようにするために、あみかけ編集処理以前に
濃度調整を行うようにし、この結果として編集基板２４
１搭載時にはこの内部の濃度調整部４８４を用いて濃度
調整を行うようになっている。

【００９３】さて、図１９の中間調処理部４５５では、
多値画像データを面積階調による４値化データに変換し
ている。この４値化とは、１画素の濃度を白、第１のグ
レー、この第１のグレーよりも黒い第２のグレー、およ
び黒の４階調にすることである。このようにして処理さ
れたデータは、４値化データ変換部４５６で複数画素分
の画像データ（４値の濃度データとサブカラーフラグ）
をまとめた出力データ４５７に変換され、図３に示すよ
うにイメージプロセッサシステムラック２４６外のデー
タ処理基板２５１に対して順次出力される。また、診断
用メモリ４５８は自己診断のために４値化データ変換部
４５６の出力データ４５７を記憶するものである。

【００９４】図３のデータ処理基板２５１は、中間調処
理基板２３８から送られてきた画像データをページメモ
リ基板２５３に送り、そのページメモリに記憶する。こ
のようにして原稿を全て読み終えたら、図９に示す第１
のＣＰＵ基板２４４内のＣＰＵ３３１は、制御データ線
２５７を通して第２のＣＰＵ基板２５２（図３）のＣＰ
Ｕに情報を送る。すると、第２のＣＰＵ基板２５２のＣ
ＰＵは、制御データ線２６７を通してプリント部２２１
（図４）の制御部２６６に用紙の搬送の指示とページメ
モリ内に画像データが記憶されていることを連絡する。

【００９５】図４におけるプリント部２２１の制御部２
６６は、所定の用紙を搬送すると共に、制御信号２５６
によってデータ処理基板２５１（図３）からページメモ
リ内の画像データ２５５を所定のタイミングで読み出
す。読み出された画像データ２５５はデータ分離部２６
１（図４）に送られる。データ分離部２６１はサブカラ
ーフラグによって濃度データを振り分ける機能を持って
おり、例えばサブカラーフラグが“０”のときは濃度デ
ータを第１色画像データメモリ２６２に送り、第２色画
像データメモリ２６３には白データを送る。また、サブ
カラーフラグが“１”のときは濃度データを第２色画像
データメモリ２６３に送り、第１色画像データメモリ２
６２には白データを送る。プリント部２２１はゼログラ
フィ技術を用いてプリントするものであり、現像器等は
第１色用と第２色用の２つを持っている。そして、感光
体（ドラム）上の２色画像を用紙に同時に転写し、定着
を行う。露光用の半導体レーザも、第１色用と第２色用
がそれぞれ設けられている。これらを画像データを基に
駆動制御するのが、第１色レーザ駆動部２６４および第
２色レーザ駆動部２６５である。

【００９６】（画像処理部の構成）

【００９７】以上、本実施例のディジタル複写機の全体
的な構成について説明した。次に本実施例で並列処理に
用いられている画像処理部の構成について説明する。

【００９８】図１は本実施例で使用されている画像処理
部を表わしたものである。この画像処理部６０１は、速
度差吸収回路６０２と、ライン遅延回路６０３および順
序変換回路６０４によって構成されている。画像処理部
６０１は、図１５に示したような６個のブロックｂ₁ 〜
ｂ₆ に分割した後の画像データを図１９に示した中間調
処理基板２３８の前段でラインごとの並列処理を行うた
めの画像データに変換する部分であり、ブロック−ライ
ンパラレル変換部４５１がこれに対応する回路となる。

【００９９】図２６は、画像データのそれぞれのライン
がどのように分割されているかを表わしたものである。
ここで“１−１”とは第１ラインＬ₁ の第１のブロック
ｂ₁を表わしている。“１−２”とは第１ラインＬ₁ の
第２のブロックｂ₂ を表わしている。“２−１”とは第
２ラインＬ₂ の第１のブロックｂ₁ を表わしている。以
下同様である。

【０１００】図１における速度差吸収回路６０２では、
これら第１〜第６のブロックｂ₁ 〜ｂ₆ に対応した第１
〜第６のＦＩＦＯメモリ（先入れ先だしメモリ）６１１
〜６１６を備えている。第１のＦＩＦＯメモリ６１１に
は、図１８に示したディジタルフィルタ基板２３７から
第１のブロックｂ₁ の画像データ４４８₁ が入力される
ようになっている。第２のＦＩＦＯメモリ６１２には、
第２のブロックｂ₂ の画像データ４４８₂ が入力される
ようになっている。以下同様にして、第６のＦＩＦＯメ
モリ６１６には、第６のブロックｂ₆ の画像データ４４
８₆ が入力されるようになっている。

【０１０１】この速度差吸収回路６０２は、入力側の画
像データ４４８₁ 〜４４８₆ の転送速度と後段の回路部
分の処理速度との差を吸収するための回路である。すな
わち本実施例では、間歇的に送られてくる画像データ４
４８₁ 〜４４８₆ の転送速度が１２Ｍ（メガ）Ｈｚとな
っており、後段の回路の処理速度がこれよりもわずかに
遅い１１．５ＭＨｚとなっているので、入出力の速度差
をこれら各ブロック（チャネル）のＦＩＦＯメモリ６１
１〜６１６によって吸収し、データの欠落を生じさせな
いようにしている。

【０１０２】ライン遅延回路６０３は、チャネルごとに
数の異なるＦＩＦＯメモリを備えた構成となっており、
チャネルごとに遅延量を段階的に変化させるようになっ
ている。すなわち、第１のＦＩＦＯメモリ６１１から出
力された第１のチャネルの画像データ６２１はそのまま
順序変換回路６０４に入力されるようになっている。第
２のＦＩＦＯメモリ６１２から出力された第２のチャネ
ルの画像データ６２２は１個のＦＩＦＯメモリ６３２に
よって所定の遅延時間だけ遅延されて画像データ６４２
として順序変換回路６０４に送出されるようになってい
る。第３のＦＩＦＯメモリ６１３から出力された第３の
チャネルの画像データ６２３は２個のＦＩＦＯメモリ６
３３₁ 、６３３₂ によって前記した所定の遅延時間の２
倍だけ遅延され、画像データ６４３として順序変換回路
６０４に送出されるようになっている。以下同様にして
第６のＦＩＦＯメモリ６１６から出力された第６のチャ
ネルの画像データ６２６は５個のＦＩＦＯメモリ６３６
₁ 〜６３６₅ によって前記した所定の遅延時間の５倍だ
け遅延され、画像データ６４６として順序変換回路６０
４に送出されるようになっている。

【０１０３】これらＦＩＦＯメモリ６３２、６３３₁ 、
６３３₂ 、６３４₁ 、……６３６₅によるそれぞれの遅
延時間は、１単位のブロックについてのデータ処理に要
する時間（あるいは１ブロックのデータ量）と等しく設
定されている。すなわち、順序変換回路６０４にはま
ず第１のチャネルの画像データ６２１が１ブロック分到
来し、次に第２のチャネルの画像データ６４２がこの
直後から１ブロック分到来する。そして、第３のチャ
ネルの画像データ６４３が更にこの直後から１ブロック
分到来する。以下同様にして、第４チャネルの画像デ
ータ６４４、第５チャネルの画像データ６４５、第
６チャネルの画像データ６４６がそれぞれ連続して順序
変換回路６０４に到来することになる。順序変換回路６
０４はこれらの画像データ６２１、６４２、……６４６
を順に選択していくことで、先に６ブロックｂ₁ 〜ｂ₆
に分割された画像データを１ラインごとの画像データに
戻すことになる。このようにして、本実施例の画像処理
部６０１は６ブロック並列入力を４ライン並列出力に変
換するようになっている。

【０１０４】図２７は、この６ブロック並列入力を４ラ
イン並列出力に変換する変換処理のタイミングを表わし
たものである。同図ｂ−１〜ｂ−６は、図２６に示した
それぞれのブロックの画像データ４４８₁ 〜４４８₆ が
画像処理部６０１に転送されるタイミングを表わしたも
のである。また、同図ａは、これらの転送に使用される
同期信号６５１を表わしたものである。このように１つ
の同期信号６５１にそれぞれ同期して各走査ラインの画
像データ４４８₁ 〜４４８₆ が１ブロックずつ転送され
ることになる。

【０１０５】図２７のｄ−１は、順序変換回路６０４に
よって第１番目のラインの画像データが組み立てられて
送り出される状態を表わしたものである。順序変換回路
６０４では、先に説明したように第１のチャネル〜第６
のチャネルの画像データ６２１、６４２、６４３、……
６４６を順に組み立てて第１ライン目の画像データ６６
１として送信する。同図ｄ−２は、組み立てられた第２
ライン目の画像データ６６２を、同図ｄ−３は、組み立
てられた第３ライン目の画像データ６６３を、また同図
ｄ−４は、組み立てられた第４ライン目の画像データ６
６４をそれぞれ表わしている。６ブロックｂ₁ 〜ｂ₆ に
分割された画像データが４ラインに編成されるので、第
５ラインＬ₅ の画像データ６６５（同図ｄ−１）は、第
１ラインＬ₁ の画像データ６６１の後に配置される。そ
の先頭の第１のブロックｂ₁ の配置されるタイミング
は、同図ｂ−１に示した同一ブロックのそれと一致する
かこれよりも時間的に後になる。したがって、第１ライ
ンＬ₁ の画像データ６６１の後端と第５ラインＬ₅ の画
像データ６６５の先端との間には所定の空白期間６７１
が配置されることになる。

【０１０６】同様に、同図ｄ−２に示したように第２ラ
インＬ₂ の画像データ６６２の後には所定の空白期間６
７２を置いて第６ラインＬ₆ の画像データ６６６が配置
されることになる。

【０１０７】なお、この図のｄ−２に示した第２ライン
Ｌ₂ の画像データ６６２は、同図ｄ−１に示した第１ラ
インＬ₁ の画像データ６６１と比べて所定時間だけ遅れ
て出力されるようになっている。同図ｄ−３に示す第３
ラインＬ₃ の画像データ６６３は第２ラインＬ₂ の画像
データ６６２に対して同一時間だけ遅れて出力され、同
図ｄ−４に示す第４ラインＬ₄ の画像データ６６４は第
３ラインＬ₃ の画像データ６６３に対して更に同一時間
だけ遅れて出力されるようになっている。これは、同図
ｂ−１にそれぞれ示す各ラインの先頭のブロック“２−
１”、“３−１”、“４−１”の画像データよりも時間
的に前にこれらの画像データ６６２、６６３、６６４を
再配置することができないことによるものである。

【０１０８】このような理由によって、同図ｃ−１に示
す第１の同期信号６８１によって第１ラインＬ₁ の画像
データ６６１が出力され、これよりも前記した所定時間
遅れた第２の同期信号６８２（同図ｃ−２）によって第
２ラインＬ₂ の画像データ６６２が出力されることにな
る。また、更に同一の所定時間だけ遅れて第３の同期信
号６８３（同図ｃ−３）によって第３ラインＬ₃ の画像
データ６６３が出力され、これよりも更に同一の所定時
間だけ遅れて第４の同期信号６８４（同図ｃ−４）によ
って第４ラインＬ₄ の画像データ６６４が出力されるこ
とになる。

【０１０９】なお、この図２７で破線で示した各期間Ｔ
₁ は休止期間である。この休止期間Ｔ₁ は、同図ａおよ
びｂ−１〜ｂ−６から分かるように各走査ラインの画像
データがブロック単位で並列処理される合間の区間で設
定されるものであり、この区間では同図ｄ−１〜ｄ−４
に示す４ライン並列出力の処理も停止されるようになっ
ている。この休止期間Ｔ₁ は、６ブロック並列処理時の
１ブロック当たりの処理周期から４ライン並列処理時の
１ライン処理時間を数値“４”で割った時間を引いた期
間をいう。

【０１１０】４ラインの処理が同期して共通した同期信
号によって行われているようなシステムでは、共通した
それぞれの周期の最後の区間に４ライン共通の休止期間
を設けることができる。ところが、本実施例の並列処理
では既に説明したような理由から各ラインの同期がずれ
ることになる。このため、以上説明したような形態の休
止期間Ｔ₁ を設定して、これらの期間におけるデータ処
理を４ライン一斉に停止させることにして、後段でのデ
ータ処理シーケンスを一定に保つようにしている。

【０１１１】図２８は、順序変換回路の具体的な構成を
表わしたものである。順序変換回路６０４は、第１のチ
ャネル〜第６のチャネルの画像データ６２１、６４２、
６４３、……６４６をそれぞれ入力する第１〜第４のデ
ータマルチプレクサ（ＤＡＴＡ ＭＰＸ）回路６９１〜
６９４と、これらにそれぞれ選択信号７０１〜７０４と
同期信号６８１〜６８４を供給するバンク切替同期信号
発生回路７１５と、このバンク切替同期信号発生回路７
１５の前段に設けられたデータ処理速度変換回路７１
６、およびデータ処理速度変換回路７１６の出力を基に
して速度差吸収用ＦＩＦＯコントロール信号７１７とデ
ータ処理休止信号７１８をそれぞれ出力するインバータ
７２１、７２２から構成されている。

【０１１２】ここでデータ処理速度変換回路７１６は、
順序変換回路全体のシーケンスコントロールを行うよう
になっている。すなわち、データ処理速度変換回路７１
６はクロック信号７３１の供給を受け、前記した速度差
吸収用ＦＩＦＯコントロール信号７１７とデータ処理休
止信号７１８を作成するための信号７２３、７２４を作
成する他、図１に示した速度差吸収回路６０２内の第１
〜第６のＦＩＦＯメモリ６１１〜６１６から読み出され
る信号の同期をとるための同期信号７３２を送出するよ
うになっている。データ処理休止信号７１８は、図２７
で説明した休止期間Ｔ₁ を設定するための信号である。
このデータ処理休止信号７１８は、４ブロック並列時の
１ブロック当たりの処理周期から４ライン並列処理時の
１ライン処理時間を４で割った時間を差し引いた期間だ
けアクティブになる信号である。すなわち、入力速度に
対する実際のデータ処理時間を差し引いた差分が、休止
期間Ｔ₁ である。

【０１１３】このデータ処理休止信号７１８は、後段の
拡縮大部４５２（図１９）等のデータ処理回路に送られ
る。これらのデータ処理回路では、休止期間Ｔ₁ の間、
データ処理を休止することになる。具体的には、データ
処理休止信号７１８と動作クロックとの論理積をとり、
歯抜けの生じたクロックを後段の回路部分で動作クロッ
クとして使用する。

【０１１４】拡縮大部４５２おける拡大縮小処理やその
後段の回路部分における誤差拡散処理等の処理は、４ラ
イン並列処理が行われる。ただし、図２７のｄ−１〜ｄ
−４で説明したように各ラインの同期は互いにずれたも
のとなっている。休止期間Ｔ ₁ の設定は、すでに説明し
たように後段のデータ処理シーケンスを一定に保つため
である。

【０１１５】データ処理速度変換回路７１６の説明に戻
る。ライン遅延ＦＩＦＯリセット信号７３７とライン遅
延ＦＩＦＯイネーブル信号７３８もデータ処理速度変換
回路７１６で作成され、これらは図１に示したライン遅
延回路６０３に対してその制御のために供給されるよう
になっている。なお、説明を簡単にするためにこれらの
信号の説明は省略し、変形例の回路でこれらを説明する
ことにする。

【０１１６】バンク切替同期信号発生回路７１５には、
クロック信号７３１の他にブロック処理時の同期信号６
５１も入力されるようになっている。バンク切替同期信
号発生回路７１５は、この同期信号６５１に順に同期し
て第１〜第４の同期信号６８１〜６８４を出力し、これ
らの同期信号６８１〜６８４の１つがそれぞれ出力され
ている段階で選択信号７０１〜７０４を順に発生させて
各走査ラインの画像データ４４８₁ 〜４４８₆ （図２７
参照）を組み換え、画像データ６６１〜６６６を作成す
ることになる。すなわち、第１〜第４のデータマルチプ
レクサ回路６９１〜６９４は、画像データを並び変えて
出力するバレルシフト回路となっている。

【０１１７】例えば、第１のデータマルチプレクサ回路
６９１では、図２７（ａ）に示した同期信号６５１に同
期して同図（ｃ−１）の同期信号６８１が発生したら、
この間に、選択信号７０１で画像データ４４８₁ 〜４４
８₆ （図２７ｂ−１〜ｂ−６）の切り替えが行われる。
この結果として、同図（ｄ−１）に示すような画像デー
タ６６１が第１の画像データ７４１として第１のデータ
マルチプレクサ回路６９１から出力されることになる。
以下同様にして、第２〜第４のデータマルチプレクサ回
路６９２〜６９４から、第２〜第４の画像データ７４２
〜７４４が出力されることになる。

【０１１８】さて、本実施例のディジタル複写機で原稿
の１ラインを１４４００画素に区分して読み取るものと
する。図１５に示したように計６個のブロックｂ₁ 〜ｂ
₆ に分割して処理を行うので、１ブロック当たりの画素
は２４００となる。４ブロックの並列処理時には、同期
信号６５１の１周期内で、１ライン分のデータを処理す
ることになる。１ブロック２４００画素のデータは、こ
の周期中に処理されなければならない。そこで、動作ク
ロックはこの周期内でデータ処理が可能となる周波数が
設定される。この動作クロックによって処理された２４
００画素のデータについての処理時間が１周期よりも速
ければ、その差分が４ブロック並列処理時における休止
期間Ｔ₁ となる。休止期間Ｔ₁ は、図２７で斜線で表わ
している。

【０１１９】ところで、データが４ライン並列処理に変
換させたときには、図２７ｃ−１〜ｃ−４で示したよう
に互いにずれた形の同期信号６８１〜６８４が使用され
る。これらの同期信号６８１〜６８４の周期は各チャネ
ルとも同一である。図２７に示す４ライン共通の休止期
間Ｔ₁ は、同期信号６５１が入力してから４ライン並列
処理時の動作クロックで２４００クロック分をカウント
した時点で生成される。この休止期間Ｔ₁ は、次のライ
ンについての同期信号６５１が入力された時点で解除さ
れる。

【０１２０】図２９は、４ライン並列処理時の各チャネ
ルの同期ずれの様子を表わしたものである。１周期の動
作クロック数をＮとすると、同図（ａ）〜（ｄ）に示し
た同期信号６８１〜６８４は、Ｎ／４クロックずつずれ
たシーケンスとなっている。このときのクロック数のカ
ウントは、休止期間Ｔ₁ を除外して行われることにな
る。

【０１２１】（中間調処理）

【０１２２】次に、４ライン並列データに変換した後の
中間調処理について説明する。本実施例のディジタル複
写機では、先に説明したディザマトリックスによる４値
化処理と、誤差拡散処理および単純２値法のいずれかを
オペレータの希望によって選択することができるように
なっている。

【０１２３】図３０は、本実施例で中間調の擬似的な再
現のために使用されるディザマトリックスを表わしたも
のである。使用されるディザマトリックスは８×８のマ
トリックスとなっており、ここではそれぞれの閾値を主
走査方向についてＡ₁ 〜Ａ₈のように添え字“₁ ”から
“₈ ”で表わしている。また、副走査方向についてはＡ
₁ 〜Ｈ₁ のように英字“Ａ”から“Ｈ”で表わしてい
る。

【０１２４】図３１は、ディザマトリックスによる中間
調処理部の構成を表わしたものである。図２８の第１〜
第４のデータマルチプレクサ回路６９１〜６９４から出
力された第１〜第４の画像データ７４１〜７４４は、対
応する第１〜第４の中間調処理回路７５１〜７５４の比
較回路の一方の入力となる。これら第１〜第４の中間調
処理回路７５１〜７５４は、それぞれカウンタ７７１〜
７７４と、ディザマトリックステーブル７８１〜７８４
および比較回路７６１〜７６４から構成されている。カ
ウンタ７７１〜７７４には、図２７で説明した同期信号
６８１〜６８４と各画素に対応する共通したビデオクロ
ック７８５が供給される。それぞれの７７１〜７７４
は、対応する同期信号６８１〜６８４の立ち上がりと共
にビデオクロック７８５のカウントを開始し、立ち下が
りによってそのカウント内容をクリアされるようになっ
ている。

【０１２５】これらカウンタ７７１〜７７４の出力する
カウント値７９１〜７９４は、それぞれ対応するディザ
マトリックス７８１〜７８４に供給され、これらをアド
レス情報として２値化の際の閾値となる閾値データ８０
１〜８０４が読み出される。

【０１２６】図３２〜図３５は、第１〜第４の中間調処
理回路にそれぞれ使用されているディザマトリックスの
構成を表わしたものである。ディザマトリックス全体の
構成は図３０に示したようなものとなるが、本実施例で
は４ライン並列データに変換した後の画像データ７４１
〜７４４に対して閾値データ８０１〜８０４を読み出す
ことになる。したがって、第１の中間調処理回路７５１
はディザマトリックスの最初のラインに相当する閾値デ
ータＡ₁ 〜Ａ₈ と、これから４ライン後の閾値データＥ
₁ 〜Ｅ₈ のみを交互に使用すれば足りることになり、図
３２に示した部分的なディザマトリックスで足りること
になる。同様にして、図３３に示すディザマトリックス
は、ディザマトリックステーブル７８２の構成内容であ
り、図３４に示すディザマトリックスは、ディザマトリ
ックステーブル７８３の構成内容である。図３５に示し
たディザマトリックスは、ディザマトリックステーブル
７８４の構成内容となる。このように第１〜第４の中間
調処理回路７５１〜７５４が個別に必要とするディザマ
トリックステーブルは、図３０に示したディザマトリッ
クスを４分割したものとなる。

【０１２７】第１の中間調処理回路７５１では、画像デ
ータ７４１を閾値データ８０１と比較して、その結果と
して白色、第１のグレー、第２のグレーおよび黒色に４
値化された画像データ８０５を出力する。第２の中間調
処理回路７５２では、画像データ７４２を閾値データ８
０２と比較して、その結果として同様に４値化された画
像データ８０６を出力する。第３の中間調処理回路７５
３では、画像データ７４３を閾値データ８０３と比較し
て、その結果として同様に４値化された画像データ８０
７を出力する。第４の中間調処理回路７５４では、画像
データ７４４を閾値データ８０４と比較して、その結果
として同様に４値化された画像データ８０８を出力す
る。

【０１２８】次に、本実施例で行われている誤差拡散処
理について説明する。誤差拡散処理とは、入力された濃
度をある面積の範囲内で平均化するような処理をいう。
すなわち、個々の画素の濃度を表わした画像データは、
最終的に白、比較的明るい第１のグレー、比較的暗い第
２のグレーおよび黒色というように区分されてこれらの
濃度で画素ごとに面積階調法で記録されるが、この際に
記録後の個々の画素の濃度と実際の画像データで指定さ
れていた濃度とは正確には一致しないのが通常であり、
濃度についての誤差が生じる。これら濃度についての誤
差が所定の面積範囲で調整されて解消するように、記録
の際の濃度の調整を行うのが誤差拡散処理である。

【０１２９】図３６は、この誤差拡散処理の原理を表わ
したものである。誤差拡散処理は、現在処理しようとす
る着目画素８１１の周辺に存在する画素の誤差を表わし
た誤差データに所定の係数をかけて着目画素８１１に加
えることで実現する。この図では、着目画素８１１の前
ラインにおける同一主走査位置の画素８１２の誤差デー
タｅ₀ と、このラインの１つ前の画素８１３の誤差デー
タｅ_-1、およびこれと同一ラインで画素８１２に対して
１つ後の画素８１４の誤差データｅ₊₁にそれぞれ所定の
係数が掛けられて、それが着目画素８１１の濃度に加算
される。そして、これにより調整された濃度に対して、
例えば前記した４値の判別が行われることになる。本実
施例では、３画素分の誤差を着目画素８１１に足し込ん
で処理をすることにしたが、更に多くの画素の誤差を着
目画素８１１に足し込むようにすることも可能である。

【０１３０】図３７は、本実施例で使用されている誤差
拡散処理部の構成を表わしたものである。誤差拡散処理
部は第１〜第４の誤差拡散回路８２１〜８２４を備えて
いる。これらの誤差拡散回路８２１〜８２４には、４ラ
イン並列データに変換した後の対応する画像データ７４
１〜７４４と、同期信号６８１〜６８４および前ライン
差分データ７５１〜７５４が入力されるようになってい
る。前ライン差分データ７５１〜７５４は、それぞれ前
ラインの発生誤差データ格納ＦＩＦＯメモリ８２５〜８
２８から出力されたものである。

【０１３１】第１の誤差拡散回路８２１では、同期信号
６８１に同期して画像データ７４１とその前ラインの誤
差データとしての前ライン差分データ７５１を入力し、
誤差拡散処理を行い、その結果としての画像データ８３
１とこれに対する同期信号８４１を出力する。第２〜第
４の誤差拡散回路８２２〜８２４では、同様にそれぞれ
の同期信号６８２〜６８４に同期して画像データ７４２
〜７４４とそれらの前ラインの誤差データとしての前ラ
イン差分データ７５２〜７５４を入力し、誤差拡散処理
を行い、その結果としての画像データ８３２〜８３４と
これらに対する同期信号８４２〜８４４を出力する。

【０１３２】第１の誤差拡散回路８２１では、この誤差
拡散処理によって残った誤差を差分データ８５１として
発生誤差データ格納ＦＩＦＯメモリ８２６に入力し、次
のラインの画像データ７４２に対応するだけ遅延させて
前ライン差分データ７５２を作成し、これを第２の誤差
拡散回路８２２に供給する。同様に、第２、第３および
第４の誤差拡散回路８２２、８２３、８２４では、誤差
拡散処理によって残った誤差をそれぞれ差分データ８５
２、８５３、８５４として発生誤差データ格納ＦＩＦＯ
メモリ８２７、８２８、８２５に入力し、次のラインの
画像データ７４３、７４４、７４１に対応するだけ遅延
させて前ライン差分データ７５３、７５４、７５１を作
成し、これらを第３、第４および第１の誤差拡散回路８
２３、８２４、８２１にそれぞれ供給する。第１の誤差
拡散回路８２１からは、発生誤差データ格納ＦＩＦＯメ
モリ８２５に対してＦＩＦＯ読出コントロール信号８６
１が供給されるようになっている。第２〜第４の誤差拡
散回路８２２〜８２４からは、それぞれ前ラインの発生
誤差データ格納ＦＩＦＯメモリ８２６〜８２８に対して
ＦＩＦＯ読出コントロール信号８６２〜８６４が供給さ
れるようになっている。

【０１３３】したがって、第１〜第４の誤差拡散回路８
２１〜８２４では中間調処理された画像データ８３１〜
８３４が生成され、それらの処理のときに発生した差分
データ８５１〜８５４が発生誤差データ格納ＦＩＦＯメ
モリ８２６〜８２８、８２５によって一時的に格納され
て次のラインでの誤差拡散処理に使用されることにな
る。

【０１３４】なお、この図３７に示した誤差拡散処理部
では、図２９に示したように各チャネルがＮ／４クロッ
クずつずれている。したがって、発生誤差データ格納Ｆ
ＩＦＯメモリ８２６〜８２８、８２５は、１ライン分の
差分データ８５１〜８５４を格納するような大規模なも
のは必要なく、Ｎ／４ライン分の画素に相当する段数を
最低限備えていればよい。仮に、図２９に示したように
各チャネルがずれてなく、それらが完全に同期している
ような場合には、発生誤差データ格納ＦＩＦＯメモリ８
２６〜８２８、８２５は、１ライン分の差分データ８５
１〜８５４を格納する必要があり、コストアップとなる
ことになる。４ライン並列処理を行うときに、このよう
に４チャネルの同期をずらすことは、部品コストの低減
に貢献することになる。

【０１３５】（４画素並列１ライン処理変換）

【０１３６】次に４ライン並列処理から４画素並列１ラ
イン処理変換について説明する。中間調処理等が終了し
た画像データは、４ライン分が所定の時間ずつずれて並
列で存在する信号形態から、１ラインずつ順に存在する
信号形態に変換される。これは、画像の記録のために最
終的にページメモリに画像データを格納する際に、アド
レス情報の管理の観点から、画像データが１ラインずつ
処理されることが好ましいからである。本実施例では４
ライン分の画像データを１ラインずつの画像データに変
換する際に、４画素ずつを１単位として処理することに
して、高速化を図っている。

【０１３７】図３８は、４ライン並列処理から４画素並
列１ライン処理に変換する変換回路を表わしたものであ
る。この変換回路は、４ライン分の画像データ８７１〜
８７４を並列して入力するデータ変換回路８８５と、こ
のデータ変換回路８８５から４画素ずつパラレルにデー
タ変換された後の画像データ８８６〜８８９を入力する
第１〜第４のＦＩＦＯメモリ８８１〜８８４と、タイミ
ングをコントロールするためのタイミングコントロール
回路８９１から構成されている。

【０１３８】データ変換回路８８５は、第１〜第４のＦ
ＩＦＯメモリ８８１〜８８４から出力される画像データ
８９２〜８９５を入力してデータ変換を行うようになっ
ており、変換後の画像データ８９６が出力されるように
なっている。また、タイミングコントロール回路８９１
は、図１９で示した同期信号６８１〜６８４あるいはこ
れらが処理上遅延した同期信号からなる４種類の同期信
号９０１〜９０４と、ビデオクロック７８５の供給を受
けるようになっている。そして、第１〜第４のＦＩＦＯ
メモリ８８１〜８８４に対する同期信号９０５と、デー
タ変換回路８８９に対する同期信号９０６と、変換後の
画像データ８９６に対する同期信号９０７をそれぞれ出
力するようになっている。

【０１３９】図３９を用いて、この変換回路による４ラ
イン並列処理から４画素並列１ライン処理に変換する様
子を説明する。この図で（ａ）〜（ｄ）におけるそれぞ
れの区間Ｔ_A 〜Ｔ_D では、それぞれ第Ａラインとこれに
続く第Ｂライン、第Ｃラインおよび第Ｄラインの画像デ
ータ８７１〜８７４が、データ変換回路８８５のそれぞ
れの入力端子に入力される。

【０１４０】データ変換回路８８５は順次１画素ずつ送
られている画像データ８７１〜８７４を４画素並列デー
タに組み替える直並列変換機能を備えている。この直並
列変換機能によって、Ａラインとこれに続く第Ｂライ
ン、第Ｃラインおよび第Ｄラインの画像データ８７１〜
８７４は、それぞれ４画素並列の画像データ８８６〜８
８９として対応する第１〜第４のＦＩＦＯメモリ８８１
〜８８４に格納されるようになっている。

【０１４１】第１のＦＩＦＯメモリ８８１について具体
的に説明すると、画像データ８８６は図２７（ｄ−１）
に示した画像データ６６１と同様に他の画像データ８８
７〜８８９（６６２〜６６４）（図２７ｄ−２〜ｄ−
４）よりも先に第１のＦＩＦＯメモリ８８１に格納を開
始される。第１のＦＩＦＯメモリ８８１へ１ライン分の
画像データ６６１の４分の３が入力された時点で、図３
９（ｅ）に示す同期信号９０７が立ち上がる。このタイ
ミングで、第１のＦＩＦＯメモリ８８１から画像データ
８９２の読み出しが、書き込みの４倍の速度で開始され
る。読み出された画像データ８９２は、データ変換回路
８８５に入力される。

【０１４２】第２のＦＩＦＯメモリ８８２についても同
様に画像データ８８７が１ラインの４分の３だけ書き込
まれた時点で読み出しを開始され、１ライン分の画像デ
ータ８８７の書き込み終了と読み出し終了が一致するこ
とになる。第３および第４のＦＩＦＯメモリ８８３、８
８４に対する画像データ８８８、８８９の入出力処理に
ついても同様である。

【０１４３】第４のＦＩＦＯメモリ８８４による画像デ
ータ８９５の読み出しが終了すると、再び第１のＦＩＦ
Ｏメモリ８８１から画像データ８９２の読み出しが行わ
れる。この際には、図３９（ａ）の区間Ｔ_E における１
ライン分のデータが処理の対象となる。以下同様にして
各ラインの画像データ８７１〜８７４の処理が行われ、
第１〜第４のＦＩＦＯメモリ８８１〜８８４から出力さ
れる画像データ８９２〜８９５がデータ変換回路８８５
に入力される。

【０１４４】データ変換回路８８５では、図３９の
（ａ）〜（ｄ）に示したように互いに重ならないように
して送り込まれる４画素並列な画像データ８９２〜８９
５を、タイミングコントロール回路８９１から出力され
る同期信号９０７（図３９ｅ）に同期させて、この変換
後の画像データ８９６（図３９ｆ）を出力することにな
る。同期信号９０７は、４画素並列の画像データ８９６
の各ラインにおいてアクティブとなる信号である。ま
た、画像データ８９６は４画素並列となっているので、
そのビデオクロックは４ライン並列処理時の動作クロッ
クをそのまま使用することができる。データ変換回路８
８５から出力される画像データ８９６は、ページメモリ
基板２５３に送り込まれ、ページメモリ（図示せず）に
書き込まれることになる。

【０１４５】なお、以上説明した実施例ではその図３９
で画像データ８７１〜８７４を第１〜第４のＦＩＦＯメ
モリ８８１〜８８４に直接入力せずに４画素ずつの並列
データに変換した後に入力することにした。したがっ
て、画像処理を高速化することができる。

【０１４６】変形例

【０１４７】以上説明した実施例では図１５に示したよ
うに原稿３０６の読み取りデータを計６個のブロックｂ
₁ 〜ｂ₆ に分割し、これを図２８に示した順序変換回路
６０４で４ラインが並列となった画像データ７４１〜７
４４に変換した。本発明はこれに限るものではなく、例
えば原稿３０６の読み取りデータを主走査方向に４分割
して、これを４ラインの並列データに変換するようなも
のであってもよい。この例について、次に説明を行うこ
とにする。

【０１４８】図４０は、図１に対応するもので、この変
形例における画像処理部を表わしたものである。この変
形例では、先の実施例に対応する回路や信号にはそれら
の符号の末尾（末尾が添字の場合にはその直前）に英字
“Ｄ”を付加している。

【０１４９】この変形例の画像処理部６０１Ｄは、速度
差吸収回路６０２Ｄと、ライン遅延回路６０３Ｄと、順
序変換回路６０４Ｄによって構成されている。速度差吸
収回路６０２Ｄは、第１〜第４のブロックｂＤ₁ 〜ｂＤ
₄ に対応した第１〜第４のＦＩＦＯメモリ６１１Ｄ〜６
１４Ｄを備えている。第１のＦＩＦＯメモリ６１１Ｄの
データ入力端子ＤＩＮには、図１８に示したディジタル
フィルタ基板２３７から第１のブロックｂＤ₁ の画像デ
ータ４４８Ｄ₁ が入力されるようになっている。第２の
ＦＩＦＯメモリ６１２Ｄのデータ入力端子ＤＩＮには、
第２のブロックｂＤ₂ の画像データ４４８Ｄ₂ が入力さ
れるようになっている。以下同様にして、第４のＦＩＦ
Ｏメモリ６１４Ｄには、第４のブロックｂＤ₄ の画像デ
ータ４４８Ｄ₄ が入力されるようになっている。

【０１５０】速度差吸収回路６０２Ｄは、入力側の画像
データ４４８Ｄ₁ 〜４４８Ｄ₄ の転送速度と後段の回路
部分の処理速度との差を吸収するための回路である。す
なわち変形例の装置でも、間歇的に送られてくる画像デ
ータ４４８Ｄ₁ 〜４４８Ｄ₄の転送速度が１２Ｍ（メ
ガ）Ｈｚとなっており、後段の回路の処理速度がこれよ
りもわずかに遅い１１．５ＭＨｚとなっているので、入
出力の速度差をこれら各ブロック（チャネル）のＦＩＦ
Ｏメモリ６１１Ｄ〜６１４Ｄによって吸収し、データの
欠落を生じさせないようにしている。

【０１５１】ところで第１〜第４のＦＩＦＯメモリ６１
１Ｄ〜６１４Ｄのライトリセット端子ＷＲＳＴには、前
段の回路から各チャネルに同期した同期信号６５１Ｄが
供給され、更にライトクロック入力端子ＲＣＫには、ブ
ロック処理時のビデオ信号（動作クロック）９２１が入
力されるようになっている。これにより、入力されてく
る第１〜第４のブロックｂＤ₁ 〜ｂＤ₄ の画像データ４
４８Ｄ₁ 〜４４８Ｄ₄は、対応する第１〜第４のＦＩＦ
Ｏメモリ６１１Ｄ〜６１４Ｄに書き込まれて行く。

【０１５２】一方、第１〜第４のＦＩＦＯメモリ６１１
Ｄ〜６１４Ｄのリードリセット端子ＲＲＳＴには、順序
変換回路６０４Ｄから速度差吸収用ＦＩＦＯメモリコン
トロール信号９３１が供給され、リードクロック端子Ｒ
ＣＫには前段の回路から読み出しのためのリードクロッ
ク９３２が供給されるようになっている。このリードク
ロック９３２は、４ライン並列処理時の動作クロックで
ある。順序変換回路６０４Ｄには、ブロック処理時の同
期信号６５１Ｄが供給されており、速度差吸収用ＦＩＦ
Ｏメモリコントロール信号９３１はこれを基にして作成
されたものである。

【０１５３】第１のＦＩＦＯメモリ６１１Ｄの出力端子
ＤＯＵＴから出力される第１のチャネルの画像データ６
２１はライン遅延回路６０３Ｄで遅延されずに、そのま
ま順序変換回路６０４Ｄに入力される。第２のＦＩＦＯ
メモリ６１２Ｄの出力端子ＤＯＵＴから出力される第２
のチャネルの画像データ６２２はライン遅延回路６０３
Ｄで１個のＦＩＦＯメモリ６３２によって１ライン分だ
け遅延されて画像データ６４２Ｄとして順序変換回路６
０４Ｄに送出される。第３のＦＩＦＯメモリ６１３Ｄの
出力端子ＤＯＵＴから出力された第３のチャネルの画像
データ６２３Ｄは２個のＦＩＦＯメモリ６３３Ｄ₁ 、６
３３Ｄ₂ によって２ライン分だけ遅延され、画像データ
６４３Ｄとして順序変換回路６０４Ｄに送出される。第
４のＦＩＦＯメモリ６１４Ｄから出力された第４のチャ
ネルの画像データ６２４は３個のＦＩＦＯメモリ６３４
Ｄ₁ 〜６３４Ｄ₃ によって３ライン分だけ遅延され、画
像データ６４４Ｄとして順序変換回路６０４Ｄに送出さ
れる。

【０１５４】なお、ライン遅延回路６０３Ｄの各ＦＩＦ
Ｏメモリ６３２Ｄ、６３３Ｄ₁ 、…６３４Ｄ₃ のリード
クロック端子ＲＣＫおよびライトクロック端子ＷＣＫに
は、リードクロック９３２が供給され、リードイネーブ
ル端子ＲＥおよびライトイネーブル端子ＷＥには、順序
変換回路６０４Ｄからライン遅延ＦＩＦＯメモリイネー
ブル信号９３４が供給される。更に、それぞれのリード
リセット端子ＲＲＳＴとライトリセット端子ＷＲＳＴに
は、ライン遅延ＦＩＦＯメモリリセット信号９３５が順
序変換回路６０４Ｄから供給されるようになっている。

【０１５５】図４１は、図２６に対応するもので、画像
データのそれぞれのラインがどのように分割されている
かを表わしたものである。ここで“１−１”とは第１ラ
インＬ₁ の第１のブロックｂＤ₁ を表わしている。“１
−２”とは第１ラインＬ₁ の第２のブロックｂＤ₂ を表
わしている。“２−１”とは第２ラインＬ₂ の第１のブ
ロックｂＤ₁ を表わしている。以下同様である。

【０１５６】図４２は、図２７に対応するもので、この
変形例の４ブロック並列入力を４ライン並列出力に変換
する変換処理のタイミングを表わしたものである。同図
ｂ−１〜ｂ−４は、図４１に示したそれぞれのブロック
の画像データ４４８Ｄ₁ 〜４４８Ｄ₄ が画像処理部６０
１Ｄに転送されるタイミングを表わしたものである。ま
た、同図ａは、これらの転送に使用される同期信号６５
１Ｄを表わしたものである。このように１つの同期信号
６５１Ｄにそれぞれ同期して各走査ラインの画像データ
４４８Ｄ₁ 〜４４８Ｄ₄ が１ブロックずつ転送されるこ
とになる。

【０１５７】図４２のｄ−１は、順序変換回路６０４Ｄ
によって第１番目のラインの画像データが組み立てられ
て送り出される状態を表わしたものである。順序変換回
路６０４Ｄでは、先に説明したように第１のチャネル〜
第４のチャネルの画像データ６２１Ｄ、６４２Ｄ、６４
３Ｄ、６４６Ｄを順に組み立てて第１ライン目の画像デ
ータ６６１Ｄとして送信する。同図ｄ−２は、組み立て
られた第２ライン目の画像データ６６２Ｄを、同図ｄ−
３は、組み立てられた第３ライン目の画像データ６６３
Ｄを、また同図ｄ−４は、組み立てられた第４ライン目
の画像データ６６４Ｄをそれぞれ表わしている。

【０１５８】４ブロックｂ₁ 〜ｂ₄ に分割された画像デ
ータが４ラインに編成されるので、第５ラインＬ₅ の画
像データ６６５（同図ｄ−１）は、第１ラインＬ₁ の画
像データ６６１の後に配置される。その先頭の第１のブ
ロックｂ₁ の配置されるタイミングは、同図ｂ−１に示
した同一ブロックのそれと一致するかこれよりも時間的
に後になる。したがって、第１ラインＬ₁ の画像データ
６６１の後端と第５ラインＬ₅ の画像データ６６５の先
端との間には所定の空白期間６７１Ｄが配置されること
になる。

【０１５９】同様に、同図ｄ−２に示したように第２ラ
インＬ₂ の画像データ６６２Ｄの後には所定の空白期間
６７２Ｄを置いて第６ラインＬ₆ の画像データ６６６Ｄ
が配置されることになる。

【０１６０】なお、この図のｄ−２に示した第２ライン
Ｌ₂ の画像データ６６２Ｄは、同図ｄ−１に示した第１
ラインＬ₁ の画像データ６６１Ｄと比べて所定時間だけ
遅れて出力されるようになっている。同図ｄ−３に示す
第３ラインＬ₃ の画像データ６６３Ｄは第２ラインＬ₂
の画像データ６６２Ｄに対して同一時間だけ遅れて出力
され、同図ｄ−４に示す第４ラインＬ₄ の画像データ６
６４Ｄは第３ラインＬ ₃ の画像データ６６３Ｄに対して
更に同一時間だけ遅れて出力されるようになっている。
これは、同図ｂ−１にそれぞれ示す各ラインの先頭のブ
ロック“２−１”、“３−１”、“４−１”の画像デー
タよりも時間的に前にこれらの画像データ６６２Ｄ、６
６３Ｄ、６６４Ｄを再配置することができないことによ
るものである。

【０１６１】このような理由によって、同図ｃ−１に示
す第１の同期信号６８１によって第１ラインＬ₁ の画像
データ６６１Ｄが出力され、これよりも前記した所定時
間遅れた第２の同期信号６８２Ｄ（同図ｃ−２）によっ
て第２ラインＬ₂ の画像データ６６２Ｄが出力されるこ
とになる。また、更に同一の所定時間だけ遅れて第３の
同期信号６８３Ｄ（同図ｃ−３）によって第３ラインＬ
₃ の画像データ６６３Ｄが出力され、これよりも更に同
一の所定時間だけ遅れて第４の同期信号６８４Ｄ（同図
ｃ−４）によって第４ラインＬ₄ の画像データ６６４Ｄ
が出力されることになる。なお、この図２７で破線で示
した各期間ＴＤ₁ は休止期間である。

【０１６２】図４３は、図２８に対応するもので、この
変形例における順序変換回路の具体的な構成を表わした
ものである。順序変換回路６０４Ｄは、第１のチャネル
〜第４のチャネルの画像データ６２１Ｄ、６４２Ｄ、６
４３Ｄ、６４４Ｄをそれぞれ入力する第１〜第４のデー
タマルチプレクサ（ＤＡＴＡ ＭＰＸ）回路６９１Ｄ〜
６９４Ｄと、これらにそれぞれ選択信号７０１Ｄ〜７０
４Ｄと同期信号６８１Ｄ〜６８４Ｄを供給するバンク切
替同期信号発生回路７１５Ｄと、このバンク切替同期信
号発生回路７１５Ｄの前段に設けられたデータ処理速度
変換回路７１６Ｄ、およびデータ処理速度変換回路７１
６Ｄの出力を基にして速度差吸収用ＦＩＦＯコントロー
ル信号７１７Ｄとデータ処理休止信号７１８Ｄをそれぞ
れ出力するインバータ７２１Ｄ、７２２Ｄから構成され
ている。

【０１６３】ここでデータ処理速度変換回路７１６Ｄ
は、順序変換回路全体のシーケンスコントロールを行う
ようになっている。すなわち、データ処理速度変換回路
７１６Ｄはクロック信号７３１Ｄの供給を受け、前記し
た速度差吸収用ＦＩＦＯコントロール信号７１７Ｄとデ
ータ処理休止信号７１８Ｄを作成するための信号７２３
Ｄ、７２４Ｄを作成する他、図４０に示した速度差吸収
回路６０２Ｄ内の第１〜第４のＦＩＦＯメモリ６１１Ｄ
〜６１４Ｄから読み出される信号の同期をとるための同
期信号７３２Ｄを送出するようになっている。

【０１６４】データ処理休止信号７１８Ｄは、図４２で
説明した休止期間ＴＤ₁ を設定するための信号である。
このデータ処理休止信号７１８Ｄは、４ブロック並列時
の１ブロック当たりの処理周期から４ライン並列処理時
の１ライン処理時間を４で割った時間を差し引いた期間
だけアクティブになる信号である。すなわち、入力速度
に対する実際のデータ処理時間を差し引いた差分が、休
止期間ＴＤ₁ である。

【０１６５】ライン遅延ＦＩＦＯリセット信号７３７Ｄ
とライン遅延ＦＩＦＯイネーブル信号７３８Ｄもデータ
処理速度変換回路７１６Ｄで作成され、これらは図４０
に示したライン遅延回路６０３Ｄに対してその制御のた
めに供給されるようになっている。

【０１６６】バンク切替同期信号発生回路７１５Ｄに
は、クロック信号７３１Ｄの他にブロック処理時の同期
信号６５１Ｄも入力されるようになっている。バンク切
替同期信号発生回路７１５Ｄは、この同期信号６５１Ｄ
に順に同期して第１〜第４の同期信号６８１Ｄ〜６８４
Ｄを出力し、これらの同期信号６８１Ｄ〜６８４Ｄの１
つがそれぞれ出力されている段階で選択信号７０１Ｄ〜
７０４Ｄを順に発生させて各走査ラインの画像データ４
４８Ｄ₁ 〜４４８Ｄ₄ （図４２参照）を組み換え、画像
データ６６１Ｄ〜６６４Ｄを作成することになる。すな
わち、第１〜第４のデータマルチプレクサ回路６９１Ｄ
〜６９４Ｄは、画像データを並び変えて出力するバレル
シフト回路となっている。

【０１６７】例えば、第１のデータマルチプレクサ回路
６９１Ｄでは、図４２（ａ）に示した同期信号６５１Ｄ
に同期して同図（ｃ−１）の同期信号６８１Ｄが発生し
たら、この間に、選択信号７０１Ｄで画像データ４４８
Ｄ₁ 〜４４８Ｄ₄ （図４２ｂ−１〜ｂ−４）の切り替え
が行われる。この結果として、同図（ｄ−１）に示すよ
うな画像データ６６１Ｄが第１の画像データ７４１Ｄと
して第１のデータマルチプレクサ回路６９１Ｄから出力
されることになる。以下同様にして、第２〜第４のデー
タマルチプレクサ回路６９２Ｄ〜６９４Ｄから、第２〜
第４の画像データ７４２Ｄ〜７４４Ｄが出力されること
になる。

【０１６８】この変形例ののディジタル複写機でも原稿
の１ラインを１４４００画素に区分して読み取るものと
する。この変形例では計４個のブロックｂ₁ 〜ｂ₄ に分
割して処理を行うので、１ブロック当たりの画素は３６
００となる。４ブロックの並列処理時には、同期信号６
５１の１周期内で、１ライン分のデータを処理すること
になる。１ブロック３６００画素のデータは、この周期
中に処理されなければならない。そこで、動作クロック
はこの周期内でデータ処理が可能となる周波数が設定さ
れる。この動作クロックによって処理された３６００画
素のデータについての処理時間が１周期よりも速けれ
ば、その差分が４ブロック並列処理時における休止期間
Ｔ₁ Ｄとなる。休止期間Ｔ₁ Ｄは、図４２で斜線で表わ
している。

【０１６９】ところで、データが４ライン並列処理に変
換させたときには、図４２ｃ−１〜ｃ−４で示したよう
に互いにずれた形の同期信号６８１Ｄ〜６８４Ｄが使用
される。これらの同期信号６８１Ｄ〜６８４Ｄの周期は
各チャネルとも同一である。図４２に示す４ライン共通
の休止期間ＴＤ₁ は、同期信号６５１Ｄが入力してから
４ライン並列処理時の動作クロックで３６００クロック
分をカウントした時点で生成される。この休止期間Ｔ₁
Ｄは、次のラインについての同期信号６５１Ｄが入力さ
れた時点で解除される。

【０１７０】

【発明の効果】以上説明したように請求項１記載の発明
によれば、１ページ分の画像データを主走査方向に複数
に分割して複数ブロックの構成とし、これらブロックご
とに並列処理を行えるようにしたので、画像の処理速度
が向上する。しかも一度ブロックに分割した画像データ
を、第２の並列処理手段によってライン単位に戻したの
で、画像の拡縮等のブロック間に跨がる処理も容易に行
うことができるという効果がある。また、ライン単位に
戻したとき、それぞれのラインの同期信号をずらして発
生させたので、ラインへの編成の際等の処理が容易にな
るという効果もある。

【０１７１】また、請求項２記載の発明によれば、第１
の並列処理手段と第２の並列処理手段の間にデータ処理
速度差を吸収する速度差吸収手段を配置したので、デー
タ処理速度が厳密に同一ではない回路装置同士を接続す
ることができ、製品の開発、変更が容易になるという効
果がある。

【０１７２】更に請求項３記載の発明によれば、画像デ
ータの処理を第１の並列処理手段以降の回路部分で前記
処理周期ごとに一斉に休止する休止期間を設定したの
で、データ処理シーケンスが一定となり、各ラインがず
れて並列処理される本発明の並列処理装置で画像データ
の処理が単純化するという効果がある。

【０１７３】また、請求項４記載の発明によれば、ディ
ザ法等の擬似中間調処理において、ライン別画像データ
並列出力手段によって並列的に出力される各ラインの画
像データを、それぞれの該当するラインに対応する部分
のみ用意したマトリックステーブルを用いて擬似中間調
処理を行うことにしたので、それぞれのマトリックステ
ーブルのサイズを必要最小限のものとすることができ、
並列処理による全体的な処理速度の向上にもかかわらず
中間調処理のための回路部分を比較的小規模なものに抑
えることができるという効果がある。

【０１７４】更に請求項５記載の発明によれば、複数ラ
インで並列処理される画像データに対して誤差拡散処理
を行うことにしたので、高品位の画像の再現を高速で実
行することができる。また、マトリックステーブルを使
用した擬似中間調処理についても同様に並列的な処理を
行う場合には、両処理の切り替えが可能になるという利
点もある。

【０１７５】また、請求項６記載の発明によれば、画像
データをラインごとに処理することができるので、ペー
ジメモリにこれを書き込むときアドレスの指定が簡単に
なるという効果がある。また、本発明によれば並列に処
理されたラインの数だけの画素を並列に処理することに
したので、複数ラインの並列処理に使用したビデオクロ
ックをそのまま使用することができるという利点があ
る。

【図面の簡単な説明】

【図１】 本発明の一実施例のディジタル複写機におけ
る画像処理部の構成を示すブロック図である。

【図２】 本実施例におけるディジタル複写機の外観を
示した斜視図である。

【図３】 本実施例でイメージスキャナ部の構成を表わ
したブロック図である。

【図４】 本実施例でプリント部の具体的な構成を表わ
したブロック図である。

【図５】 図３に示したイメージスキャナ部の原稿読取
部分を表わした概略構成図である。

【図６】 図５に示した基準板の構成の一部を表わした
斜視図である。

【図７】 本実施例で使用されるイメージセンサの配置
構造を表わした平面図である。

【図８】 本実施例のイメージセンサを構成するチップ
における画素配列の様子を表わした平面図である。

【図９】 本実施例の第１のＣＰＵ基板の回路構成を具
体的に表わしたブロック図である。

【図１０】 本実施例のアナログ基板の回路構成を具体
的に表わしたブロック図である。

【図１１】 本実施例の第１のビデオ基板の回路構成を
具体的に表わしたブロック図である。

【図１２】 本実施例でＣＣＤギャップ補正部の出力す
る画素データ列を表わした説明図である。

【図１３】 本実施例でＲＧＢセパレーション部の出力
を表わした説明図である。

【図１４】 本実施例の第２のビデオ基板の回路構成を
具体的に表わしたブロック図である。

【図１５】 本実施例で主走査方向における出力画像デ
ータの分割の様子を表わした説明図である。

【図１６】 本実施例のカラー基板の回路構成を具体的
に表わしたブロック図である。

【図１７】 本実施例の領域認識基板の回路構成を具体
的に表わしたブロック図である。

【図１８】 本実施例のディジタルフィルタ基板の回路
構成を具体的に表わしたブロック図である。

【図１９】 本実施例の中間調処理基板の回路構成を具
体的に表わしたブロック図である。

【図２０】 本実施例でブロック−ラインパラレル変換
部の変換前の画像データの様子を表わした説明図であ
る。

【図２１】 本実施例でブロック−ラインパラレル変換
部の変換後の画像データの様子を表わした説明図であ
る。

【図２２】 本実施例の編集基板の回路構成を具体的に
表わしたブロック図である。

【図２３】 本実施例でマーカで囲んで領域を指定する
場合を表わした説明図である。

【図２４】 本実施例で座標で領域を入力する方法を表
わした説明図である。

【図２５】 本実施例でミラー編集部における画像処理
の様子を表わした説明図である。

【図２６】 本実施例で画像データのそれぞれのライン
の分割の様子を表わした説明図である。

【図２７】 本実施例で６ブロック並列入力を４ライン
並列出力に変換する変換処理のタイミングを表わした各
種タイミング図である。

【図２８】 本実施例で順序変換回路の具体的な構成を
表わしたブロック図である。

【図２９】 本実施例で４ライン並列処理時の各チャネ
ルの同期ずれの様子を表わしたタイミング図である。

【図３０】 本実施例で使用される８×８のディザマト
リックスの構成を表わした説明図である。

【図３１】 ディザマトリックスを使用した本実施例の
中間調処理部の構成を表わしたブロック図である。

【図３２】 本実施例で第１の中間調処理回路に使用さ
れるディザマトリックスの構成を表わした説明図であ
る。

【図３３】 本実施例で第２の中間調処理回路に使用さ
れるディザマトリックスの構成を表わした説明図であ
る。

【図３４】 本実施例で第３の中間調処理回路に使用さ
れるディザマトリックスの構成を表わした説明図であ
る。

【図３５】 本実施例で第４の中間調処理回路に使用さ
れるディザマトリックスの構成を表わした説明図であ
る。

【図３６】 本実施例で使用される誤差拡散処理の原理
を表わした原理図である。

【図３７】 本実施例における誤差拡散処理部の構成を
表わしたブロック図である。

【図３８】 本実施例における４ライン並列処理から４
画素並列１ライン処理に変換する変換回路を表わしたブ
ロック図である。

【図３９】 図３８に示した変換回路による４ライン並
列処理から４画素並列１ライン処理に変換する様子を表
わした各種タイミング図である。

【図４０】 本発明の変形例における画像処理部を表わ
した回路図である。

【図４１】 変形例で画像データのそれぞれのラインが
どのように分割されているかを表わした説明図である。

【図４２】 変形例で４ブロック並列入力を４ライン並
列出力に変換する変換処理のタイミングを表わした各種
タイミング図である。

【図４３】 変形例における順序変換回路の具体的な構
成を表わしたブロック図である。

【図４４】 １つの原稿から読み取った画像情報を３つ
の領域に分割する様子を示した平面図である。

【図４５】 図４４における第１の領域に存在した画像
を４倍に拡大した状態を示した平面図である。

【図４６】 図４４に示した画像「ア」をリピート機能
で多数生成した状態を示す平面図である。

【符号の説明】

４４８Ｄ₁ 〜４４８Ｄ₄ 、８７１〜８７４…画像デー
タ、４５２…縮拡大部、４５４…濃度調整部、４５５…
中間調処理部 ６０２…速度差吸収回路、６０３…ライ
ン遅延回路、６０４…順序変換回路、６１１〜６１６、
６１１Ｄ〜６１６Ｄ（速度差吸収回路の）ＦＩＦＯメモ
リ、６３２〜６３６、６３２Ｄ〜６３４Ｄ…（ライン遅
延回路内の）ＦＩＦＯメモリ、６９１〜６９４、６９１
Ｄ、６９４Ｄ…データマルチプレクサ回路、７１５、７
１５Ｄ…バンク切替同期信号発生回路、７１６、７１６
Ｄ…データ処理速度変換回路、７４１〜７４４…第１〜
第４の画像データ、７７１〜７７４…カウンタ、７８１
〜７８４…ディザマトリックステーブル、７６１〜７６
４…比較回路、８２１〜８２４…誤差拡散回路、８２５
〜８２８…発生誤差データ格納ＦＩＦＯメモリ、８８１
〜８８４…第１〜第４のＦＩＦＯメモリ、８８５…デー
タ変換回路、８８６〜８８９、８９２〜８９５、８９６
（４ビットパラレルの）画像データ、８９１…タイミン
グコントロール回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 １ページ分の画像情報を構成する各ライ
   ンの画像データを主走査方向に所定数に分割する分割手
   段と、 分割された各ブロックの画像データをこれらに共通した
   同期信号に同期させて１ブロックずつ並列に処理を行う
   第１の並列処理手段と、 この第１の並列処理手段によって処理された全ブロック
   の画像データを複数のラインごとに再編成すると共に、
   再編成後のそれぞれのラインの同期信号をそれぞれ所定
   時間ずつずらして前記したブロックの数のラインを並列
   処理する第２の並列処理手段とを具備することを特徴と
   する並列処理装置。
2. 【請求項２】 前記第１の並列処理手段と前記第２の並
   列処理手段の間に、両者のデータ処理速度差を吸収する
   速度差吸収手段を配置したことを特徴とする請求項１記
   載の並列処理装置。
3. 【請求項３】 前記第１の並列処理手段による１ブロッ
   ク当たりの処理周期から前記第２の並列処理手段による
   １ライン処理時間をブロックの数で割った時間を引いて
   得られる時間ずつ、画像データの処理を第１の並列処理
   手段以降の回路部分で前記処理周期ごとに一斉に休止す
   る休止期間を設定したことを特徴とする請求項１記載の
   並列処理装置。
4. 【請求項４】 １ページ分の画像情報を構成する各ライ
   ンの画像データを主走査方向に所定数に分割する分割手
   段と、 分割された各ブロックの画像データをこれらに共通した
   同期信号に同期させて１ブロックずつ並列して処理を行
   う第１の並列処理手段と、 この第１の並列処理手段によって処理された全ブロック
   の画像データを複数のラインごとに再編成すると共に、
   これらラインごとの画像データを所定時間ずつ遅延させ
   ながら並列に出力するライン別画像データ並列出力手段
   と、 このライン別画像データ並列出力手段のそれぞれに配置
   された、擬似中間調処理に必要な閾値をマッピングした
   ２次元マトリックスを同時に並列に出力されるライン数
   ずつ間隔を置いて抽出してなるマトリックステーブル
   と、 これらのマトリックステーブルを用いてそれぞれ対応す
   るラインの画像データの擬似中間調処理を行う擬似中間
   調処理手段とを具備することを特徴とする並列処理装
   置。
5. 【請求項５】 １ページ分の画像情報を構成する各ライ
   ンの画像データを主走査方向に所定数に分割する分割手
   段と、 分割された各ブロックの画像データをこれらに共通した
   同期信号に同期させて１ブロックずつ並列して処理を行
   う第１の並列処理手段と、 この第１の並列処理手段によって処理された全ブロック
   の画像データを複数のラインごとに再編成すると共に、
   これらラインごとの画像データを所定時間ずつ遅延させ
   ながら並列に出力するライン別画像データ並列出力手段
   と、 このライン別画像データ並列出力手段のそれぞれに配置
   され、それぞれのラインの前ラインの処理によって生じ
   た画像データの濃度表現の誤差分を足し合わせて該当す
   る画像データの濃度表現のための処理を行う誤差拡散手
   段とを具備することを特徴とする並列処理装置。
6. 【請求項６】 １ページ分の画像情報を構成する各ライ
   ンの画像データを主走査方向に所定数に分割する分割手
   段と、 分割された各ブロックの画像データをこれらに共通した
   同期信号に同期させて１ブロックずつ並列して処理を行
   う第１の並列処理手段と、 この第１の並列処理手段によって処理された全ブロック
   の画像データを複数のブロックごとに再編成すると共
   に、再編成後のそれぞれのラインの同期信号をそれぞれ
   所定時間ずつずらして前記したブロックの数のラインを
   並列処理する第２の並列処理手段と、 この第２の並列処理手段によって処理された各ラインの
   画像データを前記したブロックの数の画素ずつ並列に組
   み換えて１ラインずつ順に出力する複数画素並列１ライ
   ン処理手段とを具備することを特徴とする並列処理装
   置。