JP3357599B2 - クラウン・キャパシタを製造する方法 - Google Patents
クラウン・キャパシタを製造する方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【０００１】
【発明の属する技術分野】本発明は、キャパシタ内に底
部電極およびクラウン状構造を形成するために、テーパ
ード・エッチングと化学的機械的研磨とを含む工程を用
いて、クラウン・キャパシタを製造する方法に関する。
従来の方法で必要とされるような側壁スペーサは、本発
明の方法では全く用いられていない。
部電極およびクラウン状構造を形成するために、テーパ
ード・エッチングと化学的機械的研磨とを含む工程を用
いて、クラウン・キャパシタを製造する方法に関する。
従来の方法で必要とされるような側壁スペーサは、本発
明の方法では全く用いられていない。
【０００２】本発明によると、テーパード・エッチング
は、半導体構造である平坦化されたレベル間誘電体材料
（すなわち層間誘電体層）、例えばドープトＳｉＯ2
層、の表面から内部に向けて溝を形成するのに用いら
れ、“クラウン状構造（ｃｒｏｗｎ−ｌｉｋｅ ｓｔｒ
ｕｃｔｕｒｅ）”を形成するコンタクト・ホールの上で
行われる。次に、コンタクトホールおよびクラウンは、
導電材料によって選択的に被覆され、キャパシタの底部
電極を形成するように、化学的機械的研磨によってパタ
ーン化される。本発明の方法は、簡単であり、従来の方
法によって要求されるような付加的な処理工程または側
壁スペーサを全く必要としないで、プレート電極の形成
後にほぼ平坦な面を提供する。
は、半導体構造である平坦化されたレベル間誘電体材料
（すなわち層間誘電体層）、例えばドープトＳｉＯ2
層、の表面から内部に向けて溝を形成するのに用いら
れ、“クラウン状構造（ｃｒｏｗｎ−ｌｉｋｅ ｓｔｒ
ｕｃｔｕｒｅ）”を形成するコンタクト・ホールの上で
行われる。次に、コンタクトホールおよびクラウンは、
導電材料によって選択的に被覆され、キャパシタの底部
電極を形成するように、化学的機械的研磨によってパタ
ーン化される。本発明の方法は、簡単であり、従来の方
法によって要求されるような付加的な処理工程または側
壁スペーサを全く必要としないで、プレート電極の形成
後にほぼ平坦な面を提供する。
【０００３】また、ダマスカス底部電極を有するクラウ
ン・キャパシタ構造が、本発明によって提供される。本
発明のクラウン・キャパシタ構造は、一般のスタックト
・キャパシタと比較して増大された電極領域を有するこ
とが強調される。さらに、本発明のクラウン・キャパシ
タは、ほぼ平坦な形状を有し、平坦化された面を有する
クラウン・キャパシタを製造するために従来技術で一般
に必要とされる余計な処理工程の必要性を省く。
ン・キャパシタ構造が、本発明によって提供される。本
発明のクラウン・キャパシタ構造は、一般のスタックト
・キャパシタと比較して増大された電極領域を有するこ
とが強調される。さらに、本発明のクラウン・キャパシ
タは、ほぼ平坦な形状を有し、平坦化された面を有する
クラウン・キャパシタを製造するために従来技術で一般
に必要とされる余計な処理工程の必要性を省く。
【０００４】
【従来の技術】一般に、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）セルは、多量の情報を蓄積す
るために複数のメモリセルを有する。各々のメモリセル
は、電気チャージを蓄積するキャパシタと、キャパシタ
の充電および放電の通路を開いたり閉じたりする電界効
果トランジスタとを有する。ＤＲＡＭチップ上のビット
数は、３年毎に約４倍に増大していった。これは、セル
寸法を小さくすることによって実現されてきた。不運に
も、より小さいセル寸法はまた、キャパシタを設ける領
域をより少なくする結果となった。
セス・メモリ（ＤＲＡＭ）セルは、多量の情報を蓄積す
るために複数のメモリセルを有する。各々のメモリセル
は、電気チャージを蓄積するキャパシタと、キャパシタ
の充電および放電の通路を開いたり閉じたりする電界効
果トランジスタとを有する。ＤＲＡＭチップ上のビット
数は、３年毎に約４倍に増大していった。これは、セル
寸法を小さくすることによって実現されてきた。不運に
も、より小さいセル寸法はまた、キャパシタを設ける領
域をより少なくする結果となった。
【０００５】早期のＤＲＡＭ世代では、各々のメモリセ
ルを構成する各々のキャパシタの蓄積電極は、電解効果
トランジスタと、電界効果トランジスタ上の平坦なプレ
ートの形状とで形成された。この平坦なプレート形状の
ために蓄積電極の表面積は、減少されたセル寸法として
は急に減少した。これについては、メモリセルを製造す
る一般の方法は、蓄積電極の表面積を増大することが困
難性である、というのは、それらは、平坦なプレート形
状を有する蓄積電極を形成することを含むからである。
ルを構成する各々のキャパシタの蓄積電極は、電解効果
トランジスタと、電界効果トランジスタ上の平坦なプレ
ートの形状とで形成された。この平坦なプレート形状の
ために蓄積電極の表面積は、減少されたセル寸法として
は急に減少した。これについては、メモリセルを製造す
る一般の方法は、蓄積電極の表面積を増大することが困
難性である、というのは、それらは、平坦なプレート形
状を有する蓄積電極を形成することを含むからである。
【０００６】電極領域すなわちＤＲＡＭセルのキャパシ
タンスを増大するために、特許第７−４５７１８号公報
および特許第６−２２４３８５号公報に記載されたよう
なスタックト・キャパシタと、Ｔ．ＫａｇａらのＩＥＥ
Ｅ Ｔｒａｎｓ．Ｅｌｅｃ．Ｄｅｖ．，Ｖｏｌ．３８，
１９９１，ｐ．２５５と、Ｔｓｅｎｇの米国特許第５，
５５２，２３４号明細書とに記載されたようなクラウン
・キャパシタとが用いられている。
タンスを増大するために、特許第７−４５７１８号公報
および特許第６−２２４３８５号公報に記載されたよう
なスタックト・キャパシタと、Ｔ．ＫａｇａらのＩＥＥ
Ｅ Ｔｒａｎｓ．Ｅｌｅｃ．Ｄｅｖ．，Ｖｏｌ．３８，
１９９１，ｐ．２５５と、Ｔｓｅｎｇの米国特許第５，
５５２，２３４号明細書とに記載されたようなクラウン
・キャパシタとが用いられている。
【０００７】従来のスタック・キャパシタは、底部電極
の付着およびエッチングを含む簡単な処理工程を用いて
増大された電極領域を与える。図１には、従来の方法に
より設けられる一般のスタックト・キャパシタを示す。
図１は、特に、半導体基板１，半導体基板１の面上に形
成される誘電体材料２，底部電極３，ノード誘電体材料
４，プレート電極５を示す。誘電体材料２は、ワードラ
イン６，ビットライン８，ビットライン・コンタクト７
を有する。底部電極の側壁に沿って設けられる付加的な
領域によると、この一般のスタックト・キャパシタは、
平坦なキャパシタに比較して増大された表面積を有す
る。
の付着およびエッチングを含む簡単な処理工程を用いて
増大された電極領域を与える。図１には、従来の方法に
より設けられる一般のスタックト・キャパシタを示す。
図１は、特に、半導体基板１，半導体基板１の面上に形
成される誘電体材料２，底部電極３，ノード誘電体材料
４，プレート電極５を示す。誘電体材料２は、ワードラ
イン６，ビットライン８，ビットライン・コンタクト７
を有する。底部電極の側壁に沿って設けられる付加的な
領域によると、この一般のスタックト・キャパシタは、
平坦なキャパシタに比較して増大された表面積を有す
る。
【０００８】しかしながら、与えられた誘電体材料につ
いては、従来のスタック・キャパシタの面積を増大する
唯一の方法は、底部電極をより高くして、アレイとサポ
ート回路との間にシビアなトポグラフィを導入すること
である。このシビアなトポグラフィは、リソグラフィの
プロセス・ウィンドウを少なくし、表面を再平坦化する
ために付加的な化学的機械的研磨工程を必要とする。さ
らに、スタック・キャパシタの高さが増大するにつれ
て、平坦化工程はますます高価になってくる。
いては、従来のスタック・キャパシタの面積を増大する
唯一の方法は、底部電極をより高くして、アレイとサポ
ート回路との間にシビアなトポグラフィを導入すること
である。このシビアなトポグラフィは、リソグラフィの
プロセス・ウィンドウを少なくし、表面を再平坦化する
ために付加的な化学的機械的研磨工程を必要とする。さ
らに、スタック・キャパシタの高さが増大するにつれ
て、平坦化工程はますます高価になってくる。
【０００９】与えられたスタックト・キャパシタの高さ
については、クラウン・キャパシタが、簡単なスタック
ト・キャパシタよりもより大きい電極面積（８０％以
上）を与えることができる。この電極面積の増大にもか
かわらず、従来のクラウン・キャパシタは、製造コスト
に続いて付加する付加的な処理工程を必要とする。例え
ば、上述したＫａｇａらの引用例に開示したような一つ
のクラウンを形成する方法においては、少なくとも５つ
の付加的な処理工程を必要とする。これらの付加的な処
理工程は、マンドレル酸化物の付着およびエッチング
と、プラグ酸化物の付着およびエッチングと、マンドレ
ル酸化物／プラグ酸化物の除去とを含んでいる。さら
に、構造（一般のスタックト・キャパシタよりも小さい
けれども）は、依然としてクラウンによって作成され、
それらの製造に余計な平坦化工程を追加する。
については、クラウン・キャパシタが、簡単なスタック
ト・キャパシタよりもより大きい電極面積（８０％以
上）を与えることができる。この電極面積の増大にもか
かわらず、従来のクラウン・キャパシタは、製造コスト
に続いて付加する付加的な処理工程を必要とする。例え
ば、上述したＫａｇａらの引用例に開示したような一つ
のクラウンを形成する方法においては、少なくとも５つ
の付加的な処理工程を必要とする。これらの付加的な処
理工程は、マンドレル酸化物の付着およびエッチング
と、プラグ酸化物の付着およびエッチングと、マンドレ
ル酸化物／プラグ酸化物の除去とを含んでいる。さら
に、構造（一般のスタックト・キャパシタよりも小さい
けれども）は、依然としてクラウンによって作成され、
それらの製造に余計な平坦化工程を追加する。
【００１０】一般のスタックト・キャパシタおよび一般
のクラウン・キャパシタに関してこれまで上述した欠点
のため、多くの余計な処理工程を必要としないで、増大
された電極面積およびほぼ平坦なトポグラフィを与える
新しい方法を開発する必要がある。
のクラウン・キャパシタに関してこれまで上述した欠点
のため、多くの余計な処理工程を必要としないで、増大
された電極面積およびほぼ平坦なトポグラフィを与える
新しい方法を開発する必要がある。
【００１１】
【発明が解決しようとする課題】本発明の一つの目的
は、側壁スペーサを用いないで、一般のスタック・キャ
パシタに比較して増大された面積を持つダマスカス底部
電極を有するクラウン・キャパシタを製造する方法を提
供することにある。
は、側壁スペーサを用いないで、一般のスタック・キャ
パシタに比較して増大された面積を持つダマスカス底部
電極を有するクラウン・キャパシタを製造する方法を提
供することにある。
【００１２】本発明の他の目的は、標準のクラウン・キ
ャパシタに殆ど等しい電極面積を持つが、クラウン・キ
ャパシタを製造する一般の方法に比較して余計な処理工
程を必要としないクラウン・キャパシタを製造する方法
を提供することにある。本発明のまた他の目的は、クラ
ウン・キャパシタまたはスタックト・キャパシタを製造
する従来の方法で一般に必要とされる追加の処理工程を
用いる必要性を省くために、平坦化されたトポグラフィ
を直接形成する結果となる。
ャパシタに殆ど等しい電極面積を持つが、クラウン・キ
ャパシタを製造する一般の方法に比較して余計な処理工
程を必要としないクラウン・キャパシタを製造する方法
を提供することにある。本発明のまた他の目的は、クラ
ウン・キャパシタまたはスタックト・キャパシタを製造
する従来の方法で一般に必要とされる追加の処理工程を
用いる必要性を省くために、平坦化されたトポグラフィ
を直接形成する結果となる。
【００１３】
【課題を解決するための手段】これらの目的および他の
目的は、底部電極およびクラウンを形成するテーパード
・エッチングおよび化学的機械的研磨を含む工程を用い
る本発明によって達成される。
目的は、底部電極およびクラウンを形成するテーパード
・エッチングおよび化学的機械的研磨を含む工程を用い
る本発明によって達成される。
【００１４】特に、本発明によるダマシン底部電極を有
するクラウン・キャパシタを製造する方法は、 （ａ）ワードライン、複数のビットライン、該ビットラ
インを半導体基板に接続する複数のビットライン・コン
タクトなどを内蔵する平坦化層間誘電体層を前記半導体
基板上に積層して成る半導体構造体を用意する工程と、 （ｂ）前記ワードラインの相互間の位置で前記半導体基
板の所定の領域を露出するように、前記平坦化層間誘電
層を貫通してコンタクトホールを形成する工程と、 （ｃ）前記コンタクトホールの外側に近接した位置で前
記平坦化層間誘電層の表面から内部に向けて所定の深さ
までテーパ付き内側壁を有する溝を形成して、前記平坦
化層間誘電層の表面にクラウン状領域を形成する工程
と、 （ｄ）前記コンタクトホールおよび前記溝の中に、底部
電極材料を付着する工程と、 （ｅ）前記底部電極材料を化学的機械的研磨によってパ
ターニングしてパターン化底部電極を形成する工程と、 （ｆ）前記底部電極上に、ノード誘電体材料を付着する
工程と、 （ｇ）工程（ｆ）で作製された構造を、前記ノード誘電
体材料内に酸素を拡散するのに有効な条件の下で熱酸化
する工程と、 （ｈ）前記熱酸化されたノード誘電体材料の上に、プレ
ート電極を付着する工程と、を含むことを特徴とするク
ラウン・キャパシタを製造する方法。なお、前記工程
（ｆ）で付着されるノード誘電体材料が（Ｂａ，Ｓｒ）
ＴｉＯ３などの高誘電体材料の場合には前記工程（ｇ）
を省略することができる。本発明の工程（ｃ）では、コ
ンタクトホールを取り囲む“クラウン（ｃｒｏｗｎ）”
または“クラウン状（ｃｒｏｗｎ−ｌｉｋｅ）”の構造
が形成されていることが強調すべき点である。“クラウ
ン（ｃｒｏｗｎ）”または“クラウン状（ｃｒｏｗｎ−
ｌｉｋｅ）”という用語は、文字“ｗ”、すなわち、中
央の頂点が典型的には７９度ないし８９度、好ましくは
８０度ないし８８度にテーパされた形状を有する構造を
いう。このテーパリングは、本発明の工程（ａ）または
工程（ｂ）によって与えることができることに注意すべ
きである。また、クラウンの上部は、必要ならば、凹状
にすることができる。
するクラウン・キャパシタを製造する方法は、 （ａ）ワードライン、複数のビットライン、該ビットラ
インを半導体基板に接続する複数のビットライン・コン
タクトなどを内蔵する平坦化層間誘電体層を前記半導体
基板上に積層して成る半導体構造体を用意する工程と、 （ｂ）前記ワードラインの相互間の位置で前記半導体基
板の所定の領域を露出するように、前記平坦化層間誘電
層を貫通してコンタクトホールを形成する工程と、 （ｃ）前記コンタクトホールの外側に近接した位置で前
記平坦化層間誘電層の表面から内部に向けて所定の深さ
までテーパ付き内側壁を有する溝を形成して、前記平坦
化層間誘電層の表面にクラウン状領域を形成する工程
と、 （ｄ）前記コンタクトホールおよび前記溝の中に、底部
電極材料を付着する工程と、 （ｅ）前記底部電極材料を化学的機械的研磨によってパ
ターニングしてパターン化底部電極を形成する工程と、 （ｆ）前記底部電極上に、ノード誘電体材料を付着する
工程と、 （ｇ）工程（ｆ）で作製された構造を、前記ノード誘電
体材料内に酸素を拡散するのに有効な条件の下で熱酸化
する工程と、 （ｈ）前記熱酸化されたノード誘電体材料の上に、プレ
ート電極を付着する工程と、を含むことを特徴とするク
ラウン・キャパシタを製造する方法。なお、前記工程
（ｆ）で付着されるノード誘電体材料が（Ｂａ，Ｓｒ）
ＴｉＯ３などの高誘電体材料の場合には前記工程（ｇ）
を省略することができる。本発明の工程（ｃ）では、コ
ンタクトホールを取り囲む“クラウン（ｃｒｏｗｎ）”
または“クラウン状（ｃｒｏｗｎ−ｌｉｋｅ）”の構造
が形成されていることが強調すべき点である。“クラウ
ン（ｃｒｏｗｎ）”または“クラウン状（ｃｒｏｗｎ−
ｌｉｋｅ）”という用語は、文字“ｗ”、すなわち、中
央の頂点が典型的には７９度ないし８９度、好ましくは
８０度ないし８８度にテーパされた形状を有する構造を
いう。このテーパリングは、本発明の工程（ａ）または
工程（ｂ）によって与えることができることに注意すべ
きである。また、クラウンの上部は、必要ならば、凹状
にすることができる。
【００１５】本発明の他の形態は、本発明の方法を用い
て設けられたクラウン・キャパシタ構造に関する。従っ
て、本発明のクラウン・キャパシタは、従来のスタック
・キャパシタよりも大きな面積を持つダマシン底部電極
を有する。
て設けられたクラウン・キャパシタ構造に関する。従っ
て、本発明のクラウン・キャパシタは、従来のスタック
・キャパシタよりも大きな面積を持つダマシン底部電極
を有する。
【００１６】
【発明の実施の形態】次に、本発明を、図面を参照して
詳細に説明する。ここで、同じ参照符号は同じものに用
いられ、図面の構成要素に対応している。特に、本発明
は、平坦化構造を得るために従来の方法で一般に必要と
される側壁スペーサまたは付加的処理工程の必要性なし
にクラウン・キャパシタを製造する方法を提供する。
詳細に説明する。ここで、同じ参照符号は同じものに用
いられ、図面の構成要素に対応している。特に、本発明
は、平坦化構造を得るために従来の方法で一般に必要と
される側壁スペーサまたは付加的処理工程の必要性なし
にクラウン・キャパシタを製造する方法を提供する。
【００１７】まず、図２には、クラウン・キャパシタを
製造するために本発明で用いられる半導体構造を示す。
特に、本発明によると、半導体構造は、半導体基板１２
と、少なくとも一つのワードライン１４と、少なくとも
一つのビットライン１６と、ビットライン１６を半導体
基板１６に接続する少なくとも一つのビットライン・コ
ンタクト１８と、半導体基板１２の上部にありワードラ
イン１４，ビットライン１６，ビットライン・コンタク
ト１８を取り囲む平坦化されたレベル間誘電体材料２０
を有して設けられる。このような半導体構造を製造する
方法は、当業者にとっては周知であり、従って、ここに
詳細な説明はしない。例えば、上述したＴ．Ｔａｇａら
の引用例を参照すると、その内容はここに含まれてい
る。
製造するために本発明で用いられる半導体構造を示す。
特に、本発明によると、半導体構造は、半導体基板１２
と、少なくとも一つのワードライン１４と、少なくとも
一つのビットライン１６と、ビットライン１６を半導体
基板１６に接続する少なくとも一つのビットライン・コ
ンタクト１８と、半導体基板１２の上部にありワードラ
イン１４，ビットライン１６，ビットライン・コンタク
ト１８を取り囲む平坦化されたレベル間誘電体材料２０
を有して設けられる。このような半導体構造を製造する
方法は、当業者にとっては周知であり、従って、ここに
詳細な説明はしない。例えば、上述したＴ．Ｔａｇａら
の引用例を参照すると、その内容はここに含まれてい
る。
【００１８】半導体基板１２は、基板１２に埋め込まれ
た適切な拡散領域およびアイソレーション領域を有す
る。これらの領域および他の領域は、本発明の図面には
明確には示していない。本発明で用いることができる半
導体基板は、限定しないが、シリコン，ＳｉＧｅ，また
はＧａＡｓを含む。これらの半導体基板のうち、シリコ
ンが本発明には最も好適である。
た適切な拡散領域およびアイソレーション領域を有す
る。これらの領域および他の領域は、本発明の図面には
明確には示していない。本発明で用いることができる半
導体基板は、限定しないが、シリコン，ＳｉＧｅ，また
はＧａＡｓを含む。これらの半導体基板のうち、シリコ
ンが本発明には最も好適である。
【００１９】本発明で用いられる半導体基板は、製造さ
れるクラウン・キャパシタの種類に依存して、ｐ型また
はｎ型とすることができる。半導体基板は、当業者に周
知の技術を用いて製造することができる。
れるクラウン・キャパシタの種類に依存して、ｐ型また
はｎ型とすることができる。半導体基板は、当業者に周
知の技術を用いて製造することができる。
【００２０】当業者にとって技術上知られているよう
に、ビットライン１６は、ビットライン・コンタクト１
８によって拡散領域に接続されている。本発明で用いら
れるビットライン・コンタクトは、限定しないが、ポリ
シリコンとシリサイドとＷ，Ｃｒ，Ａｌ，Ｃｕ，Ｔｉ，
ＴｉＮなどのような金属を含む一般の導電材料からな
る。これらの導電材料のうち、ビットライン・コンタク
ト１８は、典型的には、ポリシリコンからなる。
に、ビットライン１６は、ビットライン・コンタクト１
８によって拡散領域に接続されている。本発明で用いら
れるビットライン・コンタクトは、限定しないが、ポリ
シリコンとシリサイドとＷ，Ｃｒ，Ａｌ，Ｃｕ，Ｔｉ，
ＴｉＮなどのような金属を含む一般の導電材料からな
る。これらの導電材料のうち、ビットライン・コンタク
ト１８は、典型的には、ポリシリコンからなる。
【００２１】ワードライン１４は、ポリシリコンのよう
な導電材料からなるベース２２と、このベース２２の上
にＳｉ3 Ｎ4 のような一般の絶縁材料からなる層２４と
を有する。
な導電材料からなるベース２２と、このベース２２の上
にＳｉ3 Ｎ4 のような一般の絶縁材料からなる層２４と
を有する。
【００２２】本発明で用いられる平坦化されたレベル間
誘電体材料は、限定しないが、ＳｉＯ2 と、Ｂおよび／
またはＰドープトＳｉＯ2 と、ＴｉＯ2 ，Ｔａ2 Ｏ5 ，
（Ｂａ，Ｓｒ）ＴｉＯ3 などの金属酸化物と、それらの
混合物とを含む。これらの誘電体材料は、当業者にとっ
て周知の技術を用いることによって成長し付着し反応す
る。ここに説明したレベル間誘電体材料のうち、Ｂおよ
び／またはＰドープトＳｉＯ2 が最も好適である。
誘電体材料は、限定しないが、ＳｉＯ2 と、Ｂおよび／
またはＰドープトＳｉＯ2 と、ＴｉＯ2 ，Ｔａ2 Ｏ5 ，
（Ｂａ，Ｓｒ）ＴｉＯ3 などの金属酸化物と、それらの
混合物とを含む。これらの誘電体材料は、当業者にとっ
て周知の技術を用いることによって成長し付着し反応す
る。ここに説明したレベル間誘電体材料のうち、Ｂおよ
び／またはＰドープトＳｉＯ2 が最も好適である。
【００２３】図３に示す本発明の方法の次の工程による
と、コンタクトホール２６が、ワードライン１４の間の
レベル間誘電体材料２０内に形成され、半導体基板１２
の領域２８を露出する。コンタクトホール２６は、標準
のリソグラフィック技術、および半導体基板に比較して
高い選択率を有するレベル間誘電体材料をエッチングす
る異方性エッチング技術を用いてレベル間誘電体材料２
０をパターニングする。例えば、誘電体材料がＳｉＯ2
であるとき、および半導体基板がシリコンからなるとき
は、異方性エッチング技術は、ＳｉＯ2 をエッチングす
るために少なくとも１０：１の選択率を持たなければな
らない。コンタクトホール２６を形成するのに用いられ
ることができる適切な異方性エッチング技術は、イオン
ビームエッチング（ＩＢＥ），反応性イオンエッチング
（ＲＩＥ），プラズマエッチング，またはレーザアブレ
ーションである。前述した異方性エッチング技術の各々
は、当業者にとっては周知である。上述した異方性エッ
チング技術のうち、コンタクトホール２６を形成するた
めには、ＲＩＥが本発明の中で最も好適に用いられてい
る。コンタクトホール２６は、レベル間誘電体層２０の
平面に対して直角すなわち垂直であり、本発明の他の実
施例では、コンタクトホールに対して一定のテーパを有
することができる。コンタクトホール２６がテーパされ
ていると、テーパリングは、典型的には、約７５〜８９
度である。本発明のこの実施例を、図５および図６に示
す。
と、コンタクトホール２６が、ワードライン１４の間の
レベル間誘電体材料２０内に形成され、半導体基板１２
の領域２８を露出する。コンタクトホール２６は、標準
のリソグラフィック技術、および半導体基板に比較して
高い選択率を有するレベル間誘電体材料をエッチングす
る異方性エッチング技術を用いてレベル間誘電体材料２
０をパターニングする。例えば、誘電体材料がＳｉＯ2
であるとき、および半導体基板がシリコンからなるとき
は、異方性エッチング技術は、ＳｉＯ2 をエッチングす
るために少なくとも１０：１の選択率を持たなければな
らない。コンタクトホール２６を形成するのに用いられ
ることができる適切な異方性エッチング技術は、イオン
ビームエッチング（ＩＢＥ），反応性イオンエッチング
（ＲＩＥ），プラズマエッチング，またはレーザアブレ
ーションである。前述した異方性エッチング技術の各々
は、当業者にとっては周知である。上述した異方性エッ
チング技術のうち、コンタクトホール２６を形成するた
めには、ＲＩＥが本発明の中で最も好適に用いられてい
る。コンタクトホール２６は、レベル間誘電体層２０の
平面に対して直角すなわち垂直であり、本発明の他の実
施例では、コンタクトホールに対して一定のテーパを有
することができる。コンタクトホール２６がテーパされ
ていると、テーパリングは、典型的には、約７５〜８９
度である。本発明のこの実施例を、図５および図６に示
す。
【００２４】図４に示す本発明の次の工程では、溝３０
が、レベル間誘電体材料２０内に、標準のリソグラフィ
および上述した異方性エッチング技術の一つを用いるこ
とによって形成されている。コンタクトホール２６がテ
ーパされていないとき、本発明のこの工程で用いられる
異方性エッチング技術は、溝３０内に一定のテーパリン
グ３２を作製すべきである。理想的には、テーパード・
エッチングは、“クラウン（ｃｒｏｗｎ）”または“ク
ラウン状（ｃｒｏｗｎ−ｌｉｋｅ）”構造を与え、コン
タクトホール２６を取り囲むレベル間誘電体材料内に約
７５〜約８９度の角度を与えるべきである。コンタクト
ホール２６がテーパされると、溝３０をテーパする必要
はない。これに関しては図６を参照のこと。
が、レベル間誘電体材料２０内に、標準のリソグラフィ
および上述した異方性エッチング技術の一つを用いるこ
とによって形成されている。コンタクトホール２６がテ
ーパされていないとき、本発明のこの工程で用いられる
異方性エッチング技術は、溝３０内に一定のテーパリン
グ３２を作製すべきである。理想的には、テーパード・
エッチングは、“クラウン（ｃｒｏｗｎ）”または“ク
ラウン状（ｃｒｏｗｎ−ｌｉｋｅ）”構造を与え、コン
タクトホール２６を取り囲むレベル間誘電体材料内に約
７５〜約８９度の角度を与えるべきである。コンタクト
ホール２６がテーパされると、溝３０をテーパする必要
はない。これに関しては図６を参照のこと。
【００２５】一般に、ＲＩＥは、本発明のこの工程で用
いられ、電極領域の増大をもたらす結果となる。本発明
のこの工程のエッチング深さは、キャパシタの必要な容
量に依存するが、典型的には、約１００〜約１０，００
０ｎｍである。より好適には、エッチング深さは、約２
００ｎｍである。ビットライン１６上のレベル間誘電体
材料２０の厚さは、ビットライン１６がキャパシタから
絶縁されることを確保するように溝３０の深さよりも大
きくしなければならない。
いられ、電極領域の増大をもたらす結果となる。本発明
のこの工程のエッチング深さは、キャパシタの必要な容
量に依存するが、典型的には、約１００〜約１０，００
０ｎｍである。より好適には、エッチング深さは、約２
００ｎｍである。ビットライン１６上のレベル間誘電体
材料２０の厚さは、ビットライン１６がキャパシタから
絶縁されることを確保するように溝３０の深さよりも大
きくしなければならない。
【００２６】テーパ３２を形成するのに用いることがで
きるある種のＲＩＥは、炭素，フッ素を有するエッチャ
ントガス例えばＣＨＦ3 またはＣ4 Ｆ8 を用いて、レベ
ル間誘電体材料をパターニングすることを含むポリマラ
イズド・エッチングである。
きるある種のＲＩＥは、炭素，フッ素を有するエッチャ
ントガス例えばＣＨＦ3 またはＣ4 Ｆ8 を用いて、レベ
ル間誘電体材料をパターニングすることを含むポリマラ
イズド・エッチングである。
【００２７】本発明の一つの実施例では、クラウンの上
部は、もし必要なら、ウェットエッチングまたはドライ
エッチングのいずれかによる簡単な異方性エッチングを
用いて凹部を設けることができる。エッチング時間は、
約１０〜約５００ｎｍの範囲の凹部を設けるように選択
される。より好適には、エッチング時間は、約１００ｎ
ｍの凹部を与える。本発明のこの実施例は、図面には示
していない。
部は、もし必要なら、ウェットエッチングまたはドライ
エッチングのいずれかによる簡単な異方性エッチングを
用いて凹部を設けることができる。エッチング時間は、
約１０〜約５００ｎｍの範囲の凹部を設けるように選択
される。より好適には、エッチング時間は、約１００ｎ
ｍの凹部を与える。本発明のこの実施例は、図面には示
していない。
【００２８】ウェットエッチングが、本発明において、
凹部の面を与えるように用いられると、化学的エッチャ
ントは、Ｈ2 Ｏ2 ，クロム酸，りん酸，酢酸，ＨＦなど
からなる群から選択される。ここでは、これらの化学的
エッチャントの単独または水を含んだ混合物も意味して
いる。また、化学的エッチャントは、既知の緩衝剤を用
いて所望のＰＨに緩衝されることができる。上述した化
学的エッチャントのうち、希釈または緩衝されたＨＦ
が、最も好適である。
凹部の面を与えるように用いられると、化学的エッチャ
ントは、Ｈ2 Ｏ2 ，クロム酸，りん酸，酢酸，ＨＦなど
からなる群から選択される。ここでは、これらの化学的
エッチャントの単独または水を含んだ混合物も意味して
いる。また、化学的エッチャントは、既知の緩衝剤を用
いて所望のＰＨに緩衝されることができる。上述した化
学的エッチャントのうち、希釈または緩衝されたＨＦ
が、最も好適である。
【００２９】ドライエッチングが、クラウンの上部に凹
部を設けるのに用いられるときは、ＣＦ4 を用いる化学
的ドライエッチングが、一般に用いられる。
部を設けるのに用いられるときは、ＣＦ4 を用いる化学
的ドライエッチングが、一般に用いられる。
【００３０】図７には、本発明の次の工程が示されてい
る。本発明のこの工程によると、本発明のキャパシタの
底部電極を形成する導体材料３４は、コンタクトホール
の中および溝の中に付着され、その後、化学的機械的研
磨によってパターニングされる。底部電極を形成する際
付着されることができる適切な導体は、限定されてはい
ないが、ドープト・ポリシリコン，ＴｉＮ，ＴｉＡｌ
Ｎ，ＴａＳｉＮ、およびＷＳｉ2 ，ＣｏＳｉ2 などのよ
うなシリサイドを含む。ポリシリコンの導体は、Ｐ，Ａ
ｓまたはＳｂ，あるいはＢのようなｐドーピング剤を含
むｎドーピング剤でドープされる。
る。本発明のこの工程によると、本発明のキャパシタの
底部電極を形成する導体材料３４は、コンタクトホール
の中および溝の中に付着され、その後、化学的機械的研
磨によってパターニングされる。底部電極を形成する際
付着されることができる適切な導体は、限定されてはい
ないが、ドープト・ポリシリコン，ＴｉＮ，ＴｉＡｌ
Ｎ，ＴａＳｉＮ、およびＷＳｉ2 ，ＣｏＳｉ2 などのよ
うなシリサイドを含む。ポリシリコンの導体は、Ｐ，Ａ
ｓまたはＳｂ，あるいはＢのようなｐドーピング剤を含
むｎドーピング剤でドープされる。
【００３１】底部電極を形成する導体は、当業者にとっ
て周知の付着技術を用いることによって付着される。本
発明で用いられる最も好適な付着技術は、約５〜約６０
分間、約１０〜約８０Ｎ／ｍ2 （Ｐａ）の範囲の圧力で
行われる低圧化学的気相成長（ＬＰＣＶＤ）である。上
記付着条件の下で、導体の連続層が約２０〜約５００ｎ
ｍの厚さを有して形成される。より好適には、ＬＰＣＶ
Ｄ法は、約１００ｎｍの厚さを有する導体層を与える。
て周知の付着技術を用いることによって付着される。本
発明で用いられる最も好適な付着技術は、約５〜約６０
分間、約１０〜約８０Ｎ／ｍ2 （Ｐａ）の範囲の圧力で
行われる低圧化学的気相成長（ＬＰＣＶＤ）である。上
記付着条件の下で、導体の連続層が約２０〜約５００ｎ
ｍの厚さを有して形成される。より好適には、ＬＰＣＶ
Ｄ法は、約１００ｎｍの厚さを有する導体層を与える。
【００３２】導体材料の付着後、付着された導体は、半
導体デバイスの面を平坦にするために技術上周知の技術
である化学的機械的研磨を受ける。このような方法は、
例えば、Ｌａｓｏらの米国特許第５，２４６，８８４号
明細書に記載され、その内容はここに含まれる。
導体デバイスの面を平坦にするために技術上周知の技術
である化学的機械的研磨を受ける。このような方法は、
例えば、Ｌａｓｏらの米国特許第５，２４６，８８４号
明細書に記載され、その内容はここに含まれる。
【００３３】底部電極３４を平坦化した後、ノード誘電
体材料３６が、底部電極３４およびレベル間誘電体材料
２０の面上に付着され、次に、ノード誘電体材料３６の
中に酸素を拡散させるのに十分な条件の下で任意に酸化
処理を受ける。この酸化工程は、（Ｂａ，Ｓｒ）ＴｉＯ
3 のような高誘電体材料が用いられるときは、行われな
いことに注意すべきである。本発明のこの工程を図８に
示す。本発明に用いることができる適切なノード誘電体
材料は、Ｓｉ3 Ｎ4 ，オキシニトライド，ＴａＯ5 ，Ｔ
ｉＯ2 のような誘電体材料を含む。これらの材料のう
ち、Ｓｉ3 Ｎ4 が本発明には最も好適である。
体材料３６が、底部電極３４およびレベル間誘電体材料
２０の面上に付着され、次に、ノード誘電体材料３６の
中に酸素を拡散させるのに十分な条件の下で任意に酸化
処理を受ける。この酸化工程は、（Ｂａ，Ｓｒ）ＴｉＯ
3 のような高誘電体材料が用いられるときは、行われな
いことに注意すべきである。本発明のこの工程を図８に
示す。本発明に用いることができる適切なノード誘電体
材料は、Ｓｉ3 Ｎ4 ，オキシニトライド，ＴａＯ5 ，Ｔ
ｉＯ2 のような誘電体材料を含む。これらの材料のう
ち、Ｓｉ3 Ｎ4 が本発明には最も好適である。
【００３４】ノード誘電体材料は、当業者にとっては周
知の一般の付着技術を用いて付着され、化学的気相成長
法（ＣＶＤ）が最も好適である。標準的な付着条件を用
いると、ノード誘電体材料は、典型的には、約２〜約１
５ｎｍの厚さを有し、より好適には５ｎｍである。
知の一般の付着技術を用いて付着され、化学的気相成長
法（ＣＶＤ）が最も好適である。標準的な付着条件を用
いると、ノード誘電体材料は、典型的には、約２〜約１
５ｎｍの厚さを有し、より好適には５ｎｍである。
【００３５】ノード誘電体材料の付着後、構造は、ノー
ド誘電体材料への酸素の拡散を生じるのに有効な条件で
ある、約６００℃〜約１１００℃の範囲の温度で、約１
０秒〜約３０分間、任意に熱酸化を受ける。例えば、Ｓ
ｉ3 Ｎ4 がノード誘電体材料として用いられると、上記
の熱酸化条件は、ＳｉＯx Ｎy 層を生じる。
ド誘電体材料への酸素の拡散を生じるのに有効な条件で
ある、約６００℃〜約１１００℃の範囲の温度で、約１
０秒〜約３０分間、任意に熱酸化を受ける。例えば、Ｓ
ｉ3 Ｎ4 がノード誘電体材料として用いられると、上記
の熱酸化条件は、ＳｉＯx Ｎy 層を生じる。
【００３６】プレート電極は、上述した付着技術、例え
ばＬＰＶＣＤまたは物理的蒸着法（ＰＶＤ）を用いて、
約５０〜約５００ｎｍの厚さを有する層を形成する条件
の下で付着される。より好適には、プレート材料は、約
１００ｎｍの厚さに付着される。
ばＬＰＶＣＤまたは物理的蒸着法（ＰＶＤ）を用いて、
約５０〜約５００ｎｍの厚さを有する層を形成する条件
の下で付着される。より好適には、プレート材料は、約
１００ｎｍの厚さに付着される。
【００３７】次に、図８には、酸化されたノード誘電体
材料３６の面の付着されたプレート電極３８を示す。上
部電極として本発明で用いることができる適切なプレー
ト電極は、ポリシリコンと、シリサイドと、Ｗ，Ｃｒ，
Ａｌ，Ｐｔ，Ｐｄ，ＴｉＮなどのような導電性の金属と
を含む。
材料３６の面の付着されたプレート電極３８を示す。上
部電極として本発明で用いることができる適切なプレー
ト電極は、ポリシリコンと、シリサイドと、Ｗ，Ｃｒ，
Ａｌ，Ｐｔ，Ｐｄ，ＴｉＮなどのような導電性の金属と
を含む。
【００３８】プレート電極は、約５０〜約５００ｎｍの
厚さを有する層を形成するのに十分な条件の下で、上述
した付着法、例えばＬＰＶＣＤ法または物理的気相成長
法（ＰＶＤ）を用いて付着される。より好適には、プレ
ート材料は、約１００ｎｍの厚さに付着される。
厚さを有する層を形成するのに十分な条件の下で、上述
した付着法、例えばＬＰＶＣＤ法または物理的気相成長
法（ＰＶＤ）を用いて付着される。より好適には、プレ
ート材料は、約１００ｎｍの厚さに付着される。
【００３９】次に、プレート電極およびノード誘電体
が、プレート電極のＲＩＥと次のノード誘電体のＲＩＥ
とを含むリソグラフィ工程によりパターニングされる。
が、プレート電極のＲＩＥと次のノード誘電体のＲＩＥ
とを含むリソグラフィ工程によりパターニングされる。
【００４０】本発明の方法によって形成された最終的な
クラウン・キャパシタ構造を、図８に示す。本発明のク
ラウン・キャパシタは、一つ以上の配線レベルを有する
ことができることに注意すべきである。しかし、これら
の付加的な配線レベルは、図示しない。
クラウン・キャパシタ構造を、図８に示す。本発明のク
ラウン・キャパシタは、一つ以上の配線レベルを有する
ことができることに注意すべきである。しかし、これら
の付加的な配線レベルは、図示しない。
【００４１】本発明に、（Ｂａ，Ｓｒ）ＴｉＯ3 のよう
な高誘電率材料が用いられると、図２〜８に示す方法
は、図９に示すように変形することができる。特に、上
述した条件を用いてコンタクトホール２６に導体材料３
４を付着させた後、貴金属、好適にはＩｒが、ＰＶＤに
よって底部電極３４上に付着される。次に、構造は、約
５００〜約７００℃の温度で、約１０秒〜約３０分間ア
ニールされる。これらのアニーリング条件は、貴金属と
導電材料との反応を引き起こすのに十分であり、合成電
極４０を形成する。例えば、底部電極の導体材料として
ポリシリコンが用いられ、貴金属としてＩｒが用いられ
ると、上述したアニーリング条件は、Ｉｒがポリシリコ
ンと接触する領域にＩｒＳｉ2 を形成するのに十分であ
る。
な高誘電率材料が用いられると、図２〜８に示す方法
は、図９に示すように変形することができる。特に、上
述した条件を用いてコンタクトホール２６に導体材料３
４を付着させた後、貴金属、好適にはＩｒが、ＰＶＤに
よって底部電極３４上に付着される。次に、構造は、約
５００〜約７００℃の温度で、約１０秒〜約３０分間ア
ニールされる。これらのアニーリング条件は、貴金属と
導電材料との反応を引き起こすのに十分であり、合成電
極４０を形成する。例えば、底部電極の導体材料として
ポリシリコンが用いられ、貴金属としてＩｒが用いられ
ると、上述したアニーリング条件は、Ｉｒがポリシリコ
ンと接触する領域にＩｒＳｉ2 を形成するのに十分であ
る。
【００４２】次に、不活性の貴金属が、合成電極４０よ
りも速い速度で貴金属をエッチングするウェットエッチ
ング法を用いて除去される。この目的のために用いるこ
とができる適切なエッチャントは、ＨＣｌ：Ｈ2 Ｏ2 ま
たはＨＮＯ3 ：Ｈ2 Ｏを含む。次に、最終的な構造が、
合成電極４０上にノード誘電体材料３６を付着すること
によって設けられ、その構造を任意に熱酸化し、次に、
上述した手順を用いて構造の上にプレート電極３８を付
着する。
りも速い速度で貴金属をエッチングするウェットエッチ
ング法を用いて除去される。この目的のために用いるこ
とができる適切なエッチャントは、ＨＣｌ：Ｈ2 Ｏ2 ま
たはＨＮＯ3 ：Ｈ2 Ｏを含む。次に、最終的な構造が、
合成電極４０上にノード誘電体材料３６を付着すること
によって設けられ、その構造を任意に熱酸化し、次に、
上述した手順を用いて構造の上にプレート電極３８を付
着する。
【００４３】本発明の他の実施例を図１０および図１１
に示す。これらの実施例はまた、高誘電体材料が用いら
れるときにも適用され、多数の導体層、すなわち、コン
タクトＳｉの材料および／または任意のバリア層材料
と、電極材料とを有する。特に、図１０は、化学的機械
的研磨によって製造された合成底部電極を有するクラウ
ン・キャパシタの断面図を示し、図１１は、化学的機械
的研磨によって製造された合成底部電極と、化学的ドラ
イエッチングによって製造されたＳｉコンタクトとを有
するクラウン・キャパシタを示す。図１０および図１１
に示すクラウン・キャパシタの製造は、以下に説明す
る。コンタクトホールおよび任意の溝の中に導体材料３
４を部分的または全体的に付着させた後、付着された導
体材料３４は、技術上周知の方法によってパターニング
される。特に、図１０の導体材料３４は、化学的機械的
研磨によってパターニングされ、図１１の導体材料は、
コンタクトホール２６のみの中に部分的に付着され、コ
ンタクトホール内に導体の凹部を形成するのに有効な条
件の下で、化学的ドライエッチングによってパターニン
グされる。次に、任意のバリア層４２が、ＰＶＤまたは
ＣＶＤのような既知の技術によって付着される。本発明
で用いられる任意のバリア層は、酸素が導体材料に到達
すること、および導体材料が上記バリア層に付着された
金属と接触することを防がなければならない。本発明で
用いることができる適切なバリア材料は、ＴａＳｉＮ，
ＴｉＡｌＮ，ＴｉＮ，および種々のシリサイドを含む。
次に、Ｐｔ，Ｐｄ，Ｒｕおよびそれらの金属酸化物のよ
うな金属からなる電極材料４４が、技術上周知の条件を
用いて、物理的気相成長によってまたはＣＶＤによっ
て、任意のバリア材料または導体のいずれかの上部に付
着される。次に、電極材料４４が化学的機械的研磨によ
ってパターニングされる。次に、ノード誘電体３６およ
びプレート電極３８の各材料が、上述した条件および技
術を用いて電極材料４４の上および平坦化されたレベル
間誘電体材料２０の上に付着される。
に示す。これらの実施例はまた、高誘電体材料が用いら
れるときにも適用され、多数の導体層、すなわち、コン
タクトＳｉの材料および／または任意のバリア層材料
と、電極材料とを有する。特に、図１０は、化学的機械
的研磨によって製造された合成底部電極を有するクラウ
ン・キャパシタの断面図を示し、図１１は、化学的機械
的研磨によって製造された合成底部電極と、化学的ドラ
イエッチングによって製造されたＳｉコンタクトとを有
するクラウン・キャパシタを示す。図１０および図１１
に示すクラウン・キャパシタの製造は、以下に説明す
る。コンタクトホールおよび任意の溝の中に導体材料３
４を部分的または全体的に付着させた後、付着された導
体材料３４は、技術上周知の方法によってパターニング
される。特に、図１０の導体材料３４は、化学的機械的
研磨によってパターニングされ、図１１の導体材料は、
コンタクトホール２６のみの中に部分的に付着され、コ
ンタクトホール内に導体の凹部を形成するのに有効な条
件の下で、化学的ドライエッチングによってパターニン
グされる。次に、任意のバリア層４２が、ＰＶＤまたは
ＣＶＤのような既知の技術によって付着される。本発明
で用いられる任意のバリア層は、酸素が導体材料に到達
すること、および導体材料が上記バリア層に付着された
金属と接触することを防がなければならない。本発明で
用いることができる適切なバリア材料は、ＴａＳｉＮ，
ＴｉＡｌＮ，ＴｉＮ，および種々のシリサイドを含む。
次に、Ｐｔ，Ｐｄ，Ｒｕおよびそれらの金属酸化物のよ
うな金属からなる電極材料４４が、技術上周知の条件を
用いて、物理的気相成長によってまたはＣＶＤによっ
て、任意のバリア材料または導体のいずれかの上部に付
着される。次に、電極材料４４が化学的機械的研磨によ
ってパターニングされる。次に、ノード誘電体３６およ
びプレート電極３８の各材料が、上述した条件および技
術を用いて電極材料４４の上および平坦化されたレベル
間誘電体材料２０の上に付着される。
【００４４】上述したように、本発明の方法は、従来の
技術に比較して多くの利点を有する。例えば、一般のス
タックト・キャパシタと比較すると、付加的な処理工程
なしに増大された電極面積（３０％以上）を与える。ク
ラウン・キャパシタと比較すると、かなり簡単な方法
で、クラウン・キャパシタよりも小さい電極面積を有す
る溝を与える。さらに、本発明のクラウン・キャパシタ
構造は、次の処理のためのほぼ平坦な面を与える。これ
とは逆に、従来技術においては、平坦な面を実現するた
めに、付加的な絶縁付着または研磨工程を必要とする。
さらに、側壁スペーサが、従来のクラウン・キャパシタ
で必要とされるが、本発明では必要でない。
技術に比較して多くの利点を有する。例えば、一般のス
タックト・キャパシタと比較すると、付加的な処理工程
なしに増大された電極面積（３０％以上）を与える。ク
ラウン・キャパシタと比較すると、かなり簡単な方法
で、クラウン・キャパシタよりも小さい電極面積を有す
る溝を与える。さらに、本発明のクラウン・キャパシタ
構造は、次の処理のためのほぼ平坦な面を与える。これ
とは逆に、従来技術においては、平坦な面を実現するた
めに、付加的な絶縁付着または研磨工程を必要とする。
さらに、側壁スペーサが、従来のクラウン・キャパシタ
で必要とされるが、本発明では必要でない。
【００４５】本発明を好適な実施例について示し説明し
てきたが、当業者によれば、本発明の趣旨および範囲か
ら逸脱することなく、形態および内容において前述のお
よび他の変更を行うことができることが分かるであろ
う。
てきたが、当業者によれば、本発明の趣旨および範囲か
ら逸脱することなく、形態および内容において前述のお
よび他の変更を行うことができることが分かるであろ
う。
【００４６】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）（ａ）半導体基板，少なくとも一つのワードライ
ン，少なくとも一つのビットライン，前記ビットライン
を前記半導体基板に接続する少なくとも一つのビットラ
イン・コンタクト，平坦化されたレベル間誘電体材料を
有する半導体構造を作製する工程を含み、前記平坦化さ
れたレベル間誘電体材料が、前記半導体基板の上部にあ
り、前記ビットラインと前記ビットライン・コンタクト
と前記ワードラインとを取り囲み、（ｂ）前記半導体基
板の領域を露出するために、前記ワードラインの間の前
記平坦化されたレベル間誘電体材料内に、コンタクトホ
ールを形成する工程と、（ｃ）前記コンタクトホールで
の前記平坦化されたレベル間誘電体材料内に、前記コン
タクトホールまで完全に延びない溝を形成する工程と、
（ｄ）前記コンタクトホールおよび前記溝の中に、導体
からなる底部電極を付着する工程と、（ｅ）工程（ｄ）
で設けられた前記底部電極の材料を化学的機械的研磨に
よってパターニングする工程と、（ｆ）前記パターニン
グされた前記底部電極上に、ノード誘電体材料を付着す
る工程と、（ｇ）工程（ｆ）で作製された構造を、前記
ノード誘電体材料内に酸素を拡散するのに有効な条件の
下で選択的に熱酸化する工程と、（ｈ）前記ノード誘電
体材料または前記熱酸化されたノード誘電体材料の上
に、プレート電極を付着する工程と、を含むことを特徴
とするクラウン・キャパシタを製造する方法。 （２）工程（ｂ）の前記コンタクトホールを、前記レベ
ル間誘電体材料をリソグラフィによってパターニング
し、前記パターニングされた構造を異方性エッチングす
ることによって形成することを特徴とする、上記（１）
に記載のクラウン・キャパシタを製造する方法。 （３）前記異方性エッチングを、イオンビームエッチン
グ，レーザアブレーション，プラズマエッチング，反応
性イオンエッチングからなる群から選択することを特徴
とする、上記（２）に記載のクラウン・キャパシタを製
造する方法。 （４）前記異方性エッチングが、反応性イオンエッチン
グであることを特徴とする、上記（３）に記載のクラウ
ン・キャパシタを製造する方法。 （５）工程（ｂ）で設けられた前記コンタクトホール
が、前記レベル間誘電体層に対して約７５度〜約８９度
のテーパを有することを特徴とする、上記（１）に記載
のクラウン・キャパシタを製造する方法。 （６）前記溝を、前記レベル間誘電体材料をリソグラフ
ィでパターニングし、前記構造を異方性エッチングする
ことによって形成することを特徴とする、上記（１）に
記載のクラウン・キャパシタを製造する方法。 （７）前記異方性エッチングを、前記レベル間誘電体材
料内の前記コンタクトホールに、一定のテーパリングを
与えるのに有効な条件の下で行い、クラウン構造を作製
することを特徴とする、上記（６）に記載のクラウン・
キャパシタを製造する方法。 （８）前記テーパを、約７５度〜約８９度の角度である
ことを特徴とする、上記（７）に記載のクラウン・キャ
パシタを製造する方法。 （９）前記テーパが、炭素およびフッ素を含むエッチャ
ント・ガスを用いた反応性イオン・エッチングによって
与えることを特徴とする、上記（７）に記載のクラウン
・キャパシタを製造する方法。 （１０）前記エッチャント・ガスが、ＣＨＦ3 またはＣ
4 Ｆ8 であることを特徴とする、上記（９）に記載のク
ラウン・キャパシタを製造する方法。 （１１）前記溝の構造を、工程（ｄ）の前に、ウェット
エッチングまたはドライエッチングのいずれかによって
凹状を形成することを特徴とする、上記（１）に記載の
クラウン・キャパシタを製造する方法。 （１２）前記ウェットエッチングを、Ｈ2 Ｏ2 ，クロム
酸，りん酸，ＨＦ、およびそれらの混合物からなる群か
ら選択された化学的エッチャントを用いて行うことを特
徴とする、上記（１１）に記載のクラウン・キャパシタ
を製造する方法。 （１３）前記化学的エッチャントを、使用前に、水で希
釈するか、緩衝することを特徴とする、上記（１２）に
記載のクラウン・キャパシタを製造する方法。 （１４）前記化学的エッチャントが、希釈されたＨＦま
たは緩衝されたＨＦであることを特徴とする、上記（１
３）に記載のクラウン・キャパシタを製造する方法。 （１５）前記ドライエッチングを、ＣＦ4 ガスを用いて
行うことを特徴とする、上記（１１）に記載のクラウン
・キャパシタを製造する方法。 （１６）前記底部電極を、約１０〜約８０Ｐａの圧力
で、約５〜約６０分間、低圧化学的気相成長（ＬＰＣＶ
Ｄ）によって付着することを特徴とする、上記（１）に
記載のクラウン・キャパシタを製造する方法。 （１７）工程（ｇ）を、約６００℃〜約１１００℃の温
度で、約１０秒〜約３０分間、行うことを特徴とする、
上記（１）に記載のクラウン・キャパシタを製造する方
法。 （１８）工程（ｅ）の後であって、工程（ｆ）〜（ｇ）
の前に、前記底部電極に貴金属を付着する工程と、前記
構造を合成電極を形成するのに有効な条件の下でアニー
ルする工程と、前記構造を未反応の貴金属を除去するよ
うにエッチングする工程とを含む付加的な工程を行うこ
とを特徴とする、上記（１）に記載のクラウン・キャパ
シタを製造する方法。 （１９）工程（ｆ）を行う前に、前記パターニングされ
た導体上にバリア層を選択的に付着する工程と、前記選
択的なバリア層または前記パターニングされた導体の上
部に、Ｐｔ，Ｐｄ，Ｒｕ，およびそれらの酸化物からな
る群から選択された金属を付着する工程とを含む付加的
な工程を行うことを特徴とする、上記（１）に記載のク
ラウン・キャパシタを製造する方法。 （２０）工程（ｄ）の前記底部電極を、前記コンタクト
ホール内に導体を部分的に付着する工程と、前記溝内に
凹部を形成するのに有効な条件の下でドライエッチング
することによって前記導体をパターニングする工程と、
前記パターニングされた導体上にバリア層を選択的に付
着する工程と、前記選択的なバリア層の上、または前記
導体の上に、Ｐｔ，Ｐｄ，Ｒｕ，およびそれらの酸化物
からなる群から選択された金属を付着することによって
形成し、その後、工程（ｆ）〜（ｈ）を行うことを特徴
とする、上記（１）に記載のクラウン・キャパシタを製
造する方法。 （２１）（ａ）半導体基板，少なくとも一つのワードラ
イン，少なくとも一つのビットライン，前記ビットライ
ンを前記半導体基板に接続するための少なくとも一つの
ビットライン・コンタクト，平坦化されたレベル間誘電
体材料を有する半導体構造を備え、前記レベル間誘電体
材料が、前記半導体基板の上部にあり、前記ビットライ
ン，ワードライン，ビットライン・コンタクトを取り囲
み、コンタクトホールとクラウン状の形状を有する溝と
を有し、（ｂ）前記コンタクトホールおよび必要ならば
前記溝内に部分的または全体的にパターニングされた底
部電極材料を備え、（ｃ）前記パターニングされた底部
電極の上に選択的に形成されたバリア層を備え、（ｄ）
前記選択的なバリア層または前記パターニングされた底
部電極のいずれかの上に選択的に形成された金属層を備
え、前記金属層が、Ｐｔ，Ｐｄ，Ｒｕおよびそれらの酸
化物からなる群から選択され、（ｅ）（ｂ），（ｃ），
または（ｄ）、および前記レベル間誘電体材料の上部に
あるノード誘電体材料を備え、（ｆ）前記ノード誘電体
材料の上に付着されたプレート電極を備える、ことを特
徴とするクラウン・キャパシタ構造。
の事項を開示する。 （１）（ａ）半導体基板，少なくとも一つのワードライ
ン，少なくとも一つのビットライン，前記ビットライン
を前記半導体基板に接続する少なくとも一つのビットラ
イン・コンタクト，平坦化されたレベル間誘電体材料を
有する半導体構造を作製する工程を含み、前記平坦化さ
れたレベル間誘電体材料が、前記半導体基板の上部にあ
り、前記ビットラインと前記ビットライン・コンタクト
と前記ワードラインとを取り囲み、（ｂ）前記半導体基
板の領域を露出するために、前記ワードラインの間の前
記平坦化されたレベル間誘電体材料内に、コンタクトホ
ールを形成する工程と、（ｃ）前記コンタクトホールで
の前記平坦化されたレベル間誘電体材料内に、前記コン
タクトホールまで完全に延びない溝を形成する工程と、
（ｄ）前記コンタクトホールおよび前記溝の中に、導体
からなる底部電極を付着する工程と、（ｅ）工程（ｄ）
で設けられた前記底部電極の材料を化学的機械的研磨に
よってパターニングする工程と、（ｆ）前記パターニン
グされた前記底部電極上に、ノード誘電体材料を付着す
る工程と、（ｇ）工程（ｆ）で作製された構造を、前記
ノード誘電体材料内に酸素を拡散するのに有効な条件の
下で選択的に熱酸化する工程と、（ｈ）前記ノード誘電
体材料または前記熱酸化されたノード誘電体材料の上
に、プレート電極を付着する工程と、を含むことを特徴
とするクラウン・キャパシタを製造する方法。 （２）工程（ｂ）の前記コンタクトホールを、前記レベ
ル間誘電体材料をリソグラフィによってパターニング
し、前記パターニングされた構造を異方性エッチングす
ることによって形成することを特徴とする、上記（１）
に記載のクラウン・キャパシタを製造する方法。 （３）前記異方性エッチングを、イオンビームエッチン
グ，レーザアブレーション，プラズマエッチング，反応
性イオンエッチングからなる群から選択することを特徴
とする、上記（２）に記載のクラウン・キャパシタを製
造する方法。 （４）前記異方性エッチングが、反応性イオンエッチン
グであることを特徴とする、上記（３）に記載のクラウ
ン・キャパシタを製造する方法。 （５）工程（ｂ）で設けられた前記コンタクトホール
が、前記レベル間誘電体層に対して約７５度〜約８９度
のテーパを有することを特徴とする、上記（１）に記載
のクラウン・キャパシタを製造する方法。 （６）前記溝を、前記レベル間誘電体材料をリソグラフ
ィでパターニングし、前記構造を異方性エッチングする
ことによって形成することを特徴とする、上記（１）に
記載のクラウン・キャパシタを製造する方法。 （７）前記異方性エッチングを、前記レベル間誘電体材
料内の前記コンタクトホールに、一定のテーパリングを
与えるのに有効な条件の下で行い、クラウン構造を作製
することを特徴とする、上記（６）に記載のクラウン・
キャパシタを製造する方法。 （８）前記テーパを、約７５度〜約８９度の角度である
ことを特徴とする、上記（７）に記載のクラウン・キャ
パシタを製造する方法。 （９）前記テーパが、炭素およびフッ素を含むエッチャ
ント・ガスを用いた反応性イオン・エッチングによって
与えることを特徴とする、上記（７）に記載のクラウン
・キャパシタを製造する方法。 （１０）前記エッチャント・ガスが、ＣＨＦ3 またはＣ
4 Ｆ8 であることを特徴とする、上記（９）に記載のク
ラウン・キャパシタを製造する方法。 （１１）前記溝の構造を、工程（ｄ）の前に、ウェット
エッチングまたはドライエッチングのいずれかによって
凹状を形成することを特徴とする、上記（１）に記載の
クラウン・キャパシタを製造する方法。 （１２）前記ウェットエッチングを、Ｈ2 Ｏ2 ，クロム
酸，りん酸，ＨＦ、およびそれらの混合物からなる群か
ら選択された化学的エッチャントを用いて行うことを特
徴とする、上記（１１）に記載のクラウン・キャパシタ
を製造する方法。 （１３）前記化学的エッチャントを、使用前に、水で希
釈するか、緩衝することを特徴とする、上記（１２）に
記載のクラウン・キャパシタを製造する方法。 （１４）前記化学的エッチャントが、希釈されたＨＦま
たは緩衝されたＨＦであることを特徴とする、上記（１
３）に記載のクラウン・キャパシタを製造する方法。 （１５）前記ドライエッチングを、ＣＦ4 ガスを用いて
行うことを特徴とする、上記（１１）に記載のクラウン
・キャパシタを製造する方法。 （１６）前記底部電極を、約１０〜約８０Ｐａの圧力
で、約５〜約６０分間、低圧化学的気相成長（ＬＰＣＶ
Ｄ）によって付着することを特徴とする、上記（１）に
記載のクラウン・キャパシタを製造する方法。 （１７）工程（ｇ）を、約６００℃〜約１１００℃の温
度で、約１０秒〜約３０分間、行うことを特徴とする、
上記（１）に記載のクラウン・キャパシタを製造する方
法。 （１８）工程（ｅ）の後であって、工程（ｆ）〜（ｇ）
の前に、前記底部電極に貴金属を付着する工程と、前記
構造を合成電極を形成するのに有効な条件の下でアニー
ルする工程と、前記構造を未反応の貴金属を除去するよ
うにエッチングする工程とを含む付加的な工程を行うこ
とを特徴とする、上記（１）に記載のクラウン・キャパ
シタを製造する方法。 （１９）工程（ｆ）を行う前に、前記パターニングされ
た導体上にバリア層を選択的に付着する工程と、前記選
択的なバリア層または前記パターニングされた導体の上
部に、Ｐｔ，Ｐｄ，Ｒｕ，およびそれらの酸化物からな
る群から選択された金属を付着する工程とを含む付加的
な工程を行うことを特徴とする、上記（１）に記載のク
ラウン・キャパシタを製造する方法。 （２０）工程（ｄ）の前記底部電極を、前記コンタクト
ホール内に導体を部分的に付着する工程と、前記溝内に
凹部を形成するのに有効な条件の下でドライエッチング
することによって前記導体をパターニングする工程と、
前記パターニングされた導体上にバリア層を選択的に付
着する工程と、前記選択的なバリア層の上、または前記
導体の上に、Ｐｔ，Ｐｄ，Ｒｕ，およびそれらの酸化物
からなる群から選択された金属を付着することによって
形成し、その後、工程（ｆ）〜（ｈ）を行うことを特徴
とする、上記（１）に記載のクラウン・キャパシタを製
造する方法。 （２１）（ａ）半導体基板，少なくとも一つのワードラ
イン，少なくとも一つのビットライン，前記ビットライ
ンを前記半導体基板に接続するための少なくとも一つの
ビットライン・コンタクト，平坦化されたレベル間誘電
体材料を有する半導体構造を備え、前記レベル間誘電体
材料が、前記半導体基板の上部にあり、前記ビットライ
ン，ワードライン，ビットライン・コンタクトを取り囲
み、コンタクトホールとクラウン状の形状を有する溝と
を有し、（ｂ）前記コンタクトホールおよび必要ならば
前記溝内に部分的または全体的にパターニングされた底
部電極材料を備え、（ｃ）前記パターニングされた底部
電極の上に選択的に形成されたバリア層を備え、（ｄ）
前記選択的なバリア層または前記パターニングされた底
部電極のいずれかの上に選択的に形成された金属層を備
え、前記金属層が、Ｐｔ，Ｐｄ，Ｒｕおよびそれらの酸
化物からなる群から選択され、（ｅ）（ｂ），（ｃ），
または（ｄ）、および前記レベル間誘電体材料の上部に
あるノード誘電体材料を備え、（ｆ）前記ノード誘電体
材料の上に付着されたプレート電極を備える、ことを特
徴とするクラウン・キャパシタ構造。
【図１】従来の方法によって製造される従来のスタック
ト・キャパシタを示す断面図である。
ト・キャパシタを示す断面図である。
【図２】本発明の種々の処理工程によって製造されるド
ープト・ポリシリコンの底部電極を有するクラウン・キ
ャパシタを示す断面図である。
ープト・ポリシリコンの底部電極を有するクラウン・キ
ャパシタを示す断面図である。
【図３】本発明の種々の処理工程によって製造されるド
ープト・ポリシリコンの底部電極を有するクラウン・キ
ャパシタを示す断面図である。
ープト・ポリシリコンの底部電極を有するクラウン・キ
ャパシタを示す断面図である。
【図４】本発明の種々の処理工程によって製造されるド
ープト・ポリシリコンの底部電極を有するクラウン・キ
ャパシタを示す断面図である。
ープト・ポリシリコンの底部電極を有するクラウン・キ
ャパシタを示す断面図である。
【図５】本発明の種々の処理工程によって製造されるド
ープト・ポリシリコンの底部電極を有するクラウン・キ
ャパシタを示す断面図である。
ープト・ポリシリコンの底部電極を有するクラウン・キ
ャパシタを示す断面図である。
【図６】本発明の種々の処理工程によって製造されるド
ープト・ポリシリコンの底部電極を有するクラウン・キ
ャパシタを示す断面図である。
ープト・ポリシリコンの底部電極を有するクラウン・キ
ャパシタを示す断面図である。
【図７】本発明の種々の処理工程によって製造されるド
ープト・ポリシリコンの底部電極を有するクラウン・キ
ャパシタを示す断面図である。
ープト・ポリシリコンの底部電極を有するクラウン・キ
ャパシタを示す断面図である。
【図８】本発明の種々の処理工程によって製造されるド
ープト・ポリシリコンの底部電極を有するクラウン・キ
ャパシタを示す断面図である。
ープト・ポリシリコンの底部電極を有するクラウン・キ
ャパシタを示す断面図である。
【図９】合成電極を有するクラウン・キャパシタを示す
断面図である。
断面図である。
【図１０】本発明の種々の処理工程を用いて化学的機械
的研磨によって製造された合成底部電極を有するクラウ
ン・キャパシタの断面図である。
的研磨によって製造された合成底部電極を有するクラウ
ン・キャパシタの断面図である。
【図１１】化学的機械的研磨によって製造された底部電
極と、化学的ドライエッチングによって製造されたＳｉ
コンタクトとを有するクラウン・キャパシタを示す断面
図である。
極と、化学的ドライエッチングによって製造されたＳｉ
コンタクトとを有するクラウン・キャパシタを示す断面
図である。
１ 半導体基板 ２ 誘電体材料 ３ 底部電極 ４ ノード誘電体材料 ５ プレート電極 ６ ワードライン ７ ビットライン・コンタクト ８ ビットライン １１ ビットライン １２ 半導体基板 １４ ワードライン １６ ビットライン １７，１８ ビットライン・コンタクト ２０ レベル間誘電体材料 ２２ ベース ２４ 層 ２６ コンタクトホール ２８ 領域 ３０ 溝 ３２ 導体材料 ３４ 底部電極 ３６ 誘電体材料 ３８ プレート電極 ４０ 合成電極 ４２ バリア層 ４４ 電極材料
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デヴィッド・イー・コテッキ アメリカ合衆国 12533 ニューヨーク 州 ホープウェル ジャンクション シ ラヴァン レイク ロード 37 (56)参考文献 特開 平８−46152（ＪＰ，Ａ) 特開 平７−94680（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108
Claims (17)
- 【請求項１】（ａ）複数のワードライン、複数のビット
ライン、該ビットラインを半導体基板に接続する複数の
ビットライン・コンタクトなどを内蔵する平坦化層間誘
電体層を前記半導体基板上に積層して成る半導体構造体
を用意する工程と、 （ｂ）前記ワードラインの相互間の位置で前記半導体基
板の所定の領域を露出するように、前記平坦化層間誘電
層を貫通してコンタクトホールを形成する工程と、 （ｃ）前記コンタクトホールの外側に近接した位置で前
記平坦化層間誘電層の表面から内部に向けて所定の深さ
までテーパ付き内側壁を有する溝を形成して、前記平坦
化層間誘電層の表面にクラウン状領域を形成する工程
と、 （ｄ）前記コンタクトホールおよび前記溝の中に、底部
電極材料を付着する工程と、 （ｅ）前記底部電極材料を化学的機械的研磨によってパ
ターニングしてパターン化底部電極を形成する工程と、 （ｆ）前記底部電極上に、ノード誘電体材料を付着する
工程と、 （ｇ）工程（ｆ）で作製された構造を、前記ノード誘電
体材料内に酸素を拡散するのに有効な条件の下で熱酸化
する工程と、 （ｈ）前記熱酸化されたノード誘電体材料の上に、プレ
ート電極を付着する工程と、 を含むことを特徴とするクラウン・キャパシタを製造す
る方法。 - 【請求項２】（ａ）複数のワードライン、複数のビット
ライン、該ビットラインを半導体基板に接続する複数の
ビットライン・コンタクトなどを内蔵する平坦化層間誘
電体層を前記半導体基板上に積層して成る半導体構造体
を用意する工程と、 （ｂ）前記ワードラインの相互間の位置で前記半導体基
板の所定の領域を露出するように、前記平坦化層間誘電
層を貫通してコンタクトホールを形成する工程と、 （ｃ）前記コンタクトホールの各側に近接した位置で前
記平坦化層間誘電層の表面から内部に向けて所定の深さ
までテーパ付き内側壁を有する溝を形成して、前記平坦
化層間誘電層の表面にクラウン状領域を形成する工程
と、 （ｄ）前記コンタクトホールおよび前記溝の中に、底部
電極材料を付着する工程と、 （ｅ）前記底部電極材料を化学的機械的研磨によってパ
ターニングしてパターン化底部電極を形成する工程と、 （ｆ）前記底部電極上に、（Ｂａ，Ｓｒ）ＴｉＯ３など
の高誘電体材料のノード誘電体層を付着する工程と、 （ｇ）前記ノード誘電体層の上に、プレート電極を付着
する工程と、 を含むことを特徴とするクラウン・キャパシタを製造す
る方法。 - 【請求項３】前記工程（ｂ）の前記コンタクトホール
を、前記層間誘電体層をリソグラフィによってパターニ
ングし、次に、異方性エッチングすることによって、形
成することを特徴とする請求項１または２に記載の方
法。 - 【請求項４】前記工程（ｂ）で設けられた前記コンタク
トホールが、前記層間誘電体層に対して７５度〜８９度
のテーパを有することを特徴とする請求項１または２に
記載の方法。 - 【請求項５】前記溝を、前記層間誘電体層をリソグラフ
ィでパターニングし、次に、異方性エッチングすること
によって、形成することを特徴とする請求項１または２
に記載の方法。 - 【請求項６】前記溝内側壁のテーパが、７５度〜８９度
の角度であることを特徴とする請求項１または２に記載
の方法。 - 【請求項７】前記テーパ付き内側壁が、炭素およびフッ
素を含むエッチャント・ガスを用いた反応性イオン・エ
ッチングによって与えることを特徴とする請求項１また
は２に記載の方法。 - 【請求項８】前記工程（ｄ）の前に、前記溝の構造を、
ウェットエッチングまたはドライエッチングのいずれか
によって凹状に形成することを特徴とする請求項１また
は２に記載の方法。 - 【請求項９】前記底部電極材料を、１０〜８０Ｐａの圧
力で、５〜６０分間、低圧化学的気相成長（ＬＰＣＶ
Ｄ）によって、付着することを特徴とする請求項１また
は２に記載の方法。 - 【請求項１０】前記工程（ｇ）を、６００℃〜１１００
℃の温度で、１０秒〜３０分間、行うことを特徴とする
請求項１に記載の方法。 - 【請求項１１】前記工程（ｅ）の後であって、前記工程
（ｆ）の前に、前記底部電極に貴金属を付着する工程
と、前記底部電極および貴金属の積層を合成電極を形成
するのに有効な条件の下でアニールする工程と、未反応
の貴金属を除去するように前記合成電極をエッチングす
る工程とを含む付加的な工程を行うことを特徴とする請
求項１または２に記載の方法。 - 【請求項１２】前記工程（ｆ）に先立って、前記底部電
極上に、直接にまたはバリア層を介して、Ｐｔ，Ｐｄ，
Ｒｕ，およびそれらの酸化物からなる群から選択された
金属を付着する工程とを含む付加的な工程を行うことを
特徴とする請求項１または２に記載の方法。 - 【請求項１３】前記底部電極材料を付着する工程（ｄ）
は、前記コンタクトホール内に前記電極材料を部分的に
付着する工程と、前記溝内に凹部を形成するのに有効な
条件の下でドライエッチングすることによって前記付着
電極材料をパターニングする工程とを含むことを特徴と
する請求項１または２に記載の方法。 - 【請求項１４】表面に拡散領域を有する半導体基板と、 複数のワードライン、複数のビットライン、該ビットラ
インを前記拡散領域に接続する複数のビットライン・コ
ンタクト、前記ワードラインの間を通って前記半導体基
板の所定の領域に達するコンタクトホール、該コンタク
トホール周辺の表面領域に設けられた所定の深さの溝を
内蔵し、前記半導体基板上に積層された平坦化層間誘電
体層であって、前記溝の内側壁と前記コンタクトホール
との間隔が内部に向かう程幅広くなるようにテーパ付け
られ、コンタクトホールを頂点としてクラウン状溝領域
を表面に有する平坦化層間誘電体層と、 前記コンタクトホール内を充填し、かつ、前記溝の内側
壁および底壁に沿って延びているパターン化底部電極層
と、 前記底部電極層の上および前記平坦化層間誘電体層の上
に付着されたノード誘電体層と、 前記ノード誘電体層上に付着されたプレート電極と、 を含むことを特徴とするクラウン・キャパシタ構造。 - 【請求項１５】前記コンタクトホールの内側壁がテーパ
付きであること特徴とするクラウン・キャパシタ構造。 - 【請求項１６】前記溝の内側壁のテーパが７５度〜８９
度の角度であることを特徴とする請求項１４に記載のク
ラウン・キャパシタ構造。 - 【請求項１７】前記コンタクトホールの内側壁のテーパ
が７５度〜８９度の角度であることを特徴とする請求項
１５に記載のクラウン・キャパシタ構造。
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