JP3007892B2 - Ｓｉ／ＳｉＧｅ光電子集積回路および形成方法 - Google Patents
Ｓｉ／ＳｉＧｅ光電子集積回路および形成方法Info
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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- H01L31/035236—Superlattices; Multiple quantum well structures
- H01L31/035254—Superlattices; Multiple quantum well structures including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table, e.g. Si-SiGe superlattices
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Description
関連出願 本発明は、１９９８年３月２日出願の同時係属出願の米
国特許仮出願第６０／０７６４６２号に対する優先権を
主張する。
国特許仮出願第６０／０７６４６２号に対する優先権を
主張する。
【０００１】
【発明の属する技術分野】本発明は半導体に関し、より
詳細には、ＳｉＧｅ層によって形成された光検出器とＭ
ＯＤＦＥＴとを組み込んだ集積光電子受信装置および回
路に関する。
詳細には、ＳｉＧｅ層によって形成された光検出器とＭ
ＯＤＦＥＴとを組み込んだ集積光電子受信装置および回
路に関する。
【０００２】
【従来の技術】光ファイバ通信技術の登場により、１Ｇ
ビット／秒を超えるデータ転送速度で動作する高速光電
子装置および回路の需要が高まっている。特に、λ＝８
５０ｎｍの波長で動作するローカル・エリア・ネットワ
ークと短距離光接続の市場が拡大している。個別構成要
素よりも製造コストが低く、性能上の利点があるため、
これらの回路をモノリシックに製作することが望ましい
であろう。また、ＣＭＯＳ論理回路を含む既存のシリコ
ン・ベースの技法との互換性から生じるコスト低減のた
め、このような回路を完全にシリコン・ベースの技法で
製作することが望ましいであろう。
ビット／秒を超えるデータ転送速度で動作する高速光電
子装置および回路の需要が高まっている。特に、λ＝８
５０ｎｍの波長で動作するローカル・エリア・ネットワ
ークと短距離光接続の市場が拡大している。個別構成要
素よりも製造コストが低く、性能上の利点があるため、
これらの回路をモノリシックに製作することが望ましい
であろう。また、ＣＭＯＳ論理回路を含む既存のシリコ
ン・ベースの技法との互換性から生じるコスト低減のた
め、このような回路を完全にシリコン・ベースの技法で
製作することが望ましいであろう。
【０００３】従来の技術では、λ＝８５０ｎｍで動作す
るモノリシック集積光受信器の場合、従来、ＧａＡｓが
選択されている。これは、ＧａＡｓの好都合な固有材料
特性による。すなわち、ＧａＡｓにおける８５０ｎｍ放
射の吸収長はα-1＝１μｍであり、ＧａＡｓにおける電
子移動度は室温で約８５００ｃｍ2／Ｖｓである。Ｊ．
Ｓ．ワン（Ｗａｎｇ）等によるIEEE Phot. Tech. Lett.
5,316（1993）では、λ＝８５０ｎｍで−３ｄＢ帯域幅
が１１ＧＨｚと高い、ＧａＡｓ金属−半導体−金属（Ｍ
ＳＭ）フォトダイオードとＭＥＳＦＥＴから成る高速集
積光受信器回路製作が示されている。ＡｌＧａＡｓ／Ｇ
ａＡｓ変調ドープ電界効果トランジスタ（MODFET-modul
ation-doped FET）と集積されたＧａＡＳ ＭＳＭ光検
出器を使用して、ＧａＡｓベース受信器の性能がさらに
向上させることができた。Ｖ．Ｈｕｒｍ等によるElectr
on. Lett. 29,9（1993）では、λ＝８５０ｎｍで−３ｄ
Ｂ帯域波が１４ＧＨｚもの高さを持つこのタイプの光受
信器回路が示されている。
るモノリシック集積光受信器の場合、従来、ＧａＡｓが
選択されている。これは、ＧａＡｓの好都合な固有材料
特性による。すなわち、ＧａＡｓにおける８５０ｎｍ放
射の吸収長はα-1＝１μｍであり、ＧａＡｓにおける電
子移動度は室温で約８５００ｃｍ2／Ｖｓである。Ｊ．
Ｓ．ワン（Ｗａｎｇ）等によるIEEE Phot. Tech. Lett.
5,316（1993）では、λ＝８５０ｎｍで−３ｄＢ帯域幅
が１１ＧＨｚと高い、ＧａＡｓ金属−半導体−金属（Ｍ
ＳＭ）フォトダイオードとＭＥＳＦＥＴから成る高速集
積光受信器回路製作が示されている。ＡｌＧａＡｓ／Ｇ
ａＡｓ変調ドープ電界効果トランジスタ（MODFET-modul
ation-doped FET）と集積されたＧａＡＳ ＭＳＭ光検
出器を使用して、ＧａＡｓベース受信器の性能がさらに
向上させることができた。Ｖ．Ｈｕｒｍ等によるElectr
on. Lett. 29,9（1993）では、λ＝８５０ｎｍで−３ｄ
Ｂ帯域波が１４ＧＨｚもの高さを持つこのタイプの光受
信器回路が示されている。
【０００４】ＧａＡｓを置き換えるためには、集積Ｓｉ
ベース技法は、ＧａＡｓに匹敵する性能と、比較的低コ
ストのプロセスを有していなければならない。しかし、
Ｓｉの固有材料特性はＧａＡｓに比べてあまり有利では
ない。８５０ｎｍ放射の場合のＳｉにおける吸収長はα
-1＝２０μｍであり、これはＧａＡｓよりも１桁長い。
したがって、Ｓｉ光検出器が高い応答度を有するために
は、厚い吸収領域を有していなければならず、それによ
って検出器がきわめて低速になり、高速の場合は、吸収
領域はきわめて薄くする必要があり、その結果、応答度
が極端に悪くなる。たとえば、Ｙ．Ｓ．ヘイ（Ｈｅ）等
によるElectron. Lett. 29,9(1993）では、λ＝８７０
ｎｍで０．４８Ａ／Ｗの応答度を有するが、−３ｄＢ帯
域幅が９００ＭＨｚしかない、Ｓｉ ＮＭＯＳ技法と統
合された側方ｐ−ｉ−ｎフォトダイオードの動作が示さ
れている。さらに、これらの結果は、超高純度Ｓｉと、
３０Ｖというきわめて大きなバイアス電圧を使用しての
み可能になったものである。一方、Ｍ．Ｙ．リュウ（Ｌ
ｉｕ）等によるAppl. Phys. Lett. 65,887（1994）で
は、１００ＧＨｚを超える帯域幅を有するが、応答度が
λ＝７８０ｎｍで０．００５７Ａ／Ｗときわめて劣る、
吸収領域の厚さがわずか０．１μｍのシリコン・オン・
インシュレータ（ＳＯＩ）ＭＳＭフォトダイオードの動
作が示されている。Ｓｉフォトダイオードの帯域幅と応
答度との兼ね合いの向上は可能であり、たとえば米国特
許第５５８９７０４号では、ＳＯＩウエハ上に成長させ
たＳｉエピ層の表面を粗面化することによってＭＳＭ検
出器の応答度を４倍近く向上させることが示されてい
る。しかし、このような技法はＳＯＩ基板との使用に限
られ、この粗面化プロセスの複雑さのために実用には適
さない。また、Ｓｉ光検出器は、室温でＳｉ／ＳｉＯ2
反転層における電子移動度がＧａＡｓより数倍低く、Ｓ
ｉ ＮＭＯＳデバイスの周波数性能と利得がＧａＡｓ
ＭＥＳＦＥＴと比較してきわめて劣ることによってさら
に妨げられる。
ベース技法は、ＧａＡｓに匹敵する性能と、比較的低コ
ストのプロセスを有していなければならない。しかし、
Ｓｉの固有材料特性はＧａＡｓに比べてあまり有利では
ない。８５０ｎｍ放射の場合のＳｉにおける吸収長はα
-1＝２０μｍであり、これはＧａＡｓよりも１桁長い。
したがって、Ｓｉ光検出器が高い応答度を有するために
は、厚い吸収領域を有していなければならず、それによ
って検出器がきわめて低速になり、高速の場合は、吸収
領域はきわめて薄くする必要があり、その結果、応答度
が極端に悪くなる。たとえば、Ｙ．Ｓ．ヘイ（Ｈｅ）等
によるElectron. Lett. 29,9(1993）では、λ＝８７０
ｎｍで０．４８Ａ／Ｗの応答度を有するが、−３ｄＢ帯
域幅が９００ＭＨｚしかない、Ｓｉ ＮＭＯＳ技法と統
合された側方ｐ−ｉ−ｎフォトダイオードの動作が示さ
れている。さらに、これらの結果は、超高純度Ｓｉと、
３０Ｖというきわめて大きなバイアス電圧を使用しての
み可能になったものである。一方、Ｍ．Ｙ．リュウ（Ｌ
ｉｕ）等によるAppl. Phys. Lett. 65,887（1994）で
は、１００ＧＨｚを超える帯域幅を有するが、応答度が
λ＝７８０ｎｍで０．００５７Ａ／Ｗときわめて劣る、
吸収領域の厚さがわずか０．１μｍのシリコン・オン・
インシュレータ（ＳＯＩ）ＭＳＭフォトダイオードの動
作が示されている。Ｓｉフォトダイオードの帯域幅と応
答度との兼ね合いの向上は可能であり、たとえば米国特
許第５５８９７０４号では、ＳＯＩウエハ上に成長させ
たＳｉエピ層の表面を粗面化することによってＭＳＭ検
出器の応答度を４倍近く向上させることが示されてい
る。しかし、このような技法はＳＯＩ基板との使用に限
られ、この粗面化プロセスの複雑さのために実用には適
さない。また、Ｓｉ光検出器は、室温でＳｉ／ＳｉＯ2
反転層における電子移動度がＧａＡｓより数倍低く、Ｓ
ｉ ＮＭＯＳデバイスの周波数性能と利得がＧａＡｓ
ＭＥＳＦＥＴと比較してきわめて劣ることによってさら
に妨げられる。
【０００５】米国特許第５５２５８２８号では、吸収層
に特定の割合のＧｅを加えることによって、Ｓｉ ＭＳ
Ｍ光検出器の速度および応答度あるいはその両方を向上
させることができると記載されている。Ｓｉ1-xＧｅx合
金のＧｅ組成比を高くすると、吸収長が短くなり、電子
および正孔の移動度が増大し、それによって潜在的に高
速のデバイスになる。
に特定の割合のＧｅを加えることによって、Ｓｉ ＭＳ
Ｍ光検出器の速度および応答度あるいはその両方を向上
させることができると記載されている。Ｓｉ1-xＧｅx合
金のＧｅ組成比を高くすると、吸収長が短くなり、電子
および正孔の移動度が増大し、それによって潜在的に高
速のデバイスになる。
【０００６】また、Ｓｉ／Ｓｉ1-xＧｅx層構造上に製作
された電界効果トランジスタは、バルクＳｉトランジス
タより格段にまさる利点を示すこともわかっている。張
力ひずみＳｉ／Ｓｉ1-xＧｅx量子井戸を組み込んだｎチ
ャネルＭＯＤＦＥＴの場合、所与のゲート長デバイスで
Ｓｉ ＭＯＳＦＥＴよりも周波数性能がかなり高い。同
様の性能上の利点は、圧縮ひずみＳｉ1-yＧｅy／Ｓｉ
1-xＧｅx量子井戸上に製作されたｐチャネルＭＯＤＦＥ
Ｔでも得ることができる。たとえば、Ｍ．アラファ（Ar
afa）等によるIEEE Electron. Dev. Lett. 17,586（199
6）では、圧縮ひずみＳｉ0.7／Ｇｅ0.3／Ｓｉ0.3Ｇｅ
0.7ヘテロ構造上に製作された０．１μｍゲート長のｐ
チャネル・トランジスタについて、７０ＧＨｚの単位電
流利得遮断周波数が得られた。米国特許第５６５９１８
７号では、新たな転位を発生させる機構である変形フラ
ンク・リード発生源の活性化によって緩衝層内またはそ
の下でひずみが緩和される中間グレード付き組成緩衝層
を使用して、格子不整合基板上に恣意的なＧｅ組成を有
する緩和Ｓｉ1-xＧｅxの低欠陥密度層を成長させること
ができることが示されている。この論文は、Ｓｉ基板上
のＳｉＧｅグレード付き組成緩衝層上に成長させたＳｉ
／ＳｉＧｅヘテロ構造を使用してデバイスおよび回路を
製作する実用性を示している。最後に、米国特許第５５
３４７１３号では、緩和ＳｉＧｅ緩衝層上に成長させた
ひずみＳｉ／ＳｉＧｅ層内に形成された高移動度電子お
よび正孔チャネルを使用して相補論理回路を製作するこ
とができることが示されている。
された電界効果トランジスタは、バルクＳｉトランジス
タより格段にまさる利点を示すこともわかっている。張
力ひずみＳｉ／Ｓｉ1-xＧｅx量子井戸を組み込んだｎチ
ャネルＭＯＤＦＥＴの場合、所与のゲート長デバイスで
Ｓｉ ＭＯＳＦＥＴよりも周波数性能がかなり高い。同
様の性能上の利点は、圧縮ひずみＳｉ1-yＧｅy／Ｓｉ
1-xＧｅx量子井戸上に製作されたｐチャネルＭＯＤＦＥ
Ｔでも得ることができる。たとえば、Ｍ．アラファ（Ar
afa）等によるIEEE Electron. Dev. Lett. 17,586（199
6）では、圧縮ひずみＳｉ0.7／Ｇｅ0.3／Ｓｉ0.3Ｇｅ
0.7ヘテロ構造上に製作された０．１μｍゲート長のｐ
チャネル・トランジスタについて、７０ＧＨｚの単位電
流利得遮断周波数が得られた。米国特許第５６５９１８
７号では、新たな転位を発生させる機構である変形フラ
ンク・リード発生源の活性化によって緩衝層内またはそ
の下でひずみが緩和される中間グレード付き組成緩衝層
を使用して、格子不整合基板上に恣意的なＧｅ組成を有
する緩和Ｓｉ1-xＧｅxの低欠陥密度層を成長させること
ができることが示されている。この論文は、Ｓｉ基板上
のＳｉＧｅグレード付き組成緩衝層上に成長させたＳｉ
／ＳｉＧｅヘテロ構造を使用してデバイスおよび回路を
製作する実用性を示している。最後に、米国特許第５５
３４７１３号では、緩和ＳｉＧｅ緩衝層上に成長させた
ひずみＳｉ／ＳｉＧｅ層内に形成された高移動度電子お
よび正孔チャネルを使用して相補論理回路を製作するこ
とができることが示されている。
【０００７】光検出器、ＭＯＤＦＥＴ、およびＣＭＯＳ
論理回路のためのバルクＳｉにまさるＳｉＧｅ技法の利
点にもかかわらず、これらのデバイスを組み合わせて集
積光受信器回路を形成するという考え方は提案されてお
らず、高周波数動作と低コストＳｉ製造を可能にするよ
うにしてこれらの構造をモノリシックに集積する明確な
方法も提案されていない。
論理回路のためのバルクＳｉにまさるＳｉＧｅ技法の利
点にもかかわらず、これらのデバイスを組み合わせて集
積光受信器回路を形成するという考え方は提案されてお
らず、高周波数動作と低コストＳｉ製造を可能にするよ
うにしてこれらの構造をモノリシックに集積する明確な
方法も提案されていない。
【０００８】
【発明が解決しようとする課題】本発明の目的は、Ｓｉ
よりも高く、ＧａＡｓで達成可能な周波数性能と匹敵す
る高い周波数性能を可能にするようにして、Ｓｉ基板上
で高速かつ高応答度の光検出器をマイクロ波トランジス
タと共にモノリシックに集積する単純な手段を提供する
ことである。
よりも高く、ＧａＡｓで達成可能な周波数性能と匹敵す
る高い周波数性能を可能にするようにして、Ｓｉ基板上
で高速かつ高応答度の光検出器をマイクロ波トランジス
タと共にモノリシックに集積する単純な手段を提供する
ことである。
【０００９】本発明の他の目的は、標準Ｓｉ処理と完全
に互換性のあるプロセスを使用して光電子集積回路を製
作する方法を提供することである。
に互換性のあるプロセスを使用して光電子集積回路を製
作する方法を提供することである。
【００１０】本発明の他の目的は、高速光受信器回路を
実用ＣＭＯＳ論理回路製造技法とモノリシックに統合す
る手段を提供することである。
実用ＣＭＯＳ論理回路製造技法とモノリシックに統合す
る手段を提供することである。
【００１１】
【課題を解決するための手段】Ｓｉ基板上に光電子集積
回路（ＯＰＩＣ）を製作する設計および方法を開示す
る。これは、Ｓｉ基板上に成長させた高品質Ｓｉ／Ｓｉ
Ｇｅヘテロ構造を使用して、同一ウエハ上に高速かつ高
応答度のＳｉＧｅ光検出器を変調ドープ電解効果トラン
ジスタと共にモノリシックに集積することによって実現
される。典型的な層構造は、Ｓｉ基板と、グレード付き
（後述する）Ｇｅ含有Ｓｉ1-xＧｅx緩衝層と、厚い、非
ドープ緩和Ｓｉ1-yＧｅy緩衝層と、Ｓｉ量子井戸と、Ｓ
ｉ1-yＧｅy非ドープ・オフセット層と、ドープＳｉ1-y
Ｇｅy供給層とから成り、任意選択によりＳｉ表面層を
組み込むこともできる。メサ分離を使用し、ソース、ド
レイン、およびゲート電極を画定することによって、こ
の層構造上にＭＯＤＦＥＴを形成することができると同
時に、露出した緩衝層の表面上に交互に組み合わせたシ
ョットキー電極を付着させることによって、エッチング
表面上にＭＳＭ光検出器を製作することができる。これ
らの電極は、隣接し合う電極間に電圧を印加することに
よって下層に浸透する電界が生ずるようにして構成され
る。表面から入射する光エネルギーまたは放射エネルギ
ーによって、緩衝層内に自由キャリヤが生じ、それが電
極まで移動し、入射光のパワーに比例する電流信号を生
じさせる。光検出器と直列接続されたバイアス抵抗を使
用することによって電圧を生じさせ、それをＭＯＤＦＥ
Ｔのゲートに結合する。このＭＯＤＦＥＴは適切な負荷
に接続した場合、元の光信号を増幅する。
回路（ＯＰＩＣ）を製作する設計および方法を開示す
る。これは、Ｓｉ基板上に成長させた高品質Ｓｉ／Ｓｉ
Ｇｅヘテロ構造を使用して、同一ウエハ上に高速かつ高
応答度のＳｉＧｅ光検出器を変調ドープ電解効果トラン
ジスタと共にモノリシックに集積することによって実現
される。典型的な層構造は、Ｓｉ基板と、グレード付き
（後述する）Ｇｅ含有Ｓｉ1-xＧｅx緩衝層と、厚い、非
ドープ緩和Ｓｉ1-yＧｅy緩衝層と、Ｓｉ量子井戸と、Ｓ
ｉ1-yＧｅy非ドープ・オフセット層と、ドープＳｉ1-y
Ｇｅy供給層とから成り、任意選択によりＳｉ表面層を
組み込むこともできる。メサ分離を使用し、ソース、ド
レイン、およびゲート電極を画定することによって、こ
の層構造上にＭＯＤＦＥＴを形成することができると同
時に、露出した緩衝層の表面上に交互に組み合わせたシ
ョットキー電極を付着させることによって、エッチング
表面上にＭＳＭ光検出器を製作することができる。これ
らの電極は、隣接し合う電極間に電圧を印加することに
よって下層に浸透する電界が生ずるようにして構成され
る。表面から入射する光エネルギーまたは放射エネルギ
ーによって、緩衝層内に自由キャリヤが生じ、それが電
極まで移動し、入射光のパワーに比例する電流信号を生
じさせる。光検出器と直列接続されたバイアス抵抗を使
用することによって電圧を生じさせ、それをＭＯＤＦＥ
Ｔのゲートに結合する。このＭＯＤＦＥＴは適切な負荷
に接続した場合、元の光信号を増幅する。
【００１２】本発明の重要な態様は、Ｓｉ1-yＧｅy緩衝
層が、バルクＳｉより大きなキャリヤ移動度を有するＭ
ＯＤＦＥＴ層構造を後で成長させるための疑似基板とし
て機能するだけでなく、高速光検出器の場合、赤外線放
射に対する感度がバルクＳｉよりもはるかに高い、高感
度の吸収媒体としても機能し、したがってバルクＳｉ集
積デバイス構造よりもまさる二重の利点を備えることで
ある。具体的には、λ＝８５０ｎｍでのバルクＳｉの吸
収係数はα-1＝２０μｍであるが、ｘ＝０．２５のＳｉ
1-xＧｅxの場合、α-1＝８μｍになり、２．５倍に向上
する。この向上は、Ｓｉ1-xＧｅx合金のＧｅ成分を増や
すことによって強化することができ、ｘ＝０．７５の場
合、α-1＝５μｍとバルクＳｉの４倍になる。吸収係数
の向上により、所与の材料厚さで光により生成されるキ
ャリヤが増え、吸収層の厚さを薄くすることが可能にな
り、したがってキャリヤの遷移時間が短縮され、検出器
の速度が増す。光検出器速度は、ＳｉＧｅ合金を使用す
ることによってさらに向上する。電子の移動度と正孔の
移動度の両方がバルクＳｉと比較して向上するためであ
る。それと同時に、緩和ＳｉＧｅ緩衝層上に成長させた
ひずみ層構造は、主としてひずみによって生じる帯域分
割のため、バルクＳｉ構造と比較して大幅に向上した移
動度を有する。緩和Ｓｉ1-yＧｅy緩衝層上にエピタキシ
ャル成長させた変調ドープ張力ひずみＳｉ量子井戸内の
電子移動度は、標準Ｓｉ／ＳｉＯ2反転層より３倍高く
することができる。同様に、緩和ＳｉまたはＳｉ1-yＧ
ｅy緩衝層上に成長させた圧縮ひずみＳｉ1-zＧｅz量子
井戸（ただしｚ＞ｙ）における正孔移動度も、同様にＳ
ｉ／ＳｉＯ2反転層よりも大幅な向上を示す。これらの
向上によって、同じゲート長を有するＳｉ ＭＯＳＦＥ
Ｔデバイスよりも高い周波数で動作し、所与の周波数で
より高い利得を有するｎチャネルとｐチャネルの両方の
ＦＥＴの製作が可能になる。
層が、バルクＳｉより大きなキャリヤ移動度を有するＭ
ＯＤＦＥＴ層構造を後で成長させるための疑似基板とし
て機能するだけでなく、高速光検出器の場合、赤外線放
射に対する感度がバルクＳｉよりもはるかに高い、高感
度の吸収媒体としても機能し、したがってバルクＳｉ集
積デバイス構造よりもまさる二重の利点を備えることで
ある。具体的には、λ＝８５０ｎｍでのバルクＳｉの吸
収係数はα-1＝２０μｍであるが、ｘ＝０．２５のＳｉ
1-xＧｅxの場合、α-1＝８μｍになり、２．５倍に向上
する。この向上は、Ｓｉ1-xＧｅx合金のＧｅ成分を増や
すことによって強化することができ、ｘ＝０．７５の場
合、α-1＝５μｍとバルクＳｉの４倍になる。吸収係数
の向上により、所与の材料厚さで光により生成されるキ
ャリヤが増え、吸収層の厚さを薄くすることが可能にな
り、したがってキャリヤの遷移時間が短縮され、検出器
の速度が増す。光検出器速度は、ＳｉＧｅ合金を使用す
ることによってさらに向上する。電子の移動度と正孔の
移動度の両方がバルクＳｉと比較して向上するためであ
る。それと同時に、緩和ＳｉＧｅ緩衝層上に成長させた
ひずみ層構造は、主としてひずみによって生じる帯域分
割のため、バルクＳｉ構造と比較して大幅に向上した移
動度を有する。緩和Ｓｉ1-yＧｅy緩衝層上にエピタキシ
ャル成長させた変調ドープ張力ひずみＳｉ量子井戸内の
電子移動度は、標準Ｓｉ／ＳｉＯ2反転層より３倍高く
することができる。同様に、緩和ＳｉまたはＳｉ1-yＧ
ｅy緩衝層上に成長させた圧縮ひずみＳｉ1-zＧｅz量子
井戸（ただしｚ＞ｙ）における正孔移動度も、同様にＳ
ｉ／ＳｉＯ2反転層よりも大幅な向上を示す。これらの
向上によって、同じゲート長を有するＳｉ ＭＯＳＦＥ
Ｔデバイスよりも高い周波数で動作し、所与の周波数で
より高い利得を有するｎチャネルとｐチャネルの両方の
ＦＥＴの製作が可能になる。
【００１３】本発明は、バルクＳｉと比較して向上した
利得および周波数性能を有するＭＯＤＦＥＴデバイスと
同じ基板上に、バルクＳｉと比較して向上した速度と応
答度と、ＧａＡｓと匹敵する性能を備えたＳｉＧｅ光検
出器を製作する設計および方法を提供し、したがって、
バルクＳｉより大幅に向上し、ＧａＡｓで達成可能な光
検出回路と匹敵する、集積光検出器回路を製作する方法
を提供する。
利得および周波数性能を有するＭＯＤＦＥＴデバイスと
同じ基板上に、バルクＳｉと比較して向上した速度と応
答度と、ＧａＡｓと匹敵する性能を備えたＳｉＧｅ光検
出器を製作する設計および方法を提供し、したがって、
バルクＳｉより大幅に向上し、ＧａＡｓで達成可能な光
検出回路と匹敵する、集積光検出器回路を製作する方法
を提供する。
【００１４】本発明はさらに、基板材料の特性を変え、
ＳｉＧｅにおけるＧｅ組成とエピタキシャル層構造にお
けるひずみとを調整し、電極材料を変え、光検出器およ
びＳｉ／ＳｉＧｅ ＭＯＤＦＥＴ設計を変えることによ
って、検出器を最適化する手段を提供する。
ＳｉＧｅにおけるＧｅ組成とエピタキシャル層構造にお
けるひずみとを調整し、電極材料を変え、光検出器およ
びＳｉ／ＳｉＧｅ ＭＯＤＦＥＴ設計を変えることによ
って、検出器を最適化する手段を提供する。
【００１５】本発明はさらに、ＳｉＧｅエピタキシャル
層を組み込むＳｉ製造プロセスを使用して高速光検出器
および高移動度トランジスタ（ＭＯＳＦＥＴまたはＭＯ
ＤＦＥＴ）をモノリシックに集積する手段を提供する。
層を組み込むＳｉ製造プロセスを使用して高速光検出器
および高移動度トランジスタ（ＭＯＳＦＥＴまたはＭＯ
ＤＦＥＴ）をモノリシックに集積する手段を提供する。
【００１６】本発明はさらに、高速光検出器およびＭＯ
ＤＦＥＴ技法を製造可能ＣＭＯＳ論理回路プロセスとモ
ノリシックに統合し、チップ上に光／アナログ／ディジ
タル・サブシステム全体をモノリシックに製造できるよ
うにする手段を提供する。
ＤＦＥＴ技法を製造可能ＣＭＯＳ論理回路プロセスとモ
ノリシックに統合し、チップ上に光／アナログ／ディジ
タル・サブシステム全体をモノリシックに製造できるよ
うにする手段を提供する。
【００１７】
【発明の実施の形態】図１から図５に、ｎチャネル、Ｓ
ｉ／ＳｉＧｅ変調ドープ電界効果トランジスタ（ＭＯＤ
ＦＥＴ）１５をＳｉＧｅ金属−半導体−金属（ＭＳＭ）
光検出器と集積する本発明の一実施形態の製造シーケン
スを示す。典型的な層構造を図１に示す。これらの層
は、分子線エピタキシ、短時間熱化学気相付着、超高真
空化学気相付着（ＵＨＶ−ＣＶＤ）などの高精度エピタ
キシ技法を使用してＳｉ基板１上にエピタキシャル成長
させる。基板１は、ＳｉＧｅ、Ｇｅ、ＧａＡｓ、Ｓｉ
Ｃ、ＳＯＳ、およびＳＯＩとすることもできる。Ｓｉと
比較して異なる基板格子定数に適応するように適切な調
整が必要になる。以下の説明は、Ｓｉ基板を対象とす
る。ＵＨＶ−ＣＶＤによってＳｉ層とＳｉ1-xＧｅx層を
エピタキシャル成長させる方法の説明については、米国
特許第５２９８４５２号を参照する。Ｓｉ1-xＧｅx層の
ために、ＵＨＶ−ＣＶＤ反応室内のＳｉＨ4やＳｉ2Ｈ6
などのＳｉ含有ガスにＧｅＨ4を加える。この層の形成
中に、Ｓｉの代わりに結晶格子にＧｅがｘの量または割
合で組み込まれる。層２は、０．２〜１．５μｍの厚さ
（好ましい値は約０．５μｍ）を有し、ｘ＝０から０．
１０〜１．０の範囲の値（好ましい値はｘ＝０．２５）
まで（連続的にまたは段階的に）増大するパーセントＧ
ｅ組成を有する、Ｓｉ1-xＧｅx緩衝層からなる。本明細
書では、このようにＧｅの含有量が傾斜状に連続的にま
たは段階的に増大することを「グレード付き」または
「グレード付けされた」と呼ぶことにする。層２は、グ
レード付きＧｅ組成Ｓｉ 1-xＧｅxの層２とＳｉ基板１と
の間の格子不整合によって生じるひずみを緩和する機能
を果たす。ＧｅはＳｉの格子間隔の１．０４倍の格子間
隔を有する。したがって、ｘが０．２５に等しい緩衝層
２の緩和された上面では、上面の各軸に沿った単位セル
の格子間隔は、各軸に沿ったＳｉの単位セルの格子間隔
の約１．０１倍である。Ｓｉ1-xＧｅx層の緩和された低
欠陥上面を成長させる方法の説明については、米国特許
第５６５９１８７号を参照することができる。層２のグ
レード付き領域の後で、０．２５〜約１０μｍの厚さの
非ドープまたは意図的にはドーピングされていないＳｉ
1-yＧｅyの層３を成長させる。Ｇｅの組成はｙ＝０．１
０〜１．０の範囲であり、典型的にはｙ＝０．２５であ
る。層３は、放射エネルギーの吸収媒体の役割と、後続
の層を成長させるための緩和されたデバイス品質疑似基
板の役割を果たす。層３のバックグラウンド不純物は、
表面電極から層全体への電界の浸透を可能にするのに十
分な低さでなければならない。
ｉ／ＳｉＧｅ変調ドープ電界効果トランジスタ（ＭＯＤ
ＦＥＴ）１５をＳｉＧｅ金属−半導体−金属（ＭＳＭ）
光検出器と集積する本発明の一実施形態の製造シーケン
スを示す。典型的な層構造を図１に示す。これらの層
は、分子線エピタキシ、短時間熱化学気相付着、超高真
空化学気相付着（ＵＨＶ−ＣＶＤ）などの高精度エピタ
キシ技法を使用してＳｉ基板１上にエピタキシャル成長
させる。基板１は、ＳｉＧｅ、Ｇｅ、ＧａＡｓ、Ｓｉ
Ｃ、ＳＯＳ、およびＳＯＩとすることもできる。Ｓｉと
比較して異なる基板格子定数に適応するように適切な調
整が必要になる。以下の説明は、Ｓｉ基板を対象とす
る。ＵＨＶ−ＣＶＤによってＳｉ層とＳｉ1-xＧｅx層を
エピタキシャル成長させる方法の説明については、米国
特許第５２９８４５２号を参照する。Ｓｉ1-xＧｅx層の
ために、ＵＨＶ−ＣＶＤ反応室内のＳｉＨ4やＳｉ2Ｈ6
などのＳｉ含有ガスにＧｅＨ4を加える。この層の形成
中に、Ｓｉの代わりに結晶格子にＧｅがｘの量または割
合で組み込まれる。層２は、０．２〜１．５μｍの厚さ
（好ましい値は約０．５μｍ）を有し、ｘ＝０から０．
１０〜１．０の範囲の値（好ましい値はｘ＝０．２５）
まで（連続的にまたは段階的に）増大するパーセントＧ
ｅ組成を有する、Ｓｉ1-xＧｅx緩衝層からなる。本明細
書では、このようにＧｅの含有量が傾斜状に連続的にま
たは段階的に増大することを「グレード付き」または
「グレード付けされた」と呼ぶことにする。層２は、グ
レード付きＧｅ組成Ｓｉ 1-xＧｅxの層２とＳｉ基板１と
の間の格子不整合によって生じるひずみを緩和する機能
を果たす。ＧｅはＳｉの格子間隔の１．０４倍の格子間
隔を有する。したがって、ｘが０．２５に等しい緩衝層
２の緩和された上面では、上面の各軸に沿った単位セル
の格子間隔は、各軸に沿ったＳｉの単位セルの格子間隔
の約１．０１倍である。Ｓｉ1-xＧｅx層の緩和された低
欠陥上面を成長させる方法の説明については、米国特許
第５６５９１８７号を参照することができる。層２のグ
レード付き領域の後で、０．２５〜約１０μｍの厚さの
非ドープまたは意図的にはドーピングされていないＳｉ
1-yＧｅyの層３を成長させる。Ｇｅの組成はｙ＝０．１
０〜１．０の範囲であり、典型的にはｙ＝０．２５であ
る。層３は、放射エネルギーの吸収媒体の役割と、後続
の層を成長させるための緩和されたデバイス品質疑似基
板の役割を果たす。層３のバックグラウンド不純物は、
表面電極から層全体への電界の浸透を可能にするのに十
分な低さでなければならない。
【００１８】一実施形態では、後続層はＳｉ量子井戸層
４と、Ｓｉ1-yＧｅy非ドープまたは意図的にはドーピン
グされていないスペーサ層すなわちオフセット層５と、
ドーピングされたＳｉ1-yＧｅy供給層６と、任意選択の
Ｓｉ層７である。非ドープ層とは、層の機能に実質的に
影響を与えない程度の低さのバックグラウンド・ドーパ
ントを有する可能性がある意図的にはドーピングされて
いない層を意味する。層５および６のＧｅ組成は、ｙ＝
０．１〜１．０の範囲であり、ｙは層３の組成と同じで
あることが好ましい。Ｓｉ層４内の張力ひずみによって
生じる伝導帯分割のためにＳｉ層４に電子のための量子
井戸が形成される。ＭＯＤＦＥＴ１５の分離は、エッチ
ングされたメサ領域を形成し、それによって図２に示す
ようにエッチング領域にＳｉ1-yＧｅy緩衝層３の表面８
を露出させることによって実現される。次に、図３で、
ｎ型注入領域９を形成して、Ｓｉ量子井戸層４への低抵
抗接点の形成を容易にする。次に、図４に示すようにソ
ースおよびドレイン・メタライゼーション１０を付着さ
せ、その後で図５に示すようにゲート・メタライゼーシ
ョン１２を付着させる。
４と、Ｓｉ1-yＧｅy非ドープまたは意図的にはドーピン
グされていないスペーサ層すなわちオフセット層５と、
ドーピングされたＳｉ1-yＧｅy供給層６と、任意選択の
Ｓｉ層７である。非ドープ層とは、層の機能に実質的に
影響を与えない程度の低さのバックグラウンド・ドーパ
ントを有する可能性がある意図的にはドーピングされて
いない層を意味する。層５および６のＧｅ組成は、ｙ＝
０．１〜１．０の範囲であり、ｙは層３の組成と同じで
あることが好ましい。Ｓｉ層４内の張力ひずみによって
生じる伝導帯分割のためにＳｉ層４に電子のための量子
井戸が形成される。ＭＯＤＦＥＴ１５の分離は、エッチ
ングされたメサ領域を形成し、それによって図２に示す
ようにエッチング領域にＳｉ1-yＧｅy緩衝層３の表面８
を露出させることによって実現される。次に、図３で、
ｎ型注入領域９を形成して、Ｓｉ量子井戸層４への低抵
抗接点の形成を容易にする。次に、図４に示すようにソ
ースおよびドレイン・メタライゼーション１０を付着さ
せ、その後で図５に示すようにゲート・メタライゼーシ
ョン１２を付着させる。
【００１９】ＭＳＭ光検出器は、緩衝層３の露出面８上
に集積ショットキー電極１１を付着させることによって
形成する。製作プロセスを単純化するために、図４に示
すように、ＭＳＭ電極１１をオーム・メタライゼーショ
ン１０と同じリソグラフィ・ステップで画定することが
可能である。ＭＳＭ電極１１は、図５に示すように、隣
り合う電極間に加えられたバイアスによって、下層の吸
収層３に浸透する電界が生じるように構成する。表面８
から、または表面８を通過して入射する光または放射１
４エネルギーによって、層３内に自由キャリヤ、電子１
５、および正孔１６が生じ、それが電極１１に移動し
て、入射光に比例した電流信号が生じる。
に集積ショットキー電極１１を付着させることによって
形成する。製作プロセスを単純化するために、図４に示
すように、ＭＳＭ電極１１をオーム・メタライゼーショ
ン１０と同じリソグラフィ・ステップで画定することが
可能である。ＭＳＭ電極１１は、図５に示すように、隣
り合う電極間に加えられたバイアスによって、下層の吸
収層３に浸透する電界が生じるように構成する。表面８
から、または表面８を通過して入射する光または放射１
４エネルギーによって、層３内に自由キャリヤ、電子１
５、および正孔１６が生じ、それが電極１１に移動し
て、入射光に比例した電流信号が生じる。
【００２０】図６に、図１から図５に示すデバイスを接
続して単純な光検出器回路１７を形成する方式を示す。
正ＭＳＭ電極にバイアス電圧Ｖdiodeを印加する一方、
負電極をデプレション・モード・トランジスタ１８のゲ
ートと、バイアス抵抗１９Ｒ biasとに接続する。バイア
ス抵抗Ｒbiasは負供給電圧−Ｖｓｓに接続されている。
トランジスタのドレインは供給電圧Ｖｄｄに接続され、
ソースは負荷抵抗２０Ｒloadに接続され、負荷抵抗２０
Ｒloadは接地に接続されている。この構成では、入射光
によって誘発された光電流によってバイアス抵抗１９両
端間に電圧が生じ、この電圧がトランジスタ１８のゲー
トに入力され、それによってトランジスタ電流を変調
し、出力リード２１Ｖoutで増幅信号が生じる。抵抗１
９および２０は、チップ上に光検出器２２およびトラン
ジスタ１８と共に形成し、相互接続することができ、こ
れは当技術分野で周知である。たとえば回路を応用分野
に合わせて最適化するためのより多くのトランジスタを
使用する、その他の光電子回路も形成することができ
る。
続して単純な光検出器回路１７を形成する方式を示す。
正ＭＳＭ電極にバイアス電圧Ｖdiodeを印加する一方、
負電極をデプレション・モード・トランジスタ１８のゲ
ートと、バイアス抵抗１９Ｒ biasとに接続する。バイア
ス抵抗Ｒbiasは負供給電圧−Ｖｓｓに接続されている。
トランジスタのドレインは供給電圧Ｖｄｄに接続され、
ソースは負荷抵抗２０Ｒloadに接続され、負荷抵抗２０
Ｒloadは接地に接続されている。この構成では、入射光
によって誘発された光電流によってバイアス抵抗１９両
端間に電圧が生じ、この電圧がトランジスタ１８のゲー
トに入力され、それによってトランジスタ電流を変調
し、出力リード２１Ｖoutで増幅信号が生じる。抵抗１
９および２０は、チップ上に光検出器２２およびトラン
ジスタ１８と共に形成し、相互接続することができ、こ
れは当技術分野で周知である。たとえば回路を応用分野
に合わせて最適化するためのより多くのトランジスタを
使用する、その他の光電子回路も形成することができ
る。
【００２１】図７に、ＭＳＭ光検出器が、緩和緩衝層３
の表面８から下方に基板１まで延びる深い分離トレンチ
２３によって囲まれている点を除けば図５と同じである
本発明の他の実施形態を示す。分離トレンチ２３は、Ｓ
ｉ1-yＧｅy緩衝層３内で発生したキャリヤを、検出器幾
何形状のすぐ下の領域外に側方に拡散しないように閉じ
こめる役割を果たす。このトレンチは、検出器幾何形状
のすぐ下の強電界領域の外部で発生した遅いキャリヤが
表面電極１１によって集められないように分離し、それ
によって高周波数性能を向上させる役割も果たす。さら
に、深い分離トレンチ２３は、誘電材料２４を充填する
ことによって平坦化することができる。トレンチは、図
２のメサ分離の前に深い分離トレンチ２３をエッチング
し、次にトレンチに誘電材料２４を充填し、その後で平
坦化ステップを行うことによって、図１から図５に示す
製作方式に容易に組み込むことができる。次に、図２か
ら図５に示すように後続の製作ステップを行うことがで
きる。
の表面８から下方に基板１まで延びる深い分離トレンチ
２３によって囲まれている点を除けば図５と同じである
本発明の他の実施形態を示す。分離トレンチ２３は、Ｓ
ｉ1-yＧｅy緩衝層３内で発生したキャリヤを、検出器幾
何形状のすぐ下の領域外に側方に拡散しないように閉じ
こめる役割を果たす。このトレンチは、検出器幾何形状
のすぐ下の強電界領域の外部で発生した遅いキャリヤが
表面電極１１によって集められないように分離し、それ
によって高周波数性能を向上させる役割も果たす。さら
に、深い分離トレンチ２３は、誘電材料２４を充填する
ことによって平坦化することができる。トレンチは、図
２のメサ分離の前に深い分離トレンチ２３をエッチング
し、次にトレンチに誘電材料２４を充填し、その後で平
坦化ステップを行うことによって、図１から図５に示す
製作方式に容易に組み込むことができる。次に、図２か
ら図５に示すように後続の製作ステップを行うことがで
きる。
【００２２】図８に、層２の上の緩和緩衝層３８が一定
組成合金Ｓｉ1-yＧｅyではなく対称ひずみ超格子から成
る点を除けば図５に示すものと同じである、本発明の他
の実施形態を示す。超格子は、交互になったＳｉ1-xＧ
ｅx３５とＳｉ1-zＧｅz３６の層から成り（ただしｘ＜
ｙ＜ｚ）、緩衝層３８内の平均組成がｙと等しくなるよ
うなＧｅ組成を有する（ただし、ｙは０．１〜０．９の
範囲であり、好ましい値は０．２５である）。Ｓｉ1-x
Ｇｅx層３５内の張力ひずみと、Ｓｉ1-zＧｅz層３６内
の圧縮ひずみは、緩衝層３８の実効バンド・ギャップを
小さくすることによって放射の吸収を強化する。光によ
って生成されたキャリヤが、ひずみ層３５および３６に
よって形成されたポテンシャル井戸にトラップされない
ように保証するため、緩衝層３８のＧｅ組成を連続的に
グレード付けし、急なポテンシャル・プロファイルでは
なく滑らかなポテンシャル・プロファイルになるように
することができる。この状況を、図９に略図で示す。図
９では、交互になったひずみ層３５および３６の曲線４
１および４２によって示されている伝導帯および価電子
帯エッジが、一定組成層の曲線４３および４４によって
示されている伝導帯および価電子帯エッジと共にプロッ
トされている。矢印４５で示された対称超格子Ｅ g2の平
均バンド・ギャップは、矢印４６によって示された一定
組成層Ｅg1の平均バンド・ギャップより小さくなり、そ
れによって対称超格子内の光吸収度が大きくなる。層３
８内には正味ひずみが蓄積されないため、図８に示すＭ
ＯＤＦＥＴ１５構造の動作は対称超格子の影響を受けな
い。したがって、超格子３８を成長させた後、ＭＯＤＦ
ＥＴ１５層４〜７を成長させる前に薄い一定組成Ｓｉ
1-yＧｅy層３７のみを付着させるだけでよい。層３７の
場合、ｙは０．１〜０．９の範囲であり、層３８の平均
Ｇｅ組成と等しいことが好ましい。
組成合金Ｓｉ1-yＧｅyではなく対称ひずみ超格子から成
る点を除けば図５に示すものと同じである、本発明の他
の実施形態を示す。超格子は、交互になったＳｉ1-xＧ
ｅx３５とＳｉ1-zＧｅz３６の層から成り（ただしｘ＜
ｙ＜ｚ）、緩衝層３８内の平均組成がｙと等しくなるよ
うなＧｅ組成を有する（ただし、ｙは０．１〜０．９の
範囲であり、好ましい値は０．２５である）。Ｓｉ1-x
Ｇｅx層３５内の張力ひずみと、Ｓｉ1-zＧｅz層３６内
の圧縮ひずみは、緩衝層３８の実効バンド・ギャップを
小さくすることによって放射の吸収を強化する。光によ
って生成されたキャリヤが、ひずみ層３５および３６に
よって形成されたポテンシャル井戸にトラップされない
ように保証するため、緩衝層３８のＧｅ組成を連続的に
グレード付けし、急なポテンシャル・プロファイルでは
なく滑らかなポテンシャル・プロファイルになるように
することができる。この状況を、図９に略図で示す。図
９では、交互になったひずみ層３５および３６の曲線４
１および４２によって示されている伝導帯および価電子
帯エッジが、一定組成層の曲線４３および４４によって
示されている伝導帯および価電子帯エッジと共にプロッ
トされている。矢印４５で示された対称超格子Ｅ g2の平
均バンド・ギャップは、矢印４６によって示された一定
組成層Ｅg1の平均バンド・ギャップより小さくなり、そ
れによって対称超格子内の光吸収度が大きくなる。層３
８内には正味ひずみが蓄積されないため、図８に示すＭ
ＯＤＦＥＴ１５構造の動作は対称超格子の影響を受けな
い。したがって、超格子３８を成長させた後、ＭＯＤＦ
ＥＴ１５層４〜７を成長させる前に薄い一定組成Ｓｉ
1-yＧｅy層３７のみを付着させるだけでよい。層３７の
場合、ｙは０．１〜０．９の範囲であり、層３８の平均
Ｇｅ組成と等しいことが好ましい。
【００２３】ＳｉＧｅＭＳＭ光検出器がｐチャネルＭＯ
ＤＦＥＴ４７と共に集積された、本発明の他の実施形態
を図１０に示す。この構成は、図１から図５に示す構成
と類似した、グレード付き緩衝層２と、それに続く一定
組成Ｓｉ1-yＧｅy吸収層３とから成る。これらの層の後
に、Ｓｉ1-wＧｅw（ただしｗ＜ｙ）のドープ供給層４８
と、非ドープＳｉ1-yＧｅyスペーサ層４９と、圧縮ひず
みを受けたＳｉ1-zＧｅz（ただしｚ＞ｙ）量子井戸層５
０と、非ドープＳｉ1-yＧｅyスペーサ層５１と、任意選
択の薄いＳｉ層５２とから成るｐチャネルＭＯＤＦＥＴ
４７の層構造が続く。この実施形態のＧｅのパーセンテ
ージは、ｙ＝０．１〜０．９、ｗ＝０〜０．５、および
ｚ＝０．５〜１．０の範囲で変えることができる。この
実施形態は、高Ｇｅ含有緩衝層３がきわめて効率的な光
吸収度を生じさせるためきわめて有用であり、さらに、
Ｓｉ1-zＧｅz量子井戸層５０内の圧縮ひずみのために、
ｐチャネルＭＯＤＦＥＴ内にきわめて高い正孔移動度を
生じさせるのに理想的であり、移動度が合金散乱によっ
て低下しない純Ｇｅチャネルの場合には特にそうであ
る。ＭＯＤＦＥＴ４７は、図１から図５に示すｎ型デバ
イスのプロセスと同様に製作することができ、メサ・エ
ッチングを使用してＭＯＤＦＥＴ４７を分離し、光検出
器吸収層３の表面８を露出させる。次に、ｐ型注入領域
５３を形成して、Ｓｉ1-zＧｅz量子井戸層５０との低抵
抗接点を形成する。次に、ソースおよびドレイン・メタ
ライゼーション５４を付着させ、その後にゲート・メタ
ライゼーション５６を付着させる。図１０に示す実施形
態は、ＭＯＤＦＥＴ４７のゲート・メタライゼーション
５６と同じリソグラフィ・ステップでＭＳＭ電極５５を
画定することによって、製作ステップ数を減らして製作
することもできる。
ＤＦＥＴ４７と共に集積された、本発明の他の実施形態
を図１０に示す。この構成は、図１から図５に示す構成
と類似した、グレード付き緩衝層２と、それに続く一定
組成Ｓｉ1-yＧｅy吸収層３とから成る。これらの層の後
に、Ｓｉ1-wＧｅw（ただしｗ＜ｙ）のドープ供給層４８
と、非ドープＳｉ1-yＧｅyスペーサ層４９と、圧縮ひず
みを受けたＳｉ1-zＧｅz（ただしｚ＞ｙ）量子井戸層５
０と、非ドープＳｉ1-yＧｅyスペーサ層５１と、任意選
択の薄いＳｉ層５２とから成るｐチャネルＭＯＤＦＥＴ
４７の層構造が続く。この実施形態のＧｅのパーセンテ
ージは、ｙ＝０．１〜０．９、ｗ＝０〜０．５、および
ｚ＝０．５〜１．０の範囲で変えることができる。この
実施形態は、高Ｇｅ含有緩衝層３がきわめて効率的な光
吸収度を生じさせるためきわめて有用であり、さらに、
Ｓｉ1-zＧｅz量子井戸層５０内の圧縮ひずみのために、
ｐチャネルＭＯＤＦＥＴ内にきわめて高い正孔移動度を
生じさせるのに理想的であり、移動度が合金散乱によっ
て低下しない純Ｇｅチャネルの場合には特にそうであ
る。ＭＯＤＦＥＴ４７は、図１から図５に示すｎ型デバ
イスのプロセスと同様に製作することができ、メサ・エ
ッチングを使用してＭＯＤＦＥＴ４７を分離し、光検出
器吸収層３の表面８を露出させる。次に、ｐ型注入領域
５３を形成して、Ｓｉ1-zＧｅz量子井戸層５０との低抵
抗接点を形成する。次に、ソースおよびドレイン・メタ
ライゼーション５４を付着させ、その後にゲート・メタ
ライゼーション５６を付着させる。図１０に示す実施形
態は、ＭＯＤＦＥＴ４７のゲート・メタライゼーション
５６と同じリソグラフィ・ステップでＭＳＭ電極５５を
画定することによって、製作ステップ数を減らして製作
することもできる。
【００２４】緩衝層のＧｅ含有量が増えるにつれて、バ
ンド・ギャップが小さくなり、それによってフォトダイ
オードの暗電流が大きくなる。プロセスを大幅に複雑化
せずに暗電流を少なくする方法は、光検出器の１つ置き
の電極に異なる材料を使用することである。図１１に、
ＭＳＭフォトダイオードの正バイアス電極６０が正孔に
対して高いショットキー障壁高さを有し、負バイアス電
極６１が電子に対して高いショットキー障壁高さを有す
る、本発明の一実施形態を示す。製作プロセスを単純化
するために、正バイアス（負バイアス）電極６０（６
１）をオーム（ゲート）メタライゼーション１０（１
２）と同じリソグラフィ・ステップで画定することがで
きる。正バイアスＭＳＭ電極およびオーム接点材料とし
て可能な候補は、Ｅｒ、Ｗ、Ｔｉ、Ｎｉ、およびＣｏで
あり、負バイアスＭＳＭ電極およびゲート材料はＰｔま
たはＩｒである。
ンド・ギャップが小さくなり、それによってフォトダイ
オードの暗電流が大きくなる。プロセスを大幅に複雑化
せずに暗電流を少なくする方法は、光検出器の１つ置き
の電極に異なる材料を使用することである。図１１に、
ＭＳＭフォトダイオードの正バイアス電極６０が正孔に
対して高いショットキー障壁高さを有し、負バイアス電
極６１が電子に対して高いショットキー障壁高さを有す
る、本発明の一実施形態を示す。製作プロセスを単純化
するために、正バイアス（負バイアス）電極６０（６
１）をオーム（ゲート）メタライゼーション１０（１
２）と同じリソグラフィ・ステップで画定することがで
きる。正バイアスＭＳＭ電極およびオーム接点材料とし
て可能な候補は、Ｅｒ、Ｗ、Ｔｉ、Ｎｉ、およびＣｏで
あり、負バイアスＭＳＭ電極およびゲート材料はＰｔま
たはＩｒである。
【００２５】図１２に、負バイアス・フォトダイオード
電極６１がＰｔやＩｒなど、電子に対して高ショットキ
ー障壁を有する材料から成り、正バイアス電極がｎ型ド
ープ領域６３と、領域６３へのオーム接点を形成する電
極６４とから成る、本発明の他の実施形態を示す。図１
１に示すように、製作プロセスは、ｎ型ドープ領域６３
と正バイアス電極６４を、ＭＯＤＦＥＴ１５ソース−ド
レイン注入９と同時に製作し、オーム・メタライゼーシ
ョン１０と負バイアス電極６１をＭＯＤＦＥＴゲート・
メタライゼーション１２と同時に製作することによって
単純化することができる。
電極６１がＰｔやＩｒなど、電子に対して高ショットキ
ー障壁を有する材料から成り、正バイアス電極がｎ型ド
ープ領域６３と、領域６３へのオーム接点を形成する電
極６４とから成る、本発明の他の実施形態を示す。図１
１に示すように、製作プロセスは、ｎ型ドープ領域６３
と正バイアス電極６４を、ＭＯＤＦＥＴ１５ソース−ド
レイン注入９と同時に製作し、オーム・メタライゼーシ
ョン１０と負バイアス電極６１をＭＯＤＦＥＴゲート・
メタライゼーション１２と同時に製作することによって
単純化することができる。
【００２６】図１３に、フォトダイオードが側方ｐ−ｉ
−ｎ幾何形状から成り、正バイアス・フォトダイオード
電極がｎ型ドープ領域６３と、領域６３へのオーム接点
を形成する電極６４とから成り、負バイアス・フォトダ
イオード電極がｐ型ドープ領域６５と、領域６５へのオ
ーム接点を形成する電極６６とから成る、本発明の他の
実施形態を示す。
−ｎ幾何形状から成り、正バイアス・フォトダイオード
電極がｎ型ドープ領域６３と、領域６３へのオーム接点
を形成する電極６４とから成り、負バイアス・フォトダ
イオード電極がｐ型ドープ領域６５と、領域６５へのオ
ーム接点を形成する電極６６とから成る、本発明の他の
実施形態を示す。
【００２７】光検出器の性能は、基板の特性を変えるこ
とによって最適化することができる。たとえば、図１４
に、基板がＳＯＩウエハ７０であり、厚いＳｉ基板７１
と、ＳｉＯ2層７２と、約２００ｎｍの厚さのＳｉ層７
３とから成る、図５と類似した構造を示す。ＭＯＤＦＥ
Ｔ１５の性能を低下させることなく、ＳｉＯ2層７２の
下のＳｉ基板７１内で発生した遅いキャリヤがＭＳＭ表
面電極１１に達しないようにし、それによって検出器の
速度を増すことによって、ＳｉＯ2層７２はＳｉＧｅ
ＭＳＭ光検出器の性能を向上させることができる。反射
して緩衝層３内に戻る光の量は、ＳｉＯ2層７２の厚さ
をλ／４ｎ（ただしλは入射光の波長、ｎはＳｉＯ2の
屈折率）の奇数整数倍数に等しくなるように調整するこ
とによって最大化することができる。
とによって最適化することができる。たとえば、図１４
に、基板がＳＯＩウエハ７０であり、厚いＳｉ基板７１
と、ＳｉＯ2層７２と、約２００ｎｍの厚さのＳｉ層７
３とから成る、図５と類似した構造を示す。ＭＯＤＦＥ
Ｔ１５の性能を低下させることなく、ＳｉＯ2層７２の
下のＳｉ基板７１内で発生した遅いキャリヤがＭＳＭ表
面電極１１に達しないようにし、それによって検出器の
速度を増すことによって、ＳｉＯ2層７２はＳｉＧｅ
ＭＳＭ光検出器の性能を向上させることができる。反射
して緩衝層３内に戻る光の量は、ＳｉＯ2層７２の厚さ
をλ／４ｎ（ただしλは入射光の波長、ｎはＳｉＯ2の
屈折率）の奇数整数倍数に等しくなるように調整するこ
とによって最大化することができる。
【００２８】同様に、図１５に示すように、基板は、層
内の光によって生成されたキャリヤを表面電極１１に達
する前に再結合させる濃くドーピングされた（＞１０18
ｃｍ -3）Ｓｉウエハ７４で構成することができる。濃く
ドーピングされた基板７４は、ＭＳＭ交互電極１１によ
って生じる電界が基板７４内に侵入するのを防ぐ役割も
果たし、それによって非ドープＳｉＧｅ吸収層３内の電
界強度が増し、それに続いて検出器の速度が向上する。
内の光によって生成されたキャリヤを表面電極１１に達
する前に再結合させる濃くドーピングされた（＞１０18
ｃｍ -3）Ｓｉウエハ７４で構成することができる。濃く
ドーピングされた基板７４は、ＭＳＭ交互電極１１によ
って生じる電界が基板７４内に侵入するのを防ぐ役割も
果たし、それによって非ドープＳｉＧｅ吸収層３内の電
界強度が増し、それに続いて検出器の速度が向上する。
【００２９】図１６に示すように、基板１のＭＳＭ交互
電極１１の下の領域７４内のみを選択的にドーピングす
ることによって、基板キャパシタンスを図１５に示す実
施形態と比較して減らすことができる。選択的にドーピ
ングされた領域７５は、Ｓｉ／ＳｉＧｅエピ層を成長さ
せる前にイオン注入を使用して容易に形成することがで
き、後でＭＳＭ交互電極１１と位置合わせする。
電極１１の下の領域７４内のみを選択的にドーピングす
ることによって、基板キャパシタンスを図１５に示す実
施形態と比較して減らすことができる。選択的にドーピ
ングされた領域７５は、Ｓｉ／ＳｉＧｅエピ層を成長さ
せる前にイオン注入を使用して容易に形成することがで
き、後でＭＳＭ交互電極１１と位置合わせする。
【００３０】図１９の曲線７７は、図１７および図１８
の断面図および上面図に図示された２．８μｍの厚さに
あるＳｉ0.75Ｇｅ0.25吸収層を含むＳｉＧｅ ＭＳＭ光
検出器の周波数応答を示すグラフである。図１９で、縦
座標は正規化光応答（ｄＢ）を表し、横座標は周波数
（Ｈｚ）を表す。このデバイスは、０．１Ａ／Ｗの直流
応答度を有し、＋５Ｖのバイアス電圧の場合、λ＝８５
０ｎｍで０．９５ＧＨｚ（２．７ＧＨｚ）の−３ｄＢ
（−６ｄＢ）帯域幅を示した。本発明者が知る限りで
は、これは、λ＝８５０ｎｍの入射放射について結晶Ｓ
ｉＧｅ ＭＳＭ光検出器で現在までに達成された最高の
帯域幅である。
の断面図および上面図に図示された２．８μｍの厚さに
あるＳｉ0.75Ｇｅ0.25吸収層を含むＳｉＧｅ ＭＳＭ光
検出器の周波数応答を示すグラフである。図１９で、縦
座標は正規化光応答（ｄＢ）を表し、横座標は周波数
（Ｈｚ）を表す。このデバイスは、０．１Ａ／Ｗの直流
応答度を有し、＋５Ｖのバイアス電圧の場合、λ＝８５
０ｎｍで０．９５ＧＨｚ（２．７ＧＨｚ）の−３ｄＢ
（−６ｄＢ）帯域幅を示した。本発明者が知る限りで
は、これは、λ＝８５０ｎｍの入射放射について結晶Ｓ
ｉＧｅ ＭＳＭ光検出器で現在までに達成された最高の
帯域幅である。
【００３１】図２０に、図５のＭＯＤＦＥＴ１５ときわ
めて類似して製作されたｎチャネルＭＯＤＦＥＴの周波
数応答を示す。図２０で、曲線７８はｎチャネルＭＯＤ
ＦＥＴの電流利得と周波数との関係を示し、曲線７９は
最大有能利得と周波数との関係を示す。図２０で、左の
縦座標は電流利得（ｄＢ）を表し右の縦座標は最大有能
利得（ｄＢ）を表し、横座標は周波数を表す。このデバ
イスは、０．７μｍのゲート長で３１ＧＨｚの単位利得
遮断周波数を示し、これは同じゲート長のバルクＳｉ
ＭＯＳＦＥＴよりはるかに優れている。集積回路の個々
の構成要素における図１９の曲線７７と図２０の曲線７
８および７９に示す結果は、本発明の実現可能性を示し
ており、本明細書に記載の簡単な集積方法を考えれば特
にそうである。
めて類似して製作されたｎチャネルＭＯＤＦＥＴの周波
数応答を示す。図２０で、曲線７８はｎチャネルＭＯＤ
ＦＥＴの電流利得と周波数との関係を示し、曲線７９は
最大有能利得と周波数との関係を示す。図２０で、左の
縦座標は電流利得（ｄＢ）を表し右の縦座標は最大有能
利得（ｄＢ）を表し、横座標は周波数を表す。このデバ
イスは、０．７μｍのゲート長で３１ＧＨｚの単位利得
遮断周波数を示し、これは同じゲート長のバルクＳｉ
ＭＯＳＦＥＴよりはるかに優れている。集積回路の個々
の構成要素における図１９の曲線７７と図２０の曲線７
８および７９に示す結果は、本発明の実現可能性を示し
ており、本明細書に記載の簡単な集積方法を考えれば特
にそうである。
【００３２】図１６に示す選択的にドーピングされた基
板を修正して、垂直方向のｐ−ｉ−ｎ光検出器８０をｎ
またはｐチャネルＭＯＤＦＥＴ１５と共に集積すること
もできる。このような実施形態を図２１に示す。図２１
では、図５で説明したようにｎ型変調ドープ・ヘテロ構
造を使用してｐ−ｉ−ｎ光検出器８０とｎチャネルＭＯ
ＤＦＥＴ１５が製作される。この実施形態では、ｎ型注
入領域８０と上部接点８１が、Ｓｉ／ＳｉＧｅエピ層２
および３の成長の前に形成された濃くドーピングされた
ｐ型領域８２と位置合わせされたとき、ｐ−ｉーｎ光検
出器８０が形成される。下部接点８３は、図２１に示す
ように下方に基板１までエッチングすることによって形
成される。図２１の実施形態は、ｐ−ｉ−ｎ検出器８０
の上部接点８１を前にｎ型にドーピングする必要がある
ため、この接点を形成するためにｎチャネル変調ドープ
領域４〜７をエッチングして除去する必要がないという
利点を有する。この実施形態は、図８および図９で説明
した対称超格子から成る緩衝層３８と共に使用すること
もできる。この実施形態に示すＭＯＤＥＦＥＴ１５は、
ｎチャネル・デバイスである。ｐチャネルＭＯＤＦＥＴ
と共に集積するために、ｐ−ｉ−ｎ接点８０〜８３のド
ーピングと極性を反転させることができる。このｐ−ｉ
−ｎ構成は、強電界領域でキャリヤが常に生成され、検
出器電極８１および８３が吸収領域３の上部と下部の両
方にあるために光生成キャリヤが移動しなければならな
い距離が短縮されるという利点を有する。
板を修正して、垂直方向のｐ−ｉ−ｎ光検出器８０をｎ
またはｐチャネルＭＯＤＦＥＴ１５と共に集積すること
もできる。このような実施形態を図２１に示す。図２１
では、図５で説明したようにｎ型変調ドープ・ヘテロ構
造を使用してｐ−ｉ−ｎ光検出器８０とｎチャネルＭＯ
ＤＦＥＴ１５が製作される。この実施形態では、ｎ型注
入領域８０と上部接点８１が、Ｓｉ／ＳｉＧｅエピ層２
および３の成長の前に形成された濃くドーピングされた
ｐ型領域８２と位置合わせされたとき、ｐ−ｉーｎ光検
出器８０が形成される。下部接点８３は、図２１に示す
ように下方に基板１までエッチングすることによって形
成される。図２１の実施形態は、ｐ−ｉ−ｎ検出器８０
の上部接点８１を前にｎ型にドーピングする必要がある
ため、この接点を形成するためにｎチャネル変調ドープ
領域４〜７をエッチングして除去する必要がないという
利点を有する。この実施形態は、図８および図９で説明
した対称超格子から成る緩衝層３８と共に使用すること
もできる。この実施形態に示すＭＯＤＥＦＥＴ１５は、
ｎチャネル・デバイスである。ｐチャネルＭＯＤＦＥＴ
と共に集積するために、ｐ−ｉ−ｎ接点８０〜８３のド
ーピングと極性を反転させることができる。このｐ−ｉ
−ｎ構成は、強電界領域でキャリヤが常に生成され、検
出器電極８１および８３が吸収領域３の上部と下部の両
方にあるために光生成キャリヤが移動しなければならな
い距離が短縮されるという利点を有する。
【００３３】図２２に、標準Ｓｉ ＭＯＳＦＥＴまたは
ＣＭＯＳプロセスの製作方式と類似した製作方式を使用
してＭＳＭフォトダイオード８５とＭＯＤＦＥＴ８６を
どのように集積することができるかを示す。好ましい実
施形態では、この層構造は図１で使用されているものと
同じである。ＭＯＤＦＥＴ８６は、薄いゲート酸化物層
９０を付着させ、その後で非ドープ・ポリシリコン層を
付着させ、それをパターン形成およびエッチングしてゲ
ート電極９１を画定する。次に、イオン注入を行ってｎ
型ソースおよびドレイン領域９２を画定し、その際、ポ
リシリコン・ゲート電極９１を自己位置合わせ注入マス
クとして使用する。次に、メサ分離エッチングを行い、
それによって緩衝層３の表面８をエッチング領域内に露
出させる。次に、窒化シリコンなどの絶縁層９３を付着
させ、次にエッチングして側壁スペーサ領域９４を形成
する。最後に、金属を付着させ、加熱してｎ型ソースお
よびドレイン領域９２への金属珪化物または金属珪化ゲ
ルマニウム接点９５を形成し、未反応金属を選択的にエ
ッチング除去する、自己位置合わせ珪化物（サリサイ
ド）プロセスを行う。この実施形態の主な特徴は、Ｓｉ
Ｇｅ緩衝層３の上の絶縁層９３内に窓をパターン形成
し、絶縁層９３の開口部内に金属珪化物または金属珪化
ゲルマニウム光検出器電極９６を形成することによっ
て、サリサイド・プロセスを使用してＭＳＭ光検出器８
５をＭＯＤＦＥＴ８６ソースおよびドレイン接点９５と
同時に製作することができることである。
ＣＭＯＳプロセスの製作方式と類似した製作方式を使用
してＭＳＭフォトダイオード８５とＭＯＤＦＥＴ８６を
どのように集積することができるかを示す。好ましい実
施形態では、この層構造は図１で使用されているものと
同じである。ＭＯＤＦＥＴ８６は、薄いゲート酸化物層
９０を付着させ、その後で非ドープ・ポリシリコン層を
付着させ、それをパターン形成およびエッチングしてゲ
ート電極９１を画定する。次に、イオン注入を行ってｎ
型ソースおよびドレイン領域９２を画定し、その際、ポ
リシリコン・ゲート電極９１を自己位置合わせ注入マス
クとして使用する。次に、メサ分離エッチングを行い、
それによって緩衝層３の表面８をエッチング領域内に露
出させる。次に、窒化シリコンなどの絶縁層９３を付着
させ、次にエッチングして側壁スペーサ領域９４を形成
する。最後に、金属を付着させ、加熱してｎ型ソースお
よびドレイン領域９２への金属珪化物または金属珪化ゲ
ルマニウム接点９５を形成し、未反応金属を選択的にエ
ッチング除去する、自己位置合わせ珪化物（サリサイ
ド）プロセスを行う。この実施形態の主な特徴は、Ｓｉ
Ｇｅ緩衝層３の上の絶縁層９３内に窓をパターン形成
し、絶縁層９３の開口部内に金属珪化物または金属珪化
ゲルマニウム光検出器電極９６を形成することによっ
て、サリサイド・プロセスを使用してＭＳＭ光検出器８
５をＭＯＤＦＥＴ８６ソースおよびドレイン接点９５と
同時に製作することができることである。
【００３４】図２３に、プレーナ処理方式を使用してＳ
ｉＧｅ ＭＳＭ９７とひずみＳｉｎチャネルＭＯＳＦＥ
Ｔ９８を集積する、本発明の他の実施形態を示す。この
構造では、層構造は図５に示すものと同じように、Ｓｉ
基板１上に成長させたグレード付きＳｉ1-xＧｅx層２と
一定組成Ｓｉ1-yＧｅy緩衝層３とから成る。図２３に示
すように、緩衝層の上に張力ひずみＳｉ層１００を成長
させる。好ましい実施形態では、ＭＯＳＦＥＴ９８は、
薄いゲート酸化物層１０１を付着または成長させること
によって形成し、その後で非ドープ・ポリシリコン層を
形成し、それをパターン形成し、エッチングしてゲート
電極１０２を画定する。次に、しきい電圧制御のために
任意選択のｐウェル注入１０３を行い、イオン注入を行
ってｎ型ソースおよびドレイン領域１０４を画定し、そ
の際、ポリシリコン・ゲート電極１０２を自己位置合わ
せ注入マスクとして使用する。次に、トレンチ分離領域
１０５を形成し、誘電材料１０６を充填し、窒化シリコ
ンなどの第２の絶縁層１０７を付着させ、エッチングし
て側壁スペーサ領域１０８を形成する。最後に、金属を
付着させ、加熱してｎ型ソースおよびドレイン領域１０
４上に金属珪化物または金属珪化ゲルマニウム接点１０
９を形成する、自己位置合わせ珪化物（サリサイド）プ
ロセスを行い、未反応金属を選択的にエッチング除去す
る。ＭＳＭ光検出器９７は、ＭＯＳＦＥＴ９８ソースお
よびドレイン領域の形成に使用したのと同じサリサイド
・プロセスを使用し、ＳｉＧｅ緩衝層３の上に絶縁層１
０７内に窓をパターン形成して絶縁層１０７の開口部内
に金属珪化物または金属珪化ゲルマニウム光検出器電極
１１０を形成することによって製作する。この実施形態
は、Ｓｉ層１００がエッチング除去されないためプレー
ナ処理方式を利用するという利点がある。Ｓｉ層１００
は約１０ｎｍの厚さであり、光吸収にほとんど影響を与
えず、ＭＳＭ電極１１０を形成するための安定した表面
材料として機能することができる。
ｉＧｅ ＭＳＭ９７とひずみＳｉｎチャネルＭＯＳＦＥ
Ｔ９８を集積する、本発明の他の実施形態を示す。この
構造では、層構造は図５に示すものと同じように、Ｓｉ
基板１上に成長させたグレード付きＳｉ1-xＧｅx層２と
一定組成Ｓｉ1-yＧｅy緩衝層３とから成る。図２３に示
すように、緩衝層の上に張力ひずみＳｉ層１００を成長
させる。好ましい実施形態では、ＭＯＳＦＥＴ９８は、
薄いゲート酸化物層１０１を付着または成長させること
によって形成し、その後で非ドープ・ポリシリコン層を
形成し、それをパターン形成し、エッチングしてゲート
電極１０２を画定する。次に、しきい電圧制御のために
任意選択のｐウェル注入１０３を行い、イオン注入を行
ってｎ型ソースおよびドレイン領域１０４を画定し、そ
の際、ポリシリコン・ゲート電極１０２を自己位置合わ
せ注入マスクとして使用する。次に、トレンチ分離領域
１０５を形成し、誘電材料１０６を充填し、窒化シリコ
ンなどの第２の絶縁層１０７を付着させ、エッチングし
て側壁スペーサ領域１０８を形成する。最後に、金属を
付着させ、加熱してｎ型ソースおよびドレイン領域１０
４上に金属珪化物または金属珪化ゲルマニウム接点１０
９を形成する、自己位置合わせ珪化物（サリサイド）プ
ロセスを行い、未反応金属を選択的にエッチング除去す
る。ＭＳＭ光検出器９７は、ＭＯＳＦＥＴ９８ソースお
よびドレイン領域の形成に使用したのと同じサリサイド
・プロセスを使用し、ＳｉＧｅ緩衝層３の上に絶縁層１
０７内に窓をパターン形成して絶縁層１０７の開口部内
に金属珪化物または金属珪化ゲルマニウム光検出器電極
１１０を形成することによって製作する。この実施形態
は、Ｓｉ層１００がエッチング除去されないためプレー
ナ処理方式を利用するという利点がある。Ｓｉ層１００
は約１０ｎｍの厚さであり、光吸収にほとんど影響を与
えず、ＭＳＭ電極１１０を形成するための安定した表面
材料として機能することができる。
【００３５】図２４に、エピタキシャル多層構造を使用
してＭＳＭ光検出器８５がｐチャネルとｎチャネルの両
方のＳｉ／ＳｉＧｅ ＭＯＳＦＥＴ１３９および１４０
と共に集積された、本発明の他の実施形態を示す。この
層構造は、図１で説明したようなＳｉ基板１と、グレー
ド付きＳｉ1-xＧｅx層２と、一定組成Ｓｉ1-yＧｅy緩衝
層３とから成る。好ましい実施形態では、Ｓｉ1-yＧｅy
緩衝層３の上にｎ型ドープＳｉ1-yＧｅy供給層１２０
と、非ドープＳｉ1-yＧｅyオフセット層１２１と、ＮＭ
ＯＳデバイスの電子チャネルとして機能する張力ひずみ
Ｓｉ量子井戸層１２２と、もう一つの非ドープＳｉ1-y
Ｇｅyオフセット層１２３と、ＰＭＯＳデバイスの正孔
チャネルとして機能する圧縮ひずみＳｉ1-zＧｅz量子井
戸層１２４（ただしｚ＞ｙ）と、非ドープＳｉ1-yＧｅy
オフセット層１２５と、非ドープＳｉ層１２６とを成長
させる。この実施形態では、層１２０、１２１、１２
３、および１２５のＧｅのパーセンテージは、ｙ＝０．
１〜０．９の範囲であり、好ましい値はｙ＝０．２５で
ある。層１２４のＧｅのパーセンテージは、ｚ＝０．３
〜１．０の範囲であり、好ましい値はｚ−ｙが０．２よ
り大きい値である。次に、薄いゲート酸化物層１２７を
成長または付着させ、その後でｐ型ドープ・ポリシリコ
ン層を形成する。ＣＭＯＳ回路は、ポリシリコンをエッ
チングしてｎ型およびｐ型のＣＭＯＳデバイス１２８の
ゲートを形成することによって製作することができる。
これは次にｐ型ドープ領域１２９およびｎ型ドープ領域
１３０の形成のための注入マスクとして機能する。ドー
プ領域１２９および１３０は、それぞれ埋込み量子井戸
チャネル層１２４および１２２への接点を形成する。次
に、トレンチ分離領域１３１を形成し、平坦化のために
誘電材料１３２を充填する。この時点で、エッチングを
行ってＳｉ1-yＧｅy緩衝層３の表面８を露出させ、窒化
シリコンなどのブランケット絶縁層１３４を付着させ
る。窒化物側壁領域１３５の形成と同時に、フォトダイ
オード電極を形成するための窓をパターン形成し、エッ
チングする。最後に、図２２で説明したようにサリサイ
ド・ステップを行い、ＭＳＭ電極１３６と、それぞれＰ
ＭＯＳおよびＮＭＯＳデバイスのソースおよびドレイン
接点１３７および１３８を形成する。図２４に示す実施
形態は、光受信器増幅器回路の一部として機能するよう
にＰＭＯＳデバイス１３９またはＮＭＯＳデバイス１４
０をＭＳＭ光検出器８５と組み合わせることができるだ
けでなく、ＰＭＯＳデバイス１３９とＮＭＯＳデバイス
１４０を組み合わせて、ＣＭＯＳ論理回路を形成するた
めに使用することもできる、多用途の構成である。した
がって、図２４に示す実施形態を使用して、将来の「シ
ステム・オン・チップ」応用分野のための高速、低電力
のＣＭＯＳ技法と同じチップ上に高速光受信器回路を製
作することが可能である。
してＭＳＭ光検出器８５がｐチャネルとｎチャネルの両
方のＳｉ／ＳｉＧｅ ＭＯＳＦＥＴ１３９および１４０
と共に集積された、本発明の他の実施形態を示す。この
層構造は、図１で説明したようなＳｉ基板１と、グレー
ド付きＳｉ1-xＧｅx層２と、一定組成Ｓｉ1-yＧｅy緩衝
層３とから成る。好ましい実施形態では、Ｓｉ1-yＧｅy
緩衝層３の上にｎ型ドープＳｉ1-yＧｅy供給層１２０
と、非ドープＳｉ1-yＧｅyオフセット層１２１と、ＮＭ
ＯＳデバイスの電子チャネルとして機能する張力ひずみ
Ｓｉ量子井戸層１２２と、もう一つの非ドープＳｉ1-y
Ｇｅyオフセット層１２３と、ＰＭＯＳデバイスの正孔
チャネルとして機能する圧縮ひずみＳｉ1-zＧｅz量子井
戸層１２４（ただしｚ＞ｙ）と、非ドープＳｉ1-yＧｅy
オフセット層１２５と、非ドープＳｉ層１２６とを成長
させる。この実施形態では、層１２０、１２１、１２
３、および１２５のＧｅのパーセンテージは、ｙ＝０．
１〜０．９の範囲であり、好ましい値はｙ＝０．２５で
ある。層１２４のＧｅのパーセンテージは、ｚ＝０．３
〜１．０の範囲であり、好ましい値はｚ−ｙが０．２よ
り大きい値である。次に、薄いゲート酸化物層１２７を
成長または付着させ、その後でｐ型ドープ・ポリシリコ
ン層を形成する。ＣＭＯＳ回路は、ポリシリコンをエッ
チングしてｎ型およびｐ型のＣＭＯＳデバイス１２８の
ゲートを形成することによって製作することができる。
これは次にｐ型ドープ領域１２９およびｎ型ドープ領域
１３０の形成のための注入マスクとして機能する。ドー
プ領域１２９および１３０は、それぞれ埋込み量子井戸
チャネル層１２４および１２２への接点を形成する。次
に、トレンチ分離領域１３１を形成し、平坦化のために
誘電材料１３２を充填する。この時点で、エッチングを
行ってＳｉ1-yＧｅy緩衝層３の表面８を露出させ、窒化
シリコンなどのブランケット絶縁層１３４を付着させ
る。窒化物側壁領域１３５の形成と同時に、フォトダイ
オード電極を形成するための窓をパターン形成し、エッ
チングする。最後に、図２２で説明したようにサリサイ
ド・ステップを行い、ＭＳＭ電極１３６と、それぞれＰ
ＭＯＳおよびＮＭＯＳデバイスのソースおよびドレイン
接点１３７および１３８を形成する。図２４に示す実施
形態は、光受信器増幅器回路の一部として機能するよう
にＰＭＯＳデバイス１３９またはＮＭＯＳデバイス１４
０をＭＳＭ光検出器８５と組み合わせることができるだ
けでなく、ＰＭＯＳデバイス１３９とＮＭＯＳデバイス
１４０を組み合わせて、ＣＭＯＳ論理回路を形成するた
めに使用することもできる、多用途の構成である。した
がって、図２４に示す実施形態を使用して、将来の「シ
ステム・オン・チップ」応用分野のための高速、低電力
のＣＭＯＳ技法と同じチップ上に高速光受信器回路を製
作することが可能である。
【００３６】図面では、１つまたは複数の前の図面の装
置に対応する機能には、同様の参照番号を使用してい
る。
置に対応する機能には、同様の参照番号を使用してい
る。
【００３７】以上、１つまたは複数のＳｉまたはＳｉＧ
ｅ層にひずみが加わったＳｉＧｅ層を有する光検出器お
よびＭＯＤＦＥＴを含む集積光電子受信器について説明
し、図示したが、当業者なら、本発明の広い範囲から逸
脱することなく変更および変形態様が可能であることが
わかるであろう。本発明の範囲は特許請求の範囲によっ
てのみ限定される。
ｅ層にひずみが加わったＳｉＧｅ層を有する光検出器お
よびＭＯＤＦＥＴを含む集積光電子受信器について説明
し、図示したが、当業者なら、本発明の広い範囲から逸
脱することなく変更および変形態様が可能であることが
わかるであろう。本発明の範囲は特許請求の範囲によっ
てのみ限定される。
【００３８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３９】（１）単結晶半導体基板と、ｙが０．１か
ら１．０までの範囲にあるｘ＝０からｙまでグレード付
けされたＳｉ1-xＧｅx緩衝層と、０．２５μｍから１０
μｍまでの範囲の厚さを有する緩和Ｓｉ1-yＧｅyの層
と、量子井戸層と、非ドープＳｉ 1-yＧｅyスペーサ層
と、ドープＳｉ1-yＧｅy供給層とを有し、前記緩和Ｓｉ
1-yＧｅy層が光検出器の吸収領域として機能することが
でき、前記量子井戸層が電界効果トランジスタの導電チ
ャネルとして機能することができ、前記スペーサ層が前
記供給層内のドーパントを前記導電チャネルから分離す
るように機能することができる半導体構造。 （２）前記量子井戸層まで延びる離隔されたドレイン領
域およびソース領域と、前記導電チャネル内の電荷を制
御してＭＯＤＦＥＴを形成するショットキー・ゲート接
点とをさらに含む、上記（１）に記載の半導体構造。 （３）前記量子井戸層と、前記非ドープＳｉ1-yＧｅyス
ペーサ層と、前記ドープＳｉ1-yＧｅy供給層との一部を
除去して前記緩和Ｓｉ1-yＧｅy層を露出させ、前記露出
された緩和Ｓｉ1-yＧｅy層上に電極を形成して光検出器
が形成された、上記（１）に記載の半導体構造。 （４）前記量子井戸層に張力ひずみがかかった、上記
（１）に記載の半導体構造。 （５）前記量子井戸層がＳｉから成る、上記（１）に記
載の半導体構造。 （６）前記電極が２つ以上の集積ショットキー電極を含
む、上記（３）に記載の半導体構造。 （７）ｙが０．２から０．３５までの範囲にある、上記
（１）に記載の半導体構造。 （８）前記露出された緩和Ｓｉ1-yＧｅy層表面を通って
延び、前記光検出器を囲むトレンチをさらに含む、上記
（３）に記載の半導体構造。 （９）前記トレンチに誘電材料を含む材料が充填されて
いる、上記（８）に記載の半導体構造。 （１０）前記ドープＳｉ1-yＧｅy供給層の上にＳｉの層
をさらに含む、上記（１）に記載の半導体構造。 （１１）前記ドープＳｉ1-yＧｅy供給層がｎ型である、
上記（１）に記載の半導体構造。 （１２）前記光検出器の正バイアス電極が、前記露出さ
れた緩和Ｓｉ1-yＧｅy層のバンド・ギャップの半分より
も高い正孔に対する障壁高さを有するショットキー接点
を形成し、前記光検出器の負バイアス電極が前記露出さ
れた緩和Ｓｉ1-yＧｅy層のバンド・ギャップの半分より
も高い電子に対する障壁高さを有するショットキー接点
を形成する、上記（６）に記載の半導体構造。 （１３）前記光検出器の負バイアス電極が前記露出され
た緩和Ｓｉ1-yＧｅy層のバンド・ギャップの半分よりも
高い障壁高さを有するショットキー接点を形成し、前記
光検出器の正バイアス電極がｎ型ドープ領域へのオーム
接点を形成する、上記（６）に記載の半導体構造。 （１４）前記光検出器の負バイアス電極がｐ型ドープ領
域へのオーム接点を形成し、前記光検出器の前記正バイ
アス電極がｎ型ドープ領域へのオーム接点を形成する、
上記（６）に記載の半導体構造。 （１５）前記基板が１０18原子／ｃｍ3より濃くドーピ
ングされた、上記（１）に記載の半導体構造。 （１６）前記基板が、厚いＳｉ層と、ＳｉＯ2層と、Ｓ
ｉ上層とを含むＳＯＩ基板である、上記（１）に記載の
半導体構造。 （１７）前記基板が軽くドーピングされたＳｉであり、
前記光検出器の下の前記基板の領域が１０18原子／ｃｍ
3よりも濃くドーピングされた、上記（３）に記載の半
導体構造。 （１８）前記光検出器吸収領域が、前記光検出器表面か
ら前記Ｓｉ基板まで延び、前記Ｓｉ1-yＧｅy緩衝層内で
生成された光生成キャリヤが深いトレンチを通り過ぎて
側方に拡散するのを防止するように誘電材料で充填され
た深いトレンチによって境界を区切られた、上記（３）
に記載の半導体構造。 （１９）前記量子井戸層まで延びる離隔されたドレイン
領域およびソース領域と、前記ドレインとソースとの間
の前記供給層の上のゲート誘電体層と、前記誘電層の上
のゲート電極とをさらに含み、ＭＯＳＦＥＴを形成す
る、上記（１）に記載の半導体構造。 （２０）上下に重なり合った第１および第２の離隔され
たドープ領域をさらに含み、その間に前記緩和Ｓｉ1-y
Ｇｅy層の一部があり、光検出器と、その間に電位を印
加するためのそれぞれ前記第１および第２のドープ領域
へのオーム接点とを形成する、上記（１）に記載の半導
体構造。 （２１）前記露出緩和Ｓｉ1-yＧｅy層内に延びて電荷に
対する障壁を形成するトレンチをさらに含む、上記（２
０）に記載の半導体構造。 （２２）前記第１のドープ領域が、前記量子井戸層と、
前記非ドープＳｉ1-yＧｅyスペーサ層と、前記ドープＳ
ｉ1-yＧｅy供給層との領域を含む、上記（２０）に記載
の半導体構造。 （２３）前記第２のドープ領域が前記基板の領域を含
む、上記（２０）に記載の半導体構造。 （２４）単結晶基板と、ｙが０．１から０．９までの範
囲にあるｘ＝０からｘ＝ｙまでグレード付けされたＳｉ
1-xＧｅx緩衝層と、０．２５μｍから１０μｍまでの範
囲の厚さを有するＳｉ1-yＧｅyの一定組成層と、ｗ＜ｙ
のｐ型ドープＳｉ 1-wＧｅw供給層と、非ドープＳｉ1-y
Ｇｅyスペーサ層と、ｚ＞ｙのｓｉ1-zＧｅz量子井戸層
と、追加の非ドープＳｉ1-yＧｅyスペーサ層とを含み、
緩和Ｓｉ1-yＧｅyの前記一定組成層が光検出器の吸収領
域として機能することができ、前記Ｓｉ1-zＧｅz量子井
戸層が電界効果トランジスタの導電チャネルとして機能
することができる半導体構造。 （２５）前記量子井戸層間で延びる離隔されたドレイン
領域およびソース領域と、前記導電チャネル内の電荷を
制御するショットキー・ゲート接点とをさらに含み、Ｍ
ＯＤＦＥＴを形成する、上記（２４）に記載の半導体構
造。 （２６）前記ｐ型ドープＳｉ1-wＧｅw供給層と、前記非
ドープＳｉ1-yＧｅyスペーサ層と、前記Ｓｉ1-zＧｅz量
子井戸層と、前記追加の非ドープＳｉ1-yＧｅyスペーサ
層との一部を除去して前記緩和Ｓｉ1-yＧｅy層を露出さ
せ、前記露出された緩和Ｓｉ1-yＧｅy層上に電極を形成
して光検出器を形成した、上記（２５）に記載の半導体
構造。 （２７）単結晶半導体基板と、ｘ＝０から、０．１から
０．９の範囲にあるｙまでグレード付けされたＳｉ1-x
Ｇｅx緩衝層と、対称ひずみ超格子を形成し、層の平均
Ｇｅ組成がｙになるように対応する個々の厚さを有し、
０．２５μｍから１０μｍの範囲の合計厚さを有する、
ｗ＜ｙ＜ｚのＳｉ1-wＧｅwおよびｓｉ1-zＧｅzの交互の
層から成る複数の層と、薄いＳｉ1-yＧｅy層と、量子井
戸層と、非ドープＳｉ1-yＧｅyスペーサ層と、ｎ型ドー
プＳｉ1-yＧｅy供給層とをさらに含み、前記対称超格子
が光検出器の吸収領域として機能することができ、前記
量子井戸層が電界効果トランジスタの導電チャネルとし
て機能することができる、半導体構造。 （２８）前記トランジスタがトレンチまたはメサ画定分
離領域と、ソースおよびドレイン電極と、ショットキー
・ゲート接点とを含み、前記光検出器が前記薄いＳｉ
1-yＧｅy層のエッチング露出表面上に付着させた２つ以
上の集積ショットキー電極を含む、上記（２７）に記載
の半導体構造。 （２９）ＳｉとＳＯＩから成るグループから選択された
基板と、ｙが０．１から１．０の範囲にあるｘ＝０から
ｘ＝ｙまでグレード付けされたＳｉ1-xＧｅx緩衝層と、
０．２５μｍから１０μｍまでの厚さの緩和Ｓｉ1-yＧ
ｅyの一定組成層と、薄いＳｉ表面層と、薄いゲート誘
電体とを含み、緩和Ｓｉ1-yＧｅyの前記一定組成層が光
検出器の吸収領域として機能し、前記Ｓｉ表面層が電界
効果トランジスタの導電チャネルとして機能する、半導
体構造。 （３０）前記トランジスタがトレンチまたはメサ画定分
離領域と、ソースおよびドレイン電極と、ポリシリコン
または金属のゲート接点とを含み、前記光検出器が前記
Ｓｉ表面層の表面上に形成された２つ以上のショットキ
ー電極から成る、上記（２９）に記載の半導体構造。 （３１）前記トランジスタのソース接点およびドレイン
接点と光検出器ショットキー電極とが金属珪化物と金属
珪化ゲルマニウムのうちのいずれか一方を含む、上記
（２９）に記載の半導体構造。 （３２）単結晶半導体基板と、ｙが０．１から０．９の
範囲にあるｘ＝０からｙまでグレード付けされたＳｉ
1-xＧｅx緩衝層と、０．２５μｍから１０μｍの範囲の
厚さを有する緩和Ｓｉ1-yＧｅyの層と、ｎ型ドープＳｉ
1-yＧｅy供給層と、第１の非ドープＳｉ1-yＧｅy層と、
第１の非ドープＳｉ1-yＧｅyオフセット層と、第１の量
子井戸層と、第２の非ドープＳｉ1-yＧｅyオフセット層
と、第２の量子井戸層と、第３の非ドープＳｉ1-yＧｅy
オフセット層と、非ドープＳｉ層と、ゲート誘電体と、
ゲート電極層とを含み、緩和Ｓｉ1-yＧｅyの前記層が光
検出器の吸収領域として機能することができ、前記第１
の量子井戸層がｎＭＯＳＦＥＴの電子チャネルとして機
能し、前記第２の量子井戸層がｐＭＯＳＦＥＴの正孔チ
ャネルとして機能する、半導体構造。 （３３）前記ｎＭＯＳＦＥＴがトレンチまたはメサ画定
分離領域と、前記第１の量子井戸層までの延びる離隔さ
れたソース領域およびドレイン領域と、前記第１の量子
井戸層内の電荷を制御する第１のゲート電極とを含
み、、前記ｐＭＯＳＦＥＴがトレンチまたはメサ画定分
離領域と、前記第２の量子井戸層まで延びる離隔された
ソース領域およびドレイン領域と、前記第２の量子井戸
層内の電荷を制御する第２のゲート電極とを含む、上記
（３２）に記載の半導体構造。 （３４）前記ｎ型ドープＳｉ1-yＧｅy供給層と、前記第
１の非ドープＳｉ1-yＧｅy層と、前記第１の非ドープＳ
ｉ1-yＧｅyオフセット層と、前記第１の量子井戸層と、
前記第２の非ドープＳｉ1-yＧｅyオフセット層と、第２
の量子井戸層と、第３の非ドープＳｉ1-yＧｅyオフセッ
ト層と、前記非ドープＳｉ層と、前記ゲート誘電層と、
前記ゲート電極層との一部を除去して前記緩和Ｓｉ1-y
Ｇｅy層を露出させ、前記露出した緩和Ｓｉ1-yＧｅy層
上に電極を形成して光検出器が形成された、上記（３
３）に記載の半導体構造。 （３５）単結晶半導体基板を選定するステップと、ｙが
０．１から１．０の範囲にあるｘ＝０からｙまでグレー
ド付けされたＳｉ 1-xＧｅx緩衝層を形成し、０．２５μ
ｍから１０μｍの範囲の厚さを有する緩和Ｓｉ1-yＧｅy
の層を形成するステップと、量子井戸層を形成するステ
ップと、非ドープＳｉ1-yＧｅyスペーサ層を形成し、ド
ープＳｉ1-yＧｅy供給層を形成するステップとを含む、
半導体構造を形成する方法。 （３６）単結晶基板を選定するステップと、ｙが０．１
から０．９の範囲にあるｘ＝０からｘ＝ｙまでグレード
付けされたＳｉ1-xＧｅx緩衝層を形成するステップと、
０．２５μｍから１０μｍの範囲の厚さを有する緩和Ｓ
ｉ1-yＧｅyの一定組成層を形成するステップと、ｗがｙ
より大きいｐ型ドープＳｉ1-wＧｅw供給層を形成するス
テップと、非ドープＳｉ1-yＧｅyスペーサ層を形成する
ステップと、ｚがｙより大きいＳｉ1-zＧｅz量子井戸層
を形成するステップと、追加の非ドープＳｉ1-yＧｅyス
ペーサ層を形成するステップとを含み、緩和Ｓｉ1-yＧ
ｅyの前記一定組成層が光検出器の吸収領域として機能
することができ、前記Ｓｉ1-zＧｅz量子井戸層が電界効
果トランジスタの導電チャネルとして機能することがで
きる半導体構造を形成する方法。 （３７）単結晶半導体基板を選定するステップと、ｙが
０．１から０．９の範囲にあるｘ＝０からｘ＝ｙまでの
グレード付きＳｉ 1-xＧｅx緩衝層を形成するステップ
と、対称ひずみ超格子を形成し、層の平均Ｇｅ組成がｙ
になるように対応する個々の厚さを有し、０．２５μｍ
から１０μｍの範囲の合計厚さを有する、ｗがｙより大
きくｙがｚより大きいＳｉ1-wＧｅwとＳｉ1-zＧｅzの交
互の層を形成するステップと、追加の薄いＳｉ1-yＧｅy
層を形成するステップと、量子井戸層を形成するステッ
プと、非ドープＳｉ1-yＧｅyスペーサ層を形成するステ
ップと、ｎ型ドープＳｉ1-yＧｅy供給層を形成するステ
ップとを含み、前記対称ひずみ超格子が光検出器の吸収
領域として機能することができ、前記量子井戸層が電解
効果トランジスタの導電チャネルとして機能することが
できる半導体構造を形成する方法。 （３８）Ｓｉ、ＳｉＧｅ、Ｇｅ、ＧａＡｓ、ＳｉＣ、Ｓ
ＯＳ、およびＳＯＩから成るグループから基板を選定す
るステップと、、ｙが０．１から１．０の範囲にあるｘ
＝０からｘ＝ｙまでグレード付けされたＳｉ1-xＧｅx緩
衝層を形成するステップと、２．５μｍから１０μｍの
範囲の厚さを有する緩和Ｓｉ1-yＧｅyの一定組成層を形
成するステップと、Ｓｉ表面層を形成するステップと、
薄いゲート誘電体を形成するステップとを含み、緩和Ｓ
ｉ1-yＧｅyの前記一定組成層が光検出器の吸収領域とし
て機能し、前記Ｓｉ表面層が電界効果トランジスタの導
電チャネルとして機能する半導体構造を形成する方法。 （３９）単結晶半導体基板を形成するステップと、ｙが
０．１から０．９の範囲にあるｘ＝０からｙまでグレー
ド付けされたＳｉ1-xＧｅx緩衝層を形成するステップ
と、０．２５μｍから１０μｍの範囲の厚さを有する緩
和Ｓｉ1-yＧｅyの層を形成するステップと、ｎ型ドープ
Ｓｉ1-yＧｅy供給層を形成するステップと、第１の非ド
ープＳｉ1-yＧｅy層を形成するステップと、ＮＭＯＳ
ＦＥＴの電子チャネルとして機能する第１の量子井戸層
を形成するステップと、第２の非ドープＳｉ1-yＧｅyオ
フセット層を形成するステップと、ＰＭＯＳ ＦＥＴの
正孔チャネルとして機能する第２の量子井戸層を形成す
るステップと、第３の非ドープＳｉ1-yＧｅyオフセット
層を形成するステップと、非ドープＳｉ層を形成するス
テップと、ゲート誘電体を形成するステップと、ゲート
電極層を形成するステップとを含み、それによってそれ
ぞれがｎ型およびｐ型のドレインおよびソース領域を形
成することによってＮＭＯＳ ＦＥＴとＰＭＯＳ ＦＥ
Ｔを形成することができる、半導体構造を形成する方
法。
ら１．０までの範囲にあるｘ＝０からｙまでグレード付
けされたＳｉ1-xＧｅx緩衝層と、０．２５μｍから１０
μｍまでの範囲の厚さを有する緩和Ｓｉ1-yＧｅyの層
と、量子井戸層と、非ドープＳｉ 1-yＧｅyスペーサ層
と、ドープＳｉ1-yＧｅy供給層とを有し、前記緩和Ｓｉ
1-yＧｅy層が光検出器の吸収領域として機能することが
でき、前記量子井戸層が電界効果トランジスタの導電チ
ャネルとして機能することができ、前記スペーサ層が前
記供給層内のドーパントを前記導電チャネルから分離す
るように機能することができる半導体構造。 （２）前記量子井戸層まで延びる離隔されたドレイン領
域およびソース領域と、前記導電チャネル内の電荷を制
御してＭＯＤＦＥＴを形成するショットキー・ゲート接
点とをさらに含む、上記（１）に記載の半導体構造。 （３）前記量子井戸層と、前記非ドープＳｉ1-yＧｅyス
ペーサ層と、前記ドープＳｉ1-yＧｅy供給層との一部を
除去して前記緩和Ｓｉ1-yＧｅy層を露出させ、前記露出
された緩和Ｓｉ1-yＧｅy層上に電極を形成して光検出器
が形成された、上記（１）に記載の半導体構造。 （４）前記量子井戸層に張力ひずみがかかった、上記
（１）に記載の半導体構造。 （５）前記量子井戸層がＳｉから成る、上記（１）に記
載の半導体構造。 （６）前記電極が２つ以上の集積ショットキー電極を含
む、上記（３）に記載の半導体構造。 （７）ｙが０．２から０．３５までの範囲にある、上記
（１）に記載の半導体構造。 （８）前記露出された緩和Ｓｉ1-yＧｅy層表面を通って
延び、前記光検出器を囲むトレンチをさらに含む、上記
（３）に記載の半導体構造。 （９）前記トレンチに誘電材料を含む材料が充填されて
いる、上記（８）に記載の半導体構造。 （１０）前記ドープＳｉ1-yＧｅy供給層の上にＳｉの層
をさらに含む、上記（１）に記載の半導体構造。 （１１）前記ドープＳｉ1-yＧｅy供給層がｎ型である、
上記（１）に記載の半導体構造。 （１２）前記光検出器の正バイアス電極が、前記露出さ
れた緩和Ｓｉ1-yＧｅy層のバンド・ギャップの半分より
も高い正孔に対する障壁高さを有するショットキー接点
を形成し、前記光検出器の負バイアス電極が前記露出さ
れた緩和Ｓｉ1-yＧｅy層のバンド・ギャップの半分より
も高い電子に対する障壁高さを有するショットキー接点
を形成する、上記（６）に記載の半導体構造。 （１３）前記光検出器の負バイアス電極が前記露出され
た緩和Ｓｉ1-yＧｅy層のバンド・ギャップの半分よりも
高い障壁高さを有するショットキー接点を形成し、前記
光検出器の正バイアス電極がｎ型ドープ領域へのオーム
接点を形成する、上記（６）に記載の半導体構造。 （１４）前記光検出器の負バイアス電極がｐ型ドープ領
域へのオーム接点を形成し、前記光検出器の前記正バイ
アス電極がｎ型ドープ領域へのオーム接点を形成する、
上記（６）に記載の半導体構造。 （１５）前記基板が１０18原子／ｃｍ3より濃くドーピ
ングされた、上記（１）に記載の半導体構造。 （１６）前記基板が、厚いＳｉ層と、ＳｉＯ2層と、Ｓ
ｉ上層とを含むＳＯＩ基板である、上記（１）に記載の
半導体構造。 （１７）前記基板が軽くドーピングされたＳｉであり、
前記光検出器の下の前記基板の領域が１０18原子／ｃｍ
3よりも濃くドーピングされた、上記（３）に記載の半
導体構造。 （１８）前記光検出器吸収領域が、前記光検出器表面か
ら前記Ｓｉ基板まで延び、前記Ｓｉ1-yＧｅy緩衝層内で
生成された光生成キャリヤが深いトレンチを通り過ぎて
側方に拡散するのを防止するように誘電材料で充填され
た深いトレンチによって境界を区切られた、上記（３）
に記載の半導体構造。 （１９）前記量子井戸層まで延びる離隔されたドレイン
領域およびソース領域と、前記ドレインとソースとの間
の前記供給層の上のゲート誘電体層と、前記誘電層の上
のゲート電極とをさらに含み、ＭＯＳＦＥＴを形成す
る、上記（１）に記載の半導体構造。 （２０）上下に重なり合った第１および第２の離隔され
たドープ領域をさらに含み、その間に前記緩和Ｓｉ1-y
Ｇｅy層の一部があり、光検出器と、その間に電位を印
加するためのそれぞれ前記第１および第２のドープ領域
へのオーム接点とを形成する、上記（１）に記載の半導
体構造。 （２１）前記露出緩和Ｓｉ1-yＧｅy層内に延びて電荷に
対する障壁を形成するトレンチをさらに含む、上記（２
０）に記載の半導体構造。 （２２）前記第１のドープ領域が、前記量子井戸層と、
前記非ドープＳｉ1-yＧｅyスペーサ層と、前記ドープＳ
ｉ1-yＧｅy供給層との領域を含む、上記（２０）に記載
の半導体構造。 （２３）前記第２のドープ領域が前記基板の領域を含
む、上記（２０）に記載の半導体構造。 （２４）単結晶基板と、ｙが０．１から０．９までの範
囲にあるｘ＝０からｘ＝ｙまでグレード付けされたＳｉ
1-xＧｅx緩衝層と、０．２５μｍから１０μｍまでの範
囲の厚さを有するＳｉ1-yＧｅyの一定組成層と、ｗ＜ｙ
のｐ型ドープＳｉ 1-wＧｅw供給層と、非ドープＳｉ1-y
Ｇｅyスペーサ層と、ｚ＞ｙのｓｉ1-zＧｅz量子井戸層
と、追加の非ドープＳｉ1-yＧｅyスペーサ層とを含み、
緩和Ｓｉ1-yＧｅyの前記一定組成層が光検出器の吸収領
域として機能することができ、前記Ｓｉ1-zＧｅz量子井
戸層が電界効果トランジスタの導電チャネルとして機能
することができる半導体構造。 （２５）前記量子井戸層間で延びる離隔されたドレイン
領域およびソース領域と、前記導電チャネル内の電荷を
制御するショットキー・ゲート接点とをさらに含み、Ｍ
ＯＤＦＥＴを形成する、上記（２４）に記載の半導体構
造。 （２６）前記ｐ型ドープＳｉ1-wＧｅw供給層と、前記非
ドープＳｉ1-yＧｅyスペーサ層と、前記Ｓｉ1-zＧｅz量
子井戸層と、前記追加の非ドープＳｉ1-yＧｅyスペーサ
層との一部を除去して前記緩和Ｓｉ1-yＧｅy層を露出さ
せ、前記露出された緩和Ｓｉ1-yＧｅy層上に電極を形成
して光検出器を形成した、上記（２５）に記載の半導体
構造。 （２７）単結晶半導体基板と、ｘ＝０から、０．１から
０．９の範囲にあるｙまでグレード付けされたＳｉ1-x
Ｇｅx緩衝層と、対称ひずみ超格子を形成し、層の平均
Ｇｅ組成がｙになるように対応する個々の厚さを有し、
０．２５μｍから１０μｍの範囲の合計厚さを有する、
ｗ＜ｙ＜ｚのＳｉ1-wＧｅwおよびｓｉ1-zＧｅzの交互の
層から成る複数の層と、薄いＳｉ1-yＧｅy層と、量子井
戸層と、非ドープＳｉ1-yＧｅyスペーサ層と、ｎ型ドー
プＳｉ1-yＧｅy供給層とをさらに含み、前記対称超格子
が光検出器の吸収領域として機能することができ、前記
量子井戸層が電界効果トランジスタの導電チャネルとし
て機能することができる、半導体構造。 （２８）前記トランジスタがトレンチまたはメサ画定分
離領域と、ソースおよびドレイン電極と、ショットキー
・ゲート接点とを含み、前記光検出器が前記薄いＳｉ
1-yＧｅy層のエッチング露出表面上に付着させた２つ以
上の集積ショットキー電極を含む、上記（２７）に記載
の半導体構造。 （２９）ＳｉとＳＯＩから成るグループから選択された
基板と、ｙが０．１から１．０の範囲にあるｘ＝０から
ｘ＝ｙまでグレード付けされたＳｉ1-xＧｅx緩衝層と、
０．２５μｍから１０μｍまでの厚さの緩和Ｓｉ1-yＧ
ｅyの一定組成層と、薄いＳｉ表面層と、薄いゲート誘
電体とを含み、緩和Ｓｉ1-yＧｅyの前記一定組成層が光
検出器の吸収領域として機能し、前記Ｓｉ表面層が電界
効果トランジスタの導電チャネルとして機能する、半導
体構造。 （３０）前記トランジスタがトレンチまたはメサ画定分
離領域と、ソースおよびドレイン電極と、ポリシリコン
または金属のゲート接点とを含み、前記光検出器が前記
Ｓｉ表面層の表面上に形成された２つ以上のショットキ
ー電極から成る、上記（２９）に記載の半導体構造。 （３１）前記トランジスタのソース接点およびドレイン
接点と光検出器ショットキー電極とが金属珪化物と金属
珪化ゲルマニウムのうちのいずれか一方を含む、上記
（２９）に記載の半導体構造。 （３２）単結晶半導体基板と、ｙが０．１から０．９の
範囲にあるｘ＝０からｙまでグレード付けされたＳｉ
1-xＧｅx緩衝層と、０．２５μｍから１０μｍの範囲の
厚さを有する緩和Ｓｉ1-yＧｅyの層と、ｎ型ドープＳｉ
1-yＧｅy供給層と、第１の非ドープＳｉ1-yＧｅy層と、
第１の非ドープＳｉ1-yＧｅyオフセット層と、第１の量
子井戸層と、第２の非ドープＳｉ1-yＧｅyオフセット層
と、第２の量子井戸層と、第３の非ドープＳｉ1-yＧｅy
オフセット層と、非ドープＳｉ層と、ゲート誘電体と、
ゲート電極層とを含み、緩和Ｓｉ1-yＧｅyの前記層が光
検出器の吸収領域として機能することができ、前記第１
の量子井戸層がｎＭＯＳＦＥＴの電子チャネルとして機
能し、前記第２の量子井戸層がｐＭＯＳＦＥＴの正孔チ
ャネルとして機能する、半導体構造。 （３３）前記ｎＭＯＳＦＥＴがトレンチまたはメサ画定
分離領域と、前記第１の量子井戸層までの延びる離隔さ
れたソース領域およびドレイン領域と、前記第１の量子
井戸層内の電荷を制御する第１のゲート電極とを含
み、、前記ｐＭＯＳＦＥＴがトレンチまたはメサ画定分
離領域と、前記第２の量子井戸層まで延びる離隔された
ソース領域およびドレイン領域と、前記第２の量子井戸
層内の電荷を制御する第２のゲート電極とを含む、上記
（３２）に記載の半導体構造。 （３４）前記ｎ型ドープＳｉ1-yＧｅy供給層と、前記第
１の非ドープＳｉ1-yＧｅy層と、前記第１の非ドープＳ
ｉ1-yＧｅyオフセット層と、前記第１の量子井戸層と、
前記第２の非ドープＳｉ1-yＧｅyオフセット層と、第２
の量子井戸層と、第３の非ドープＳｉ1-yＧｅyオフセッ
ト層と、前記非ドープＳｉ層と、前記ゲート誘電層と、
前記ゲート電極層との一部を除去して前記緩和Ｓｉ1-y
Ｇｅy層を露出させ、前記露出した緩和Ｓｉ1-yＧｅy層
上に電極を形成して光検出器が形成された、上記（３
３）に記載の半導体構造。 （３５）単結晶半導体基板を選定するステップと、ｙが
０．１から１．０の範囲にあるｘ＝０からｙまでグレー
ド付けされたＳｉ 1-xＧｅx緩衝層を形成し、０．２５μ
ｍから１０μｍの範囲の厚さを有する緩和Ｓｉ1-yＧｅy
の層を形成するステップと、量子井戸層を形成するステ
ップと、非ドープＳｉ1-yＧｅyスペーサ層を形成し、ド
ープＳｉ1-yＧｅy供給層を形成するステップとを含む、
半導体構造を形成する方法。 （３６）単結晶基板を選定するステップと、ｙが０．１
から０．９の範囲にあるｘ＝０からｘ＝ｙまでグレード
付けされたＳｉ1-xＧｅx緩衝層を形成するステップと、
０．２５μｍから１０μｍの範囲の厚さを有する緩和Ｓ
ｉ1-yＧｅyの一定組成層を形成するステップと、ｗがｙ
より大きいｐ型ドープＳｉ1-wＧｅw供給層を形成するス
テップと、非ドープＳｉ1-yＧｅyスペーサ層を形成する
ステップと、ｚがｙより大きいＳｉ1-zＧｅz量子井戸層
を形成するステップと、追加の非ドープＳｉ1-yＧｅyス
ペーサ層を形成するステップとを含み、緩和Ｓｉ1-yＧ
ｅyの前記一定組成層が光検出器の吸収領域として機能
することができ、前記Ｓｉ1-zＧｅz量子井戸層が電界効
果トランジスタの導電チャネルとして機能することがで
きる半導体構造を形成する方法。 （３７）単結晶半導体基板を選定するステップと、ｙが
０．１から０．９の範囲にあるｘ＝０からｘ＝ｙまでの
グレード付きＳｉ 1-xＧｅx緩衝層を形成するステップ
と、対称ひずみ超格子を形成し、層の平均Ｇｅ組成がｙ
になるように対応する個々の厚さを有し、０．２５μｍ
から１０μｍの範囲の合計厚さを有する、ｗがｙより大
きくｙがｚより大きいＳｉ1-wＧｅwとＳｉ1-zＧｅzの交
互の層を形成するステップと、追加の薄いＳｉ1-yＧｅy
層を形成するステップと、量子井戸層を形成するステッ
プと、非ドープＳｉ1-yＧｅyスペーサ層を形成するステ
ップと、ｎ型ドープＳｉ1-yＧｅy供給層を形成するステ
ップとを含み、前記対称ひずみ超格子が光検出器の吸収
領域として機能することができ、前記量子井戸層が電解
効果トランジスタの導電チャネルとして機能することが
できる半導体構造を形成する方法。 （３８）Ｓｉ、ＳｉＧｅ、Ｇｅ、ＧａＡｓ、ＳｉＣ、Ｓ
ＯＳ、およびＳＯＩから成るグループから基板を選定す
るステップと、、ｙが０．１から１．０の範囲にあるｘ
＝０からｘ＝ｙまでグレード付けされたＳｉ1-xＧｅx緩
衝層を形成するステップと、２．５μｍから１０μｍの
範囲の厚さを有する緩和Ｓｉ1-yＧｅyの一定組成層を形
成するステップと、Ｓｉ表面層を形成するステップと、
薄いゲート誘電体を形成するステップとを含み、緩和Ｓ
ｉ1-yＧｅyの前記一定組成層が光検出器の吸収領域とし
て機能し、前記Ｓｉ表面層が電界効果トランジスタの導
電チャネルとして機能する半導体構造を形成する方法。 （３９）単結晶半導体基板を形成するステップと、ｙが
０．１から０．９の範囲にあるｘ＝０からｙまでグレー
ド付けされたＳｉ1-xＧｅx緩衝層を形成するステップ
と、０．２５μｍから１０μｍの範囲の厚さを有する緩
和Ｓｉ1-yＧｅyの層を形成するステップと、ｎ型ドープ
Ｓｉ1-yＧｅy供給層を形成するステップと、第１の非ド
ープＳｉ1-yＧｅy層を形成するステップと、ＮＭＯＳ
ＦＥＴの電子チャネルとして機能する第１の量子井戸層
を形成するステップと、第２の非ドープＳｉ1-yＧｅyオ
フセット層を形成するステップと、ＰＭＯＳ ＦＥＴの
正孔チャネルとして機能する第２の量子井戸層を形成す
るステップと、第３の非ドープＳｉ1-yＧｅyオフセット
層を形成するステップと、非ドープＳｉ層を形成するス
テップと、ゲート誘電体を形成するステップと、ゲート
電極層を形成するステップとを含み、それによってそれ
ぞれがｎ型およびｐ型のドレインおよびソース領域を形
成することによってＮＭＯＳ ＦＥＴとＰＭＯＳ ＦＥ
Ｔを形成することができる、半導体構造を形成する方
法。
【図１】エピタキシャル成長Ｓｉ／ＳｉＧｅヘテロ構造
を使用して金属−半導体−金属（ＭＳＭ）光検出器とｎ
チャネル変調ドープ電解効果トランジスタ（ＭＯＤＦＥ
Ｔ）を集積する、本発明の一実施形態の製作シーケンス
を示す断面図である。
を使用して金属−半導体−金属（ＭＳＭ）光検出器とｎ
チャネル変調ドープ電解効果トランジスタ（ＭＯＤＦＥ
Ｔ）を集積する、本発明の一実施形態の製作シーケンス
を示す断面図である。
【図２】エピタキシャル成長Ｓｉ／ＳｉＧｅヘテロ構造
を使用して金属−半導体−金属（ＭＳＭ）光検出器とｎ
チャネル変調ドープ電解効果トランジスタ（ＭＯＤＦＥ
Ｔ）を集積する、本発明の一実施形態の製作シーケンス
を示す断面図である。
を使用して金属−半導体−金属（ＭＳＭ）光検出器とｎ
チャネル変調ドープ電解効果トランジスタ（ＭＯＤＦＥ
Ｔ）を集積する、本発明の一実施形態の製作シーケンス
を示す断面図である。
【図３】エピタキシャル成長Ｓｉ／ＳｉＧｅヘテロ構造
を使用して金属−半導体−金属（ＭＳＭ）光検出器とｎ
チャネル変調ドープ電解効果トランジスタ（ＭＯＤＦＥ
Ｔ）を集積する、本発明の一実施形態の製作シーケンス
を示す断面図である。
を使用して金属−半導体−金属（ＭＳＭ）光検出器とｎ
チャネル変調ドープ電解効果トランジスタ（ＭＯＤＦＥ
Ｔ）を集積する、本発明の一実施形態の製作シーケンス
を示す断面図である。
【図４】エピタキシャル成長Ｓｉ／ＳｉＧｅヘテロ構造
を使用して金属−半導体−金属（ＭＳＭ）光検出器とｎ
チャネル変調ドープ電解効果トランジスタ（ＭＯＤＦＥ
Ｔ）を集積する、本発明の一実施形態の製作シーケンス
を示す断面図である。
を使用して金属−半導体−金属（ＭＳＭ）光検出器とｎ
チャネル変調ドープ電解効果トランジスタ（ＭＯＤＦＥ
Ｔ）を集積する、本発明の一実施形態の製作シーケンス
を示す断面図である。
【図５】エピタキシャル成長Ｓｉ／ＳｉＧｅヘテロ構造
を使用して金属−半導体−金属（ＭＳＭ）光検出器とｎ
チャネル変調ドープ電解効果トランジスタ（ＭＯＤＦＥ
Ｔ）を集積する、本発明の一実施形態の製作シーケンス
を示す断面図である。
を使用して金属−半導体−金属（ＭＳＭ）光検出器とｎ
チャネル変調ドープ電解効果トランジスタ（ＭＯＤＦＥ
Ｔ）を集積する、本発明の一実施形態の製作シーケンス
を示す断面図である。
【図６】単純な光検出器回路の回路図である。
【図７】ｎチャネルＳｉ／ＳｉＧｅ ＭＯＤＦＥＴがプ
レーナ、深いトレンチ分離によりＳｉＧｅ ＭＳＭ光検
出器と集積された、本発明の第２の実施形態を示す断面
図である。
レーナ、深いトレンチ分離によりＳｉＧｅ ＭＳＭ光検
出器と集積された、本発明の第２の実施形態を示す断面
図である。
【図８】吸収層が対称ひずみ超格子から成る本発明の第
３の実施形態を示す断面図である。
３の実施形態を示す断面図である。
【図９】図８の吸収層のエネルギー・バンド図である。
【図１０】エピタキシャル成長Ｓｉ／ＳｉＧｅヘテロ構
造を使用してＭＳＭ光検出器とｐチャネルＭＯＤＦＥＴ
が集積された、本発明の第４の実施形態を示す断面図で
ある。
造を使用してＭＳＭ光検出器とｐチャネルＭＯＤＦＥＴ
が集積された、本発明の第４の実施形態を示す断面図で
ある。
【図１１】ＭＳＭ光検出器の正に（負に）バイアスされ
た電極が、正孔（電子）に対する高ショットキー障壁を
有する材料から成る、本発明の第５の実施形態を示す断
面図である。
た電極が、正孔（電子）に対する高ショットキー障壁を
有する材料から成る、本発明の第５の実施形態を示す断
面図である。
【図１２】負にバイアスされた光検出器電極が電子に対
する高ショットキー障壁を有する材料から成り、正にバ
イアスされた電極がｎ型オーム接点から成る、本発明の
第６の実施形態を示す断面図である。
する高ショットキー障壁を有する材料から成り、正にバ
イアスされた電極がｎ型オーム接点から成る、本発明の
第６の実施形態を示す断面図である。
【図１３】正に（負に）バイアスされた光検出器電極が
ｎ型（ｐ型）オーム接点から成る、本発明の第７の実施
形態を示す断面図である。
ｎ型（ｐ型）オーム接点から成る、本発明の第７の実施
形態を示す断面図である。
【図１４】基板がＳＯＩウエハである本発明の第８の実
施形態を示す断面図である。
施形態を示す断面図である。
【図１５】基板が濃くドーピングされたｎ型またはｐ型
Ｓｉウエハである本発明の第９の実施形態を示す断面図
である。
Ｓｉウエハである本発明の第９の実施形態を示す断面図
である。
【図１６】基板が、ＭＳＭ光検出器のすぐ下にある濃く
ドーピングされた注入領域を有する、本発明の第１０の
実施形態を示す断面図である。
ドーピングされた注入領域を有する、本発明の第１０の
実施形態を示す断面図である。
【図１７】図１８の線１７Ａ−１７Ａに沿って切り取っ
た断面図である。
た断面図である。
【図１８】ＳｉＧｅ ＭＳＭ光検出器の上面図である。
【図１９】図１７および図１８に示すＳｉＧｅ ＭＳＭ
光検出器の正規化光反応と周波数との関係を示すグラフ
である。
光検出器の正規化光反応と周波数との関係を示すグラフ
である。
【図２０】ｎチャネルＳｉ／ＳｉＧｅ ＭＯＤＦＥＴの
電流利得および最大有能利得と周波数との関係をプロッ
トしたグラフである。
電流利得および最大有能利得と周波数との関係をプロッ
トしたグラフである。
【図２１】エピタキシャル成長Ｓｉ／ＳｉＧｅヘテロ構
造を使用して垂直ｐ−ｉ−ｎ光検出器とｎチャネルＭＯ
ＤＦＥＴが集積された、本発明の第１１の実施形態を示
す断面図である。
造を使用して垂直ｐ−ｉ−ｎ光検出器とｎチャネルＭＯ
ＤＦＥＴが集積された、本発明の第１１の実施形態を示
す断面図である。
【図２２】標準自己位置合わせポリ・ゲート・サリサイ
ド・プロセスを使用してＭＳＭ光検出器とｎチャネル変
調ドープＭＯＳＦＥＴが集積された、本発明の第１２の
実施形態を示す断面図である。
ド・プロセスを使用してＭＳＭ光検出器とｎチャネル変
調ドープＭＯＳＦＥＴが集積された、本発明の第１２の
実施形態を示す断面図である。
【図２３】プレーナ製作プロセスを使用してＭＳＭ光検
出器とひずみＳｉ ｎ−ＭＯＳＦＥＴが集積された、本
発明の第１３の実施形態を示す断面図である。
出器とひずみＳｉ ｎ−ＭＯＳＦＥＴが集積された、本
発明の第１３の実施形態を示す断面図である。
【図２４】エピタキシャル成長Ｓｉ／ＳｉＧｅヘテロ構
造を使用してＭＳＭ光検出器がｎチャネルとｐチャネル
の両方のＭＯＤＦＥＴと集積された、本発明の第１４の
実施形態を示す断面図である。
造を使用してＭＳＭ光検出器がｎチャネルとｐチャネル
の両方のＭＯＤＦＥＴと集積された、本発明の第１４の
実施形態を示す断面図である。
１ シリコン基板 ２ Ｓｉ1-xＧｅx緩衝層 ３ Ｓｉ1-yＧｅy緩衝層 ４ シリコン量子井戸層 ５ オフセット層 ６ Ｓｉ1-yＧｅy供給層 ７ シリコン層 ９ ｎ型注入領域 １０ ソースおよびドレイン・メタライゼーション １１ ＭＳＭ電極 １２ ゲート・メタライゼーション １５ 変調ドープ電界効果トランジスタ １７ 光検出器回路 １８ トランジスタ １９ バイアス抵抗 ２０ 負荷抵抗 ２２ 光検出器 ２３ 分離トレンチ ２４ 誘電材料 ３５ 張力ひずみ層 ３６ 圧縮ひずみ層 ３７ 一定組成層 ３８ 緩衝層（超格子） ４７ ｐチャネルＭＯＤＦＥＴ ５０ 量子井戸 ５３ ｐ型注入領域 ５４ ソースおよびドレイン・メタライゼーション ５５ ＭＳＭ電極 ５６ ゲート・メタライゼーション ６０ 正バイアス電極 ６１ 負バイアス電極 ６３ ｎ型ドープ領域 ６５ ｐ型ドープ領域 ８０ 光検出器 ８１ 接点 ８２ ｐ型領域 ８５ ＭＳＭフォトダイオード ８６ ＭＯＤＦＥＴ ９１ ゲート電極 ９２ ソースおよびドレイン領域 ９３ 絶縁層 ９５ 接点 ９７ ＭＳＭ光検出器 ９８ ＭＯＳＦＥＴ １０２ ゲート電極 １０４ ソースおよびドレイン領域 １０５ トレンチ分離領域 １０６ 誘電材料 １０７ 絶縁層 １０８ スペーサ領域 １０９ 接点 １１０ ＭＳＭ電極 １２３ オフセット層 １２５ オフセット層 １２９ ｐ型ドープ領域 １３０ ｎ型ドープ領域 １３１ トレンチ分離領域 １３６ ＭＳＭ電極 １３９ ＰＭＯＳデバイス １４０ ＮＭＯＳデバイス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハリード・エッゼッディーン・イスマー イール エジプト ギザ ムハンデセーン アダ ン・ストリート 14 (72)発明者 スティーブン・ジョン・コースター アメリカ合衆国10502 ニューヨーク州 クロトンオンハドソン ハーフ・ムー ン・ベイ 218 (72)発明者 ベルント・ウルリッヒ・エイチ・クレプ サー ドイツ ミュンヘン 81549 バランシ ュトラッセ 304 (56)参考文献 特開 平９−205222（ＪＰ，Ａ) 特開 平７−321222（ＪＰ，Ａ) 特開 平６−252441（ＪＰ，Ａ) 米国特許5525828（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 31/00 - 31/119
Claims (39)
- 【請求項１】単結晶半導体基板と、ｙが０．１から１．
０までの範囲にあるｘ＝０からｙまでグレード付けされ
たＳｉ1-xＧｅx緩衝層と、０．２５μｍから１０μｍま
での範囲の厚さを有する緩和Ｓｉ1-yＧｅyの層と、量子
井戸層と、非ドープＳｉ1-yＧｅyスペーサ層と、ドープ
Ｓｉ1-yＧｅy供給層とを有し、前記緩和Ｓｉ1-yＧｅ y層
が光検出器の吸収領域として機能することができ、前記
量子井戸層が電界効果トランジスタの導電チャネルとし
て機能することができ、前記スペーサ層が前記供給層内
のドーパントを前記導電チャネルから分離するように機
能することができる半導体構造。 - 【請求項２】前記量子井戸層まで延びる離隔されたドレ
イン領域およびソース領域と、前記導電チャネル内の電
荷を制御してＭＯＤＦＥＴを形成するショットキー・ゲ
ート接点とをさらに含む、請求項１に記載の半導体構
造。 - 【請求項３】前記量子井戸層と、前記非ドープＳｉ1-y
Ｇｅyスペーサ層と、前記ドープＳｉ 1-yＧｅy供給層と
の一部を除去して前記緩和Ｓｉ1-yＧｅy層を露出させ、
前記露出された緩和Ｓｉ1-yＧｅy層上に電極を形成して
光検出器が形成された、請求項１に記載の半導体構造。 - 【請求項４】前記量子井戸層に張力ひずみがかかった、
請求項１に記載の半導体構造。 - 【請求項５】前記量子井戸層がＳｉから成る、請求項１
に記載の半導体構造。 - 【請求項６】前記電極が２つ以上の集積ショットキー電
極を含む、請求項３に記載の半導体構造。 - 【請求項７】ｙが０．２から０．３５までの範囲にあ
る、請求項１に記載の半導体構造。 - 【請求項８】前記露出された緩和Ｓｉ1-yＧｅy層表面を
通って延び、前記光検出器を囲むトレンチをさらに含
む、請求項３に記載の半導体構造。 - 【請求項９】前記トレンチに誘電材料を含む材料が充填
されている、請求項８に記載の半導体構造。 - 【請求項１０】前記ドープＳｉ1-yＧｅy供給層の上にＳ
ｉの層をさらに含む、請求項１に記載の半導体構造。 - 【請求項１１】前記ドープＳｉ1-yＧｅy供給層がｎ型で
ある、請求項１に記載の半導体構造。 - 【請求項１２】前記光検出器の正バイアス電極が、前記
露出された緩和Ｓｉ1-yＧｅy層のバンド・ギャップの半
分よりも高い正孔に対する障壁高さを有するショットキ
ー接点を形成し、前記光検出器の負バイアス電極が前記
露出された緩和Ｓｉ1-yＧｅy層のバンド・ギャップの半
分よりも高い電子に対する障壁高さを有するショットキ
ー接点を形成する、請求項６に記載の半導体構造。 - 【請求項１３】前記光検出器の負バイアス電極が前記露
出された緩和Ｓｉ1-yＧｅy層のバンド・ギャップの半分
よりも高い障壁高さを有するショットキー接点を形成
し、前記光検出器の正バイアス電極がｎ型ドープ領域へ
のオーム接点を形成する、請求項６に記載の半導体構
造。 - 【請求項１４】前記光検出器の負バイアス電極がｐ型ド
ープ領域へのオーム接点を形成し、前記光検出器の前記
正バイアス電極がｎ型ドープ領域へのオーム接点を形成
する、請求項６に記載の半導体構造。 - 【請求項１５】前記基板が１０18原子／ｃｍ3より濃く
ドーピングされた、請求項１に記載の半導体構造。 - 【請求項１６】前記基板が、厚いＳｉ層と、ＳｉＯ2層
と、Ｓｉ上層とを含むＳＯＩ基板である、請求項１に記
載の半導体構造。 - 【請求項１７】前記基板が軽くドーピングされたＳｉで
あり、前記光検出器の下の前記基板の領域が１０18原子
／ｃｍ3よりも濃くドーピングされた、請求項３に記載
の半導体構造。 - 【請求項１８】前記光検出器吸収領域が、前記光検出器
表面から前記Ｓｉ基板まで延び、前記Ｓｉ1-yＧｅy緩衝
層内で生成された光生成キャリヤが深いトレンチを通り
過ぎて側方に拡散するのを防止するように誘電材料で充
填された深いトレンチによって境界を区切られた、請求
項３に記載の半導体構造。 - 【請求項１９】前記量子井戸層まで延びる離隔されたド
レイン領域およびソース領域と、前記ドレインとソース
との間の前記供給層の上のゲート誘電体層と、前記誘電
層の上のゲート電極とをさらに含み、ＭＯＳＦＥＴを形
成する、請求項１に記載の半導体構造。 - 【請求項２０】上下に重なり合った第１および第２の離
隔されたドープ領域をさらに含み、その間に前記緩和Ｓ
ｉ1-yＧｅy層の一部があり、光検出器と、その間に電位
を印加するためのそれぞれ前記第１および第２のドープ
領域へのオーム接点とを形成する、請求項１に記載の半
導体構造。 - 【請求項２１】前記露出緩和Ｓｉ1-yＧｅy層内に延びて
電荷に対する障壁を形成するトレンチをさらに含む、請
求項２０に記載の半導体構造。 - 【請求項２２】前記第１のドープ領域が、前記量子井戸
層と、前記非ドープＳｉ1-yＧｅyスペーサ層と、前記ド
ープＳｉ1-yＧｅy供給層との領域を含む、請求項２０に
記載の半導体構造。 - 【請求項２３】前記第２のドープ領域が前記基板の領域
を含む、請求項２０に記載の半導体構造。 - 【請求項２４】単結晶基板と、ｙが０．１から０．９ま
での範囲にあるｘ＝０からｘ＝ｙまでグレード付けされ
たＳｉ1-xＧｅx緩衝層と、０．２５μｍから１０μｍま
での範囲の厚さを有するＳｉ1-yＧｅyの一定組成層と、
ｗ＜ｙのｐ型ドープＳｉ1-wＧｅw供給層と、非ドープＳ
ｉ1-yＧｅyスペーサ層と、ｚ＞ｙのｓｉ1-zＧｅz量子井
戸層と、追加の非ドープＳｉ1-yＧｅyスペーサ層とを含
み、緩和Ｓｉ1-yＧｅyの前記一定組成層が光検出器の吸
収領域として機能することができ、前記Ｓｉ1- zＧｅz量
子井戸層が電界効果トランジスタの導電チャネルとして
機能することができる半導体構造。 - 【請求項２５】前記量子井戸層間で延びる離隔されたド
レイン領域およびソース領域と、前記導電チャネル内の
電荷を制御するショットキー・ゲート接点とをさらに含
み、ＭＯＤＦＥＴを形成する、請求項２４に記載の半導
体構造。 - 【請求項２６】前記ｐ型ドープＳｉ1-wＧｅw供給層と、
前記非ドープＳｉ1-yＧｅyスペーサ層と、前記Ｓｉ1-z
Ｇｅz量子井戸層と、前記追加の非ドープＳｉ1-yＧｅy
スペーサ層との一部を除去して前記緩和Ｓｉ1-yＧｅy層
を露出させ、前記露出された緩和Ｓｉ1-yＧｅy層上に電
極を形成して光検出器を形成した、請求項２５に記載の
半導体構造。 - 【請求項２７】単結晶半導体基板と、ｘ＝０から、０．
１から０．９の範囲にあるｙまでグレード付けされたＳ
ｉ1-xＧｅx緩衝層と、対称ひずみ超格子を形成し、層の
平均Ｇｅ組成がｙになるように対応する個々の厚さを有
し、０．２５μｍから１０μｍの範囲の合計厚さを有す
る、ｗ＜ｙ＜ｚのＳｉ1-wＧｅwおよびｓｉ1-zＧｅzの交
互の層から成る複数の層と、薄いＳｉ1-yＧｅy層と、量
子井戸層と、非ドープＳｉ1-yＧｅyスペーサ層と、ｎ型
ドープＳｉ1-yＧｅy供給層とをさらに含み、前記対称超
格子が光検出器の吸収領域として機能することができ、
前記量子井戸層が電界効果トランジスタの導電チャネル
として機能することができる、半導体構造。 - 【請求項２８】前記トランジスタがトレンチまたはメサ
画定分離領域と、ソースおよびドレイン電極と、ショッ
トキー・ゲート接点とを含み、前記光検出器が前記薄い
Ｓｉ1- yＧｅy層のエッチング露出表面上に付着させた２
つ以上の集積ショットキー電極を含む、請求項２７に記
載の半導体構造。 - 【請求項２９】ＳｉとＳＯＩから成るグループから選択
された基板と、ｙが０．１から１．０の範囲にあるｘ＝
０からｘ＝ｙまでグレード付けされたＳｉ1-xＧｅx緩衝
層と、０．２５μｍから１０μｍまでの厚さの緩和Ｓｉ
1-yＧｅyの一定組成層と、薄いＳｉ表面層と、薄いゲー
ト誘電体とを含み、緩和Ｓｉ1-yＧｅyの前記一定組成層
が光検出器の吸収領域として機能し、前記Ｓｉ表面層が
電界効果トランジスタの導電チャネルとして機能する、
半導体構造。 - 【請求項３０】前記トランジスタがトレンチまたはメサ
画定分離領域と、ソースおよびドレイン電極と、ポリシ
リコンまたは金属のゲート接点とを含み、前記光検出器
が前記Ｓｉ表面層の表面上に形成された２つ以上のショ
ットキー電極から成る、請求項２９に記載の半導体構
造。 - 【請求項３１】前記トランジスタのソース接点およびド
レイン接点と光検出器ショットキー電極とが金属珪化物
と金属珪化ゲルマニウムのうちのいずれか一方を含む、
請求項２９に記載の半導体構造。 - 【請求項３２】単結晶半導体基板と、ｙが０．１から
０．９の範囲にあるｘ＝０からｙまでグレード付けされ
たＳｉ1-xＧｅx緩衝層と、０．２５μｍから１０μｍの
範囲の厚さを有する緩和Ｓｉ1-yＧｅyの層と、ｎ型ドー
プＳｉ1-yＧｅy供給層と、第１の非ドープＳｉ1-yＧｅy
層と、第１の非ドープＳｉ1-yＧｅyオフセット層と、第
１の量子井戸層と、第２の非ドープＳｉ1-yＧｅyオフセ
ット層と、第２の量子井戸層と、第３の非ドープＳｉ
1-yＧｅyオフセット層と、非ドープＳｉ層と、ゲート誘
電体と、ゲート電極層とを含み、緩和Ｓｉ1-yＧｅyの前
記層が光検出器の吸収領域として機能することができ、
前記第１の量子井戸層がｎＭＯＳＦＥＴの電子チャネル
として機能し、前記第２の量子井戸層がｐＭＯＳＦＥＴ
の正孔チャネルとして機能する、半導体構造。 - 【請求項３３】前記ｎＭＯＳＦＥＴがトレンチまたはメ
サ画定分離領域と、前記第１の量子井戸層までの延びる
離隔されたソース領域およびドレイン領域と、前記第１
の量子井戸層内の電荷を制御する第１のゲート電極とを
含み、、前記ｐＭＯＳＦＥＴがトレンチまたはメサ画定
分離領域と、前記第２の量子井戸層まで延びる離隔され
たソース領域およびドレイン領域と、前記第２の量子井
戸層内の電荷を制御する第２のゲート電極とを含む、請
求項３２に記載の半導体構造。 - 【請求項３４】前記ｎ型ドープＳｉ1-yＧｅy供給層と、
前記第１の非ドープＳｉ1-yＧｅy層と、前記第１の非ド
ープＳｉ1-yＧｅyオフセット層と、前記第１の量子井戸
層と、前記第２の非ドープＳｉ1-yＧｅyオフセット層
と、第２の量子井戸層と、第３の非ドープＳｉ1-yＧｅy
オフセット層と、前記非ドープＳｉ層と、前記ゲート誘
電層と、前記ゲート電極層との一部を除去して前記緩和
Ｓｉ1-yＧｅy層を露出させ、前記露出した緩和Ｓｉ1-y
Ｇｅy層上に電極を形成して光検出器が形成された、請
求項３３に記載の半導体構造。 - 【請求項３５】単結晶半導体基板を選定するステップ
と、ｙが０．１から１．０の範囲にあるｘ＝０からｙま
でグレード付けされたＳｉ 1-xＧｅx緩衝層を形成し、
０．２５μｍから１０μｍの範囲の厚さを有する緩和Ｓ
ｉ1-yＧｅyの層を形成するステップと、量子井戸層を形
成するステップと、非ドープＳｉ1-yＧｅyスペーサ層を
形成し、ドープＳｉ1-yＧｅy供給層を形成するステップ
とを含む、半導体構造を形成する方法。 - 【請求項３６】単結晶基板を選定するステップと、ｙが
０．１から０．９の範囲にあるｘ＝０からｘ＝ｙまでグ
レード付けされたＳｉ1-xＧｅx緩衝層を形成するステッ
プと、０．２５μｍから１０μｍの範囲の厚さを有する
緩和Ｓｉ1-yＧｅyの一定組成層を形成するステップと、
ｗがｙより大きいｐ型ドープＳｉ1-wＧｅw供給層を形成
するステップと、非ドープＳｉ1-yＧｅyスペーサ層を形
成するステップと、ｚがｙより大きいＳｉ1-zＧｅz量子
井戸層を形成するステップと、追加の非ドープＳｉ1-y
Ｇｅyスペーサ層を形成するステップとを含み、緩和Ｓ
ｉ1-yＧｅyの前記一定組成層が光検出器の吸収領域とし
て機能することができ、前記Ｓｉ1-zＧｅz量子井戸層が
電界効果トランジスタの導電チャネルとして機能するこ
とができる半導体構造を形成する方法。 - 【請求項３７】単結晶半導体基板を選定するステップ
と、ｙが０．１から０．９の範囲にあるｘ＝０からｘ＝
ｙまでのグレード付きＳｉ 1-xＧｅx緩衝層を形成するス
テップと、対称ひずみ超格子を形成し、層の平均Ｇｅ組
成がｙになるように対応する個々の厚さを有し、０．２
５μｍから１０μｍの範囲の合計厚さを有する、ｗがｙ
より大きくｙがｚより大きいＳｉ1-wＧｅwとＳｉ1-zＧ
ｅzの交互の層を形成するステップと、追加の薄いＳｉ
1-yＧｅy層を形成するステップと、量子井戸層を形成す
るステップと、非ドープＳｉ1-yＧｅyスペーサ層を形成
するステップと、ｎ型ドープＳｉ1-yＧｅy供給層を形成
するステップとを含み、前記対称ひずみ超格子が光検出
器の吸収領域として機能することができ、前記量子井戸
層が電解効果トランジスタの導電チャネルとして機能す
ることができる半導体構造を形成する方法。 - 【請求項３８】Ｓｉ、ＳｉＧｅ、Ｇｅ、ＧａＡｓ、Ｓｉ
Ｃ、ＳＯＳ、およびＳＯＩから成るグループから基板を
選定するステップと、、ｙが０．１から１．０の範囲に
あるｘ＝０からｘ＝ｙまでグレード付けされたＳｉ1-x
Ｇｅx緩衝層を形成するステップと、２．５μｍから１
０μｍの範囲の厚さを有する緩和Ｓｉ1-yＧｅyの一定組
成層を形成するステップと、Ｓｉ表面層を形成するステ
ップと、薄いゲート誘電体を形成するステップとを含
み、緩和Ｓｉ1-yＧｅyの前記一定組成層が光検出器の吸
収領域として機能し、前記Ｓｉ表面層が電界効果トラン
ジスタの導電チャネルとして機能する半導体構造を形成
する方法。 - 【請求項３９】単結晶半導体基板を形成するステップ
と、ｙが０．１から０．９の範囲にあるｘ＝０からｙま
でグレード付けされたＳｉ1-xＧｅx緩衝層を形成するス
テップと、０．２５μｍから１０μｍの範囲の厚さを有
する緩和Ｓｉ1-yＧｅyの層を形成するステップと、ｎ型
ドープＳｉ1-yＧｅy供給層を形成するステップと、第１
の非ドープＳｉ1-yＧｅy層を形成するステップと、ＮＭ
ＯＳ ＦＥＴの電子チャネルとして機能する第１の量子
井戸層を形成するステップと、第２の非ドープＳｉ 1-y
Ｇｅyオフセット層を形成するステップと、ＰＭＯＳ
ＦＥＴの正孔チャネルとして機能する第２の量子井戸層
を形成するステップと、第３の非ドープＳｉ1- yＧｅyオ
フセット層を形成するステップと、非ドープＳｉ層を形
成するステップと、ゲート誘電体を形成するステップ
と、ゲート電極層を形成するステップとを含み、それに
よってそれぞれがｎ型およびｐ型のドレインおよびソー
ス領域を形成することによってＮＭＯＳ ＦＥＴとＰＭ
ＯＳ ＦＥＴを形成することができる、半導体構造を形
成する方法。
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