JPH11274315A - 半導体装置 - Google Patents
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- JPH11274315A JPH11274315A JP6972598A JP6972598A JPH11274315A JP H11274315 A JPH11274315 A JP H11274315A JP 6972598 A JP6972598 A JP 6972598A JP 6972598 A JP6972598 A JP 6972598A JP H11274315 A JPH11274315 A JP H11274315A
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Abstract
(57)【要約】
【課題】 本発明の目的は、Si系４族半導体で高移動度
素子および高効率光素子、OEICを可能とすることにあ
る。 【解決手段】 Si基板上に、これと格子整合しないSiGe
バッファ層を臨界層厚以上の厚さで形成し、その上にSi
層とSiGe層とを積層してなる半導体領域を形成する。半
導体領域は、上記SiGeバッファ層に擬似的に格子整合さ
せることで、これを構成するSi層とSiGe層の夫々に応力
を加える。このようにして上記多層膜に印加される応力
を制御することで、電子をSi層に、正孔をSiGe層に夫々
有効に閉じこめることが可能となる。 【効果】 上述の半導体領域を電子デバイスのチャネル
領域、又は光デバイスの光学活性領域にすることで、高
移動度電界効果素子および高効率光素子を実現し、ま
た、これらを夫々の性能を犠牲にすることなくモノリシ
ックに集積化することができる。
素子および高効率光素子、OEICを可能とすることにあ
る。 【解決手段】 Si基板上に、これと格子整合しないSiGe
バッファ層を臨界層厚以上の厚さで形成し、その上にSi
層とSiGe層とを積層してなる半導体領域を形成する。半
導体領域は、上記SiGeバッファ層に擬似的に格子整合さ
せることで、これを構成するSi層とSiGe層の夫々に応力
を加える。このようにして上記多層膜に印加される応力
を制御することで、電子をSi層に、正孔をSiGe層に夫々
有効に閉じこめることが可能となる。 【効果】 上述の半導体領域を電子デバイスのチャネル
領域、又は光デバイスの光学活性領域にすることで、高
移動度電界効果素子および高効率光素子を実現し、ま
た、これらを夫々の性能を犠牲にすることなくモノリシ
ックに集積化することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、Si、Geの４族（IV族）系元素からな
る半導体を用いた電子素子並びに光素子（所謂、４族系
半導体電子素子並びに光素子）、及びこれらの形成法に
関する。
の製造方法に係り、Si、Geの４族（IV族）系元素からな
る半導体を用いた電子素子並びに光素子（所謂、４族系
半導体電子素子並びに光素子）、及びこれらの形成法に
関する。
【０００２】
【従来の技術】従来のSiおよびGeを用いた電子素子（電
子デバイス）に関してはアプライド・フィジックス・レ
ターズ、1995年、第66巻、第1077頁から第1079頁(Appli
ed Physics Letters, volume 66 (1195) pp.1077-1079)
に、発光素子（光デバイス）に関してはジャーナル・オ
ブ・クリスタル・グロース、1993年、第127巻、第1083
頁から第1087頁(Journal of Crystal Growth, volume 1
27 (1993) pp.1083-1087)に論じられている。
子デバイス）に関してはアプライド・フィジックス・レ
ターズ、1995年、第66巻、第1077頁から第1079頁(Appli
ed Physics Letters, volume 66 (1195) pp.1077-1079)
に、発光素子（光デバイス）に関してはジャーナル・オ
ブ・クリスタル・グロース、1993年、第127巻、第1083
頁から第1087頁(Journal of Crystal Growth, volume 1
27 (1993) pp.1083-1087)に論じられている。
【０００３】
【発明が解決しようとする課題】上記従来技術のSi及び
Geからなる半導体層を有する電子素子は同一基板上にn
チャンネルやpチャンネルの素子のみ作製したもので、
実用上必要となるCMOS（Complementary Metal-Oxide-Se
miconductor type Field Effect Transistor）は形成で
きない構造であった。
Geからなる半導体層を有する電子素子は同一基板上にn
チャンネルやpチャンネルの素子のみ作製したもので、
実用上必要となるCMOS（Complementary Metal-Oxide-Se
miconductor type Field Effect Transistor）は形成で
きない構造であった。
【０００４】また、このような半導体層を有する従来の
電子素子とモノリシック（同一基板上）に同じ結晶成長
プロセスで形成している光素子では発光効率が低いなど
の問題があった。
電子素子とモノリシック（同一基板上）に同じ結晶成長
プロセスで形成している光素子では発光効率が低いなど
の問題があった。
【０００５】本発明の目的は、上記の問題（課題）を解
決し、Si及びGeからなる半導体層を含む半導体装置とし
て実用可能なCMOS又は光素子、又はこれらのハイブリッ
ド素子を実現することにある。
決し、Si及びGeからなる半導体層を含む半導体装置とし
て実用可能なCMOS又は光素子、又はこれらのハイブリッ
ド素子を実現することにある。
【０００６】
【課題を解決するための手段】上記課題の解決と目的の
達成に当たり、Si及びGeからなる半導体層（混晶半導体
層）を含む半導体装置において、これを構成する各半導
体層の伝導帯および価電子帯を独立に変化させ、従来素
子とくらべ電子の閉じこめ及び正孔の閉じこめを増加さ
せ、キャリア移動度を増大させる。また、伝導帯および
価電子帯を独立に変化させることにより、光を吸収する
波長域を可変とし、さらに、発光受光効率をも改善した
ものである。
達成に当たり、Si及びGeからなる半導体層（混晶半導体
層）を含む半導体装置において、これを構成する各半導
体層の伝導帯および価電子帯を独立に変化させ、従来素
子とくらべ電子の閉じこめ及び正孔の閉じこめを増加さ
せ、キャリア移動度を増大させる。また、伝導帯および
価電子帯を独立に変化させることにより、光を吸収する
波長域を可変とし、さらに、発光受光効率をも改善した
ものである。
【０００７】Si1-XGeX混晶のバルクの格子定数はSiとGe
の原子半径の違いに起因してGe混晶比XとともにSiの格
子定数からGeの格子定数まで増加する。このSi1-XGeX混
晶をSi基板又はこの主面上にエピタキシャル成長された
Si層の主面上に成長する場合、膜厚が薄い場合にはSi基
板（Siエピタキシャル層）に格子整合して成長するた
め、Si基板から２軸の圧縮応力を受ける。即ち、Geの含
有量に従いSiGe結晶の格子定数がSi結晶のそれより大き
くなろうとする反面、Si結晶との格子整合を擬似的に保
つために、SiGe結晶は本来あるべき格子定数より小さい
格子定数に縮んでエピタキシャル成長せざるを得ない。
このような状態で成長膜厚を増加させると膜厚に比例し
て歪みエネルギーが膜中に蓄積され、ある膜厚（臨界膜
厚）で歪みを緩和するために膜中に転位が発生する（図
１（ａ）参照）。
の原子半径の違いに起因してGe混晶比XとともにSiの格
子定数からGeの格子定数まで増加する。このSi1-XGeX混
晶をSi基板又はこの主面上にエピタキシャル成長された
Si層の主面上に成長する場合、膜厚が薄い場合にはSi基
板（Siエピタキシャル層）に格子整合して成長するた
め、Si基板から２軸の圧縮応力を受ける。即ち、Geの含
有量に従いSiGe結晶の格子定数がSi結晶のそれより大き
くなろうとする反面、Si結晶との格子整合を擬似的に保
つために、SiGe結晶は本来あるべき格子定数より小さい
格子定数に縮んでエピタキシャル成長せざるを得ない。
このような状態で成長膜厚を増加させると膜厚に比例し
て歪みエネルギーが膜中に蓄積され、ある膜厚（臨界膜
厚）で歪みを緩和するために膜中に転位が発生する（図
１（ａ）参照）。
【０００８】このように臨界膜厚を越えて成長したSi
1-XGeX混晶には、Si基板（又はSiエピタキシャル層）と
の接合面付近を中心に転位が発生するが、成長面に近づ
くに従い、基板から応力を受けていないSi1-XGeX混晶
（換言すれば、SiとGeの含有比率に応じた格子定数を有
する結晶）が形成される。
1-XGeX混晶には、Si基板（又はSiエピタキシャル層）と
の接合面付近を中心に転位が発生するが、成長面に近づ
くに従い、基板から応力を受けていないSi1-XGeX混晶
（換言すれば、SiとGeの含有比率に応じた格子定数を有
する結晶）が形成される。
【０００９】このようなSi1-XGeX混晶上にSi層をエピタ
キシャル成長させると、上述のSi基板上のSi1-XGeX混晶
のエピタキシャル成長の例とは逆に、Si層は本来の格子
定数より大きい格子定数を有するSi1-XGeX混晶の結晶格
子に従わざるを得ない。このため、エピタキシャル成長
されたSi層の結晶格子には２軸の引っ張り応力が印加さ
れる。
キシャル成長させると、上述のSi基板上のSi1-XGeX混晶
のエピタキシャル成長の例とは逆に、Si層は本来の格子
定数より大きい格子定数を有するSi1-XGeX混晶の結晶格
子に従わざるを得ない。このため、エピタキシャル成長
されたSi層の結晶格子には２軸の引っ張り応力が印加さ
れる。
【００１０】ここで、Si層の成長を臨界膜厚以内で止
め、その上にSi1-YGeY混晶層（X＜Y＜1）をエピタキシ
ャル成長させると今度はSi1-YGeY混晶層に圧縮応力が印
加される。即ち、Si1-XGeX混晶層の格子定数で形成され
るSi層の結晶格子上に於いて、これより大きい格子定数
を有するSi1-YGeY混晶層は本来あるべき結晶格子を縮め
てエピタキシャル成長せざるを得ないからである。
め、その上にSi1-YGeY混晶層（X＜Y＜1）をエピタキシ
ャル成長させると今度はSi1-YGeY混晶層に圧縮応力が印
加される。即ち、Si1-XGeX混晶層の格子定数で形成され
るSi層の結晶格子上に於いて、これより大きい格子定数
を有するSi1-YGeY混晶層は本来あるべき結晶格子を縮め
てエピタキシャル成長せざるを得ないからである。
【００１１】このように上記Si1-XGeX混晶層上に形成さ
れたSi層とSi1-YGeY混晶層とのバンドギャップは図１
（ｂ）のようなプロファイルを示す。図１（ｂ）のバン
ドギャップ・プロファイルは、図１（ａ）のように上記
Si層と上記Si1-YGeY混晶層とをこの順にSi1-XGeX混晶層
側から交互に積層した場合のものを示す。図１（ｂ）の
バンドギャップ・プロファイルが示すように、上記Si層
と上記Si1-XGeX混晶層又は上記Si1-YGeY混晶層との界面
に於けるバンド不連続（伝導帯及び価電子帯の夫々のバ
ンド端の落差）は、電子をSi層におよび正孔をSi1-YGeY
混晶層に有効に閉じこめることを可能とするように形成
される。即ち、上記Si層に引っ張り応力を、上記Si1-YG
eY混晶層に圧縮応力を夫々付与することで、当該Si層に
閉じ込められた電子が上記Si1-XGeX混晶層及び当該Si
1-YGeY混晶層に対して感じるポテンシャル障壁（Si層と
Si1-XGeX混晶層並びにSi1-YGeY混晶層との伝導帯バンド
端の落差）、当該Si1-YGeY混晶層に閉じ込められた正孔
が感じるポテンシャル障壁（Si1-YGeY混晶層とSi層との
価電子帯バンド端の落差）のいずれも100meV程度以上と
できる。
れたSi層とSi1-YGeY混晶層とのバンドギャップは図１
（ｂ）のようなプロファイルを示す。図１（ｂ）のバン
ドギャップ・プロファイルは、図１（ａ）のように上記
Si層と上記Si1-YGeY混晶層とをこの順にSi1-XGeX混晶層
側から交互に積層した場合のものを示す。図１（ｂ）の
バンドギャップ・プロファイルが示すように、上記Si層
と上記Si1-XGeX混晶層又は上記Si1-YGeY混晶層との界面
に於けるバンド不連続（伝導帯及び価電子帯の夫々のバ
ンド端の落差）は、電子をSi層におよび正孔をSi1-YGeY
混晶層に有効に閉じこめることを可能とするように形成
される。即ち、上記Si層に引っ張り応力を、上記Si1-YG
eY混晶層に圧縮応力を夫々付与することで、当該Si層に
閉じ込められた電子が上記Si1-XGeX混晶層及び当該Si
1-YGeY混晶層に対して感じるポテンシャル障壁（Si層と
Si1-XGeX混晶層並びにSi1-YGeY混晶層との伝導帯バンド
端の落差）、当該Si1-YGeY混晶層に閉じ込められた正孔
が感じるポテンシャル障壁（Si1-YGeY混晶層とSi層との
価電子帯バンド端の落差）のいずれも100meV程度以上と
できる。
【００１２】従って、上記Si層を電子のチャネルとし且
つこれにｎ型のソース領域及びドレイン領域をコンタク
トさせ、上記Si1-YGeY混晶層を正孔のチャネルとし且つ
これにｐ型のソース領域及びドレイン領域をコンタクト
させて夫々電界効果トランジスタ（ＦＥＴ）を同一基板
上に形成することで、従来に比べ５倍移動度が大きい相
補型電界効果トランジスタが実現できる。
つこれにｎ型のソース領域及びドレイン領域をコンタク
トさせ、上記Si1-YGeY混晶層を正孔のチャネルとし且つ
これにｐ型のソース領域及びドレイン領域をコンタクト
させて夫々電界効果トランジスタ（ＦＥＴ）を同一基板
上に形成することで、従来に比べ５倍移動度が大きい相
補型電界効果トランジスタが実現できる。
【００１３】一方、従来のSi/SiGe/Siの積層構造を有す
る発光素子では正孔の閉じ込めに関しては十分である
が、電子の閉じ込めはほとんどなく、電子と正孔を有効
に対消滅させることはできず発光効率はきわめて低く実
用化困難であった。これに対し、上記Si1-XGeX混晶層上
にSi層とSi1-YGeY混晶層とをこの順に積層する本発明の
構造では、上述のとおりポテンシャル障壁を100meV程度
以上とできるため電子及び正孔を有効に閉じ込めること
が可能であること、閉じ込めた電子と正孔の波動関数が
Si層/Si1-YGeY混晶層ヘテロ界面で重なること、等のこ
とから発光効率を従来構造の約１０倍又はそれ以上に向
上できる。また、上記Si/SiGe/Siの積層構造を有する従
来の受光素子に関しても、本発明の積層構造を適用する
ことで受光時に発生するキャリアの損失を抑制し、受光
感度を従来構造の約１０倍又はそれ以上に向上できる。
このように、引っ張り応力が付与されたSi層と圧縮応力
が付与されたSi1-YGeY混晶層とを積層した本発明の半導
体領域を光学活性領域（発光素子のキャリア再結合領域
又は受光素子の電子−正孔対発生領域）に採用した例で
は、さらにGe混晶比XおよびYを変化させることで実効的
バンドギャップを可変とすることもできる。
る発光素子では正孔の閉じ込めに関しては十分である
が、電子の閉じ込めはほとんどなく、電子と正孔を有効
に対消滅させることはできず発光効率はきわめて低く実
用化困難であった。これに対し、上記Si1-XGeX混晶層上
にSi層とSi1-YGeY混晶層とをこの順に積層する本発明の
構造では、上述のとおりポテンシャル障壁を100meV程度
以上とできるため電子及び正孔を有効に閉じ込めること
が可能であること、閉じ込めた電子と正孔の波動関数が
Si層/Si1-YGeY混晶層ヘテロ界面で重なること、等のこ
とから発光効率を従来構造の約１０倍又はそれ以上に向
上できる。また、上記Si/SiGe/Siの積層構造を有する従
来の受光素子に関しても、本発明の積層構造を適用する
ことで受光時に発生するキャリアの損失を抑制し、受光
感度を従来構造の約１０倍又はそれ以上に向上できる。
このように、引っ張り応力が付与されたSi層と圧縮応力
が付与されたSi1-YGeY混晶層とを積層した本発明の半導
体領域を光学活性領域（発光素子のキャリア再結合領域
又は受光素子の電子−正孔対発生領域）に採用した例で
は、さらにGe混晶比XおよびYを変化させることで実効的
バンドギャップを可変とすることもできる。
【００１４】以上の議論に基づいて着想された本発明の
半導体装置は、その基本構成として、Si基板と、この基
板上部にこれと格子不整合で且つ臨界膜厚より厚く形成
されたSi1-XGeX混晶層(0＜x＜1)と、当該Si1-XGeX混晶
層上にSi層とSi1-YGeY混晶層(x＜y＜1)とをこの順にSi
1-XGeX混晶層に格子整合させて積層された半導体領域と
を有する。上記半導体領域は、上記Si層並びに上記Si
1-YGeY混晶層を夫々複数層用い、上記Si半導体基板（Si
1-XGeX混晶層の主面）側から上記Si層と上記Si1-YGeY混
晶層とをこの順に交互に積層して構成してもよい。ま
た、当該半導体装置の用途に応じ、この半導体領域の上
面（成長表面）となるSi1-XGeX混晶層の主面にSi層を格
子整合させて形成してもよく、このSi層を酸化して電界
効果トランジスタのゲート絶縁膜や光素子の発光面又は
受光面としてもよい。
半導体装置は、その基本構成として、Si基板と、この基
板上部にこれと格子不整合で且つ臨界膜厚より厚く形成
されたSi1-XGeX混晶層(0＜x＜1)と、当該Si1-XGeX混晶
層上にSi層とSi1-YGeY混晶層(x＜y＜1)とをこの順にSi
1-XGeX混晶層に格子整合させて積層された半導体領域と
を有する。上記半導体領域は、上記Si層並びに上記Si
1-YGeY混晶層を夫々複数層用い、上記Si半導体基板（Si
1-XGeX混晶層の主面）側から上記Si層と上記Si1-YGeY混
晶層とをこの順に交互に積層して構成してもよい。ま
た、当該半導体装置の用途に応じ、この半導体領域の上
面（成長表面）となるSi1-XGeX混晶層の主面にSi層を格
子整合させて形成してもよく、このSi層を酸化して電界
効果トランジスタのゲート絶縁膜や光素子の発光面又は
受光面としてもよい。
【００１５】上記本発明の半導体装置の基本構造をＣＭ
ＯＳに適用する場合は、上記Si基板上に於いて、上記半
導体領域のSi層を電子のチャネルとするｎチャネル型の
電界効果素子と、この半導体領域のSi1-YGeY混晶層を正
孔のチャネルとするｐチャネル型の電界効果素子とをモ
ノリシックに形成する（即ち、上記Si基板の主面上には
ｎチャネル型のＭＯＳＦＥＴ領域とｐチャネル型のＭＯ
ＳＦＥＴ領域が形成される）。
ＯＳに適用する場合は、上記Si基板上に於いて、上記半
導体領域のSi層を電子のチャネルとするｎチャネル型の
電界効果素子と、この半導体領域のSi1-YGeY混晶層を正
孔のチャネルとするｐチャネル型の電界効果素子とをモ
ノリシックに形成する（即ち、上記Si基板の主面上には
ｎチャネル型のＭＯＳＦＥＴ領域とｐチャネル型のＭＯ
ＳＦＥＴ領域が形成される）。
【００１６】上記基本構造を光素子に適用する場合は、
上記半導体領域を光学活性領域、即ち、発光素子におい
ては電子−正孔の再結合が生じる領域、受光素子におい
ては入射光による電子−正孔対が発生する領域とする。
バンドギャップ・プロファイル上、上記Si層と上記Si
1-YGeY混晶層との界面で電子−正孔の再結合、又は電子
−正孔対が生じるよう、当該半導体領域に対しｐ型及び
ｎ型のコンタクト領域は、Si層とSi1-YGeY混晶層の夫々
に接するように形成するとよい。
上記半導体領域を光学活性領域、即ち、発光素子におい
ては電子−正孔の再結合が生じる領域、受光素子におい
ては入射光による電子−正孔対が発生する領域とする。
バンドギャップ・プロファイル上、上記Si層と上記Si
1-YGeY混晶層との界面で電子−正孔の再結合、又は電子
−正孔対が生じるよう、当該半導体領域に対しｐ型及び
ｎ型のコンタクト領域は、Si層とSi1-YGeY混晶層の夫々
に接するように形成するとよい。
【００１７】さらに、ＭＯＳ型ＦＥＴ等の電子素子と発
光又は受光素子を同一基板上に形成するハイブリッド素
子においては、上記Si基板上に上記半導体領域のSi層を
電子のチャネルとするｎチャネル型の電界効果素子又は
該半導体領域のSi1-YGeY混晶層を正孔のチャネルとする
ｐチャネル型の電界効果素子の少なくとも一からなる電
子デバイス領域と、この半導体領域を光学活性領域とす
る光デバイス領域とを形成する。即ち、同じプロセスで
形成された上記半導体領域を、その後の不純物拡散領域
の形成及び配線層の形成如何で電子デバイス及び光デバ
イスのいずれにも使い分けできるのである。
光又は受光素子を同一基板上に形成するハイブリッド素
子においては、上記Si基板上に上記半導体領域のSi層を
電子のチャネルとするｎチャネル型の電界効果素子又は
該半導体領域のSi1-YGeY混晶層を正孔のチャネルとする
ｐチャネル型の電界効果素子の少なくとも一からなる電
子デバイス領域と、この半導体領域を光学活性領域とす
る光デバイス領域とを形成する。即ち、同じプロセスで
形成された上記半導体領域を、その後の不純物拡散領域
の形成及び配線層の形成如何で電子デバイス及び光デバ
イスのいずれにも使い分けできるのである。
【００１８】以上の応用例では、素子の形成領域毎に上
記半導体領域を溝で分離してもよい。また、上記半導体
領域及びその上面に形成されるSi層に関しては、格子整
合で形成されると記述したが、厳密に言えば、この格子
整合は積層転位を招かぬ程度の格子不整合を許容するも
のである。即ち、上記半導体領域は、応力補償型の歪多
層膜や歪超格子という基板側の半導体層と格子不整合で
ありながら、その膜厚を臨界膜厚以下に抑えた半導体層
で構成される。このため、上記半導体領域を構成する各
々の半導体層の格子定数は、夫々のバルク状態での値と
異なる場合がある（この程度は、SiとGeの分散の案配に
影響される）。
記半導体領域を溝で分離してもよい。また、上記半導体
領域及びその上面に形成されるSi層に関しては、格子整
合で形成されると記述したが、厳密に言えば、この格子
整合は積層転位を招かぬ程度の格子不整合を許容するも
のである。即ち、上記半導体領域は、応力補償型の歪多
層膜や歪超格子という基板側の半導体層と格子不整合で
ありながら、その膜厚を臨界膜厚以下に抑えた半導体層
で構成される。このため、上記半導体領域を構成する各
々の半導体層の格子定数は、夫々のバルク状態での値と
異なる場合がある（この程度は、SiとGeの分散の案配に
影響される）。
【００１９】
【発明の実施の形態】本発明の具体的な実施の形態を、
以下の実施例１乃至３により、図２乃至６を参照しなが
ら説明する。
以下の実施例１乃至３により、図２乃至６を参照しなが
ら説明する。
【００２０】（実施例１）図２(a)に示すように、抵抗
率が1000Ωcmの高抵抗Si(100)基板211を化学洗浄した
後、分子線成長装置に入れ、表面クリーニングの後に電
子線加熱蒸着法を用いてSiを本基板上に基板温度600℃
で蒸着しSi層212を50nm成長する。この上にSiおよびGe
を同時蒸着して不純物をドープしていないi-Si0.7Ge0.3
層213を臨界膜厚を越えて2000nm成長することでバルク
のすなわち基板から応力を受けていないi-Si0.7Ge0.3層
213を形成した。ここで、Geの蒸着は抵抗加熱のいわゆ
るクヌードセンセルを用いた。この上に、i-Si0.7Ge0.3
層213に格子整合させて20nmのSi層214を成長し、i-Si
0.7Ge0.3層213から２軸の引っ張り応力を受けるように
した。この上に、またさらに不純物をドープしていない
20nmのi-Si0.4Ge0.6層215を214層に格子整合させて成長
することで２軸の圧縮応力を受けた層を形成した。さら
にこの上に5nmのSi層216を成長した。
率が1000Ωcmの高抵抗Si(100)基板211を化学洗浄した
後、分子線成長装置に入れ、表面クリーニングの後に電
子線加熱蒸着法を用いてSiを本基板上に基板温度600℃
で蒸着しSi層212を50nm成長する。この上にSiおよびGe
を同時蒸着して不純物をドープしていないi-Si0.7Ge0.3
層213を臨界膜厚を越えて2000nm成長することでバルク
のすなわち基板から応力を受けていないi-Si0.7Ge0.3層
213を形成した。ここで、Geの蒸着は抵抗加熱のいわゆ
るクヌードセンセルを用いた。この上に、i-Si0.7Ge0.3
層213に格子整合させて20nmのSi層214を成長し、i-Si
0.7Ge0.3層213から２軸の引っ張り応力を受けるように
した。この上に、またさらに不純物をドープしていない
20nmのi-Si0.4Ge0.6層215を214層に格子整合させて成長
することで２軸の圧縮応力を受けた層を形成した。さら
にこの上に5nmのSi層216を成長した。
【００２１】この多層構造を分子線成長装置から取り出
し、従来プロセスのフォトリソグラフィーやイオン注
入、Si層216の熱酸化、金属蒸着技術を用いて図２(b)に
示すpチャンネルおよびnチャンネル電界効果トランジス
タ構造とした。ここで、217はp型不純物のB注入領域、2
18はn型不純物のAs注入領域、219はSiO2、220はソース
電極用アルミ、221はドレーン電極用アルミ、222はゲー
ト電極用アルミである。
し、従来プロセスのフォトリソグラフィーやイオン注
入、Si層216の熱酸化、金属蒸着技術を用いて図２(b)に
示すpチャンネルおよびnチャンネル電界効果トランジス
タ構造とした。ここで、217はp型不純物のB注入領域、2
18はn型不純物のAs注入領域、219はSiO2、220はソース
電極用アルミ、221はドレーン電極用アルミ、222はゲー
ト電極用アルミである。
【００２２】このように、電子及び正孔を有効にポテン
シャル井戸に閉じ込めることで従来素子と比べ５倍高い
高移動度相補型電界効果型トランジスタが実現できた。
シャル井戸に閉じ込めることで従来素子と比べ５倍高い
高移動度相補型電界効果型トランジスタが実現できた。
【００２３】（実施例２）図３に示すように、抵抗率が
1000Ωcmの高抵抗Si(100)基板311を化学洗浄した後、分
子線成長装置に入れ、表面クリーニングの後に電子線加
熱蒸着法を用いてSiを本基板上に基板温度600℃で蒸着
しSi層312を50nm成長する。この上にSiおよびGeを同時
蒸着して不純物をドープしていないi-Si0.7Ge0.3層313
を臨界膜厚を越えて2000nm成長することでバルクのすな
わち基板から応力を受けていないi-Si0.7Ge0.3層313を
形成した。この上に、i-Si0.7Ge0.3層313に格子整合さ
せて20nmのSi層314を成長し、i-Si0.7Ge0.3層313から２
軸の引っ張り応力を受けるようにした。この上に、また
さらに不純物をドープしていない20nmのi-Si0.4Ge0.6層
315を314層に格子整合させて成長することで２軸の圧縮
応力を受けた層を形成した。さらにこの上に5nmのSi層3
16を成長した。
1000Ωcmの高抵抗Si(100)基板311を化学洗浄した後、分
子線成長装置に入れ、表面クリーニングの後に電子線加
熱蒸着法を用いてSiを本基板上に基板温度600℃で蒸着
しSi層312を50nm成長する。この上にSiおよびGeを同時
蒸着して不純物をドープしていないi-Si0.7Ge0.3層313
を臨界膜厚を越えて2000nm成長することでバルクのすな
わち基板から応力を受けていないi-Si0.7Ge0.3層313を
形成した。この上に、i-Si0.7Ge0.3層313に格子整合さ
せて20nmのSi層314を成長し、i-Si0.7Ge0.3層313から２
軸の引っ張り応力を受けるようにした。この上に、また
さらに不純物をドープしていない20nmのi-Si0.4Ge0.6層
315を314層に格子整合させて成長することで２軸の圧縮
応力を受けた層を形成した。さらにこの上に5nmのSi層3
16を成長した。
【００２４】この多層構造を分子線成長装置から取り出
し、従来プロセスのフォトリソグラフィーやイオン注
入、Si層316の熱酸化、金属蒸着技術を用いて図４(a)に
示す横型のp-i-nダイオード構造とした。ここで、317は
p型不純物のB注入領域、318はn型不純物のAs注入領域、
319はSiO2、320と321はダイオード電極用アルミであ
る。
し、従来プロセスのフォトリソグラフィーやイオン注
入、Si層316の熱酸化、金属蒸着技術を用いて図４(a)に
示す横型のp-i-nダイオード構造とした。ここで、317は
p型不純物のB注入領域、318はn型不純物のAs注入領域、
319はSiO2、320と321はダイオード電極用アルミであ
る。
【００２５】また、図４(b)に示すように、ダイオード
に順方向に電圧を印加した場合には発光素子、逆方向に
電圧を印加した場合には受光素子として使用するもの
で、発光効率は従来の4族系半導体発光素子の１０倍以
上、また受光素子としても1.5ミクロン帯の長波長領域
（波長λ＝1.50〜1.60μｍ）で従来の４族系半導体受光
素子の感度の１０倍以上とすることが可能となった。
に順方向に電圧を印加した場合には発光素子、逆方向に
電圧を印加した場合には受光素子として使用するもの
で、発光効率は従来の4族系半導体発光素子の１０倍以
上、また受光素子としても1.5ミクロン帯の長波長領域
（波長λ＝1.50〜1.60μｍ）で従来の４族系半導体受光
素子の感度の１０倍以上とすることが可能となった。
【００２６】（実施例３）図５に示すように、、抵抗率
が1000Ωcmの高抵抗Si(100)基板411を化学洗浄した後、
分子線成長装置に入れ、表面クリーニングの後に電子線
加熱蒸着法を用いてSiを本基板上に基板温度600℃で蒸
着しSi層412を50nm成長する。この上にSiおよびGeを同
時蒸着して不純物をドープしていないi-Si0.7Ge0.3層41
3を臨界膜厚を越えて2000nm成長することでバルクのす
なわち基板から応力を受けていないi-Si0.7Ge0.3層413
を形成した。この上に、i-Si0.7Ge0.3層413に格子整合
させて20nmのSi層414を成長し、i-Si0.7Ge0.3層413から
２軸の引っ張り応力を受けるようにした。この上に、ま
たさらに不純物をドープしていない20nmのi-Si0.4Ge0.6
層415を414層に格子整合させて成長することで２軸の圧
縮応力を受けた層を形成した。さらにこの上に5nmのSi
層416を成長した。
が1000Ωcmの高抵抗Si(100)基板411を化学洗浄した後、
分子線成長装置に入れ、表面クリーニングの後に電子線
加熱蒸着法を用いてSiを本基板上に基板温度600℃で蒸
着しSi層412を50nm成長する。この上にSiおよびGeを同
時蒸着して不純物をドープしていないi-Si0.7Ge0.3層41
3を臨界膜厚を越えて2000nm成長することでバルクのす
なわち基板から応力を受けていないi-Si0.7Ge0.3層413
を形成した。この上に、i-Si0.7Ge0.3層413に格子整合
させて20nmのSi層414を成長し、i-Si0.7Ge0.3層413から
２軸の引っ張り応力を受けるようにした。この上に、ま
たさらに不純物をドープしていない20nmのi-Si0.4Ge0.6
層415を414層に格子整合させて成長することで２軸の圧
縮応力を受けた層を形成した。さらにこの上に5nmのSi
層416を成長した。
【００２７】この多層構造を分子線成長装置から取り出
し、従来プロセスのフォトリソグラフィーやイオン注
入、Si層416の熱酸化、金属蒸着技術を用いて図６に示
すpチャンネルとnチャンネル電界効果トランジスタ構
造、および横型のp-i-nダイオード構造を同一基板上に
設けた回路を形成した。ここで、417はp型不純物のB注
入領域、418はn型不純物のAs注入領域、419はSiO2、420
と421はダイオード電極用アルミ、422はソース電極用ア
ルミ、423はドレーン電極用アルミ、424はゲート電極用
アルミである。
し、従来プロセスのフォトリソグラフィーやイオン注
入、Si層416の熱酸化、金属蒸着技術を用いて図６に示
すpチャンネルとnチャンネル電界効果トランジスタ構
造、および横型のp-i-nダイオード構造を同一基板上に
設けた回路を形成した。ここで、417はp型不純物のB注
入領域、418はn型不純物のAs注入領域、419はSiO2、420
と421はダイオード電極用アルミ、422はソース電極用ア
ルミ、423はドレーン電極用アルミ、424はゲート電極用
アルミである。
【００２８】
【発明の効果】本発明によれば、高移動度のSi系の４族
半導体集積回路と、従来受光発光効率が低く実用不可能
だったSi系の４族半導体で光素子形成が可能となった。
また、本光素子は４属の半導体を用いたもので、化学的
性質もSiとほぼ同じであり、Si集積回路形成技術が利用
できることから、同一Si基板上に電子素子と発光および
受光の光素子形成が可能となったものである。
半導体集積回路と、従来受光発光効率が低く実用不可能
だったSi系の４族半導体で光素子形成が可能となった。
また、本光素子は４属の半導体を用いたもので、化学的
性質もSiとほぼ同じであり、Si集積回路形成技術が利用
できることから、同一Si基板上に電子素子と発光および
受光の光素子形成が可能となったものである。
【図１】本発明の原理を示す図である。（ａ）は、本発
明の半導体装置の一概念構成、（ｂ）は、この概念構成
に於けるバンドギャップ・プロファイルを示す。
明の半導体装置の一概念構成、（ｂ）は、この概念構成
に於けるバンドギャップ・プロファイルを示す。
【図２】実施例１に記載した、（ａ）本発明の半導体積
層構造と、これを（ｂ）ｎチャンネル電解効果トランジ
スタとｐチャンネル電解効果トランジスタをモノリシッ
クに形成したＣＭＯＳに適用した半導体装置の断面図を
示す。
層構造と、これを（ｂ）ｎチャンネル電解効果トランジ
スタとｐチャンネル電解効果トランジスタをモノリシッ
クに形成したＣＭＯＳに適用した半導体装置の断面図を
示す。
【図３】実施例２に記載した本発明の半導体積層構造を
示す。
示す。
【図４】実施例２に関し、図３に記載した半導体積層構
造に（ａ）発光素子と受光素子をモノリシックに形成す
る工程の断面図と、（ｂ）その半導体装置の利用イメー
ジを示す。
造に（ａ）発光素子と受光素子をモノリシックに形成す
る工程の断面図と、（ｂ）その半導体装置の利用イメー
ジを示す。
【図５】実施例３に記載した本発明の半導体積層構造を
示す。
示す。
【図６】実施例３に関し、図５に記載した半導体積層構
造に（ａ）電子素子と受光素子を集積化した半導体装
置、及び（ｂ）電子素子と発光素子を集積化した半導体
装置の夫々の断面図を示す。
造に（ａ）電子素子と受光素子を集積化した半導体装
置、及び（ｂ）電子素子と発光素子を集積化した半導体
装置の夫々の断面図を示す。
211…高抵抗Si(100)基板、212…Si層、213…i-Si0.7Ge
0.3層、214…Si層、215…i-Si0.4Ge0.6層、216…Si層、
217…B注入領域、218…As注入領域、219…SiO2膜、220
…ソース電極用アルミ、221…ドレーン電極用アルミ、2
22…ゲート電極用アルミ、311…高抵抗Si(100)基板、31
2…Si層、313…i-Si0.7Ge0.3層、314…Si層、315…i-Si
0.4Ge0.6層、316…Si層、317…B注入領域、318…As注入
領域、319…SiO2膜、320…ダイオード電極用アルミ、32
1…ダイオード電極用アルミ、411…高抵抗Si(100)基
板、412…Si層、413…i-Si0.7Ge0.3層、414…Si層、415
…i-Si0.4Ge0.6層、416…Si層、417…B注入領域、418…
As注入領域、419…SiO2膜、420…ダイオード電極用アル
ミ、421…ダイオード電極用アルミ、422…ソース電極用
アルミ、423…ドレーン電極用アルミ、424…ゲート電極
用アルミ。
0.3層、214…Si層、215…i-Si0.4Ge0.6層、216…Si層、
217…B注入領域、218…As注入領域、219…SiO2膜、220
…ソース電極用アルミ、221…ドレーン電極用アルミ、2
22…ゲート電極用アルミ、311…高抵抗Si(100)基板、31
2…Si層、313…i-Si0.7Ge0.3層、314…Si層、315…i-Si
0.4Ge0.6層、316…Si層、317…B注入領域、318…As注入
領域、319…SiO2膜、320…ダイオード電極用アルミ、32
1…ダイオード電極用アルミ、411…高抵抗Si(100)基
板、412…Si層、413…i-Si0.7Ge0.3層、414…Si層、415
…i-Si0.4Ge0.6層、416…Si層、417…B注入領域、418…
As注入領域、419…SiO2膜、420…ダイオード電極用アル
ミ、421…ダイオード電極用アルミ、422…ソース電極用
アルミ、423…ドレーン電極用アルミ、424…ゲート電極
用アルミ。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/161 Ｈ０１Ｌ 29/163 31/12 (72)発明者 木村 嘉伸 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (4)
- 【請求項１】Si基板と、該Si基板上部にこれと格子不整
合で且つ臨界膜厚より厚く形成されたSi1-XGeX混晶層(0
＜x＜1)と、該Si1-XGeX混晶層上にSi層とSi1-YGeY混晶
層(x＜y＜1)とをこの順にSi1-XGeX混晶層に格子整合さ
せて積層された半導体領域とを有し、上記Si基板上に上
記半導体領域のSi層を電子のチャネルとするｎチャネル
型の電界効果素子と該半導体領域のSi1-YGeY混晶層を正
孔のチャネルとするｐチャネル型の電界効果素子とが形
成されたことを特徴とする半導体装置。 - 【請求項２】Si基板と、該Si基板上部にこれと格子不整
合で且つ臨界膜厚より厚く形成されたSi1-XGeX混晶層(0
＜x＜1)と、該Si1-XGeX混晶層上にSi層とSi1-YGeY混晶
層(x＜y＜1)とをこの順にSi1-XGeX混晶層に格子整合さ
せて積層された半導体領域とを有し、上記半導体領域を
光学活性領域となることを特徴とする半導体装置。 - 【請求項３】Si基板と、該Si基板上部にこれと格子不整
合で且つ臨界膜厚より厚く形成されたSi1-XGeX混晶層(0
＜x＜1)と、該Si1-XGeX混晶層上にSi層とSi1-YGeY混晶
層(x＜y＜1)とをこの順にSi1-XGeX混晶層に格子整合さ
せて積層された半導体領域とを有し、上記Si基板上に上
記半導体領域のSi層を電子のチャネルとするｎチャネル
型の電界効果素子又は該半導体領域のSi1-YGeY混晶層を
正孔のチャネルとするｐチャネル型の電界効果素子と該
半導体領域を光学活性領域とする光素子とが形成された
ことを特徴とする半導体装置。 - 【請求項４】上記半導体領域は、上記Si層並びに上記Si
1-YGeY混晶層(x＜y＜1)を複数層有し、上記Si半導体基
板側から該Si層と該Si1-YGeY混晶層とをこの順に交互に
積層してなることを特徴とする請求項１乃至３のいずれ
かに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6972598A JPH11274315A (ja) | 1998-03-19 | 1998-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6972598A JPH11274315A (ja) | 1998-03-19 | 1998-03-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274315A true JPH11274315A (ja) | 1999-10-08 |
Family
ID=13411113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6972598A Pending JPH11274315A (ja) | 1998-03-19 | 1998-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274315A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1293646C (zh) * | 2003-02-13 | 2007-01-03 | 台湾积体电路制造股份有限公司 | 增加沟道载流子流动性的结构 |
| JP5167816B2 (ja) * | 2005-10-21 | 2013-03-21 | 富士通株式会社 | フィン型半導体装置及びその製造方法 |
| JP2020537816A (ja) * | 2017-07-21 | 2020-12-24 | ダブリュアンドダブリュセンス デバイシーズ， インコーポレイテッドＷ＆Ｗｓｅｎｓ Ｄｅｖｉｃｅｓ， Ｉｎｃ． | マイクロストラクチャ向上型吸収感光装置 |
-
1998
- 1998-03-19 JP JP6972598A patent/JPH11274315A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1293646C (zh) * | 2003-02-13 | 2007-01-03 | 台湾积体电路制造股份有限公司 | 增加沟道载流子流动性的结构 |
| JP5167816B2 (ja) * | 2005-10-21 | 2013-03-21 | 富士通株式会社 | フィン型半導体装置及びその製造方法 |
| JP2020537816A (ja) * | 2017-07-21 | 2020-12-24 | ダブリュアンドダブリュセンス デバイシーズ， インコーポレイテッドＷ＆Ｗｓｅｎｓ Ｄｅｖｉｃｅｓ， Ｉｎｃ． | マイクロストラクチャ向上型吸収感光装置 |
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