CN1293646C - 增加沟道载流子流动性的结构 - Google Patents
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Abstract
本发明提供一种增加沟道载流子流动性的结构，结构包括一复合半导体基底、一栅极、一源极区及一漏极区、一金属硅化物层及一拉伸应力层；其中，复合半导体基底由一第一硅基底层、一第一硅锗基底层、一第二硅锗基底层及一第二硅基底层所组成，第二硅基底层形成于顶部；栅极形成于复合半导体基底上；源极区及漏极区分别形成于栅极两侧的复合半导体基底上；金属硅化物层分别形成于栅极、源极区及漏极区上；及拉伸应力层覆盖于复合半导体基底及其它组件上。
Description
技术领域
本发明有关于一种半导体制程，特别有关于一种由改变基底结构并于基底及组件上额外形成一拉伸应力层来增加沟道流通性的方法及结构。
背景技术
请参考图1a-1e，图1a-1e显示现有的晶体管的制造方法的示意图。
请参考图1a，首先，提供一硅基底101，于硅基底101上依序形成一栅极介电层102、一导电层103及一图案化掩膜层104；其中，栅极介电层102例如是栅极氧化层；导电层103例如是掺杂多晶硅层或掺杂外延硅层；图案化掩膜层104例如是氮化硅所形成的硬掩膜层或者是图案化的光刻胶层。
请参考图1b，接着，以图案化掩膜层104为掩膜，依序对导电层103与栅极介电层102进行非等向性蚀刻步骤，以形成作为栅极的导电层103a与栅极介电层102a。
请参考图1c，依序于硅基底101、导电层103a与栅极介电层102a露出的表面上顺应性形成一衬层105及一绝缘层106；然后，利用非等向性蚀刻的方法对衬层105及绝缘层106进行蚀刻以形成一间隙壁106a及衬层105a，如图1d所示。其中，衬层105例如是氧化层；绝缘层106例如是氮化层。
请参考图1e，对导电层103a两侧的硅基底101进行离子注入步骤，以在作为栅极的导电层103a两侧形成源漏极区S/D；然后，分别于作为栅极的导电层103a、源漏极区S/D上形成金属硅化物层107，以利于后续进行导通之用。
然而随着栅极组件尺寸的缩小化，要使金氧半场效晶体管(MOSFET)组件能在低操作电压下，具有高趋动电流和高速的效能是相当困难的。
利用应力引发的能带结构变型来增加载流子的迁移率，以增加场效晶体管的趋动电流，可改善场效晶体管组件的效能，且此种方法已被应用于各种组件中。这些组件的硅沟道处于双轴伸张应变的情况。
传统上，由在松弛的(relaxed)硅锗(SiGe)层或基底上外延成长硅沟道层，以制备伸张应变的硅层。然而，在成长伸张应变的硅沟道层之前，通常需于硅基上成长晶格逐渐变形的Si1-xGex层，其中锗的比例x自0逐渐增加至0.2，以做为缓冲层，再接着于Si1-xGex缓冲层上成长一层松弛的SiGe层。此种方法有很多缺点，要成长不同摩尔比例的Si1-xGex层的制程相当难控制，相当费时，且成本相对提高。
发明内容
有鉴于此，本发明的目的在于提供一种由改变基底组成构造，并且额外形成拉伸应力层来增加栅极下方沟道的载流子流通性的结构。
根据上述目的，本发明提供一种增加沟道载流子流动性的结构，包括：一复合半导体基底，复合半导体基底由一第一硅基底层、一第一硅锗基底层、一第二硅锗基底层及一第二硅基底层所组成，第二硅基底层形成于顶部；一栅极，形成于复合半导体基底上；一源极区及一漏极区，源极区及漏极区分别形成于栅极两侧的复合半导体基底上；一金属硅化物层，分别形成于栅极、源极区及漏极区上；及一拉伸应力层，覆盖于复合半导体基底及组件上。
根据上述目的，本发明再提供一种增加沟道载流子流动性的结构，包括：一复合半导体基底，由一块体硅基底层、一硅锗基底层及一应变硅基底层所组成，应变硅基底层形成于顶部，且应变硅基底层与硅锗基底层接触的表面为具有原始晶格尺寸的硅锗基底层；一栅极，形成于复合半导体基底上；一源极区及一漏极区，源极区及漏极区分别形成于栅极两侧的复合半导体基底上；一金属硅化物层，分别形成于栅极、源极区及漏极区上；及一拉伸应力层，覆盖于复合半导体基底及组件上。
本发明的另一目的在于提供一种由形成构造不同的基底以及形成一额外的拉伸应力层来增加栅极下方沟道的载流子流通性的方法。
根据上述目的，本发明提供一种增加沟道载流子流动性的方法，包括下列步骤：提供一由一第一硅基底层、一第一硅锗基底层、一第二硅锗基底层及一第二硅基底层组合成的半导体基底，第二硅基底层形成于顶部；于第二基底层上依序形成一栅极介电层及一栅极，且栅极侧壁形成有一间隙壁；于栅极两侧的该第二硅基底层上形成一源漏极区；于栅极及源漏极区上形成一金属硅化物层；及于第二硅基底层及金属硅化物层上形成一拉伸应力层。
根据上述目的，本发明再提供一种增加沟道载流子流动性的方法，包括下列步骤：提供一由一块体硅基底层、一硅锗基底层及一应变硅基底层组合成的半导体基底，应变硅基底层形成于顶部；于应变硅基底层上依序形成一栅极介电层及一栅极，且栅极侧壁形成有一间隙壁；于栅极两侧的半导体基底层上形成一源漏极区，且源漏极区深至硅锗基底层；于栅极及源漏极区上形成一金属硅化物层；及于应变硅基底层及金属硅化物层上形成一拉伸应力层。
附图说明
图1a-1e为现有的晶体管的制造方法的示意图。
图2a-2g为本发明第一实施例的晶体管的制造方法的示意图。
图3a-3g为本发明第二实施例的晶体管的制造方法的示意图。
图4a-4g为本发明第三实施例的晶体管的制造方法的示意图。
符号说明
101、20a、20d、201d、30a、30d、40a 硅基底；
102、202、302、402 栅极介电层；
102a、202a、302a、402a 栅极介电层；
103、103a、203、203a、303、303a、403、403a 导电层；
104、204、304、404 图案化掩膜层；
105、105a、205、205a、305、305a、405、405a 衬层；
106、206、306、406 绝缘层；
106a、206a、306a、406a 间隙壁；
107、207、307、407 金属硅化物层；
20、30、40 复合半导体层；
20b、20c、30b、30c、40b 硅锗基底层；
208、308、408 拉伸应力层；
40c 应变硅基底层。
具体实施方式
第一实施例
请参考图2a-2g，图2a-2g为本发明第一实施例的晶体管的制造方法的示意图。
请参考图2a，首先，提供一复合半导体基底20，复合半导体基底20由一硅基底20a、一硅锗(SiGe)基底20b、一硅锗基底20c及一硅基底20d所组成，硅锗基底20b例如是Si0.8Ge0.2，为一松弛的(relaxed)硅锗(SiGe)层，厚度约为600至40000；硅锗基底20c为一变形的(strained)硅锗(SiGe)层，含锗量大于硅锗基底20b，硅锗基底20c例如是Si0.7Ge0.3，厚度约为100至700。
请参考图2b，于复合半导体基底20上依序形成一栅极介电层202、一导电层203及一图案化掩膜层204；其中，栅极介电层202例如是栅极氧化层；导电层203例如是掺杂多晶硅层或掺杂外延硅层；图案化掩膜层204例如是氮化硅所形成的硬掩膜层或者是图案化的光刻胶层。
请参考图2c，以图案化掩膜层204为掩膜，依序对导电层203与栅极介电层202进行非等向性蚀刻步骤，以形成作为栅极的导电层203a与栅极介电层202a。
请参考图2d，依序于复合半导体基底20、导电层203a与栅极介电层202a露出的表面上顺应性形成一衬层205及一绝缘层206；然后，利用非等向性蚀刻(anisotropic etching)的方法对衬层205及绝缘层206进行蚀刻以形成一间隙壁206a及衬层205a，如图2e所示。其中，衬层205例如是氧化层；绝缘层206例如是氮化层。
请参考图2f，对导电层203a两侧的复合半导体基底20进行离子注入步骤，以在作为栅极的导电层203a两侧形成源漏极区S/D，源漏极区S/D会形在硅基底20d中，且与硅锗基底20c相隔有一距离。
然后，分别于作为栅极的导电层203a、源漏极区S/D上形成金属硅化物层207，以利于后续进行导通之用。其中，金属硅化物层207例如是镍(Ni)金属硅化物层或铂(Pt)金属硅化物层或铬(Cr)金属硅化物层。
请参考图2g，在金属硅化物层207及复合半导体基底20的表面上形成一拉伸应力(tensile stress)层208，然后，对拉伸应力层208进行一热退火步骤，可使拉伸应力层208的性质更为稳定；其中，拉伸应力层208例如是氮化硅层(SiN)。
本实施例中，硅锗基底层20b一主要由Si0.8Ge0.2构成的晶格尺寸较小且厚度较厚的松弛的硅锗层，而硅锗基底层20c为一主要由Si0.7Ge0.3构成的尺寸较大且厚度较薄的变形的硅锗层，硅锗基底层20c会因为受到硅锗基底层20b的影响而具有与硅锗基底20b的晶格尺寸同样的宽度，所以硅锗基底层20c本身会具有一拉伸(tensile)应力，因为锗的晶格尺寸大于硅，因此硅基底201d的晶格宽度会被拉长。这种晶格尺寸变化所造成的影响，会使位于作为栅极的导电层203a下方的硅基底201d中的沟道中的载流子移动速度加快。同时，本实施例中额外在复合半导体基底20及组件上所形成的拉伸应力层208会使应力集中于硅基底201d中的沟道中，应力会使载流子移动速度加快，所以可以提高沟道的载流子流通性。
第二实施例
请参考图3a-3g，图3a-3g为本发明第二实施例的晶体管的制造方法的示意图。
请参考图3a，首先，提供一复合半导体基底30，复合半导体基底30由一硅基底30a、一硅锗基底30b、一硅锗基底30c及一硅基底30d所组成，硅锗基底30b例如是Si0.8Ge0.2，为一松弛的(relaxed)硅锗(SiGe)层，厚度约为600至40000；硅锗基底30c为一变形的(strained)硅锗(SiGe)层，含锗量大于硅锗基底30b，且硅锗基底30c的厚度相对于硅锗基底30b相当小，硅锗基底30c例如是Si0.7Ge0.3，厚度约为40至200。
请参考图3b，于复合半导体基底30上依序形成一栅极介电层302、一导电层303及一图案化掩膜层304；其中，栅极介电层302例如是栅极氧化层；导电层303例如是掺杂多晶硅层或掺杂外延硅层；图案化掩膜层304例如是氮化硅所形成的硬掩膜层或者是图案化的光刻胶层。
请参考图3c，以图案化掩膜层304为掩膜，依序对导电层303与栅极介电层302进行非等向性蚀刻步骤，以形成作为栅极的导电层303a与栅极介电层302a。
请参考图3d，依序于复合半导体基底30、导电层303a与栅极介电层302a露出的表面上顺应性形成一衬层305及一绝缘层306；然后，利用非等向性蚀刻的方法对衬层305及绝缘层306进行蚀刻以形成一间隙壁306a及衬层305a，如图3e所示。其中，衬层305例如是氧化层；绝缘层306例如是氮化层。
请参考图3f，对导电层303a两侧的复合半导体基底30进行离子注入步骤，以在作为栅极的导电层303a两侧形成源漏极区S/D，源漏极区S/D的深度会穿过硅基底30d及硅锗基底30c而深至硅锗基底30b中，而留下的硅基底301d及硅锗基底301c会形成在源漏极区S/D之间。
然后，分别于作为栅极的导电层303a、源漏极区S/D上形成金属硅化物层307，以利于后续进行导通之用。其中，金属硅化物层307例如是镍(Ni)金属硅化物层或铂(Pt)金属硅化物层或铬(Cr)金属硅化物层。
请参考图3g，在金属硅化物层307及复合半导体基底30的表面上形成一拉伸应力层308，然后，对拉伸应力层308进行一热退火步骤，可使拉伸应力层308的性质更为稳定；其中，拉伸应力层308例如是氮化硅层(SiN)。
本实施例中，硅锗基底层30b一主要由Si0.8Ge0.2构成的晶格尺寸较小且厚度较厚的松弛的硅锗层，而硅锗基底层30c一主要由Si0.7Ge0.3构成的尺寸较大且厚度较薄的变形的硅锗层，硅锗基底层30c会因为受到硅锗基底层30b的影响而具有与硅锗基底30b的晶格尺寸同样的宽度，所以硅锗基底层30c本身会具有一拉伸(tensile)应力，因为锗的晶格尺寸大于硅，因此硅基底301d的晶格宽度会被拉长。这种晶格尺寸变化所造成的影响，会使位于作为栅极的导电层303a下方的硅基底301d中的沟道中的载流子移动速度加快。本实施例中的硅基底301d厚度较第一实施例的硅基底201d要薄许多，因此本实施例的硅基底301d会被硅锗基底301c影响的较为彻底，所以载流子移动的速率会较第一实施例中为快。同时，本实施例中额外在复合半导体基底30及组件上所形成的拉伸应力层308会使应力集中于硅基底301d中的沟道中，应力会使载流子移动速度加快，所以可以提高沟道的载流子流通性。
第三实施例
请参考图4a-4g，图4a-4g为本发明第二实施例的晶体管的制造方法的示意图。
请参考图4a，首先，提供一复合半导体基底40，复合半导体基底40由一硅基底40a、一硅锗基底40b及一应变硅(strain Si)基底40c所组成，硅锗基底40b例如是Si0.8Ge0.2，为一松弛的(relaxed)硅锗(SiGe)层，厚度约为600至40000；应变硅基底40c的厚度相对于硅锗基底40b相当小，应变硅基底40c的厚度约为50至300。
请参考图4b，于复合半导体基底40上依序形成一栅极介电层402、一导电层403及一图案化掩膜层404；其中，栅极介电层402例如是栅极氧化层；导电层403例如是掺杂多晶硅层或掺杂外延硅层；图案化掩膜层404例如是氮化硅所形成的硬掩膜层或者是图案化的光刻胶层。
请参考图4c，以图案化掩膜层404为掩膜，依序对导电层403与栅极介电层402进行非等向性蚀刻步骤，以形成作为栅极的导电层403a与栅极介电层402a。
请参考图4d，依序于复合半导体基底40、导电层403a与栅极介电层402a露出的表面上顺应性形成一衬层405及一绝缘层406；然后，利用非等向性蚀刻的方法对衬层405及绝缘层406进行蚀刻以形成一间隙壁406a及衬层405a，如图4e所示。其中，衬层405例如是氧化层；绝缘层406例如是氮化层。
请参考图4f，对导电层403a两侧的复合半导体基底40进行离子注入步骤，以在作为栅极的导电层403a两侧形成源漏极区S/D，源漏极区S/D的深度会穿过应变硅基底40c而深至硅锗基底40b中，而留下的应变硅基底40c及部分的硅锗基底40b会形成在源漏极区S/D之间。
然后，分别于作为栅极的导电层403a、源漏极区S/D上形成金属硅化物层407，以利于后续进行导通之用。其中，金属硅化物层407例如是镍(Ni)金属硅化物层或铂(Pt)金属硅化物层或铬(Cr)金属硅化物层。
请参考图4g，在金属硅化物层407及复合半导体基底40的表面上形成一拉伸应力层408，然后，对拉伸应力层408进行一热退火步骤，可使拉伸应力层408的性质更为稳定；其中，拉伸应力层408例如是氮化硅层(SiN)。
本实施例中，硅锗基底层40b为一主要由Si0.8Ge0.2构成的厚度较厚的松弛的硅锗层，而应变硅基底层401c的厚度较薄。因为锗的晶格尺寸大于硅，因此变形硅基底401c的晶格宽度会受到硅锗基底层40b的影响而具有与硅锗基底40b的晶格尺寸同样的宽度，所以变形硅基底401c本身会具有一拉伸(tensile)应力，所以变形硅基底401c的晶格宽度会因此被拉长。这种晶格尺寸变化所造成的影响，会使位于作为栅极的导电层403a下方的变形硅基底401c中的沟道中的载流子移动速度加快。同时，本实施例中额外在复合半导体基底40及组件上所形成的拉伸应力层408会使应力集中于变形硅基底401c中的沟道中，应力会使载流子移动速度加快，所以可以提高沟道的载流子流通性。
根据本发明所提供的增加沟道载流子流通性的结构及方法，主要是形成一由硅基底及硅锗基底所组成的复合半导体基底，利用硅与锗的晶格尺寸不同所造成的应力来达到使位于栅极下方的硅基底中的沟道的载流子移动速率加快；并且，在形成有晶体管的复合半导体基底上额外形成一拉伸应力层，以由外界提供的机械应力使沟道中的载流子移动速率加快，进而达到增加沟道中的载流子流通率的目的。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。
Claims (14)
1.一种增加沟道载流子流动性的结构，其特征在于，包括：
一复合半导体基底，该复合半导体基底由一第一硅基底层、一第一硅锗基底层、一第二硅锗基底层及一第二硅基底层所组成，该第二硅基底层形成于顶部；
一栅极，形成于该复合半导体基底上；
一源极区及一漏极区，该源极区及该漏极区分别形成于该栅极两侧的该复合半导体基底上；
一金属硅化物层，分别形成于该栅极、该源极区及该漏极区上；及
一绝缘的拉伸应力层，覆盖于该复合半导体基底及上述组件上。
2.如权利要求1所述的增加沟道载流子流动性的结构，其特征在于，该第一硅锗基底层的厚度为600至40000。
3.如权利要求1所述的增加沟道载流子流动性的结构，其特征在于，该第一硅锗基底层的厚度大于该第二硅锗基底层，且该第一硅锗基底层的含锗量小于该第二硅锗基底层。
4.如权利要求3所述的增加沟道载流子流动性的结构，其特征在于，该第一硅锗基底层的硅锗比例为8∶2。
5.如权利要求3所述的增加沟道载流子流动性的结构，其特征在于，该第二硅锗基底层的硅锗比例为7∶3。
6.如权利要求1所述的增加沟道载流子流动性的结构，其特征在于，该第二硅锗基底层的厚度为40至200。
7.如权利要求1所述的增加沟道载流子流动性的结构，其特征在于，该第二硅基底层的厚度为50至700。
8.如权利要求1所述的增加沟道载流子流动性的结构，其特征在于，该拉伸应力层的厚度为100至700。
9.如权利要求1所述的增加沟道载流子流动性的结构，其特征在于，该拉伸应力层为氮化硅层。
10.一种增加沟道载流子流动性的结构，其特征在于，包括：
一复合半导体基底，由一块体硅基底层、一硅锗基底层及一应变硅基底层所组成，该应变硅基底层形成于顶部，且该应变硅基底层与该硅锗基底层接触的表面为具有原始晶格尺寸的硅锗基底层；
一栅极，形成于该复合半导体基底上；
一源极区及一漏极区，该源极区及该漏极区分别形成于该栅极两侧的该复合半导体基底上；
一金属硅化物层，分别形成于该栅极、该源极区及该漏极区上；及
一绝缘的拉伸应力层，覆盖于该复合半导体基底及上述组件上。
11.如权利要求10所述的增加沟道载流子流动性的结构，其特征在于，该硅锗基底层的厚度为600至40000。
12.如权利要求10所述的增加沟道载流子流动性的结构，其特征在于，该应变硅基底层的厚度为50至300。
13.如权利要求10所述的增加沟道载流子流动性的结构，其特征在于，该拉伸应力层的厚度为100至700。
14.如权利要求10所述的增加沟道载流子流动性的结构，其特征在于，该拉伸应力层为氮化硅层。
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